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    • 专利摘要:
    本發明提供一種可以較少之步驟數製造且可抑制平帶電壓之偏移之選擇電晶體、選擇電晶體之製作方法、記憶體裝置及記憶體裝置之製造方法。本發明之選擇電晶體係使用於具備串列連接之複數個記憶體電晶體之記憶體裝置中者，且包括：穿隧絕緣層，其形成於半導體基板上；電荷累積層，其形成於穿隧絕緣層上；阻斷絕緣層，其形成於電荷累積層上，且被照射以氬氣作為氣體源之氣體團簇離子束；閘極電極，其形成於阻斷絕緣層上；及源極/汲極區域，其形成於閘極電極之兩側之半導體基板中。
    公开号:TW201306239A
    申请号:TW101117130
    申请日:2012-05-14
    公开日:2013-02-01
    发明作者:Yoshitsugu Tanaka
    申请人:Tokyo Electron Ltd；
    IPC主号:H01L27-00
    专利说明:
    選擇電晶體、選擇電晶體之製作方法、記憶體裝置及記憶體裝置之製造方法
    本發明係關於一種選擇電晶體、選擇電晶體之製作方法、記憶體裝置及記憶體裝置之製造方法。
    先前之記憶體裝置，例如NAND(反及閘)快閃記憶體(NAND flash memory)係為了實現積體化而成為如下構成：將複數個記憶體單元電晶體(memory cell transistor)(以下稱作記憶體電晶體)串列連接，且於該串列連接之複數個記憶體電晶體之兩端設置選擇電晶體(select transistor)(以下稱作選擇電晶體)。記憶體電晶體根據電荷之累積之有無來記憶資訊，因此具有將穿隧絕緣層、電荷累積層、阻斷絕緣層及閘極電極以相同順序積層之構造。另一方面，因選擇電晶體無需累積電荷，故無需穿隧絕緣層及電荷累積層。因此，選擇電晶體具有將閘極絕緣層及閘極電極依該順序積層之構造。
    如此，於記憶體電晶體與選擇電晶體中，各自構造不同。因此，於先前之製造製程中，將形成記憶體電晶體之步驟與形成選擇電晶體之步驟分別分開而形成記憶體電晶體及選擇電晶體。然而，若將形成記憶體電晶體之步驟與形成選擇電晶體之步驟分開，則由於記憶體裝置之製造步驟增多，故導致製造成本或TAT(turn around time，準備時間)增加。
    因此，提出以下之製造方法：使選擇電晶體為將穿隧絕緣層、阻斷絕緣層及閘極電極以相同順序積層之構造，並儘量將記憶體電晶體與選擇電晶體之構造共用化而削減記憶體裝置之製造中所需之步驟數(例如，參照專利文獻1)。
    於該提出方法中，為了抑制起因於選擇電晶體之與穿隧絕緣層及阻斷絕緣層之界面中之電荷捕陷之Vfb(平帶電壓(flat band voltage))之變動，而使作為阻斷絕緣層之氧化鋁(Al2O3)層中含有矽(Si)。藉由於Al2O3層中含有矽，而由與穿隧絕緣層及阻斷絕緣層之界面捕陷之電荷量(電荷密度)減少，從而抑制Vfb之偏移(變動)。 [先前技術文獻] [專利文獻]
    [專利文1]日本專利特開2009-245958號公報
    然而，於上述提案方法中，雖可使Vfb之偏移較小，但卻無法防止由於電荷捕陷所導致之Vfb之變動本身。又，記憶體電晶體與選擇電晶體之構造完全不相同，於半導體基板上形成穿隧絕緣層及電荷累積層之後，必需進行自形成有選擇電晶體之區域除去電荷累積層之步驟。
    本發明係應對上述之情況而完成者，其目的在於提供一種可以較少之步驟數製造且可抑制平帶電壓之偏移之選擇電晶體、選擇電晶體之製作方法、記憶體裝置及記憶體裝置之製造方法。
    本發明之選擇電晶體之一態樣之特徵在於：其係使用於具備串列連接之複數個記憶體電晶體之記憶體裝置中者；且包括：穿隧絕緣層，其形成於半導體基板上；電荷累積層，其形成於穿隧絕緣層上；阻斷絕緣層，其形成於電荷累積層上，且被照射以氬氣作為氣體源之氣體團簇離子束；閘極電極，其形成於阻斷絕緣層上；及源極/汲極區域，其形成於閘極電極之兩側之半導體基板中。
    本發明之選擇電晶體之製作方法之一態樣之特徵在於：其係製作使用於具備串列連接之複數個記憶體電晶體之記憶體裝置中之選擇電晶體之方法，且包括以下之步驟：於半導體基板上形成穿隧絕緣層；於穿隧絕緣層上形成電荷累積層；於電荷累積層上形成阻斷絕緣層；將以氬氣作為氣體源之氣體團簇離子束照射至阻斷絕緣層；於阻斷絕緣層上形成閘極電極；及於閘極電極之兩側之半導體基板中形成源極/汲極區域。
    本發明之記憶體裝置之一態樣之特徵在於：其係具備串列連接之複數個記憶體電晶體及設置於串列連接之複數個記憶體電晶體之兩端之選擇電晶體者，且記憶體電晶體及選擇電晶體各自包括：穿隧絕緣層，其形成於半導體基板上；電荷累積層，其形成於穿隧絕緣層上；阻斷絕緣層，其形成於電荷累積層上；閘極電極，其形成於阻斷絕緣層上；及源極/汲極區域，其形成於閘極電極之兩側之半導體基板中；且對選擇電晶體所具備之阻斷絕緣層照射以氬氣作為氣體源之氣體團簇離子束。
    本發明之記憶體裝置之製造方法之一態樣之特徵在於：其係製造具備串列連接之複數之記憶體電晶體及設置於串列連接之複數個記憶體電晶體之兩端之選擇電晶體之記憶體裝置之方法，且包括以下之步驟：於半導體基板上形成穿隧絕緣層；於穿隧絕緣層上形成電荷累積層；於電荷累積層上形成阻斷絕緣層；對形成有選擇電晶體之區域之阻斷絕緣層選擇性地照射以氬氣作為氣體源之氣體團簇離子束；於阻斷絕緣層上形成閘極電極；自積層之穿隧絕緣層將閘極電極圖案化；及於圖案化之閘極電極之兩側之半導體基板中形成源極/汲極區域。
    根據本發明，可提供一種可以較少之步驟數製造且可抑制平帶電壓之偏移之選擇電晶體、選擇電晶體之製作方法、記憶體裝置及記憶體裝置之製造方法。
    以下，參照圖式說明本發明之詳細內容。
    圖1係表示本發明之一實施形態之記憶體裝置1之概略構成及等效電路的圖。圖2係圖1之線段A-A處之剖面圖。以下，參照圖1、圖2，對本實施形態之記憶體裝置1之構成進行說明。再者，於本實施形態中，作為記憶體裝置1，對MONOS(metal oxide nitride oxide silicon，金屬氧化氮氧化矽)型之NAND快閃記憶體進行說明。
    記憶體裝置1包括形成於半導體基板100上之記憶體電晶體MT1~MTm及選擇電晶體STD、STS。記憶體電晶體MT1~MTm係串列地連接。選擇電晶體STD、STS分別形成於串列連接之記憶體電晶體MT1~MTm之兩端。再者，m為滿足2n之數字(n：通常取4~5之值)。
    記憶體電晶體MT1~MTm具有將穿隧絕緣層101、電荷累積層102、阻斷絕緣層103A及閘極電極104以相同順序積層之構造。又，選擇電晶體STD、STS具有將穿隧絕緣層101、電荷累積層102、阻斷絕緣層103B及閘極電極104以相同順序積層之構造。
    如此，記憶體電晶體MT1~MTm及選擇電晶體STD、STS具有大致相同之構造，但就選擇電晶體STD、STS之阻斷絕緣層103B被照射以氬氣(Ar)作為氣體源之GCIB(gas cluster ion beam，氣體團簇離子束)而改質之方面而言，與記憶體電晶體MT1~MTm之阻斷絕緣層103A有所不同。
    於本實施形態中，穿隧絕緣層101、電荷累積層102及阻斷絕緣層103A、103B分別由氧化矽層(以下稱作SiO2層)、氮化矽層(以下稱作Si3N4層)及氧化鋁層(以下稱作Al2O3層)而形成。又，閘極電極104具有將氮化鈦層(以下稱作TiN層)/鎢層(以下稱作W層)/氮化鈦層(以下稱作TiN層)以相同順序積層之構造。
    圖3A~圖3C係表示圖1之記憶體裝置1之製造方法之步驟的流程圖。以下，參照圖3A~圖3C說明記憶體裝置1之製造方法。 (步驟a)
    首先，於半導體基板100上形成包含SiO2層之元件分離區域(參照圖3A(a))。該元件分離區域之形成可使用周知之方法，例如：以Si3N4層作為遮罩而選擇性地氧化半導體基板，並於元件間形成SiO2層之LOCOS法(local oxidation of silicon，矽局部氧化)；或於半導體基板之分離區域藉由乾式蝕刻形成較淺之槽，並於藉由CVD(chemical vapor deposition，化學氣相沈積)堆積SiO2層後，將堆積於槽以外之部分之SiO2層藉由CMP(chemical mechanical polishing，化學機械拋光)除去之STI法(shallow trench isolation，淺溝槽隔離)等。再者，於圖3A(a)中，省略元件分離區域之圖示。 (步驟b)
    於形成有元件分離區域之半導體基板100上形成作為穿隧絕緣層101之SiO2層(參照圖3A(b))。SiO2層亦可使半導體基板100熱氧化而形成，又可由CVD使SiO2堆積而形成。 (步驟c)
    於步驟b中形成之SiO2層上形成作為電荷累積層102之Si3N4層(參照圖3A(c))。Si3N4層係由CVD使Si3N4堆積而形成。 (步驟d)
    於步驟c中形成之Si3N4層上形成作為阻斷絕緣層103A之Al2O3層(參照圖3B(d))。Al2O3層除藉由PVD(physical vapor deposition，物理氣相沈積)、CVD以外，亦可藉由ALD(atomic layer deposition，原子層沈積)或MBE(molecular beam epitaxy，分子束磊晶)等使Al2O3堆積而形成。 (步驟e)
    選擇性地將以氬氣(Ar)作為氣體源之GCIB照射至形成選擇電晶體STD、STS之區域B中形成之Al2O3層(參照圖3B(e))。具體而言，於步驟d中形成之Al2O3層上塗佈光阻劑202後，進行預烘焙並曝光。於使用正型光阻劑之情形時，由於感光之部分熔解，故僅曝光形成選擇電晶體STD、STS之區域B。又，於使用負型光阻劑之情形時，由於殘留感光之部分，故曝光形成記憶體電晶體MT1~MTm之區域A。曝光後，將光阻劑202顯影並將形成選擇電晶體STD、STS之區域B之光阻劑剝離。再者，光阻劑202以旋塗或吹附之方式塗佈，曝光由步進機或掃描儀進行。
    其次，照射以氬氣(Ar)作為氣體源之GCIB。藉由光阻劑202，選擇性地將以氬氣(Ar)作為氣體源之GCIB照射至形成選擇電晶體STD、STS之區域B中所形成之Al2O3層。再者，若使用GCIB，則因作為自數個至數千個Ar原子結合成之團簇(cluster)而照射，故向深度方向之穿透距離較短。由於光阻劑202通常為數百nm之厚度，故向存在光阻劑202之區域(形成記憶體電晶體MT1~MTm之區域B)之Al2O3層之以氬氣(Ar)作為氣體源之GCIB之照射不存在問題。於該步驟e中，將形成選擇電晶體STD、STS之區域B之Al2O3層改質而成為阻斷絕緣層103B。 (步驟f)
    剝離光阻劑202(參照圖3B(f))。光阻劑202通常係以使用灰化機(asher)之乾式製程剝離，但亦可藉由濕式製程剝離。 (步驟g)
    於Al2O3層上，將作為閘極電極104之TiN層/W層/TiN層以相同順序積層(參照圖3C(g))。TiN層及W層係除PVD、CVD以外，亦可藉由ALD或MBE等形成。 (步驟h)
    於將成為閘極電極104之TiN層/W層/TiN層積層後，藉由周知之微影技術及蝕刻技術，將於步驟a~步驟g中積層之層圖案化為所期望之構造(參照圖3C(h))。 (步驟i)
    於圖案化後，若半導體基板100為p型，則分別離子注入砷(As)等n型摻雜劑，而若半導體基板100為n型，則分別離子注入硼(B)等p型摻雜劑，其後實施熱處理，並於記憶體電晶體MT1~MTm及選擇電晶體STD、STS之兩側分別形成源極/汲極區域(參照圖3C(i))。其後，以周知之方法形成配線等而形成本實施形態之記憶體裝置1。
    作為穿隧絕緣層101，除SiO2以外亦可使用SiON(氮氧化矽)、Al2O3、HfO2(氧化鉿)、ZrO2(氧化鋯)、Ta2O5(氧化鉭)、及Y2O3(氧化釔)等高介電係數膜。作為電荷累積層102，除Si3N4以外，亦可使用Al2O3、HfO2、ZrO2、Ta2O5、Y2O3等高介電係數膜。作為閘極電極104，除TiN/W/TiN之積層構造以外，亦可為Poly-Si(聚矽)膜、TaN(氮化鉭)膜、金屬膜(W、Pt等)等之單一層或積層構造。 [實施例]
    其次，對實施例1、比較例1~3之製作順序及其評價結果進行記載。 (實施例1)
    與實施形態之步驟a~步驟c同樣地，於P型半導體基板上分別將SiO2層、Si3N4層及Al2O3層以4 nm、7 nm及15 nm而形成。
    其次，與實施形態之步驟d~步驟f同樣地，對形成選擇電晶體STD、STS之區域之Al2O3層照射以氬氣(Ar)作為氣體源之GCIB。GCIB係以實質之加速電壓為3 kV左右之方式向Al2O3層照射。又，Ar之摻雜(dose)量為1E14(atoms/cm2)。
    其次，與實施形態之步驟g~步驟i同樣地，於Al2O3層上將成為閘極電極之TiN層/W層/TiN層以相同順序積層而形成後，進行圖案化，並於向閘極電極之兩側之半導體基板100中離子注入砷(As)後，實施熱處理，從而於記憶體電晶體MT1~MTm及選擇電晶體STD、STS之兩側分別形成源極/汲極區域。最後，形成對閘極電極及源極/汲極區域之配線從而形成實施例1之記憶體裝置。 (比較例1)
    於比較例1中，向形成選擇電晶體STD、STS之區域之Al2O3層照射以氧(O)作為氣體源之GCIB，就摻雜氧(O)之方面而言與實施例1不同。其他構成與實施例1相同。 (比較例2)
    於比較例2中，就向形成選擇電晶體STD、STS之區域之Al2O3層不使用GCIB地離子注入氬(Ar)之方面而言與實施例1不同。其他構成與實施例1相同。 (比較例3)
    於比較例3中，就不進行向形成選擇電晶體STD、STS之區域之Al2O3層之摻雜而形成閘極電極之方面而言，與實施例1不同。其他構成與實施例1相同。
    圖4為對如上述般形成之記憶體裝置中之選擇電晶體STD之平帶電壓(Vfb)之變化進行調查之結果。圖4之縱軸及橫軸分別為平帶電壓(Vfb)及寫入電壓(Vprgm)。根據圖4可知：比較例1~3之選擇電晶體中，與寫入電壓(Vprgm)之上升一併，平帶電壓(Vfb)上升。另一方面可知：實施例1之選擇電晶體中，即便寫入電壓(Vprgm)上升，Vfb亦穩定為大致為零之狀態。一般認為其理由在於：藉由以氬氣(Ar)作為氣體源之GCIB之照射，而將Al2O3層改質。
    如以上般，根據實施例之記憶體裝置，可利用將以氬氣(Ar)作為氣體源之GCIB照射至阻斷絕緣層，而抑制選擇電晶體之平帶電壓之變動，因此可使記憶體電晶體與選擇電晶體之構造大致相同。因此，可抑制記憶體裝置之製造步驟數及TAT(turn around time)之增加。
    以上，針對各實施形態說明本發明，但本發明並不限定於上述各實施形態，當然可進行各種變形。例如，於上述實施形態中，於向阻斷絕緣層摻雜Ar時使用光阻劑作為遮罩，但亦可將由其他材料形成之膜(Si3N4膜或SiO2膜等)作為遮罩。
    1‧‧‧記憶體裝置
    100‧‧‧半導體基板
    101‧‧‧穿隧絕緣層
    102‧‧‧電荷累積層
    103A‧‧‧改質前之阻斷絕緣層
    103B‧‧‧改質後之阻斷絕緣層
    104‧‧‧閘極電極
    MT1‧‧‧記憶體電晶體
    MTm‧‧‧記憶體電晶體
    STD‧‧‧選擇電晶體
    STS‧‧‧選擇電晶體
    圖1係本發明之記憶體裝置之電路圖。
    圖2係圖1之記憶體裝置之剖面圖。
    圖3A(a)-(c)係表示圖1之記憶體裝置之製造方法之步驟的流程圖。
    圖3B(d)-(f)係表示圖1之記憶體裝置之製造方法之步驟的流程圖。
    圖3C(g)-(i)係表示圖1之記憶體裝置之製造方法之步驟的流程圖。
    圖4係表示平帶電壓之變化特性之圖。
    100‧‧‧半導體基板
    101‧‧‧穿隧絕緣層
    102‧‧‧電荷累積層
    103A‧‧‧改質前之阻斷絕緣層
    103B‧‧‧改質後之阻斷絕緣層
    104‧‧‧閘極電極
    MT1‧‧‧記憶體電晶體
    MTm‧‧‧記憶體電晶體
    STD‧‧‧選擇電晶體
    STS‧‧‧選擇電晶體
    权利要求:
    Claims (8)
    [1] 一種選擇電晶體，其特徵在於：其係使用於具備串列連接之複數個記憶體電晶體之記憶體裝置中者，且包括：穿隧絕緣層，其形成於半導體基板上；電荷累積層，其形成於上述穿隧絕緣層上；阻斷絕緣層，其形成於上述電荷累積層上，且被照射以氬氣作為氣體源之氣體團簇離子束；閘極電極，其形成於上述阻斷絕緣層上；及源極/汲極區域，其形成於上述閘極電極之兩側之上述半導體基板中。
    [2] 如請求項1之選擇電晶體，其中上述阻斷絕緣層包含氧化鋁。
    [3] 一種選擇電晶體之製作方法，其特徵在於：其係製作使用於具備串列連接之複數個記憶體電晶體之記憶體裝置中之選擇電晶體之方法，且包括以下之步驟：於半導體基板上形成穿隧絕緣層；於上述穿隧絕緣層上形成電荷累積層；於上述電荷累積層上形成阻斷絕緣層；將以氬氣作為氣體源之氣體團簇離子束照射至上述阻斷絕緣層；於上述阻斷絕緣層上形成閘極電極；及於上述閘極電極之兩側之上述半導體基板中形成源極/汲極區域。
    [4] 如請求項3之選擇電晶體之製作方法，其中上述阻斷絕緣層包含氧化鋁。
    [5] 一種記憶體裝置，其特徵在於：其係具備串列連接之複數個記憶體電晶體及設置於上述串列連接之複數個記憶體電晶體之兩端之選擇電晶體者；上述記憶體電晶體及上述選擇電晶體各自包括：穿隧絕緣層，其形成於半導體基板上；電荷累積層，其形成於上述穿隧絕緣層上；阻斷絕緣層，其形成於上述電荷累積層上；閘極電極，其形成於上述阻斷絕緣層上；及源極/汲極區域，其形成於上述閘極電極之兩側之半導體基板中；且對上述選擇電晶體所具備之上述阻斷絕緣層照射以氬氣作為氣體源之氣體團簇離子束。
    [6] 如請求項5之記憶體裝置，其中上述阻斷絕緣層包含氧化鋁。
    [7] 一種記憶體裝置之製造方法，其特徵在於：其係製造具備串列連接之複數個記憶體電晶體及設置於上述串列連接之複數個記憶體電晶體之兩端之選擇電晶體之記憶體裝置之方法，且包括以下之步驟：於半導體基板上形成穿隧絕緣層；於上述穿隧絕緣層上形成電荷累積層；於上述電荷累積層上形成阻斷絕緣層；對形成有上述選擇電晶體之區域之上述阻斷絕緣層選擇性地照射以氬氣作為氣體源之氣體團簇離子束；於上述阻斷絕緣層上形成閘極電極；自積層之上述穿隧絕緣層將上述閘極電極圖案化；及於上述圖案化之上述閘極電極之兩側之上述半導體基板中形成源極/汲極區域。
    [8] 如請求項7之記憶體裝置之製造方法，其中上述阻斷絕緣層包含氧化鋁。
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    JP2010219099A|2009-03-13|2010-09-30|Toshiba Corp|不揮発性半導体記憶装置及びその製造方法|
    法律状态:
    2018-10-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011119591A|JP5702227B2|2011-05-27|2011-05-27|選択トランジスタ、選択トランジスタの作成方法、メモリ装置及びメモリ装置の製造方法|
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