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    • 专利摘要:
    一種半導體積體電路，包括：複數個半導體晶片，其係以一多層結構予以堆疊；在每一半導體晶片中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至一輸入信號中以輸出至每一半導體晶片；及複數個晶片穿孔，其係垂直地通過該等半導體晶片中每一者而形成且經組態以將該輸入信號傳輸至該半導體晶片。
    公开号:TW201306226A
    申请号:TW100137037
    申请日:2011-10-12
    公开日:2013-02-01
    发明作者:Chun-Seok Jeong
    申请人:Hynix Semiconductor Inc；
    IPC主号:G11C7-00
    专利说明:
    半導體積體電路及其信號傳輸方法
    本發明之例示性實施例係關於半導體設計技術，且更特定言之，係關於一種具有多層結構之半導體積體電路及其信號傳輸方法。
    本申請案主張2011年7月21日申請之韓國專利申請案第10-2011-0072456號的優先權，該案之全文以引用之方式併入本文中。
    一般而言，用於半導體積體電路之封裝技術具有用於小型化及安裝可靠性之特徵。堆疊封裝可具有高效能及小電路尺寸之特徵。
    在半導體工業中，「堆疊」意謂垂直地堆疊至少兩個或兩個以上半導體晶片或封裝。當將堆疊封裝用於半導體記憶體裝置中時，半導體記憶體裝置之記憶體容量可比不實施堆疊封裝之半導體記憶體裝置之記憶體容量大兩倍或兩倍以上。此外，堆疊封裝不僅增加記憶體容量，而且更有效率地使用安裝面積。又，堆疊封裝具有較高封裝密度。
    可藉由以下方法製造堆疊封裝。首先，可堆疊個別半導體晶片，且接著封裝個別半導體晶片。其次，可堆疊已封裝個別半導體晶片。經由金屬導線或藉由矽穿孔(TSV)而電耦合堆疊式半導體封裝之個別半導體晶片。使用TSV之堆疊封裝具有如下結構：半導體晶片之間的物理及電耦合係藉由形成於各別半導體晶片中之TSV而垂直地達成。作為參考，使用各種方法以形成TSV，諸如，首先穿孔程序(via first process)、最後穿孔程序(via last process)、自背面最後穿孔(via last from backside)，等等。
    圖1A至圖1G說明用於形成TSV之方法。在以下描述中，將說明中間穿孔程序(via middle process)作為一實例。中間穿孔程序在電路之部分形成於作用層中之狀態下形成TSV。
    參看圖1A，將作用層104及電晶體106形成於晶圓基板102上。參看圖1B，蝕刻作用層104及晶圓基板102以形成具有指定深度之凹槽，且將凹槽填充有諸如金屬(例如，銅)之導電材料以提供TSV 108之基座。
    參看圖1C，將層間介電層110形成於作用層104上，且將金屬線112形成於層間介電層110中。將金屬線112電耦合至TSV 108及電晶體106。將TSV襯墊114形成於TSV 108上方之金屬線上，且將使用TSV襯墊114以電耦合TSV 108。
    參看圖1D，當形成TSV襯墊114時，形成凸塊116且將凸塊116電耦合至TSV襯墊114。凸塊116為將TSV 108電耦合至形成於經堆疊之另一半導體晶片中之TSV的組件。隨後將載體118形成於層間介電層110之上。載體118為在晶圓薄化程序(圖1E所示)期間固定晶圓之組件，該晶圓薄化程序經執行以曝露TSV 108之一末端。
    參看圖1E，執行晶圓薄化程序以曝露TSV 108之末端中之一者。將凸塊120形成於TSV 108之經曝露末端處，該經曝露末端係藉由晶圓薄化程序曝露。接著，參看圖1F，移除載體118。因此，製造用於堆疊之半導體晶片100A，且將凸塊116及120提供於半導體晶片100A之頂部及底部上。
    參看圖1G，堆疊半導體晶片100A及100B，且經由連接至TSV之凸塊而使半導體晶片100A及100B彼此電耦合。
    在下文，將描述通過複數個垂直堆疊式半導體晶片(在下文，被稱為「半導體積體電路」)之信號傳輸路徑。
    圖2為半導體積體電路之側視圖，其說明施加至半導體積體電路之信號如何通過TSV而傳輸至各別半導體晶片。圖2之半導體積體電路中之各別半導體晶片及TSV可類似於圖1A至圖1G予以說明。然而，出於說明目的，概念地說明各別半導體晶片及TSV。
    參看圖2，信號SIG通過提供於第一半導體晶片CHIP1中之緩衝器BUF而被緩衝成內部信號SIG1，且在施加至第一半導體晶片CHIP1時傳輸至TSV TSV1。此外，自TSV TSV1所傳輸之信號SIG2在施加至第二半導體晶片CHIP2時傳輸至TSV TSV2。此外，自TSV TSV2所傳輸之信號SIG3在施加至第三半導體晶片CHIP3時傳輸至TSV TSV3。此外，自TSV TSV3所傳輸之信號SIG4施加至第四半導體晶片CHIP4。
    當傳輸各別信號SIG、SIG1、SIG2、SIG3及SIG4時，由提供於第一半導體晶片CHIP1中之緩衝器BUF造成之延遲時間可藉由「tDbuf」表示，且由TSV TSV1、TSV2及TSV3中每一者造成之延遲時間可藉由「tDtsv」表示。參看圖3，施加至第一半導體晶片CHIP1之信號SIG1自信號SIG延遲達「tDbuf」，施加至第二半導體晶片CHIP2之信號SIG2自信號SIG延遲達「tDbuf+tDtsv」，施加至第三半導體晶片CHIP3之信號SIG3自信號SIG延遲達「tDbuf+(tDtsv*2)」，且施加至第四半導體晶片CHIP4之信號SIG4自信號SIG延遲達「tDbuf+(tDtsv*3)」。簡言之，信號SIG1、SIG2、SIG3及SIG4各自取決於該信號被傳輸通過之TSV之數目而愈加延遲。由於由TSV TSV1、TSV2及TSV3造成之延遲，可發生時滯。
    由於TSV TSV1、TSV2及TSV3之信號延遲係由藉由TSV TSV1、TSV2及TSV3以及TSV之凸塊形成之寄生電阻器及寄生電容器(R*C)造成。由信號延遲造成之時滯限制高速操作。
    本發明之一實施例係有關一種能夠最小化在複數個堆疊式半導體晶片之間發生之時滯之半導體積體電路，及其信號傳輸方法。
    根據本發明之一實施例，一種半導體積體電路包括：複數個半導體晶片，其係以一多層結構予以堆疊；在每一半導體晶片中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至一輸入信號中以輸出至每一半導體晶片；及複數個晶片穿孔，其係垂直地通過該等半導體晶片中每一者而形成且經組態以將該輸入信號傳輸至該半導體晶片。
    根據本發明之另一實施例，一種半導體積體電路包括：複數個第二半導體晶片，其依序地堆疊於一第一半導體晶片之上，該第一半導體晶片經組態以將一外部輸入信號傳輸至該等第二半導體晶片；在該第一半導體晶片中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至該外部輸入信號中以輸出至該第一半導體晶片；在該等第二半導體晶片中每一者中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至一輸入信號中以輸出至該等第二半導體晶片；及複數個第一晶片穿孔，其係分別垂直地通過該複數個第二半導體晶片而形成，且分別經組態以將自該第一半導體晶片所傳輸之該外部輸入信號作為該輸入信號而傳輸至該等第二半導體晶片。
    根據本發明之又一實施例，一種將自一外部電路所施加之一信號傳輸至複數個堆疊式半導體晶片的一半導體積體電路之信號傳輸方法包括：在一測試模式期間計算在該複數個堆疊式半導體晶片之間發生之延遲時間；及在一正常模式期間將該等延遲時間反映至經傳輸至該等各別半導體晶片之信號中且將該等信號輸出至該等各別半導體晶片中。
    下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式予以體現且不應被解釋為限於本文中所陳述之實施例。相反地，提供此等實施例以使得本發明將透徹且完整，且將向熟習此項技術者充分地傳達本發明之範疇。貫穿本發明，相同參考數字貫穿本發明之各圖及實施例指代相同零件。
    圖式未必按比例，且在一些情況下，可能已誇示若干比例，以便清楚地說明實施例之特徵。當第一層被稱為在第二層「上」或在基板「上」時，不僅指代第一層直接地形成於第二層或基板上的狀況，而且指代第三層存在於第一層與第二層或基板之間的狀況。
    舉例而言，在本發明之實施例中，堆疊四個半導體晶片。然而，本發明之實施例不限於具有經堆疊之四個半導體晶片之半導體裝置，且可堆疊更多或更少半導體晶片。
    圖4概念地說明根據本發明之一實施例之半導體積體電路。
    參看圖4，半導體積體電路200具有如下結構：第一半導體晶片210具有依序地堆疊於第一半導體晶片210之上的三個第二半導體晶片220、230及240。第一半導體晶片210接收外部信號SIG且被稱為主控晶片(master chip)。三個第二半導體晶片220、230及240係藉由主控晶片控制且被稱為受控晶片(slave chip)。主控晶片及受控晶片可經由相同程序或不同程序予以製造。
    第一半導體晶片210包括第一緩衝器211、時脈信號產生器213、第二緩衝器215及校正電路217。第一緩衝器211經組態以緩衝外部輸入信號SIG且輸出內部信號SIG'。時脈信號產生器213經組態以回應於測試賦能信號TMEN而產生具有指定週期之內部時脈信號CLK。第二緩衝器215經組態以緩衝內部時脈信號CLK。校正電路217經組態以將對應於晶片於堆疊中之位置的由信號傳輸TSV TSV11、TSV12及TSV13造成之延遲時間反映至內部信號SIG'中且輸出第一內部輸入信號SIG1。
    校正電路217使用自第二緩衝器215所輸出之第一內部時脈信號CLK11，及藉由將第一內部時脈信號CLK11傳遞通過提供於第二半導體晶片220、230及240中之所有測試TSV TSV21、TSV22、TSV23、TSV33、TSV32及TSV31獲得之第二內部時脈信號CLK12。校正電路217計算對應於第一半導體晶片210之於堆疊中晶片之位置的由信號傳輸TSV TSV11、TSV12及TSV13造成之延遲時間。
    由第一緩衝器211之操作造成之延遲時間tDbuf1可等於由第二緩衝器215之操作造成之延遲時間tDbuf2。時脈信號產生器213可產生內部時脈信號CLK，內部時脈信號CLK具有足夠週期，使得校正電路217可計算由堆疊式結構之延遲時間造成的相位差。
    另外，第一半導體晶片210進一步包括開關219，開關219經組態以回應於頂部晶粒信號TOP_DIE而耦合校正電路217之兩個輸入端子。頂部晶粒信號TOP_DIE可(例如)僅在最上部第二半導體晶片240中被啟動。校正電路217之兩個輸入端子接收第一內部時脈信號CLK11及第二內部時脈信號CLK12。
    三個第二半導體晶片220、230及240分別包括校正電路221、231及241、信號傳輸TSV TSV11、TSV12及TSV13、第一測試TSV TSV21、TSV22及TSV23，以及第二測試TSV TSV31、TSV32及TSV33。
    校正電路221、231及241分別經組態以將對應於每一晶片於堆疊中之位置的由信號傳輸TSV TSV11、TSV12及TSV13造成之延遲時間反映至輸入信號SIG"、SIG'''及SIG""中且輸出第二至第四內部輸入信號SIGI、SIG2及SIG3。信號傳輸TSV TSV11、TSV12及TSV13在第一位置中係垂直地通過各別第二半導體晶片而形成且經組態以傳輸內部輸入信號SIG'。由於由TSV造成的內部輸入信號SIG'上之延遲，第二半導體晶片220、230及240接收輸入信號SIG"、SIG'''及SIG""。第一測試TSV TSV21、TSV22及TSV23在第二位置中係垂直地通過各別第二半導體晶片而形成且經組態以將自第一半導體晶片210所傳輸之第一內部時脈信號CLK11傳輸至第二半導體晶片220、230及240。第二測試TSV TSV31、TSV32及TSV33在第三位置處係垂直地通過各別第二半導體而形成且經組態以將第二內部信號CLK42傳輸回至第一半導體晶片210以及第二半導體晶片220及230。
    各別校正電路221、231及241分別使用傳輸通過第一測試TSV TSV21、TSV22及TSV23之第一內部時脈信號CLK21、CLK31及CLK41及傳輸通過第二測試TSV TSV31、TSV32及TSV33之第二內部時脈信號CLK22、CLK32及CLK42，以便計算對應於每一晶片於堆疊中之位置的由信號傳輸TSV TSV11、TSV12及TSV13造成之延遲時間。另外，三個第二半導體晶片220、230及240進一步包括開關223、233及243，開關223、233及243經組態以回應於頂部晶粒信號TOP_DIE而耦合各別校正電路221、231及241之輸入端子。舉例而言，僅堆疊於最上部位置處之第二半導體晶片240可使開關243啟動。輸入端子分別接收第一內部時脈信號CLK21、CLK31及CLK41以及第二內部時脈信號CLK22、CLK32及CLK42。
    圖5為包括於圖4所說明之第一半導體晶片210中之校正電路217的方塊圖。
    儘管展示校正電路217，但校正電路221、231及241皆具有與校正電路217之組態相同的組態。
    參看圖5，校正電路217包括延遲時間計算器217A及第一可變延遲器217B。延遲時間計算器217A經組態以計算對應於第一內部時脈信號CLK11與第二內部時脈信號CLK12之間的相位差之延遲時間。第一可變延遲器217B回應於自延遲時間計算器217A所輸出之控制信號CTR<0:N>而設定延遲時間。第一可變延遲器217B經組態以將內部輸入信號SIG'延遲達反映藉由延遲時間計算器217B計算之經計算延遲時間的延遲量。
    延遲時間計算器217A包括第二可變延遲器217A_1及控制信號產生器217A_2。第二可變延遲器217A_1具有回應於控制信號CTRL<0:N>而設定之延遲時間且經組態以將經計算延遲時間反映至第一內部時脈信號CLK11中。控制信號產生器217A_2經組態以回應於第二可變延遲器217A_1之輸出信號及第二內部時脈信號CLK12而產生控制信號CTRL<0:N>。
    另外，控制信號產生器217A_2包括D正反器217A_21、延遲器217A_23及移位器217A_25。D正反器217A_21經組態以回應於第二可變延遲器217A_1之輸出信號CLK_DELY而輸出第二內部時脈信號CLK12。延遲器217A_23經組態以基於D正反器217A_21之操作而將第二可變延遲器217A_1之輸出信號CLK_DELY延遲達延遲時間tDdff。移位器217A_25經組態以回應於D正反器217A_21之輸出信號LOCK及延遲器217A_23之輸出信號CLK_DELY1而輸出控制信號CTRL<0:N>。D正反器217A_21及移位器217A_25係回應於重設信號RESET而重設。舉例而言，當最初驅動半導體積體電路200時或當在不傳輸外部輸入信號SIG之模式(例如，待用模式)中執行更新操作時，可啟動重設信號RESET。
    第一可變延遲器217B及第二可變延遲器217A_1可包括可變粗略延遲線(VCDL)。詳言之，第一可變延遲器217B之延遲時間可為第二可變延遲器217A_1之延遲時間的一半。下文將詳細地描述此程序。
    在下文，將描述根據本發明之實施例的半導體積體電路200之信號傳輸方法。
    根據本發明之實施例的半導體積體電路200之信號傳輸方法可經由兩個程序而執行。更具體言之，該等程序包括在測試模式期間計算反映在各別半導體晶片210、220、230及240之間的延遲時間之延遲時間的第一程序，及在正常模式期間將經計算延遲時間反映至經傳輸至各別半導體晶片210、220、230及240之內部輸入信號SIG'、SIG"、SIG'''及SIG""中的第二程序。
    首先，將描述第一程序。
    舉例而言，當半導體積體電路200進入測試模式時，回應於頂部晶粒信號TOP_DIE而啟動僅包括於最上部第二半導體晶片240中之開關243。接著，在啟動測試賦能信號TMEN時，將藉由時脈信號產生器213產生之內部時脈信號CLK施加至第二緩衝器215。
    將經由第二緩衝器215而緩衝之第一內部時脈信號CLK11施加至校正電路217且同時地傳輸至第一測試TSV TSV21。此外，將傳輸通過第一測試TSV TSV21之第一內部時脈信號CLK21施加至校正電路221且同時地傳輸至第一測試TSV TSV22。此外，將傳輸通過第一測試TSV TSV22之第一內部時脈信號CLK31施加至校正電路231且同時地傳輸至第一測試TSV TSV23。此外，將傳輸通過包括於第四半導體晶片230中之第一測試TSV TSV23之第一內部時脈信號CLK41施加至校正電路241。藉由將第一內部時脈信號CLK41傳遞通過短路開關243來獲得第二內部時脈信號CLK42。將第二內部時脈信號CLK42施加至校正電路241且通過第二測試TSV TSV33而同時地傳輸至第三半導體晶片230。隨後，將傳輸通過第二測試TSV TSV33之第二內部時脈信號CLK32施加至校正電路231且通過第二測試TSV TSV32而同時地傳輸至第二半導體晶片220。此外，將傳輸通過第二測試TSV TSV32之第二內部時脈信號CLK22施加至校正電路221且通過第二測試TSV TSV31而同時地傳輸至第一半導體晶片210。此外，將傳輸通過第二測試TSV TSV31之第二內部時脈信號CLK12施加至校正電路217。
    將描述施加至各別校正電路217、221、231及241之第一內部時脈信號CLK11、CLK21、CLK31及CLK41與第二內部時脈信號CLK12、CLK22、CLK32及CLK42之間的相位差。以下描述不包括藉由第二緩衝器215之延遲時間tDbuf2。首先，由於施加至校正電路217之第一內部時脈信號CLK11用作參考，故第一內部時脈信號CLK11之延遲時間為「0*tDtsv」。由於施加至校正電路221之第一內部時脈信號CLK21傳遞通過一個TSV(TSV21)，故第一內部時脈信號CLK21之延遲時間為「1*tDtsv」。由於施加至校正電路231之第一內部時脈信號CLK31傳遞通過兩個TSV(TSV21及TSV22)，故第一內部時脈信號CLK31之延遲時間為「2*tDtsv」。由於施加至校正電路241之第一內部時脈信號CLK41傳遞通過三個TSV(TSV21、TSV22及TSV23)，故第一內部時脈信號CLK41之延遲時間為「3*tDtsv」。此外，由於施加至校正電路241之第二內部時脈信號CLK42具有與第一內部時脈信號CLK41之延遲時間相同的延遲時間，故第二內部時脈信號CLK42之延遲時間為「3*tDtsv」。由於施加至校正電路231之第二內部時脈信號CLK32傳遞通過四個TSV(TSV21、TSV22、TSV23及TSV33)，故第二內部時脈信號CLK32之延遲時間為「4*tDtsv」。由於施加至校正電路221之第二內部時脈信號CLK22傳遞通過五個TSV(TSV21、TSV22、TSV23、TSV33及TSV32)，故第二內部時脈信號CLK22之延遲時間為「5*tDtsv」。由於施加至校正電路217之第二內部時脈信號CLK12傳遞通過六個TSV(TSV21、TSV22、TSV23、TSV33、TSV32及TSV31)，故第二內部時脈信號CLK12之延遲時間為「6*tDtsv」。因此，施加至校正電路之第一內部時脈信號CLK11與第二內部時脈信號CLK12之間的相位差為「6*tDtsv(6*tDtsv-0*tDtsv)」，施加至校正電路221之第一內部時脈信號CLK21與第二內部時脈信號CLK22之間的相位差為「4*tDtsv(5*tDtsv-1*tDtsv)」，施加至校正電路231之第一內部時脈信號CLK31與第二內部時脈信號CLK32之間的相位差為「2*tDtsv(4*tDtsv-2*tDtsv)」，且施加至校正電路241之第一內部時脈信號CLK41與第二內部時脈信號CLK42之間的相位差為「0*tDtsv(3*tDtsv-3*tDtsv)」。
    因此，上述相位差等於藉由各別校正電路217、221、231及241計算之延遲時間，更具體言之，包括於各別校正電路217、221、231及241中之第二可變延遲器217A_1之受控制延遲時間。由於以相同方式執行校正電路217、221、231及241之操作，故以下描述將集中於校正電路217。當最初驅動半導體積體電路時，第二可變延遲器217A_1具有「0」之延遲時間以作為預設值。因此，第二可變延遲器217A_1無延遲地輸出第一內部時脈信號CLK12。接著，D正反器217A_21根據經延遲第一內部時脈信號CLK_DELY與第二內部時脈信號CLK12之間的相位差而啟動操作控制信號LOCK。移位器217A_25回應於D正反器217A_21之操作控制信號LOCK及延遲器217A_23之輸出信號CLK_DELY1而產生控制信號CTRL<0:N>。第二可變延遲器217A_1回應於控制信號CTRL<0:N>而控制延遲時間。因此，第二可變延遲器217A_1根據控制信號CTRL<0:N>而延遲第一內部時脈信號CLK11且重複上述操作系列。接著，當自第二可變延遲器217A_1所輸出之經延遲第一內部時脈信號CLK_DELY與第二內部時脈信號CLK12之間的相位差變為「0」時，D正反器217A_21去啟動操作控制信號LOCK。移位器217A_25根據經去啟動操作控制信號LOCK而鎖定控制信號CTRL<0:N>，且第二可變延遲器217A_1根據經鎖定控制信號CTRL<0:N>而控制延遲時間。在上述操作之後，受控制延遲時間變為「6*tDtsv」，其等於第一內部時脈信號CLK11與第二內部時脈信號CLK12之間的相位差。
    接下來，將描述第二程序。
    首先，藉由相同控制信號CTRL<0:N>控制第二可變延遲器217_A及第一可變延遲器217B之延遲時間。然而，藉由對應於第二可變延遲器217A_1之延遲時間之一半的時間控制第一可變延遲器217B之延遲時間。第一可變延遲器217B之延遲時間為第二可變延遲器217_A之延遲時間的一半，此係因為延遲時間比實際上通過信號傳輸TSV TSV11、TSV12及TSV13而反映之延遲時間大兩倍。延遲時間大兩倍，此係因為用以計算延遲時間之信號經歷比信號傳輸TSV多兩倍的測試TSV。換言之，在正常模式中，由於施加至第一半導體晶片210之內部輸入信號SIG'用作參考，故內部輸入信號SIG'之延遲時間為「0*tDtsv」。此外，由於施加至第二半導體晶片220之內部輸入信號SIG"傳遞通過一個信號傳輸TSV(TSV11)，故內部輸入信號SIG"之延遲時間為「1*tDtsv」。此外，由於施加至第三半導體晶片230之內部輸入信號SIG"'傳遞通過兩個信號傳輸TSV(TSV11及TSV12)，故內部輸入信號SIG"'之延遲時間為「2*tDtsv」。此外，由於施加至第四半導體晶片240之內部輸入信號SIG""傳遞通過三個信號傳輸TSV(TSV11、TSV12及TSV13)，故內部輸入信號SIG""之延遲時間為「3*tDtsv」。如圖所示，通過信號傳輸TSV之延遲時間對應於在第一程序期間所計算之延遲時間的一半。
    當在正常模式期間施加輸入信號SIG時，將輸入信號SIG通過第一緩衝器211而緩衝成內部輸入信號SIG'。將經緩衝內部輸入信號SIG'施加至校正電路217且同時地傳輸至信號傳輸TSV TSV11。接著，校正電路217將內部輸入信號SIG'延遲達「3*tDtsv」且輸出第一內部輸入信號SIG1。此外，將傳輸通過信號傳輸TSV TSV11之內部輸入信號SIG"施加至校正電路221且同時地傳輸至信號傳輸TSV TSV12。接著，校正電路221將內部輸入信號SIG"延遲達「2*tDtsv」且輸出第二內部輸入信號SIG2。此外，將傳輸通過信號傳輸TSV TSV12之內部輸入信號SIG'''施加至校正電路231且同時地傳輸至信號傳輸TSV TSV13。接著，校正電路231將內部輸入信號SIG'''延遲達「1*tDtsv」且輸出第三內部輸入信號SIG3。此外，將傳輸通過信號傳輸TSV TSV13之內部輸入信號SIG""施加至校正電路241，且校正電路241將內部輸入信號SIG""延遲達「0*tDtsv」且輸出第四內部輸入信號SIG4。
    因此，參看圖6，可看出，由於藉由校正電路反映之延遲，在各別半導體晶片210至240之間發生之時滯在第一至第四內部輸入信號SIG1、SIG2、SIG3及SIG4中最小化。
    根據本發明之實施例，堆疊於下部部分中之半導體晶片210、220及230之內部輸入信號SIG1、SIG2及SIG3基於延遲時間被最多地反映的半導體晶片240之內部輸入信號SIG4而延遲達對應延遲時間。因此，有可能最小化在堆疊式半導體晶片之間發生之時滯。因此，本發明之實施例可應用於高速操作。
    根據本發明之實施例，在堆疊式半導體晶片之間發生之延遲時間先前被計算且反映至經施加至半導體晶片之信號中。因此，有可能最小化在堆疊式半導體晶片之間發生之時滯。
    雖然已關於特定實施例而描述本發明，但對於熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。
    舉例而言，根據本發明之實施例的控制信號產生器217A_2可包括相位偵測器及計數器，而非D正反器217A_21及移位器217A_25。另外，可應用任何組件，只要其可計算相位差即可。
    100A．．．半導體晶片
    100B．．．半導體晶片
    102．．．晶圓基板
    104．．．作用層
    106．．．電晶體
    108．．．矽穿孔(TSV)
    110．．．層間介電層
    112．．．金屬線
    114．．．TSV襯墊
    116．．．凸塊
    118．．．載體
    120．．．凸塊
    200．．．半導體積體電路
    210．．．第一半導體晶片
    211．．．第一緩衝器
    213．．．時脈信號產生器
    215．．．第二緩衝器
    217．．．校正電路
    217A．．．延遲時間計算器
    217B．．．第一可變延遲器
    217A_1．．．第二可變延遲器
    217A_2．．．控制信號產生器
    217A_21．．．D正反器
    217A_23．．．延遲器
    217A_25．．．移位器
    219．．．開關
    220．．．第二半導體晶片
    221．．．校正電路
    223．．．開關
    230．．．第二半導體晶片
    231．．．校正電路
    233．．．開關
    240．．．第二半導體晶片
    241．．．校正電路
    243．．．開關
    BUF．．．緩衝器
    CHIP1．．．第一半導體晶片
    CHIP2．．．第二半導體晶片
    CHIP3．．．第三半導體晶片
    CHIP4．．．第四半導體晶片
    TSV11．．．信號傳輸TSV
    TSV12．．．信號傳輸TSV
    TSV13．．．信號傳輸TSV
    TSV21．．．第一測試TSV
    TSV22．．．第一測試TSV
    TSV23．．．第一測試TSV
    TSV31．．．第二測試TSV
    TSV32．．．第二測試TSV
    TSV33．．．第二測試TSV
    圖1A至圖1G說明用於形成TSV之方法。
    圖2為習知半導體積體電路之組態圖，其說明習知半導體積體電路之信號傳輸方法。
    圖3為說明圖2之半導體積體電路之信號傳輸方法的時序圖。
    圖4概念地說明根據本發明之一實施例之半導體積體電路。
    圖5為包括於圖4所說明之第一半導體晶片中之校正電路的方塊圖。
    圖6為說明圖4之半導體積體電路之信號傳輸方法的時序圖。
    200．．．半導體積體電路
    210．．．第一半導體晶片
    211．．．第一緩衝器
    213．．．時脈信號產生器
    215．．．第二緩衝器
    217．．．校正電路
    219．．．開關
    220．．．第二半導體晶片
    221．．．校正電路
    223．．．開關
    230．．．第二半導體晶片
    231．．．校正電路
    233．．．開關
    240．．．第二半導體晶片
    241．．．校正電路
    243．．．開關
    BUF．．．緩衝器
    CHIP1．．．第一半導體晶片
    CHIP2．．．第二半導體晶片
    CHIP3．．．第三半導體晶片
    CHIP4．．．第四半導體晶片
    TSV11．．．信號傳輸TSV
    TSV12．．．信號傳輸TSV
    TSV13．．．信號傳輸TSV
    TSV21．．．第一測試TSV
    TSV22．．．第一測試TSV
    TSV23．．．第一測試TSV
    TSV31．．．第二測試TSV
    TSV32．．．第二測試TSV
    TSV33．．．第二測試TSV
    权利要求:
    Claims (23)
    [1] 一種半導體積體電路，其包含：複數個半導體晶片，其係以一多層結構予以堆疊；在每一半導體晶片中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至一輸入信號中以輸出至每一半導體晶片；及複數個晶片穿孔，其係垂直地通過該等半導體晶片中每一者而形成且經組態以將該輸入信號傳輸至該半導體晶片。
    [2] 如請求項1之半導體積體電路，其中該校正電路藉由使用傳輸通過該複數個半導體晶片之一內部信號來計算對應於該晶片於該堆疊中之該位置之該延遲時間。
    [3] 如請求項2之半導體積體電路，其中該內部信號包含：一第一內部信號，其係在一第一方向上傳輸通過該複數個半導體晶片；及一第二內部信號，其係藉由在一第二方向上通過該複數個半導體晶片返回該第一內部信號而獲得，其中該第二方向為該第一方向之相反方向。
    [4] 如請求項1之半導體積體電路，其中該複數個半導體晶片包含堆疊於最上部位置處之一主控晶片及排除該主控晶片之一或多個受控晶片。
    [5] 如請求項1之半導體積體電路，其中該複數個半導體晶片包含堆疊於最下部位置處之一主控晶片及排除該主控晶片之一或多個受控晶片。
    [6] 一種半導體積體電路，其包含：複數個第二半導體晶片，其依序地堆疊於一第一半導體晶片之上；該第一半導體晶片經組態以將一外部輸入信號傳輸至該等第二半導體晶片；在該第一半導體晶片中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至該外部輸入信號中以輸出至該第一半導體晶片；在該等第二半導體晶片中每一者中之一校正電路，其經組態以將對應於該晶片於該堆疊中之位置之一延遲時間反映至一輸入信號中以輸出至該等第二半導體晶片；及複數個第一晶片穿孔，其係分別垂直地通過該複數個第二半導體晶片而形成，且分別經組態以將自該第一半導體晶片所傳輸之該外部輸入信號作為該輸入信號而傳輸至該等第二半導體晶片。
    [7] 如請求項6之半導體積體電路，其中於該第一半導體晶片及該複數個第二半導體晶片中所設之該等校正電路係藉由使用傳輸通過該第一半導體晶片及該等第二半導體晶片之一內部信號來界定對應於該晶片於該堆疊中之該位置之該延遲時間。
    [8] 如請求項7之半導體積體電路，其中該內部信號包含：一第一內部信號，其係在一第一堆疊方向上傳輸通過該第一半導體晶片及該複數個第二半導體晶片；及一第二內部信號，其係藉由在一第二堆疊方向上通過該第一半導體晶片及該等第二半導體晶片返回該第一內部信號而獲得，其中該第二堆疊方向為該第一方向之相反方向。
    [9] 如請求項8之半導體積體電路，其進一步包含：複數個第二晶片穿孔，其係分別垂直地通過該複數個第二半導體晶片而形成，且經組態以將該第一內部信號傳輸至該等第二半導體晶片之該等各別校正電路；及複數個第三晶片穿孔，其係分別垂直地通過該複數個第二半導體晶片而形成，且經組態以將該第二內部信號傳輸至該等第二半導體晶片之該等各別校正電路。
    [10] 如請求項9之半導體積體電路，其中該第一半導體晶片及該複數個第二半導體晶片中每一者進一步包含一開關，該開關經組態以選擇性地耦合該校正電路之輸入端子；該第一內部信號及該第二內部信號係分別輸入至該第一半導體晶片及該複數個第二半導體晶片中每一者中之該校正電路之該等輸入端子；且該開關係回應於在堆疊於最上部位置處之該第二半導體晶片中啟動之一頂部晶粒信號而耦合。
    [11] 如請求項10之半導體積體電路，其中該第一半導體晶片進一步包含一內部信號產生器，該內部信號產生器經組態以回應於一測試賦能信號而產生該第一內部信號。
    [12] 如請求項11之半導體積體電路，其中該第一內部信號包含具有一指定週期之一時脈信號。
    [13] 如請求項10之半導體積體電路，其中該第一半導體晶片進一步包含一第一緩衝器，該第一緩衝器經組態以緩衝自一外部電路所施加之一信號且輸出該經緩衝信號以作為該外部輸入信號。
    [14] 如請求項13之半導體積體電路，其中該第一半導體晶片包含：一時脈信號產生器，其經組態以回應於一測試賦能信號而產生具有一指定週期之一時脈信號；及一第二緩衝器，其經組態以緩衝該時脈信號且輸出該經緩衝信號以作為該第一內部信號，且當緩衝及輸出該等各別輸入信號時，該第一緩衝器及該第二緩衝器具有相同延遲時間。
    [15] 如請求項10之半導體積體電路，其中該校正電路包含：一延遲時間計算器，其經組態以計算對應於該第一內部信號與該第二內部信號之間的一相位差之一延遲時間；及一第一可變延遲器，其具有根據自該延遲時間計算器所輸出之一控制信號而控制之一延遲時間，且經組態以將該受控制延遲時間反映至該外部輸入信號或該輸入信號中以輸出至該第一半導體晶片及該複數個第二半導體晶片。
    [16] 如請求項15之半導體積體電路，其中該延遲時間計算器包含：一第二可變延遲器，其具有根據該控制信號而控制之一延遲時間，且經組態以將該受控制延遲時間反映至該第一內部信號中；及一控制信號產生器，其經組態以回應於該第二可變延遲器之一輸出信號及該第二內部信號而產生該控制信號。
    [17] 如請求項16之半導體積體電路，其中該控制信號產生器包含：一D正反器，其經組態以回應於該第二可變延遲器之該輸出信號而輸出該第二內部信號；一延遲器，其經組態以基於該D正反器之一操作而將該第二可變延遲器之該輸出信號延遲達一延遲時間；及一移位器，其經組態以回應於該D正反器之該輸出信號及該延遲器之一輸出信號而輸出該控制信號。
    [18] 如請求項16之半導體積體電路，其中該控制信號產生器包含：一相位比較器，其經組態以比較該第二可變延遲器之該輸出信號與該第二內部信號之一相位；一延遲器，其經組態以基於該相位比較器之一操作而將該第二可變延遲器之該輸出信號延遲達一延遲時間；及一計數器，其經組態以回應於該相位比較器之一輸出信號及該延遲器之一輸出信號而輸出該控制信號。
    [19] 如請求項16之半導體積體電路，其中該第一可變延遲器及該第二可變延遲器包含一可變粗略延遲線(VCDL)。
    [20] 如請求項16之半導體積體電路，其中該第一可變延遲器之該延遲時間經控制為該第二可變延遲器之該延遲時間的一半。
    [21] 一種將自一外部電路所施加之一信號傳輸至複數個堆疊式半導體晶片的一半導體積體電路之信號傳輸方法，該信號傳輸方法包含：在一測試模式中計算在該複數個堆疊式半導體晶片之間發生之延遲時間；及在一正常模式中將該等延遲時間反映至經傳輸至該等各別半導體晶片之信號中且將該等信號輸出至該等各別半導體晶片中。
    [22] 如請求項21之信號傳輸方法，其中將在該正常模式中所反映之該延遲時間控制為在該測試模式中所計算之該延遲時間的一半。
    [23] 如請求項21之信號傳輸方法，其中在該測試模式中計算該延遲時間進一步包含：產生一控制信號；將該控制信號發送至複數個延遲器；延遲一第一內部信號；重複該測試模式程序，直至該第一內部信號及第二內部信號具有一零相位差為止。
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