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    • 专利摘要:
    本發明揭示一種記憶體單元結構及其形成方法。此一記憶體單元包含：一第一電極，其具有相對於該第一電極之一底面成小於90度角之側壁；一第二電極，其包含該第二電極之一電極接觸部分，該電極接觸部分具有相對於該第一電極之該底面成小於90度角之側壁，其中該第二電極係在該第一電極上方；及一儲存元件，其介於該第一電極與該第二電極之該電極接觸部分之間。
    公开号:TW201306220A
    申请号:TW101123633
    申请日:2012-06-29
    公开日:2013-02-01
    发明作者:Scott E Sills
    申请人:Micron Technology Inc；
    IPC主号:H01L45-00
    专利说明:
    記憶體單元結構
    本發明大體上係關於半導體記憶裝置及方法，且更特定言之，本發明係關於記憶體單元結構及其形成方法。
    記憶體裝置通常被設置為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，其尤其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體、相變隨機存取記憶體(PCRAM)、自旋扭矩轉移隨機存取記憶體(STTRAM)、電阻隨機存取記憶體(RRAM)、磁電阻隨機存取記憶體(MRAM；亦被稱為磁性隨機存取記憶體)、導電橋接隨機存取記憶體(CBRAM)。
    記憶體裝置係用作為需要高記憶密度、高可靠性及低功率消耗之廣範圍電子應用之非揮發性記憶體。非揮發性記憶體可尤其用在一個人電腦、一可攜式記憶卡、一固態驅動機(SSD)、一個人數位助理(PDA)、一數位相機、一蜂巢式電話、一可攜式音樂播放器(例如MP3播放器)及一電影播放器及其他電子裝置中。程式碼及系統資料(諸如一基本輸入/輸出系統(BIOS))通常儲存在非揮發性記憶體裝置中。
    例如，諸多記憶體裝置(諸如RRAM、PCRAM、MRAM、STTRAM及CBRAM)可包含組織成(例如)二端交叉點架構之記憶體單元陣列。二端交叉點架構中之記憶體單元陣列可包含在記憶體單元材料之間具有平坦表面之電極。對於絲狀型記憶體裝置(例如RRAM及/或CBRAM)，電極之平坦表面之間之記憶體單元之作用區之位置為可變，此係因為電極之平坦表面提供橫跨記憶體單元材料之一實質上均勻電場。
    本發明包含記憶體單元結構及其形成方法。此一記憶體單元包含：一第一電極，其具有相對於該第一電極之一底面成小於90度角之側壁；一第二電極，其包含該第二電極之一電極接觸部分，該電極接觸部分具有相對於該第一電極之該底面成小於90度角之側壁，其中該第二電極係在該第一電極上方；及一儲存元件，其介於該第一電極與該第二電極之該電極接觸部分之間。
    在一或多項實施例中，一記憶體單元(其具有：一第一電極，其具有相對於該第一電極之一底面成小於90度角之側壁；及一第二電極之一電極接觸部分，該電極接觸部分具有相對於該第一電極之該底面成小於90度角之側壁)可使其之纖絲成核位置定位於該第一電極之一鈍峰與該第二電極之該電極接觸部分之一點之間。
    在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且附圖中以繪示方式展示可如何實踐本發明之諸多實施例。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之該等實施例，且應瞭解，可利用其他實施例且可在不背離本發明之範疇之情況下作出程序、電及/或結構變化。
    如本文中所使用，「諸多」某物件可意指一或多個此物件。例如，諸多記憶體裝置可意指一或多個記憶體裝置。此外，如本文中所使用，圖式中尤其相對於元件符號之指定符「N」及「M」指示：本發明之諸多實施例可包含指定數量之特定特徵。
    在本文中，圖式遵循一編號慣例，其中首位數字或前若干位數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可使用類似數字來識別不同圖之間之類似元件或組件。例如，208可意指圖2中之元件「08」且圖3中之一類似元件可被標記308。應瞭解，本文各種實施例中所展示之元件可經添加、交換及/或消除以便提供本發明之諸多額外實施例。此外，應瞭解，圖中所提供之元件之比例及相對尺度意欲繪示本發明之實施例且不應被視為意指限制。
    圖1係一方塊圖，其繪示一記憶體單元陣列100之一部分。在圖1所繪示之實例中，陣列100係一交叉點陣列，其包含：第一數量之導電線130-0、130-1、...、130-N(例如存取線)，其等在本文中可被稱為字線；及第二數量之導電線120-0、120-1、...、120-M(例如資料線)，其等在本文中可被稱為位元線。如圖所繪示，字線130-0、130-1、...、130-N實質上彼此平行且實質上正交於實質上彼此平行之位元線120-0、120-1、...、120-M；然而，實施例不限於此。
    記憶體單元陣列100可為記憶體單元，諸如結合圖2、圖3、圖4A、圖4B及圖4C而描述之記憶體單元。在此實例中，一記憶體單元係位於字線130-0、130-1、...、130-N與位元線120-0、120-1、...、120-M之交叉點之各者處且記憶體單元可配置成二端架構，該二端架構(例如)具有一特定字線130-0、130-1、...、130-N及位元線120-0、120-1、...、120-M作為記憶體單元之電極。
    例如，記憶體單元可為電阻可變記憶體單元(例如RRAM單元、CBRAM單元、PCRAM單元及/或STT-RAM單元)及其他類型之記憶體單元。一儲存元件125可包含一儲存元件材料及/或一選擇裝置(例如一存取裝置)。儲存元件125之儲存元件材料部分可包含記憶體單元之一可程式化部分，例如，該部分可對諸多不同資料狀態程式化。該存取裝置可尤其為二極體或非歐姆裝置(NOD)。例如，在電阻可變記憶體單元中，一儲存元件可包含具有一電阻之記憶體單元之部分，該部分可回應於(例如)外加程式化電壓及/或電流脈衝而對與特定資料狀態對應之特定位準程式化。一儲存元件可包含一或多個材料，其等共同包括一儲存元件之一可變電阻儲存元件材料部分。例如，該等材料可包含一金屬離子源層、一吸氧層(例如氧源層)及一主動切換層(諸如一固態電解質、一硫族化物、一過渡金屬氧化物材料或具有兩種或兩種以上金屬(例如過渡金屬、鹼土金屬及/或稀土金屬)之一混合價氧化物)之至少一者。實施例不受限於與記憶體單元之儲存元件125相關聯之一或若干特定電阻可變材料。例如，該電阻可變材料可為由各種摻雜或未摻雜材料形成之一硫族化物。可用以形成儲存元件之電阻可變材料之其他實例尤其包含二元金屬氧化物材料、超巨磁阻材料及/或各種聚合物基電阻可變材料。
    在操作中，可藉由施加經由選定字線130-0、130-1、...、130-N及位元線120-0、120-1、...、120-M之橫跨記憶體單元之一電壓(例如一寫入電壓)而程式化記憶體單元陣列100。橫跨記憶體單元之電壓脈衝之寬度及/或量值可經調整(例如經變動)以(例如)藉由調整儲存元件之一電阻位準而對記憶體單元之特定資料狀態程式化。
    可藉由回應於施加至與各自單元耦合之選定字線130-0、130-1、...、130-N之一特定電壓而感測與各自記憶體單元對應之一位元線120-0、120-1、...、120-M上之(例如)電流而使用一感測(例如讀取)操作來判定一記憶體單元之資料狀態。感測操作亦可包含在特定電壓處使未被選字線及位元線偏壓以感測一選定單元之資料狀態。
    圖2繪示根據本發明之一或多項實施例之一記憶體單元陣列之一部分。圖2中之記憶體單元陣列可為諸如圖1中所繪示之陣列100之一陣列。如圖2中所繪示，一電極材料204係形成於一基板材料201上。基板材料201可為一半導體材料(例如矽)及各種其他基板材料。電極材料204可為諸如銅及/或鎢之一導電材料及各種其他導電材料。電極材料204可為一底部電極，例如一導電線(例如，圖1中所展示之一存取線(諸如字線130-0至130-N)或一資料線(諸如位元線120-0至120-M))。電極材料204可經蝕刻以於其內形成諸多谷。例如，可使用一各向同性蝕刻程序(諸如電漿蝕刻)及/或一濕式蝕刻程序來形成電極材料204中之該等谷。電極材料204中之該等谷具有(例如)相對於電極材料204之平坦底面成小於90度角之非垂直側壁。在一或多項實施例中，該等側壁可具有至少10度至80度之間之一角度。在一或多項實施例中，該等側壁可具有約30度至約60度之間之一角度。在一或多項實施例中，該等側壁可呈凸形及/或凹形且實質上非垂直。實施例不受限於電極204之該等側壁之一特定非垂直角。用以於電極材料204內形成該等谷之電極材料204之蝕刻亦可使電極204彼此隔離。
    在一或多項實施例中，可用一介電材料202填充電極材料204中之谷。介電材料202可為諸如氮化矽(Si3N4)或矽氧化物(SiOx)之一介電氧化物或氮化物及各種其他介電材料。在圖2所展示之實例中，介電材料202及電極材料204經平坦化以形成介電材料202及電極材料204之一平坦表面。電極材料204之表面平坦化可導致電極204之橫截面具有一梯形橫截面形狀且由形成於電極204之間之各自谷中之介電材料202分離電極204。雖然圖2中未繪示，但電極204形成(例如)沿進入頁面之一方向之導電線。
    在一或多項實施例中，一儲存元件材料206可形成於介電材料202及電極材料204之平坦化表面上方。電極材料204包含一接觸部分207。電極材料之接觸部分207可界接及接觸儲存元件材料206。例如，可使用一沈積程序(諸如原子層沈積(ALD)及/或化學氣相沈積(CVD))來形成儲存元件材料206。儲存元件材料206可包含(例如)一或多個電阻可變材料，諸如一過渡金屬氧化物材料或包含兩種或兩種以上金屬(例如過渡金屬、鹼土金屬及/或稀土金屬)之一鈣鈦礦。實施例不受限於一特定電阻可變材料。
    一介電材料212可形成於儲存元件材料206上方。介電材料212可為一介電氧化物或氮化物，諸如(例如)氮化矽(Si3N4)或矽氧化物(SiOx)。材料212可經蝕刻以於其內形成谷。例如，可使用一各向同性蝕刻程序(諸如電漿蝕刻)及/或一濕式蝕刻程序來形成材料212中之該等谷。該蝕刻程序可為向下蝕刻至儲存元件材料206之一選擇性蝕刻程序。介電材料212中之該等谷之側壁係非垂直的(例如，相對於基板之平坦底面及/或電極材料204之底面成小於90度角)且可呈筆直、凸形及/或凹形。
    如圖2中所繪示，電極208之一電極接觸部分210可形成於介電材料212中所形成之谷中。因而，電極208之電極接觸部分210具有由形成於介電材料212中之谷之側壁界定之側壁。可經由一沈積程序(諸如物理氣相沈積(PVD)、CVD及/或ALD)而形成電極208之電極接觸部分210。實施例不受限於一特定接觸材料。在一或多項實施例中，接觸材料210可由與電極材料208相同之材料組成。在一或多項實施例中，接觸材料210可由與電極材料208之材料不同之一材料組成。例如，接觸材料210可為一金屬離子源材料(諸如硫化銀及/或碲化銅)，而電極材料208可為鎢及/或銅。在接觸材料210與電極材料208為不同材料之一或多項實施例中，接觸材料210與電極材料208之間可包含至少一介入層(例如TaN)(圖中未繪示)以提供黏著性及/或一擴散障壁。
    一電極材料208可形成於介電材料212中所形成之谷之剩餘部分(例如，未被電極208之電極接觸部分210填充之餘留部分)中以接觸電極接觸部分210。電極材料208可為一導電材料，諸如(例如)銅及/或鎢。電極材料208可為一頂部電極，例如一導電線(例如如圖1中所展示之一存取線(諸如字線130-0至130-N)或一資料線(諸如位元線120-0至120-M))。形成於谷中之電極材料208及介電材料212可經平坦化(例如，經回蝕)以隔離形成於介電材料212中之各個谷中之電極材料208。形成於介電材料212中之谷具有與形成於(例如)電極材料204中之谷不平行之一定向使得電極204與208不平行。在一或多項實施例中，電極204與208係正交的。
    根據圖2中所繪示實施例之記憶體單元可提供比前述記憶體單元(例如CBRAM及/或RRAM單元)小之與一纖絲成核位置相關之可變性。例如，該纖絲成核位置可定位於一各自電極204之鈍峰與各自電極接觸部分210之點之間。即，該纖絲成核位置介於電極208之電極接觸部分210之點與電極材料204之鈍峰之間，其之可變性小於具有(例如)兩個平坦表面之間之任一纖絲成核位置之一記憶體單元。此外，電極208之電極接觸部分210之點及電極材料204之鈍峰可使電場集中於儲存元件材料206中使得與圖2中之一記憶體單元相關聯之一形成電壓小於具有含平坦表面之電極之一記憶體單元之一形成電壓。
    圖3繪示根據本發明之一或多項實施例之一記憶體單元陣列之一部分。圖3中之記憶體單元陣列可為諸如圖1中所繪示之陣列100之一陣列。如圖3中所繪示，一電極材料304可形成於一基板301上。基板材料301可為諸如矽之一基板材料及各種其他基板材料。電極材料304可為諸如銅/或鎢之一導電材料及各種其他導電材料。電極材料304可為一底部電極，例如一導電線(例如圖1中所展示之一存取線(諸如字線130-0至130-N)或一資料線(諸如位元線120-0至120-M))。電極材料304可經蝕刻以於其內形成諸多谷。例如，可使用一般各向同性蝕刻程序(諸如電漿蝕刻)及/或一濕式蝕刻程序來形成電極材料304中之該等谷。電極材料304中之該等谷具有(例如)相對於電極材料304之平坦底面成一小於90度角之非垂直側壁。在一或多項實施例中，該等側壁可具有至少10度至80度之間之一角度。在一或多項實施例中，該等側壁可具有約30度至約60度之間之一角度。實施例不受限於電極304之該等側壁之一特定非垂直角。用以於電極材料304內形成該等谷之電極材料304之蝕刻亦可使電極304彼此隔離。
    在一或多項實施例中，可用一介電材料302填充電極材料304中之谷。介電材料302可為諸如氮化矽(Si3N4)或矽氧化物(SiOx)之一介電氧化物或氮化物及各種其他介電材料。在圖3所展示之實例中，介電材料302可經蝕刻以暴露電極材料304之尖峰。例如，可使用一各向異性蝕刻程序(諸如電漿蝕刻及/或物理濺鍍)來蝕刻介電材料302。該蝕刻程序可為僅蝕刻介電材料302之一選擇性蝕刻程序。電極材料304之蝕刻可導致電極304之橫截面具有三角形橫截面形狀。電極材料304之蝕刻可包含形成三角形橫截面之電極材料304，其中由形成於電極材料之間之各自谷中之介電材料302分離電極材料之實質上呈三角形之各部分。雖然圖3中未繪示，但電極304形成(例如)沿進入頁面之方向之導電線。
    在一或多項實施例中，一儲存元件材料306可形成於電極材料304及介電材料302上方。例如，可使用一沈積程序(諸如原子層沈積(ALD)及/或化學氣相沈積(CVD))來形成儲存元件材料306。電極材料304包含一接觸部分307。電極材料之接觸部分307可界接儲存元件材料306。儲存元件材料306係形成於電極材料304之尖峰上，且用以形成儲存元件材料306之保形程序可導致儲存元件材料306包含形成於電極材料304之尖峰上方之尖峰。儲存元件材料306可包含(例如)一或多個電阻可變材料，諸如由一過渡金屬氧化物材料或一硫族化物材料組成之一固態電解質。實施例不受限於一特定電阻可變材料。
    一介電材料312可形成於儲存元件材料306上方。介電材料312可為一介電氧化物或氮化物，諸如(例如)氮化矽(Si3N4)或矽氧化物(SiOx)。介電材料312可經蝕刻以於其內形成谷。例如，可使用一各向同性蝕刻程序(諸如電漿蝕刻)及/或一濕式蝕刻程序來形成介電材料312中之該等谷。該蝕刻程序可為向下蝕刻至儲存元件材料306之一選擇性蝕刻程序。介電材料312中之該等谷之側壁係非垂直的，例如相對於介電材料312之平坦底面及/或電極材料304之底面成一小於90度角。
    如圖3中所繪示，一電極308之一電極接觸部分310可形成於介電材料312中所形成之谷中。因而，電極308之電極接觸部分310可形成於儲存元件材料306之尖峰上。儲存元件材料306之尖峰可充當鞍座，其中電極308之電極接觸部分310係形成於尖峰上。電極308之電極接觸部分310可具有由形成於介電材料312中之谷之側壁界定之側壁。可使用PVD、CVD及/或ALD來形成電極接觸材料。在各種實施例中，電極308之電極接觸部分310可為經由PVD而形成之CuTe。然而，實施例不受限於一特定接觸材料。
    一電極材料308可形成於介電材料312中所形成之谷之剩餘部分(例如，未被電極308之電極接觸部分310填充之餘留部分)中以接觸電極接觸部分310。電極材料308可為一導電材料，諸如(例如)銅及/或鎢。電極材料308可為一頂部電極，例如一導電線(例如如圖1中所展示之一存取線(諸如字線130-0至130-N)或一資料線(諸如位元線120-0至120-M))。形成於谷中之電極材料308及介電材料312可經平坦化(例如，經拋光及/或回蝕)以隔離形成於介電材料312中之各個谷中之電極材料308。形成於介電材料312中之谷具有與形成於(例如)電極材料304中之谷正交之一定向使得電極304與308係正交的。
    根據圖3中所繪示實施例之記憶體單元可提供比前述記憶體單元(例如CBRAM及/或RRAM單元)小之與一纖絲成核位置相關之可變性。例如，該纖絲成核位置可定位於形成於儲存元件材料306之尖峰上之電極308之電極接觸部分310與電極材料304之尖峰之間。即，該纖絲成核位置介於與儲存元件材料306之尖峰耦合之電極308之電極接觸部分310與電極材料304之尖峰之間，其之可變性小於具有(例如)兩個平坦表面之間之一纖絲成核位置之一記憶體單元。此外，與儲存元件材料306之尖峰耦合之電極308之電極接觸部分310及電極材料304之尖峰可使電場集中於儲存元件材料306中使得圖3中之一記憶體單元之一形成電壓小於與具有含平坦表面之電極之一記憶體單元相關聯之一形成電壓。
    圖4A至圖4C繪示根據本發明之一或多項實施例之一記憶體單元之一部分。圖4A係根據本發明之一或多項實施例之一記憶體單元之一部分之一方塊圖。圖4A繪示一記憶體單元之一電極404。電極404可為該記憶體單元之一底部電極。在諸多實施例中，電極404包含一鞍形區405。鞍形區405包含自(例如)電極404之表面凹入使得其具有一鞍形形狀之一區。可藉由蝕刻電極404而形成鞍形區405。可使用(例如)電極及/或濕式化學蝕刻程序來完成用以形成鞍形區405之電極404之蝕刻。鞍形區405可包含比電極404之待蝕刻部分之蝕刻前表面面積大之一表面面積。
    圖4B係根據本發明之一或多項實施例之一記憶體單元之一部分之一方塊圖。圖4B繪示圖4A之電極404，其中儲存元件材料406形成於鞍形區405中。儲存元件材料406具有均勻厚度且與以上結合圖4A而描述之蝕刻程序期間所界定之鞍形區405之表面區上方之電極404保形接觸。與儲存元件材料406接觸之鞍形區405之部分之表面面積大於鞍形區下方之電極404之底部之一表面之一表面面積(其為一對應平坦交叉點裝置之面積)。與儲存元件材料406接觸之鞍形區405之部分之界面面積大於儲存元件之投影區佔用面積。可藉由使電極404之寬度411與電極408之寬度413相乘而界定儲存元件之投影區佔用面積。
    圖4C係根據本發明之一或多項實施例之一記憶體單元之一部分之一方塊圖。圖4C中繪示一電極408。電極408可為一頂部電極且可形成於圖4B中所展示電極404之鞍形區405中所形成之材料406上方。因而，電極408係經由削減及/或鑲嵌處於而保形地形成於鞍形區405及保形儲存元件材料406上方。因而，電極408包含一反向鞍形區409。當電極408被放置在電極404上時，409之表面區可與儲存元件材料406之外表面區接觸。電極408可經組態使得在電極408被放置在電極404上時電極408之一底面係在電極404之一頂面下。儲存元件材料406之表面面積大於鞍形區下方之電極404之底部之一表面之一表面面積(其與一平坦裝置之面積對應)。電極408可被放置在電極404及儲存元件材料406上使得電極408係定向成與電極404不平行。
    根據圖4A至圖4C中所繪示實施例而形成之記憶體單元可具有比具有電極與儲存元件材料之間之接觸面之一平坦表面面積之記憶體單元大之電極與儲存元件材料之間(例如電極406及408與儲存元件材料406之間)之接觸面之一表面面積。比平坦交叉點記憶體單元大之由鞍形交叉點提供記憶體單元中之電極與儲存元件材料之間之接觸面之表面面積可給一給定技術節點及具有一面積分佈切換機構之RRAM裝置提供更大信雜比(例如感測裕度)及其他益處。
    結論
    本發明包含記憶體單元結構及其形成方法。此一記憶體單元包含：一第一電極，其具有相對於該第一電極之一底面成小於90度角之側壁；一第二電極，其包含該第二電極之一電極接觸部分，該電極接觸部分具有相對於該第一電極之該底面成小於90度角之側壁，其中該第二電極係在該第一電極上方；及一儲存元件，其介於該第一電極與該第二電極之該電極接觸部分之間。
    雖然已在本文中繪示及描述特定實施例，但一般技術者應瞭解，經計算以實現相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之諸多實施例之適應或變動。應瞭解，已以一繪示方式且非一限制方式作出以上描述。一般技術者將在檢視以上描述後明白以上實施例與本文中未具體描述之其他實施例之組合。本發明之諸多實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附請求項及此等請求項所授權之等效物之全範圍而判定本發明之諸多實施例之範疇。
    在前述[實施方式]中，為簡化本發明，可在一單一實施例中將一些特徵群組在一起。本發明之方法不應被解譯為反映一意圖：本發明之所揭示實施例必須使用比各請求項中所清楚列舉之特徵多之特徵。相反，如以下請求項所反映，本發明之標的在於小於一單一所揭示實施例之全部特徵。因此，以下請求項係特此併入至[實施方式]中，其中各請求項支持其自身作為一單獨實施例。
    100‧‧‧記憶體單元陣列
    120-0‧‧‧導電線/資料線/位元線
    120-1‧‧‧導電線/資料線/位元線
    120-M‧‧‧導電線/資料線/位元線
    125‧‧‧儲存元件
    130-0‧‧‧導電線/存取線/字線
    130-1‧‧‧導電線/存取線/字線
    130-N‧‧‧導電線/存取線/字線
    201‧‧‧基板材料
    202‧‧‧介電材料
    204‧‧‧電極材料/電極
    206‧‧‧儲存元件材料
    207‧‧‧接觸部分
    208‧‧‧電極材料/電極
    210‧‧‧電極接觸部分/接觸材料
    212‧‧‧介電材料
    301‧‧‧基板
    302‧‧‧介電材料
    304‧‧‧電極材料/電極
    306‧‧‧儲存元件材料
    307‧‧‧接觸部分
    308‧‧‧電極材料/電極
    310‧‧‧電極接觸部分/接觸材料
    312‧‧‧介電材料
    404‧‧‧電極
    405‧‧‧鞍形區
    406‧‧‧儲存元件材料/材料
    408‧‧‧電極
    409‧‧‧反向鞍形區
    411‧‧‧寬度
    413‧‧‧寬度
    圖1係繪示一記憶體單元陣列之一部分之一方塊圖。
    圖2繪示根據本發明之一或多項實施例之一記憶體單元陣列之一部分。
    圖3繪示根據本發明之一或多項實施例之一記憶體單元陣列之一部分。
    圖4A至圖4C繪示根據本發明之一或多項實施例之一記憶體單元之一部分。
    201‧‧‧基板材料
    202‧‧‧介電材料
    204‧‧‧電極材料/電極
    206‧‧‧儲存元件材料
    207‧‧‧接觸部分
    208‧‧‧電極材料/電極
    210‧‧‧電極接觸部分/接觸材料
    212‧‧‧介電材料
    权利要求:
    Claims (34)
    [1] 一種記憶體單元，其包括：一第一電極，其具有相對於該第一電極之一底面成小於90度角之側壁；一第二電極，其包含該第二電極之一電極接觸部分，該電極接觸部分具有相對於該第一電極之該底面成小於90度角之側壁，其中該第二電極係在該第一電極上方；及一儲存元件，其介於該第一電極與該第二電極之該電極接觸部分之間。
    [2] 如請求項1之記憶體單元，其中該第二電極之一電極接觸部分具有相對於該第一電極之該底面成小於90度角之側壁。
    [3] 如請求項1之記憶體單元，其中該第一電極具有一梯形橫截面區及選自由筆直、凹形或凸形組成之群組之側壁。
    [4] 如請求項3之記憶體單元，其中該第一電極之該梯形橫截面區之一頂面為該第一電極之一電極接觸部分且與該儲存元件接觸。
    [5] 如請求項1之記憶體單元，其中該第一電極具有三角形橫截面區及選自由筆直、凹形或凸形組成之群組之側壁。
    [6] 如請求項1之記憶體單元，其中該儲存元件包含一電阻可變材料及一存取裝置。
    [7] 如請求項1之記憶體單元，其中該電極接觸部分之該等側壁朝向該儲存元件會聚。
    [8] 如請求項7之記憶體單元，其中該記憶體單元之一作用區介於在該第一電極之一頂點與該第二電極之該電極接觸部分之一頂點之間。
    [9] 一種記憶體單元，其包括：一電阻可變材料，其形成於具有非垂直側壁之一第一電極之一鈍峰上；一第一介電材料，其形成於該電阻可變材料上且具有形成於其內之一谷；及一第二電極之一接觸部分，其形成於該谷中使得該接觸部分具有由該谷界定之非垂直側壁。
    [10] 如請求項9之記憶體單元，其中該第二電極之一剩餘部分係形成於該谷內之一第二電極之該接觸部分上方，使得該第二電極之該剩餘部分具有由該谷界定之成角度側壁。
    [11] 如請求項9之記憶體單元，其中該第一電極為一底部電極且一第二介電材料係形成於一谷中，該谷具有形成於該底部電極與一相鄰底部電極之間之成角度側壁。
    [12] 如請求項9之記憶體單元，其中該第一電極為一底部電極導體線。
    [13] 如請求項12之記憶體單元，其中該第二電極為與該底部電極導體線不平行之一頂部電極導體線。
    [14] 一種記憶體單元，其包括：一電阻可變材料，其形成於具有成角度側壁之一第一電極之一尖峰上，使得該電阻可變材料包含一尖峰及成角度側壁；一第一介電材料，其形成於該電阻可變材料上且具有形成於其內之一谷；及一第二電極之一接觸部分，其形成於該谷中使得該第二電極之該接觸部分具有由該谷界定之成角度側壁。
    [15] 如請求項14之記憶體單元，其中該第二電極之一剩餘部分係形成於該谷內之該接觸部分上使得該第二電極之該剩餘部分具有由該谷界定之成角度側壁。
    [16] 如請求項14之記憶體單元，其中該第二電極之該接觸部分係形成於該電阻可變材料之該尖峰上且與該電阻可變材料之該等側壁重疊。
    [17] 如請求項14之記憶體單元，其中由該電阻可變材料之該等側壁界定該第二電極之該接觸部分與該電阻可變材料之間之接觸面之一表面面積。
    [18] 如請求項14之記憶體單元，其中該第二電極之該接觸部分之該等成角度側壁係相對於該第一介電材料之一底面成約10度至約80度角。
    [19] 一種記憶體單元，其包括：一第一電極，其具有一鞍形區；一電阻可變材料，其形成於該鞍形區中且具有與該第一電極接觸之一部分；及一第二電極，其具有與該電阻可變材料接觸之一部分。
    [20] 如請求項19之記憶體單元，其中與該第一電極之該鞍形區接觸之該電阻可變材料之該部分之一界面面積大於該鞍形區下方之一佔用區之一面積。
    [21] 如請求項19之記憶體單元，其中與該第二電極接觸之該電阻可變材料之該部分之一表面面積大於該鞍形區下方之該第一電極之一表面之一表面面積。
    [22] 如請求項19之記憶體單元，其中該第二電極之一底面係定位在該第一電極之一頂面下。
    [23] 如請求項19之記憶體單元，其中該等第一與第二電極經彼此非平行定向。
    [24] 如請求項19之記憶體單元，其中由一介電材料包圍該等第一及第二電極。
    [25] 如請求項19之記憶體單元，其中該記憶體單元為一電阻隨機存取記憶體(RRAM)單元。
    [26] 一種記憶體單元陣列，其包括：第一數量之電極，其等各具有相對於該第一數量之電極之底面成小於90度角之側壁；第二數量之電極，其等各包含該第一電極之一電極接觸部分，該電極接觸部分具有相對於該第一數量之電極之該等底面成小於90度角之側壁，其中該第二數量之電極係在該第一數量之電極上方；及諸多儲存元件，其等介於該第一數量之電極與該第二數量之電極之該等電極接觸部分之間。
    [27] 如請求項26之記憶體單元陣列，其中一第一介電材料之諸多部分使該第一數量電極之各者彼此分離。
    [28] 如請求項26之記憶體單元陣列，其中一第二介電材料之諸多部分使該第二數量電極之各者彼此分離。
    [29] 如請求項26之記憶體單元陣列，其中該記憶體單元陣列係組態成一交叉點記憶體單元陣列。
    [30] 一種記憶體單元陣列，其包括：諸多鞍形區，其等形成於一第一接觸材料之諸多部分中，其中由一第一介電材料分離該第一接觸材料之該諸多部分之各者；一電阻可變儲存元件，其形成於該諸多鞍形區之各者中；及一第二接觸材料之諸多部分，其等形成於該諸多鞍形區之各者中之該電阻可變儲存元件上方。
    [31] 如請求項30之記憶體單元陣列，其中由一第二介電材料分離一第二接觸材料之該諸多部分。
    [32] 如請求項30之記憶體單元陣列，其中一第一接觸材料之該諸多部分與該第二接觸材料之該諸多部分經彼此非平行定向。
    [33] 如請求項30之記憶體單元陣列，其中該記憶體單元陣列係組態成一交叉點記憶體單元陣列。
    [34] 如請求項30之記憶體單元陣列，其中該電阻可變儲存元件包含一電阻可變儲存元件及一存取裝置。
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