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    • 专利摘要:
    一種靜態隨機存取記憶體(SRAM)結構，該SRAM結構包括：一SRAM陣列，包括至少一SRAM位元格，其由六個電晶體組成；一字元線解碼器，用以解碼該SRAM位元格陣列之一字元線，藉以使該字元線於一開始時間點上激活，並於一結束時間點上撤銷激活；以及一參考位元線裝置，連接於該SRAM陣列與該字元線解碼器之間，用以在該結束時間點之前、該開始時間點之後的一預設時間點上預先激活該字元線，藉以使該SRAM位元格之一位元線與一反位元線之間的一壓差等同於一預設電壓。
    公开号:TW201306030A
    申请号:TW101103208
    申请日:2012-02-01
    公开日:2013-02-01
    发明作者:Chun-Yu Chiu
    申请人:Himax Tech Inc；
    IPC主号:G11C11-00
    专利说明:
    靜態隨機存取記憶體結構與其操作方法
    本發明係關於靜態隨機存取記憶體(SRAM)。
    第1A圖為傳統靜態隨機存取記憶體位元格100之結構示意圖，而第1B圖係該結構中之訊號波形圖。當字元線(WL)激活時，位元線(BL)與反位元線(BLB)間之壓差會逐漸擴大，最終形成所謂的「全擺幅電壓」。一般來說，SRAM結構具有用以感測壓差之感測放大器，其中，感測放大器之最小感測電壓大約為200mV，而全擺幅電壓則遠大於此一最小感測電壓。在實際操作上，過大的壓差不但無法使SRAM之運作更加具有效率，相反地，其常常會大幅增加功率的浪費。
    為了克服習知技術耗費不必要能量之缺點，I本發明提供一種SRAM結構以及操作該SRAM結構的方法，藉以將前述壓差儘量控制在接近最小感測電壓之程度。
    在一實施例中，本發明提供一種靜態隨機存取記憶體(SRAM)結構，該SRAM結構包括：一SRAM陣列，包括至少一SRAM位元格，其由六個電晶體組成；一字元線解碼器，用以解碼該SRAM位元格陣列之一字元線，藉以使該字元線於一開始時間點上激活，並於一結束時間點上撤銷激活；以及一參考位元線裝置，連接於該SRAM陣列與該字元線解碼器之間，用以在該結束時間點之前、該開始時間點之後的一預設時間點上預先激活該字元線，藉以使該SRAM位元格之一位元線與一反位元線之間的一壓差等同於一預設電壓。
    在另一實施例中，本發明提供一種操作靜態隨機存取記憶體(SRAM)結構之方法，包括：以一字元線解碼器解碼一字元線，藉以使該字元線於一開始時間點激活，並於一結束時間點撤銷激活；以一比較模組產生一控制訊號，其中該控制訊號係依據該SRAM之一電源供應電壓與一參考電壓值所產生；以一控制模組驅動一參考位元線，其中該參考位元線係依據該控制訊號與該字元線所驅動；以及在該結束時間點之前、該開始時間點之後的一預設時間點上依據該參考位元線預先激活該字元線，藉以使該SRAM位元格之一位元線與一反位元線之間的一壓差等同於一預設電壓。
    本發明之SRAM結構與其操作方法可藉由控制字元線的斷開時機精確地控制位元線與反位元線間之壓差而使其接近最小感測電壓，藉以大幅減低SRAM之功耗。
    下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。
    第2A圖為本發明一實施例之SRAM結構，而第2B圖為該SRAM結構中之訊號波形圖。SRAM 200包括：一字元線解碼器210、一參考位元線裝置220，以及一記憶體庫230。記憶體庫230包括複數個SRAM陣列，分別具有至少一SRAM位元格。SRAM位元格之結構係如第1圖所示。字元線解碼器210係用以解碼該SRAM位元格陣列之字元線，藉以使字元線於一開始時間點上激活，並使其於一結束時間點上撤銷激活。參考位元線裝置220係連接於記憶體庫230與字元線解碼器210之間。參考位元線裝置220係用以於結束時間點之前的一預設時間點上“預先激活”字元線，藉以使SRAM位元格之位元線對反位元線間壓差等同於一預設電壓。其中，預設電壓係大於感測放大器之最小感測電壓，並小於位元線與反位元線間的一全擺幅電壓。換言之，在結束時間點之前，若位元線與反位元線間之壓差接近最小感測電壓，並落在最小感測電壓與全擺幅電壓之間時，參考位元線裝置220會在一段時間後將字元線撤銷激活。其中，最小感測電壓大約為200mV。因此，在較佳實施例中，預設電壓可定為200mV以節省功率。
    第3圖表示本發明之SRAM結構中的比較模組與控制模組。參考位元線裝置220包括一比較模組222以及一控制模組224。比較模組222係用以產生一控制訊號(REFBL_SEL)，而該控制訊號(REFBL_SEL)係依據SRAM之電源供應電壓(VDC_SEL)與參考電壓值所產生。控制模組224係用一控制一參考位元線(REF_BL)，而該參考位元線(REF_BL係依據控制訊號(REFBL_SEL)與字元線(WT)而被控制。值得注意的是，當SRAM之電源供應電壓小於參考電壓值時，參考位元線(REF_BL)之驅動能力會依據控制訊號(REFBL_SEL)與字元線(WT)而增強，藉以使字元線(WL)在預設時間點之前撤銷激活。
    當SRAM之電源供應電壓大於參考電壓值時，參考位元線(REF_BL)之驅動能力會依據控制訊號(REFBL_SEL)與字元線(WL)而減小，藉以使字元線(WL)在預設時間點之後撤銷激活。
    本發明之參考位元線裝置包括至少一第一開關M1、一第二開關M2以及一控制電晶體MC1。第一開關M1係連接於接地端與參考位元線(REF_BL)之間，而第二開關M2與第一控制電晶體MC1係串聯於接地端與參考位元線之間，其中，第一開關M1與第二開關M2之閘極係連接至字元線，而控制電晶體MC1之閘極係連接至控制訊號。
    舉例而言，當電源供應電壓小於參考電壓值時，會產生具有高邏輯位準的控制訊號(REFBL-SEL)。控制訊號(REFBL-SEL)會開啟第一控制電晶體MC1，使得參考位元線(REF_BL)之電壓位準透過第一控制電晶體MC1與第二開關M2被拉低至接地端之位準，參考位元線(REF_BL)之驅動能力因而下降。
    當電源供應電壓大於參考電壓值時，則會產生具有低邏輯位準的控制訊號(REFBL_SEL)，藉以關閉第一控制電晶體MC1。參考位元線(REF_BL)之驅動能力因而降低。
    第4圖係本發明操作SRAM結構之方法流程圖。在步驟402中，字元線解碼器將字元線解碼，藉以使字元線於一開始時間點激活，並於一結束時間點撤銷激活。之後，在步驟404中，比較模組依據SRAM之電源供應電壓對參考電壓值產生一控制訊號。控制訊號係用以控制SRAM結構中控制模組之第一控制電晶體。在步驟406中，控制模組依據控制訊號與字元線控制參考位元線。當SRAM之電源供應電壓小於參考電壓值時，參考位元線之驅動能力依據控制訊號增強，由於第一控制電晶體可由控制訊號開啟，故參考位元線之電壓位準可透過第一控制電晶體與第二開關而被進一步拉下至接地端之位準。
    最後，在步驟408中，字元線會在結束時間點之前的一預設時間點依據參考位元線而預先激活，藉以使SRAM位元格之位元線與反位元線間壓差等同於一預設電壓。當SRAM之電源供應電壓小於參考電壓值時，參考位元線之驅動能力依據控制訊號增強，藉以使字元線於該預設時間點之前預先激活。當SRAM之電源供應電壓大於參考電壓值時，參考位元線之驅動能力會依據控制訊號與字元線衰減，藉以使字元線在該預設時間點之後撤銷激活。
    本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    WL．．．字元線
    BL．．．位元線
    BLB．．．反位元線
    200．．．SRAM
    210．．．字線解碼器
    220．．．參考位元線裝置
    230．．．記憶體庫
    222．．．比較模組
    224．．．控制模組
    REF-BL．．．參考位元線
    M1．．．第一開關
    M2．．．第二開關
    MC1．．．控制電晶體
    REFBL-SEL．．．控制訊號
    VDC_SEL．．．電源供應電壓
    第1A圖為傳統靜態隨機存取記憶體位元格100之結構示意圖，而第1B圖係該結構中之訊號波形圖。
    第2A圖為本發明一實施例之SRAM結構，而第2B圖為該SRAM結構中之訊號波形圖。
    第3圖表示本發明之SRAM結構中的比較模組與控制模組。
    第4圖係本發明操作SRAM結構之方法流程圖。
    200．．．SRAM
    210．．．字線解碼器
    220．．．參考位元線裝置
    230．．．記憶體庫
    REF-BL．．．參考位元線
    权利要求:
    Claims (11)
    [1] 一種靜態隨機存取記憶體(SRAM)結構，包括：一SRAM陣列，包括至少一SRAM位元格，其由六個電晶體組成；一字元線解碼器，用以解碼該SRAM位元格陣列之一字元線，藉以使該字元線於一開始時間點上激活，並於一結束時間點上撤銷激活；以及一參考位元線裝置，連接於該SRAM陣列與該字元線解碼器之間，用以在該結束時間點之前、該開始時間點之後的一預設時間點上預先激活該字元線，藉以使該SRAM位元格之一位元線與一反位元線之間的一壓差等同於一預設電壓。
    [2] 如申請專利範圍第1項所述之靜態隨機存取記憶體結構，其中該預設電壓大於一感測放大器之一最小感測電壓，並小於該位元線與該反位元線之間的一全擺幅電壓。
    [3] 如申請專利範圍第2項所述之靜態隨機存取記憶體結構，其中該參考位元線裝置更包括：一比較模組，用以依據該SRAM之該電源供應電壓以及一參考電壓值產生至少一控制訊號；以及一控制模組，用以依據該控制訊號與該字元線控制一參考位元線。
    [4] 如申請專利範圍第3項所述之靜態隨機存取記憶體結構，其中，當該SRAM之該電源供應電壓小於該參考電壓值時，依據該控制訊號與該字元線增強該參考位元線之驅動能力，藉以使該字元線在該預設時間點之前撤銷激活。
    [5] 如申請專利範圍第4項所述之靜態隨機存取記憶體結構，其中，當該SRAM之該電源供應電壓大於該參考電壓值時，依據該控制訊號與該字元線減低該參考位元線之驅動能力，藉以使該字元線在該預設時間點之後撤銷激活。
    [6] 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中該控制模組包括：至少一第一開關、一第二開關以及一第一控制電晶體。
    [7] 如申請專利範圍第6項所述之靜態隨機存取記憶體結構，其中該第一開關係連接於一接地端與該參考位元線之間；該第二開關與該第一控制電晶體係串聯於該接地端對該參考位元線之間；該第一開關與該第二開關之閘極係連接至該字元線；而該控制電晶體之閘極係連接至該控制訊號。
    [8] 一種操作靜態隨機存取記憶體(SRAM)結構之方法，包括：以一字元線解碼器解碼一字元線，藉以使該字元線於一開始時間點激活，並於一結束時間點撤銷激活；以一比較模組產生一控制訊號，其中該控制訊號係依據該SRAM之一電源供應電壓與一參考電壓值所產生；以一控制模組驅動一參考位元線，其中該參考位元線係依據該控制訊號與該字元線所驅動；以及在該結束時間點之前、該開始時間點之後的一預設時間點上依據該參考位元線預先激活該字元線，藉以使該SRAM位元格之一位元線與一反位元線之間的一壓差等同於一預設電壓。
    [9] 如申請專利範圍第8項所述之操作靜態隨機存取記憶體結構之方法，其中該預設電壓大於一感測放大器之一最小感測電壓，並小於該位元線對該反位元線間之一全擺幅電壓。
    [10] 如申請專利範圍第9項所述之操作靜態隨機存取記憶體結構之方法，其中，當該SRAM之該電源供應電壓小於該參考電壓值時，該參考位元線之驅動能力依據該控制訊號與該字元線增強，藉以使該字元線於該預設時間點之前撤銷激活。
    [11] 如申請專利範圍第9項所述之操作靜態隨機存取記憶體結構之方法，其中，當該SRAM之該電源供應電壓大於該參考電壓值時，該參考位元線之驅動能力依據該控制訊號與該字元線衰減，藉以使該字元線於該預設時間點之後撤銷激活。
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