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    • 专利摘要:
    本發明之輸出驅動器電路係自輸出端子輸出對應自記憶磁芯讀出之輸出資料之資料信號。輸出驅動器電路包含：複數個上拉子驅動器，其對應基於輸出資料之上拉信號，上拉輸出端子之電壓；及複數個下拉子驅動器，其對應基於輸出資料之下拉信號，下拉輸出端子之電壓。以使輸出端子之電壓之上拉驅動能力與下拉之驅動能力相等之方式，上拉子驅動器由經分配之上拉用校正信號予以選擇，且，下拉子驅動器由經分配之下拉用校正信號予以選擇。導通驅動上拉子驅動器之時序由下拉用校正信號予以校正。導通驅動下拉子驅動器之時序由上拉用校正信號予以校正。
    公开号:TW201303869A
    申请号:TW101107927
    申请日:2012-03-08
    公开日:2013-01-16
    发明作者:Fumiyoshi Matsuoka
    申请人:Toshiba Kk；
    IPC主号:G11C29-00
    专利说明:
    輸出驅動器電路、輸出驅動器系統、及半導體記憶裝置
    本發明之實施形態係關於輸出驅動器電路、輸出驅動器系統、及半導體記憶裝置。 相關申請案之參照
    本申請案係享有2011年3月25日所申請之日本國專利申請案第2011-68711號之優先權，其日本國專利申請案之全部內容係援用於本申請案中。
    近年來，於DRAM等之半導體記憶裝置中，為提高存取效率而採用介面電路於時脈之上緣及下緣實行資料之輸出入之雙倍資料速率(DDR)。
    藉此，實現半導體記憶裝置之高速動作。
    本發明所欲解決之問題在於：提供一種可使通過率穩定且可提高輸出波形之品質之輸出驅動器電路、輸出驅動器系統、及半導體記憶裝置。
    實施形態之輸出驅動器電路之特徴在於：其係自輸出端子輸出對應自記憶磁芯讀出之輸出資料之資料信號者；包含：複數個上拉子驅動器，其對應基於上述輸出資料之上拉信號，上拉上述輸出端子之電壓；及複數個下拉子驅動器，其對應基於上述輸出資料之下拉信號，下拉上述輸出端子之電壓；且以使上述輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相同之方式，上述上拉子驅動器由經分配之上拉用校正信號予以選擇，且，上述下拉子驅動器由經分配之下拉用校正信號予以選擇；導通驅動上述上拉子驅動器之時序由上述下拉用校正信號予以校正；導通驅動上述下拉子驅動器之時序由上述上拉用校正信號予以校正。
    其他實施形態之輸出驅動器系統之特徴在於包含：輸出驅動器電路，其自輸出端子輸出對應自記憶磁芯讀出之輸出資料之資料信號；及校正電路，其校正上述輸出驅動器電路之驅動能力；上述輸出驅動器電路包含：複數個上拉子驅動器，其對應基於上述輸出資料之上拉信號，上拉上述輸出端子之電壓；及複數個下拉子驅動器，其對應基於上述輸出資料之下拉信號，下拉上述輸出端子之電壓；且以使上述輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相等之方式，上述上拉子驅動器由經分配之上拉用校正信號予以選擇，且，上述下拉子驅動器由經分配之下拉用校正信號予以選擇；用以導通驅動上述上拉子驅動器之能力由上述下拉用校正信號予以校正，用以導通上述下拉子驅動器之能力由上述上拉用校正信號予以校正；上述校正電路以成為與基準電阻對應之驅動能力之方式，輸出用以選擇上述複數個上拉子驅動器之中之任一者之上述上拉用校正信號，且，輸出用以選擇上述複數個下拉子驅動器之中之任一者之上述下拉用校正信號。
    再者，其他實施形態之半導體記憶裝置之特徴在於包含：記憶磁芯，其記憶資料；輸出驅動器電路，其自輸出端子輸出對應自上述記憶磁芯讀出之輸出資料之資料信號；及校正電路，其校正上述輸出驅動器電路之驅動能力；上述輸出驅動器電路包含：複數個上拉子驅動器，其對應基於上述輸出資料之上拉信號，上拉上述輸出端子之電壓；及複數個下拉子驅動器，其對應基於上述輸出資料之下拉信號，下拉上述輸出端子之電壓；且以使上述輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相等之方式，上述上拉子驅動器由經分配之上拉用校正信號予以選擇，且，上述下拉子驅動器由經分配之下拉用校正信號予以選擇；導通驅動上述上拉子驅動器之時序由上述下拉用校正信號予以校正，且，導通驅動上述下拉子驅動器之時序由上述上拉用校正信號予以校正；上述校正電路以成為與基準電阻對應之驅動能力之方式，輸出用以選擇上述複數個上拉子驅動器之中之任一者之上述上拉用校正信號，且，輸出用以選擇上述複數個下拉子驅動器之中之任一者之上述下拉用校正信號。
    上述構成之輸出驅動器電路、輸出驅動器系統、及半導體記憶裝置可使通過率穩定，且可提高輸出波形之品質。
    與實施例對應之輸出驅動器電路自輸出端子輸出對應自記憶磁芯讀出之輸出資料之資料信號。輸出驅動器電路具備：複數個上拉子驅動器，其對應基於輸出資料之上拉信號，上拉輸出端子之電壓；及複數個下拉子驅動器，其對應基於輸出資料之下拉信號，下拉輸出端子之電壓。以使輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相等之方式，上拉子驅動器由經分配之上拉用校正信號予以選擇，且，下拉子驅動器由經分配之下拉用校正信號予以選擇。導通驅動上拉子驅動器之時序由下拉用校正信號予以校正。導通驅動下拉子驅動器之時序由上拉用校正信號予以校正。
    (比較例)
    圖1係顯示比較例之輸出驅動器電路之構成的圖。
    如圖1所示，輸出驅動器電路100A具備n+1個上拉子驅動器PUSDU0、PUSDU1、...、PUSDUn，及n+1個下拉子驅動器PDSDU0、PDSDU1、...、PUSDUn。
    此處，上拉信號DOP基於記憶磁芯之輸出資料進行轉換。即，該上拉信號DOP於該輸出資料為「High」位準時成為「High」位準；另一方面，於該輸出資料為「Low」位準時及記憶體未實施輸出動作之情形時成為「Low」位準。
    該上拉信號DOP被輸入於各上拉子驅動器PUSDU0、PUSDU1、...、PUSDUn。
    因此，於由上拉用校正信號(校準位元信號)bENUP<n：0>選擇之上拉子驅動器PUSDU0、...、PUSDUn，自資料輸出端子DQ輸出「High」位準之資料信號時，預驅動器PDU之nMOS電晶體TN1導通。藉此，pMOS電晶體TP0之閘極端子PG在「Low」位準下放電。且，上拉用校正信號bENUP<n：0>係指n+1個(位元)之上拉用校正信號bENUP<0>、bENUP<1>、...、bEUNP<n>。
    藉此，主驅動器MDU之pMOS電晶體TP0將輸出端子DQ驅動於「High」位準。
    另一方面，下拉信號DON基於記憶磁芯之輸出資料進行轉換。即，該下拉信號DON於該輸出資料為「Low」位準時成為「High」位準，於記憶磁芯之輸出資料為「High」位準時及記憶體未實施輸出動作之情形時成為「Low」位準。
    該下拉信號DON被輸入於各下拉子驅動器PDSDU0、PDSDU1、...、PDSDUn。
    因此，於由下拉用校正信號ENDN<n：0>選擇之下拉子驅動器PDSDU0、...、PDSDUn中，自資料輸出端子DQ輸出「Low」位準之資料信號時，藉由預驅動器PDD之pMOS電晶體TP2，nMOS電晶體TN0之閘極端子NG在「High」位準下充電。又，下拉用校正信號ENDN<n：0>係指n+1個(位元)下拉用校正信號ENDN<0>、ENDN<1>、...、ENDN<n>。
    藉此，主驅動器之nMOS電晶體TN0將資料輸出端子DQ驅動為「Low」位準。
    此處，圖2(a)係顯示輸出資料為「1」時之上拉信號DOP與輸出資料為「0」時之下拉信號DON的波形圖。又，圖2(b)係顯示相對pMOS電晶體TP0之閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小與相對nMOS電晶體TN0之閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小為相對地相等之情形時，輸出資料為「1」時之閘極端子PG之電壓與輸出資料為「0」時之閘極端子NG之電壓的波形圖。又，圖2(c)係顯示與圖2(b)為相同之情形時之輸出資料為「1」時與輸出資料為「0」時之資料輸出端子DQ之電壓的波形圖。
    如圖2所示，相對閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小與相對閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小相對地相等之情形時，閘極端子PG之放電速度與閘極端子NG之充電速度變得相等。藉此，端子DQ之輸出電壓(輸出資料信號)之通過率不受輸出資料影響而保持穩定。
    再者，圖3(a)係顯示輸出資料為「1」時之上拉信號DOP與輸出資料為「0」時之下拉信號DON的波形圖。又，圖3(b)係顯示相對閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小相對地小於相對閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小之情形時，輸出資料為「1」時之閘極端子PG之電壓與輸出資料為「0」時之閘極端子NG之電壓的波形圖。又，圖3(c)係顯示與圖3(b)為相同情形時之輸出資料為「1」時與輸出資料為「0」時之輸出端子DQ之電壓的波形圖。
    如圖3所示，相對閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小相對地小於相對閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小之情形時，閘極端子NG之充電速度比閘極端子PG之放電速度慢。藉此，邏輯「0」(「Low」位準)之資料輸出慢。即，端子DQ之輸出電壓之通過率不穩定。
    再者，圖4(a)係顯示輸出資料為「1」時之上拉信號DOP與輸出資料為「0」時之下拉信號DON之波形圖。又，圖4(b)係顯示相對閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小相對地小於相對閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小之情形時，輸出資料為「1」時之閘極端子PG之電壓與輸出資料為「0」時之閘極端子NG之電壓的波形圖。又，圖4(c)係顯示與圖4(b)為相同情形時之輸出資料為「1」時與輸出資料為「0」時之資料輸出端子DQ之電壓的波形圖。
    如圖4所示，相對閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小相對大於相對閘極端子NG之電容之pMOS電晶體TP2之驅動電流之情形時，閘極端子PG之放電速度比閘極端子NG之充電速度慢。藉此，邏輯「1」(「High」位準)之資料信號之輸出慢。即，輸出資料信號之通過率係由於依存於輸出資料，故不穩定。
    如上所述，上拉用之主驅動器MDU之pMOS電晶體TP0之驅動電流根據閘極端子PG之放電速度而變化。因此，依存於預驅動器PDU之nMOS電晶體TN1之驅動電流。
    即，根據nMOS電晶體TN1之製程、電源電壓、溫度等之特性差異，輸出資料信號之上拉之通過率亦產生差異。
    再者，下拉用之主驅動器MDD之nMOS電晶體TN0之驅動電流根據閘極端子NG之充電速度而變化。因此，依存於預驅動器PDD之pMOS電晶體TP2之驅動電流。
    即，根據pMOS電晶體TP2之製程、電源電壓、溫度等之特性差異，輸出資料信號之下拉之通過率亦產生差異。
    如上，即使經由校準調整而使上拉驅動器與下拉驅動器之驅動能力相等，但伴隨構成預驅動器之電晶體之特性差異，上拉與下拉之通過率之失配仍變大。
    因而，輸出資料信號之有效時間減少，波形之品質有可能劣化。
    故，於以下之實施例中，提供一種相對於製程、電源電壓、溫度之差異，而可保持更穩定之通過率、且實現高品質輸出波形之輸出驅動器電路。
    以下，基於圖式對各實施例進行說明。 【實施例1】
    圖5係顯示半導體記憶裝置1000之構成之一例的圖。
    如圖5所示，半導體記憶裝置1000具備：記憶磁芯1000a、介面電路1000b、控制電路1000c。
    記憶磁芯1000a記憶資料。
    於介面電路1000b，自外部之外部控制器1001將輸入資料等之信號輸入至輸入接收器電路102，自輸入接收器電路102將對應該信號之信號傳送給記憶磁芯1000a。
    進而，於介面電路1000b，將自記憶磁芯1000a讀出(輸出)之輸出資料傳送給輸出驅動器電路100，輸出驅動器電路100自輸出端子DQ向外部之外部控制器1001輸出對應該輸出資料之資料信號。
    控制電路1000c根據自外部控制器1001輸入之控制信號而控制輸出驅動器電路100及輸入接收器電路102。該控制電路1000c具有校正輸出驅動器電路100之驅動能力之校正電路101。該校正電路101與輸出驅動器電路100構成可校正其驅動能力之輸出驅動器系統。
    且，該半導體記憶裝置1000例如為DRAM、快閃記憶體、MRAM等。
    此處，圖6係顯示圖5所示之校正電路101之構成之一例的圖。又，圖7係顯示圖5所示之輸出驅動器電路100之構成之一例的圖。
    如圖6所示，校正電路101具有暫存器REGa、REGb；計數器CNTa、CNTb；比較器COMPa、CONPb；上拉驅動器PUDUa、PUDUb；下拉驅動器PDDUb及連接有外部基準電阻RZQ之校準用焊墊ZQ。且，外部基準電阻RZQ例如配置於外部控制器1001。
    該校正電路101針對輸出驅動器電路100例如執行LPDDR2規格或DDR3規格等之校準。
    接著，對針對具有如上之構成之輸出驅動器電路100之校準之一例進行說明。
    首先，為能流動與基準電阻RZQ內所流動之電流相同之電流，自上拉驅動器PUDUa內之複數個pMOS電晶體之中決定予以活化之電晶體。藉由計數器CNTa，從尺寸小之pMOS電晶體開始依序予以活化。
    比較器COMPa係檢知校準用焊墊ZQ之電位是否與基準電位VREF(一般地VREF=VDDQ/2)相同、即基準電阻RZQ與流動於選定之pMOS電晶體中之電流是否均衡。
    若校準用焊墊ZQ之電位變得與基準電位VREF相等，則比較器COMPa會停止計數器CNTa所實行之遞增計數。藉此，決定選擇活化之pMOS電晶體之上拉用校正信號bENUP<n：0>。
    且，上拉用校正信號bENUP<n：0>係於「Low」位準時導通pMOS電晶體之所謂「低電平」信號。
    經決定之上拉用校正信號bENUP<n：0>保存於暫存器REGa，亦被發送給具有與上拉驅動器PUDUa相同之構成之上拉驅動器PUDUb。
    接著，為能流動與上拉驅動器PUDUb內流動之電流相同之電流，自下拉驅動器PDDUb內之複數個nMOS電晶體之中決定活化之電晶體。
    藉由計數器CNTb從尺寸小之nMOS電晶體開始依序予以活化。
    比較器COMPb係檢知端子B之電位與基準電位VREF相同，即上拉驅動器PUDUb之流動電流與下拉驅動器PDDUb之nMOS電晶體之流動電流均衡之時點。
    若端子B之電位變得與基準電位VREF相同，則比較器COMPb會停止計數器CNTb所實行之遞增計數。藉此，決定選擇活化之nMOS電晶體之下拉用校正信號ENDN<n：0>。
    且，下拉用校正信號ENDN<n：0>係於「High」位準時導通nMOS電晶體之所謂「高電平」信號。
    經決定之信號ENDN<n：0>保存於暫存器REGb。
    如後述，輸出驅動器電路100具備與校正電路101之上拉驅動器PUDUa及PUDUb具有相同之構成之複數個上拉驅動器PUDU0~PUDUn。
    各上拉驅動器PUDU中被給予經由校準而決定之上拉用校正信號bENUP<n：0>。
    再者，輸出驅動器電路100具備與下拉驅動器PDDUb具有相同之構成之複數個下拉驅動器PDDU。
    針對各下拉驅動器PDDU給予經校準而決定之下拉用校正信號ENDN<n：0>。
    藉此，輸出驅動器電路100組合相同數量之以使導通電阻與基準電阻RZQ相同之方式而經調整之上拉/下拉之驅動器並使用。
    即，以使輸出端子DQ之電壓之上拉之驅動能力與下拉之驅動能力相同之方式，上拉子驅動器PUSDU0、...、PUSDUn由經分配之上拉用校正信號bENUP<n：0>予以選擇，且，下拉子驅動器PDSDU0、...、PDSDUn由經分配之下拉用校正信號ENDN<n：0>予以選擇。
    因此，於上拉/下拉中可以複數且相同之驅動能力輸出資料。
    且，下拉信號DON根據輸出資料進行轉換，輸出資料為「Low」位準時變為「High」位準；輸出資料為「High」位準時及記憶體未實施輸出動作之情形時則變為「Low」位準。
    如此，校準之結果反映至輸出驅動器電路100。
    再者，圖7所示之輸出驅動器電路100自輸出端子DQ輸出對應自記憶磁芯1000a讀出之輸出資料之資料信號。
    如圖7所示，輸出驅動器電路100具備：複數個(n+1個)上拉子驅動器PUSDU0、...、PUSDUn，及複數個(n+1個)下拉子驅動器PDSDU0、...、PDSDUn。
    複數個(n+1個、n≧1)之上拉子驅動器PUSDU0、...、PUSDUn根據基於輸出資料之上拉信號DOP，上拉輸出端子DQ之電壓。
    例如，上拉子驅動器PUSDU0具有：第1邏輯電路C1、第1子pMOS電晶體TP1、第1子nMOS電晶體TN1、複數個(n+1個)第1校正nMOS電晶體TN30~TN3n、第1主pMOS電晶體TP0、及第1主電阻R1。
    第1邏輯電路C1被輸入有經分配之上拉用校正信號bENUP<0>及上拉信號DOP。該第1邏輯電路C1係例如被反相輸入有經分配之上拉用校正信號bENUP<0>、被輸入有上拉信號DOP，且輸出連接於第1子pMOS電晶體TP1之閘極之AND電路。
    第1子pMOS電晶體TP1一端(源極)連接於電源(第1電源線)，閘極連接於第1邏輯電路C1之輸出。
    第1子nMOS電晶體TN1一端(汲極)連接於第1子pMOS電晶體TP1之另一端(汲極)，閘極連接於第1邏輯電路C1之輸出。
    複數個(n+1個)之第1校正nMOS電晶體TN30~TN3n連接在第1子nMOS電晶體TN1之另一端(源極)與接地(第2電源線)VSSQ之間，且於閘極分別輸入有經分配之複數個(n+1個)下拉用校正信號ENDN<n：0>。例如，第1校正nMOS電晶體TN30中輸入有下拉用校正信號ENDN<0>；第1校正nMOS電晶體TN3n中輸入有下拉用校正信號ENDN<n>。
    第1主pMOS電晶體TP0一端連接於電源VDDQ，閘極連接於第1子pMOS電晶體之另一端。
    第1主電阻R1連接在第1主pMOS電晶體TP0之另一端(汲極)與輸出端子DQ之間。此處，主pMOS電晶體經由電阻元件連接於輸出端子DQ，但亦可直接連接於輸出端子，亦可經由其他元件連接於輸出端子。
    其餘之上拉子驅動器PUSDU1、...、PUSDUn亦具有相同之電路構成，且分別輸入有經分配之上拉用校正信號bENUP<n：1>。
    如既述，於各上拉子驅動器PUSDU0~PUSDUn之第1子nMOS電晶體TN1之源極與接地(第2電源線)VSSQ之間並聯連接有第1校正nMOS電晶體TN30、...、TN3n(以下，為方便起見亦有將該等nMOS電晶體作為1個第1校正nMOS電晶體TN3予以表示之情形)。第1校正nMOS電晶體TN30、...、TN3n各閘極中輸入有經分配之下拉用校正信號ENDN<n：0>。
    例如，nMOS電晶體TN30之閘極中輸入有下拉用校正信號ENDN<0>。
    此處，第1校正nMOS電晶體TN3具有與校正電路101之下拉驅動器之各nMOS電晶體相同之構成。
    因第1主nMOS電晶體TN0與第1校正nMOS電晶體TN3所必要之尺寸相異，故當然電晶體尺寸(閘極寬度)會有所變化，但有必要使各位元之相對尺寸比相等。
    再者，對於閘極長度等對電晶體之特性有較大影響之參數，使其相同較佳。
    進而，設計時有必要於設定預設值之際以選擇相同位元之方式決定電晶體尺寸。
    根據該等構成，即使nMOS電晶體之特性不均一之情形時亦可反映校準之結果，調整預驅動器中之nMOS電晶體TN3之尺寸。因此，第一主pMOS電晶體TP0之閘極端子PG之放電速度一定，可抑制輸出資料之上拉之通過率之差異。
    由，對於閘極端子PG之放電速度，以大致取決於nMOS電晶體TN3之導通電阻之方式設計。藉此，可忽略相對閘極端子PG之放電速度之nMOS電晶體TN1之差異。
    如上所述，導通驅動上拉子驅動器PUSDU0、...、PUSDUn之時序由下拉用校正信號ENDN<n：0>予以校正。
    另一方面，複數個(n+1個)下拉子驅動器PDSDU0、...、PDSDUn對應基於輸出資料之下拉信號DON，而下拉輸出端子DQ之電壓。
    例如，下拉子驅動器PDSDU0具有：第2邏輯電路C2、第2子pMOS電晶體TP2、第2子nMOS電晶體TN2、複數個(n+1個)第1校正pMOS電晶體TP30~TP3n、第1主nMOS電晶體TN0、及第2主電阻R2。
    第2邏輯電路C2被輸入經分配之下拉用校正信號ENDN<0>及下拉信號DON。該第2邏輯電路C2係例如被輸入經分配之下拉用校正信號ENDN<0>及下拉信號DON，且為輸出連接於第2子nMOS電晶體TN2之閘極之NAND電路。
    第2子nMOS電晶體TN2一端(源極)連接於接地(第2電源線)VSSQ，閘極連接於第2邏輯電路C2之輸出。
    第2子pMOS電晶體TP2其一端(汲極)連接於第2子nMOS電晶體TN2之另一端(汲極)，閘極連接於第2邏輯電路C2之輸出。
    複數個(n+1個)第1校正pMOS電晶體TP30~TP3n連接在第2子pMOS電晶體TP2之另一端(汲極)與電源VDDQ之間，且於閘極分別被輸入有經分配之上拉用校正信號bENUP<n：0>。例如，第1校正pMOS電晶體TP30中被輸入有上拉用校正信號bENUP<0>；第1校正pMOS電晶體TP3n中被輸入有上拉用校正信號bENUP<n>。
    第1主nMOS電晶體TN0一端(源極)連接於接地VSSQ，閘極連接於第2子nMOS電晶體TN2之另一端(汲極)。
    第2主電阻R2連接在第2主nMOS電晶體之另一端(汲極)與輸出端子DQ之間。此處，主nMOS電晶體經由電阻元件連接於輸出端子DQ，但亦可直接連接於輸出端子，亦可經由其他元件連接於輸出端子。
    其餘之下拉子驅動器PDSDU1、...、PDSDUn亦可具有相同之電路構成，且分別被輸入有經分配之下拉用校正信號ENDN<n：1>。
    如既述，於下拉子驅動器PDSDU0~PDSDUn之pMOS電晶體TP2之源極與電極VDDQ之間並聯連接有第1校正pMOS電晶體TP30、...、TP3n(以下，為方便起見亦有將該等pMOS電晶體作為1個第1校正pMOS電晶體TP3予以表示之情形)。pMOS電晶體TP30、...、TP3n各自之閘極中輸入有經分配之上拉用校正信號bENUP<n：0>。
    例如，pMOS電晶體TP30之閘極中被輸入有上拉用校正信號bENUP<0>。
    此處，第1校正pMOS電晶體TP3具有與校正電路101之上拉驅動器之各pMOS電晶體相同之構成。
    此處，因第1主pMOS電晶體TP0與第1校正pMOS電晶體TP3必要之尺寸相異，故電晶體尺寸(閘極寬度)有所變化，但有必要使各位元之相對尺寸比相同。
    再者，對於閘極長度等對電晶體之特性具有較大影響之參數，使其相同較佳。
    進而，進行設計時有必要於設定預設值之際以選擇相同位元之方式確定電晶體尺寸。
    根據該等構成，即使pMOS電晶體之特性為不均一之情形時，亦可反映校準之結果，調整預驅動器中之pMOS電晶體TP3之尺寸。因此，閘極端子NG之充電速度一定，可抑制輸出資料之下拉之通過率之差異。
    且，對於閘極端子NG之充電速度，以大致取決於pMOS電晶體TP2之導通電阻之方式予以設計。藉此，可忽略相對閘極端子NG之充電速度之pMOS電晶體TP1之差異之影響。
    如上，導通驅動下拉子驅動器PDSDU0、...、PDSDUn之時序由上拉用校正信號bENUP<n：0>予以校正。
    即，與輸出驅動器電路100之主電晶體同樣地，亦使驅動其閘極之預驅動器之電晶體成為可調整之構成，使用主驅動器之驅動能力調整用之校正信號。
    藉此，可抑制預驅動器之特性差異引起之輸出資料之通過率之差異。即，可降低輸出驅動器電路100之輸出波形品質之劣化。
    如上，根據本實施例1之輸出驅動器電路，可使通過率穩定，且可提高輸出波形之品質。 【實施例2】
    於實施例1中已對預驅動器之特性差異引起之輸出資料之通過率之差異予以關注。
    於輸出資料之過渡之際，根據斷開導通狀態之主驅動器之速度之差異，輸出波形之品質亦產生變化。
    若於使導通狀態之主驅動器成為斷開狀態之較慢者產生不均一，則導通斷開狀態之主驅動器時其皆成為導通狀態而自電源(第1電源線)VDDQ向接地(第2電源線)VSSQ流入貫通電流，將無法獲得正常之輸出波形。
    相反地，若於使導通狀態之主驅動器成為斷開狀態之較快者產生不均一，則導通斷開狀態之主驅動器時，主驅動器其皆成為斷開狀態，di/dt增加，因傳送線路之寄生電感現象於輸出波形中有可能產生偏差。
    再者，若是終端介面，則有可能因輸出被拉引至終端電位致使輸出波形之品質劣化。
    因此，較佳為斷開導通狀態之主驅動器之速度亦不受預驅動器之特性差異影響地保持穩定。
    因而，於本實施例2中對輸出驅動器電路之另一構成例進行說明。且，本實施例2之輸出驅動器電路200與圖7所示之輸出驅動器電路100同樣地，亦適用於圖5所示之半導體記憶裝置1000。
    此處，圖8係顯示輸出驅動器電路200之構成之一例的圖。且，於圖8中與圖7之符號相同之符號表示與實施例1相同之構成。
    如圖8所示，於本實施例2，輸出驅動器電路200對比實施例1，上拉子驅動器PUSDU0、...、PUSDUn與下拉子驅動器PDSDU0、...、PDSDUn之構成相異。
    即，上拉子驅動器PUSDU0、...、PUSDUn連接在電源(第1電源線)VDDQ與第1子pMOS電晶體TP1之一端(源極)之間，進而具有於閘極分別被輸入有經分配之上拉用校正信號bENUP<n：0>之複數個(n+1個)第2校正pMOS電晶體TP40~TP4n。
    進而，下拉子驅動器PDSDU0、...、PDSDUn連接在接地(第2電源線)VSSQ與第2子nMOS電晶體TN2之一端(源極)之間，進而具有於閘極分別被輸入有經分配之下拉用校正信號ENDN<n：0>之複數個(n+1個)第2校正nMOS電晶體TN40~TN4n。
    即，如既述，於各上拉子驅動器之pMOS電晶體TP2之源極與電源VDDQ之間並聯連接有第2校正pMOS電晶體TP40、...、TP4n(以下，為方便起見，亦有將該等pMOS電晶體作為1個第2校正pMOS電晶體TP4予以表示之情形)。於第2校正pMOS電晶體TP4之閘極中被輸入有上拉用校正信號bENUP<n：0>。
    此處，pMOS電晶體TP4具有與校正電路101之上拉驅動器之各pMOS電晶體相同之構成。
    此處，校正電路101之上拉驅動器之pMOS電晶體與pMOS電晶體TP4必要之尺寸相異。因此，當然電晶體尺寸(閘極寬度)有所改變，但有必要使各位元之相對尺寸比相等。
    再者，對於閘極長度等對電晶體之特性具有較大影響之參數，使其相同較佳。
    進而，進行設計時有必要於預設值之設定中以選擇相同位元之方式確定電晶體尺寸。
    根據該等構成，即使pMOS電晶體之特性為不均一之情形時，亦反映校準之結果，調整預驅動器中之pMOS電晶體TP4之尺寸。
    因此，第1主pMOS電晶體TP0之閘極端子PG之充電速度一定，於輸出資料自「High」位準過渡為「Low」位準時，主驅動器中之pMOS電晶體TP0之斷開時序一定，因而可抑制輸出波形之差異。
    且，因以使閘極端子PG之充電速度大致取決於pMOS電晶體TP4之導通電阻之方式予以設計，故pMOS電晶體TP1之差異可忽略。
    如上，斷開驅動上拉子驅動器PUSDU0、...、PUSDUn之時序由上拉用校正信號bENUP<n：0>予以校正。
    另一方面，於各下拉子驅動器PDSDU0~PDSDUn之第2校正nMOS電晶體TN2之源極與接地(第2電源線)VSSQ之間並聯連接有nMOS電晶體TN40、...、TN4n(以下，為方便起見，亦有將該等nMOS電晶體作為1個第2校正nMOS電晶體TN4予以表示之情形)。第2校正nMOS電晶體TN4之閘極中被輸入有下拉用校正信號ENDN<n：0>。
    此處，nMOS電晶體TN4具有與校正電路101之下拉驅動器之nMOS電晶體相同之構成。此處，上拉驅動器之nMOS電晶體與nMOS電晶體TN4必要之尺寸相異。
    因此，當然電晶體尺寸(閘極寬度)有所變化，但有必要使各位元之相對尺寸比相等。
    再者，對於閘極長度等對電晶體之特性具有較大影響之參數，使其相同較佳。
    進而，進行設計時有必要於預設值之設定中，以選擇相同位元之方式確定電晶體尺寸。
    根據該等構成，即使nMOS電晶體之特性為不均一之情形時，亦反映校準之結果，調整預驅動器中之nMOS電晶體TN4之尺寸。
    藉此，第1主nMOS電晶體TN0之閘極端子NG之放電速度一定，輸出資料自「Low」位準過渡為「High」位準時，主驅動器中之nMOS電晶體TN0之斷開時序一定，可抑制輸出波形之差異。
    且，因以使閘極端子NG之放電速度大致取決於nMOS電晶體TN4之導通電阻之方式予以設計，故可忽略nMOS電晶體TN2之差異。
    如上，斷開驅動下拉子驅動器PDSDU0、...、PDSDUn之時序由下拉用校正信號ENDN<n：0>予以校正。
    如上，該構成與輸出主驅動器同樣地為驅動其閘極之預驅動器之電晶體之驅動能力亦可調整之構成，使用主驅動器之驅動能力調整用之校正信號。
    藉此，即使於斷開導通狀態之主驅動器時亦可抑制預驅動器之特性差異引起之輸出資料之通過率之差異。
    如上，根據本實施例2之輸出驅動器電路，與實施例1同樣地，可使通過率穩定且可謀求輸出波形之品質之提高。 【實施例3】
    於既述之實施例2中，校正電路101之下拉驅動器之nMOS電晶體、上拉子驅動器之nMOS電晶體TN3、及下拉子驅動器之nMOS電晶體TN4之位元數相同。
    在預驅動器之電晶體之調整中，即使必要之精度比主驅動器之電晶體低但亦足夠滿足需要之情形時，可成為僅為上階位元之電晶體之構成。
    於本實施例3中，對輸出驅動器電路之另一例進行說明。且，本實施例3之輸出驅動器電路300與圖8所示之輸出驅動器電路200同樣地，適用於圖5所示之半導體記憶裝置1000。
    再者，圖9係顯示輸出驅動器電路300之構成之一例的圖。且，圖9中與圖8之符號相同之符號表示與實施例2相同之構成。
    如既述，校正電路101之下拉驅動器之nMOS電晶體TN0具有n+1位元之構成，相對於此，如圖9所示，本實施例3中，輸出驅動器電路300具有僅反映第1、第2校正nMOS電晶體TN3、TN4之上階3位元n~n-2之構成。
    此處，複數個下拉子驅動器PDSDU0、...、PDSDUn各自之上拉之驅動能力相異。即，僅藉由自複數個下拉子驅動器PDSDU0、...、PDSDUn之中驅動能力較高者起分配至一部份之下拉子驅動器PDSDUn、PDSDUn-1、PDSDUn-2之下拉用校正信號ENDN<n：n-2>導通驅動上拉子驅動器PUSDU0、...、PUSDUn，校正斷開驅動下拉子驅動器PDSDU0~PDSDUn之時序。
    再者，同樣地，校正電路101之上拉驅動器之pMOS電晶體TP0具有n+1位元之構成。與此相對，如圖9所示，本實施例3中，輸出驅動器電路300具有僅反映第1、第2校正pMOS電晶體TP3、TP4之上階3位元n~n-2之構成。
    此處，複數個上拉子驅動器PUSDU0~PUSDUn各自之下拉之驅動能力相異。即，僅藉由自複數個上拉子驅動器PUSDU0~PUSDUn之中驅動能力較高者起分配至一部分之上拉子驅動器PUSDUn、PUSDUn-1、PUSDUn-2之上拉用校正信號bENUP<n：n-2>，導通驅動下拉子驅動器PDSDU0~PDSDUn，校正斷開驅動上拉子驅動器PUSDU0~PUSDUn之時序。
    於該例中，雖使校正nMOS電晶體及校正pMOS電晶體之調整位元數相同，但並非必須相同。
    如上，相對校正電路101之電晶體之調整位元數，減少預驅動器之電晶體之調整位元數而僅反映一部分之上階位元。
    藉此，相比實施例2之構成，有可能以較少之元件數獲得抑制電晶體之差異引起之輸出波形品質之劣化之效果。
    如上，根據本實施例3之輸出驅動器電路，與實施例2同樣地，可使通過率穩定且可謀求輸出波形之品質之提高。 【實施例4】
    於實施例4中，對輸出驅動器電路之另一構成例進行說明。且，本實施例4之輸出驅動器電路400亦與圖9所示之輸出驅動器電路300同樣地，亦適用於圖5所示之半導體記憶裝置1000。
    此處，圖10係顯示輸出驅動器電路400之構成之一例的圖。且，圖10中與圖9之符號相同之符號表示與實施例3相同之構成。
    於既述之實施例3中，相對全部上拉子驅動器PUSDU0、...、PUSDUn，使校正nMOS電晶體TN3、校正pMOS電晶體TP4成為相同之構成。
    再者，相對全部下拉子驅動器PDSDU0、...、PDSDUn，使預驅動器中之校正pMOS電晶體TP3、校正nMOS電晶體TN4成為相同之構成。
    但，相對各上拉子驅動器PUSDU0、...、PUSDUn，主驅動器之pMOS電晶體TP0之尺寸相異，且隨向上階位元之進展而增加。同樣地，相對各下拉子驅動器PDSDU，主驅動器之nMOS電晶體TN0之尺寸相異，且隨向上階位元之進展而增加。
    因此，子驅動器越為下階位元則該主驅動器對輸出資料波形施與之影響越小。
    即，可於某種程度上忽略下階位元之預驅動器之特性差異引起之輸出波形之劣化。
    因而，於本實施例4中由校正信號僅調整經分配至上階位元之上拉子驅動器PUSDUn、下拉子驅動器PDSDUn之預驅動器中之校正nMOS電晶體TN3、TN4，校正pMOS電晶體TP3、TP4，分配至下階位元之上拉子驅動器PUSDU0、下拉子驅動器PDSDU0之預驅動器中之電晶體以單一之方式構成。
    即，僅自複數個上拉子驅動器PUSDU0~PUSDUn之中驅動能力較高者起對一部分之上拉子驅動器，由下拉用校正信號校正導通驅動上拉子驅動器之時序，由上拉用校正信號bENUP<n：n-2>校正用以斷開驅動之時序。
    再者，即，僅自複數個下拉子驅動器PDSDU0~PDSDUn之中驅動能力較高者起對一部分之下拉子驅動器，由上拉用校正信號bENUP<n：n-2>校正導通驅動下拉子驅動器之時序，由下拉用校正信號ENDN<n：n-2>校正斷開驅動之時序。
    於本實施例中，雖僅使分配至最上階位元之上拉子驅動器PUSDUn、下拉子驅動器PDSDUn之預驅動器之電晶體可予以調整，但及至何種上階位元成為相同之構成並未有所限制。
    如上，採用僅可調整分配至上階位元之子驅動器之預驅動器之電晶體之構成，反映校正信號。藉此，有可能以比實施例3之構成更少之元件數獲得抑制因電晶體之差異引起之輸出波形品質之劣化之效果。
    如上，根據本實施例4之輸出驅動器電路，與實施例1同樣地，可使通過率穩定且謀求輸出波形之品質之提高。
    雖已說明本發明之幾種實施形態，但該等實施形態係例示，而非用作限定發明之範圍。該等新穎之實施形態可以其他各種形態予以實施，於不脫離發明之要旨之範圍內，可有各種省略、替換及變化。該等實施形態或其變形包含於發明之範圍或要旨，且包含於專利請求之範圍所揭示之發明及其均等之範圍。
    100‧‧‧輸出驅動器電路
    101‧‧‧校正電路
    102‧‧‧輸入接收器電路
    1000a‧‧‧記憶磁芯
    1000b‧‧‧介面電路
    1000c‧‧‧控制電路
    1001‧‧‧外部控制器
    C1‧‧‧第1邏輯電路
    C2‧‧‧第2邏輯電路
    CNTa‧‧‧計數器
    CNTb‧‧‧計數器
    COMPa‧‧‧比較器
    COMPb‧‧‧比較器
    DON‧‧‧下拉信號
    DOP‧‧‧上拉信號
    DQ‧‧‧輸出端子
    MDD‧‧‧主驅動器
    MDU‧‧‧主驅動器
    NG‧‧‧閘極端子
    PDD‧‧‧預驅動器
    PDU‧‧‧預驅動器
    PG‧‧‧閘極端子
    PUDUa‧‧‧上拉驅動器
    PUDUb‧‧‧上拉驅動器
    PUSDU0‧‧‧上拉子驅動器
    PUSDUn‧‧‧上拉子驅動器
    R1‧‧‧第1主電阻
    R2‧‧‧第2主電阻
    REGa‧‧‧暫存器
    REGb‧‧‧暫存器
    RZQ‧‧‧基準電阻
    TN0‧‧‧nMOS電晶體
    TN1‧‧‧nMOS電晶體
    TN2‧‧‧第2子nMOS電晶體
    TN3‧‧‧第1校正nMOS電晶體
    TN3n‧‧‧第1校正nMOS電晶體
    TN4n‧‧‧第2校正nMOS電晶體
    TN30‧‧‧第1校正nMOS電晶體
    TN40‧‧‧第2校正nMOS電晶體
    TP0‧‧‧pMOS電晶體
    TP1‧‧‧第1子pMOS電晶體
    TP2‧‧‧pMOS電晶體
    TP3‧‧‧第1校正pMOS電晶體
    TP3n‧‧‧第1校正pMOS電晶體
    TP4‧‧‧第2校正pMOS電晶體
    TP4n‧‧‧第2校正pMOS電晶體
    TP30‧‧‧第1校正pMOS電晶體
    VDDQ‧‧‧電源
    VSSQ‧‧‧接地(第2電源線)
    ZQ‧‧‧焊墊
    圖1係顯示比較例之輸出驅動器電路之構成的圖。
    圖2(a)係顯示輸出資料為「1」之時之上拉信號DOP及輸出資料為「0」時之下拉信號DON的波形圖。圖2(b)係顯示相對pMOS電晶體TP0之閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小、與相對nMOS電晶體TN0之閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小為相對相等之情形時、輸出資料為「1」時之閘極端子PG之電壓與輸出資料為「0」時之閘極端子NG之電壓的波形圖。圖2(c)係顯示與圖2(b)相同之情形時、輸出資料為「1」時與輸出資料為「0」時之資料輸出端子DQ之電壓的波形圖。
    圖3(a)係顯示輸出資料為「1」時之上拉信號DOP與輸出資料為「0」時之下拉信號DON的波形圖。圖3(b)係顯示相對閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小相對小於相對閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小之情形時、輸出資料為「1」時之閘極端子PG之電壓與輸出資料為「0」時之閘極端子NG之電壓的波形圖。圖3(c)係顯示與圖3(b)為相同之情形時、輸出資料為「1」時與輸出資料為「0」時之資料輸出端子DQ之電壓的波形圖。
    圖4(a)係顯示輸出資料為「1」時之上拉信號DOP與輸出資料為「0」時之下拉信號DON之波形圖。圖4(b)係顯示相對pMOS電晶體TP0之閘極端子PG之電容之nMOS電晶體TN1之驅動電流之大小相對小於相對nMOS電晶體TN0之閘極端子NG之電容之pMOS電晶體TP2之驅動電流之大小之情形時、輸出資料為「1」時之閘極端子PG之電壓，與輸出資料為「0」時之閘極端子NG之電壓的波形圖。圖4(c)係顯示與圖4(b)為相同情形時、輸出資料為「1」時與輸出資料為「0」時之資料輸出端子DQ之電壓的波形圖。
    圖5係顯示半導體記憶裝置1000之構成之一例的圖。
    圖6係顯示圖5所示之校正電路101之構成之一例的圖。
    圖7係顯示圖5所示之輸出驅動器電路100之構成之一例的圖。
    圖8係顯示輸出驅動器電路200之構成之一例的圖。
    圖9係顯示輸出驅動器電路300之構成之一例的圖。
    圖10係顯示輸出驅動器電路400之構成之一例的圖。
    DON‧‧‧下拉信號
    DOP‧‧‧上拉信號
    DQ‧‧‧輸出端子
    NG‧‧‧閘極端子
    PG‧‧‧閘極端子
    VDDQ‧‧‧電源
    权利要求:
    Claims (18)
    [1] 一種輸出驅動器電路，其特徴在於：其係自輸出端子輸出對應自記憶磁芯讀出之輸出資料之資料信號者，包含：複數個上拉子驅動器，其對應基於上述輸出資料之上拉信號，上拉上述輸出端子之電壓；及複數個下拉子驅動器，其對應基於上述輸出資料之下拉信號，下拉上述輸出端子之電壓；且以使上述輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相等之方式，上述上拉子驅動器由經分配之上拉用校正信號予以選擇，且，上述下拉子驅動器由經分配之下拉用校正信號予以選擇；導通驅動上述上拉子驅動器之時序由上述下拉用校正信號予以校正；導通驅動上述下拉子驅動器之時序由上述上拉用校正信號予以校正。
    [2] 如請求項1之輸出驅動器電路，其中用以斷開驅動上述上拉子驅動器之能力由上述上拉用校正信號予以校正；用以斷開驅動上述下拉子驅動器之能力由上述下拉用校正信號予以校正。
    [3] 如請求項1之輸出驅動器電路，其中上述複數個上拉子驅動器各自之上拉之驅動能力相異；上述複數個下拉子驅動器各自之下拉之驅動能力相異；且僅藉由自上述複數個上拉子驅動器之中驅動能力較高者起分配至一部分之上拉子驅動器之上拉用校正信號，校正用以導通驅動上述下拉子驅動器之能力；僅藉由自上述複數個下拉子驅動器之中驅動能力較高者起分配至一部分之下拉子驅動器之下拉用校正信號，校正用以導通驅動上述上拉子驅動器之能力。
    [4] 如請求項1之輸出驅動器電路，其中上述複數個上拉子驅動器各自之上拉之驅動能力相異；上述複數個下拉子驅動器各自之下拉之驅動能力相異；且僅自上述複數個上拉子驅動器之中驅動能力較高者起對一部分之上拉子驅動器，藉由上述下拉用校正信號，校正用以導通驅動上述上拉子驅動器之能力；僅自上述複數個下拉子驅動器之中驅動能力較高者起對一部分之下拉子驅動器，藉由上述上拉用校正信號，校正用以導通驅動上述下拉子驅動器之能力。
    [5] 如請求項1之輸出驅動器電路，其中上述上拉子驅動器包含：第1邏輯電路，其被輸入經分配之上述上拉用校正信號及上述上拉信號；第1子pMOS電晶體，其一端連接於電源，閘極連接於上述第1邏輯電路之輸出；第1子nMOS電晶體，其一端連接於上述第1子pMOS電晶體之另一端，閘極連接於上述第1邏輯電路之輸出；複數個第1校正nMOS電晶體，其連接在上述第1子nMOS電晶體之另一端與接地之間，且於閘極分別被輸入經分配之上述下拉用校正信號；及第1主pMOS電晶體，其一端連接於上述電源，且閘極連接於上述第1子pMOS電晶體之另一端；且上述下拉子驅動器包含：第2邏輯電路，其被輸入經分配之下拉用校正信號及上述下拉信號；第2子nMOS電晶體，其一端連接於上述接地，閘極連接於上述第2邏輯電路之輸出；第2子pMOS電晶體，其一端連接於上述第2子nMOS電晶體之另一端，閘極連接於上述第2邏輯電路之輸出；複數個第1校正pMOS電晶體，其連接在上述第2子pMOS電晶體之另一端與上述電源之間，且於閘極分別被輸入經分配之上述上拉用校正信號；及第1主nMOS電晶體，其一端連接於上述接地，閘極連接於上述第2子nMOS電晶體之另一端。
    [6] 如請求項5之輸出驅動器電路，其中上述上拉子驅動器進而包含複數個第2校正pMOS電晶體，其連接在上述電源與上述第1子pMOS電晶體之一端之間，且於閘極分別被輸入經分配之上述上拉用校正信號；且上述下拉子驅動器進而包含複數個第2校正nMOS電晶體，其連接在上述接地與上述第2子nMOS電晶體之一端之間，且於閘極分別被輸入經分配之上述下拉用校正信號。
    [7] 一種輸出驅動器系統，其特徴在於包含：輸出驅動器電路，其自輸出端子輸出對應自記憶磁芯讀出之輸出資料之資料信號；及校正電路，其校正上述輸出驅動器電路之驅動能力；且上述輸出驅動器電路包含：複數個上拉子驅動器，其對應基於上述輸出資料之上拉信號，上拉上述輸出端子之電壓；及複數個下拉子驅動器，其對應基於上述輸出資料之下拉信號，下拉上述輸出端子之電壓；且以使上述輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相等之方式，上述上拉子驅動器由經分配之上拉用校正信號予以選擇，且，上述下拉子驅動器由經分配之下拉用校正信號予以選擇；用以導通驅動上述上拉子驅動器之能力由上述下拉用校正信號予以校正；用以導通驅動上述下拉子驅動器之能力由上述上拉用校正信號予以校正；上述校正電路以成為與基準電阻對應之驅動能力之方式，輸出用以選擇上述複數個上拉子驅動器之中之任一個之上述上拉用校正信號，且，輸出用以選擇上述複數個下拉子驅動器之中之任一個之上述下拉用校正信號。
    [8] 如請求項7之輸出驅動器系統，其中用以斷開驅動上述上拉子驅動器之能力由上述上拉用校正信號予以校正；且用以斷開驅動上述下拉子驅動器之能力由上述下拉用校正信號予以校正。
    [9] 如請求項7之輸出驅動器系統，其中上述複數個上拉子驅動器各自之上拉之驅動能力相異；上述複數個下拉子驅動器各自之下拉之驅動能力相異；僅藉由自上述複數個上拉子驅動器之中驅動能力較高者起分配至一部分之上拉子驅動器之上拉用校正信號，校正用以導通驅動上述下拉子驅動器之能力；僅藉由自上述複數個下拉子驅動器之中驅動能力較高者起分配至一部分之下拉子驅動器之下拉用校正信號，校正用以導通驅動上述上拉子驅動器之能力。
    [10] 如請求項7之輸出驅動器系統，其中上述複數個上拉子驅動器各自之上拉之驅動能力相異；上述複數個下拉子驅動器各自之下拉之驅動能力相異；僅自上述複數個上拉子驅動器之中驅動能力較高者起對一部分之上拉子驅動器，藉由上述下拉用校正信號，校正用以導通驅動上述上拉子驅動器之能力；僅自上述複數個下拉子驅動器之中驅動能力較高者起對一部分之下拉子驅動器，藉由上述上拉用校正信號，校正用以導通驅動上述下拉子驅動器之能力。
    [11] 如請求項7之輸出驅動器系統，其中上述上拉子驅動器包含：第1邏輯電路，其被輸入經分配之上述上拉用校正信號及上述上拉信號；第1子pMOS電晶體，其一端連接於電源，閘極連接於上述第1邏輯電路之輸出；第1子nMOS電晶體，其一端連接於上述第1子pMOS電晶體之另一端，閘極連接於上述第1邏輯電路之輸出；複數個第1校正nMOS電晶體，其連接在上述第1子nMOS電晶體之另一端與接地之間，且於閘極分別被輸入有經分配之上述下拉用校正信號；及第1主pMOS電晶體，其一端連接於上述電源，閘極連接於上述第1子pMOS電晶體之另一端；且上述下拉子驅動器包含：第2邏輯電路，其被輸入經分配之下拉用校正信號及上述下拉信號；第2子nMOS電晶體，其一端連接於上述接地，閘極連接於上述第2邏輯電路之輸出；第2子pMOS電晶體，其一端連接於上述第2子nMOS電晶體之另一端，閘極連接於上述第2邏輯電路之輸出；複數個第1校正pMOS電晶體，其連接在上述第2子pMOS電晶體之另一端與上述電源之間，且於閘極分別被輸入有經分配之上述上拉用校正信號；及第1主nMOS電晶體，其一端連接於上述接地，閘極連接於上述第2子nMOS電晶體之另一端。
    [12] 如請求項11之輸出驅動器系統，其中上述上拉子驅動器進而包含複數個第2校正pMOS電晶體，其連接在上述電源與上述第1子pMOS電晶體之一端之間，且於閘極分別被輸入經分配之上述上拉用校正信號；且上述下拉子驅動器進而包含複數個第2校正nMOS電晶體，其連接在上述接地與上述第2子nMOS電晶體之一端之間，且於閘極分別被輸入經分配之上述下拉用校正信號。
    [13] 一種半導體記憶裝置，其特徴在於包含：記憶磁芯，其記憶資料；輸出驅動器電路，其自輸出端子輸出對應自上述記憶磁芯讀出之輸出資料之資料信號；及校正電路，其校正上述輸出驅動器電路之驅動能力；且上述輸出驅動器電路包含：複數個上拉子驅動器，其對應基於上述輸出資料之上拉信號，上拉上述輸出端子之電壓；及複數個下拉子驅動器，其對應基於上述輸出資料之下拉信號，下拉上述輸出端子之電壓；以使上述輸出端子之電壓之上拉之驅動能力與下拉之驅動能力相等之方式，上述上拉子驅動器由經分配之上拉用校正信號予以選擇，且，上述下拉子驅動器由經分配之下拉用校正信號予以選擇；導通驅動上述上拉子驅動器之時序由上述下拉用校正信號予以校正；導通驅動上述下拉子驅動器之時序由上述上拉用校正信號予以校正；上述校正電路以成為與基準電阻對應之驅動能力之方式，輸出用以選擇上述複數個上拉子驅動器之中之任一個之上述上拉用校正信號，且，輸出用以選擇上述複數個下拉子驅動器之中之任一個之上述下拉用校正信號。
    [14] 如請求項13之半導體記憶裝置，其中用以斷開驅動上述上拉子驅動器之能力由上述上拉用校正信號予以校正；用以斷開驅動上述下拉子驅動器之能力由上述下拉用校正信號予以校正。
    [15] 如請求項13之半導體記憶裝置，其中上述複數個上拉子驅動器各自之上拉之驅動能力相異；上述複數個下拉子驅動器各自之下拉之驅動能力相異；僅藉由自上述複數個上拉子驅動器之中驅動能力較高者起分配至一部分之上拉子驅動器之上拉用校正信號，校正用以導通驅動上述下拉子驅動器之能力；僅藉由自上述複數個下拉子驅動器之中驅動能力較高者起分配至一部分之下拉子驅動器之下拉用校正信號，校正用以導通驅動上述上拉子驅動器之能力。
    [16] 如請求項13之半導體記憶裝置，其中上述複數個上拉子驅動器各自之上拉之驅動能力相異；上述複數個下拉子驅動器各自之下拉之驅動能力相異；僅自上述複數個上拉子驅動器之中驅動能力較高者起對一部分之上拉子驅動器，藉由上述下拉用校正信號，校正用以導通驅動上述上拉子驅動器之能力；僅自上述複數個下拉子驅動器之中驅動能力較高者起對一部分之下拉子驅動器，藉由上述上拉用校正信號，校正用以導通驅動上述下拉子驅動器之能力。
    [17] 如請求項13之半導體記憶裝置，其中上述上拉子驅動器包含：第1邏輯電路，其被輸入經分配之上述上拉用校正信號及上述上拉信號；第1子pMOS電晶體，其一端連接於電源，閘極連接於上述第1邏輯電路之輸出；第1子nMOS電晶體，其一端連接於上述第1子pMOS電晶體之另一端，閘極連接於上述第1邏輯電路之輸出；複數個第1校正nMOS電晶體，其連接在上述第1子nMOS電晶體之另一端與接地之間，且於閘極分別被輸入經分配之上述下拉用校正信號；及第1主pMOS電晶體，其一端連接於上述電源，閘極連接於上述第1子pMOS電晶體之另一端；上述下拉子驅動器包含：第2邏輯電路，其被輸入經分配之下拉用校正信號及上述下拉信號；第2子nMOS電晶體，其一端連接於上述接地，閘極連接於上述第2邏輯電路之輸出；第2子pMOS電晶體，其一端連接於上述第2子nMOS電晶體之另一端，閘極連接於上述第2邏輯電路之輸出；複數個第1校正pMOS電晶體，其連接在上述第2子pMOS電晶體之另一端與上述電源之間，且於閘極分別被輸入經分配之上述上拉用校正信號；及第1主nMOS電晶體，其一端連接於上述接地，閘極連接於上述第2子nMOS電晶體之另一端。
    [18] 如請求項17之半導體記憶裝置，其中上述上拉子驅動器進而包含複數個第2校正pMOS電晶體，其連接在上述電源與上述第1子pMOS電晶體之一端之間，且於閘極分別被輸入經分配之上述上拉用校正信號；且上述下拉子驅動器進而包含複數個第2校正nMOS電晶體，其連接在上述接地與上述第2子nMOS電晶體之一端，且於閘極分別被輸入經分配之上述下拉用校正信號。
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