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    • 专利摘要:
    集成結構含有多個分裂柵溝槽MOSFET。多個溝槽形成在碳化矽襯底組合中，每個溝槽都內襯一個鈍化層，每個溝槽都基本用第一導電區和第二導電區填充，絕緣材料的介電常數與碳化矽襯底組合的介電常數接近。第一導電區通過絕緣材料與鈍化層分開。第一和第二導電區形成集成結構的每個溝槽MOSFET的柵極區。第一導電區和第二導電區被鈍化層分開。第一導電類型的摻雜本體區形成在襯底組合的上部，第二導電類型的摻雜源極區形成在摻雜本體區內。
    公开号:TW201301401A
    申请号:TW101119972
    申请日:2012-06-04
    公开日:2013-01-01
    发明作者:Anup Bhalla；Madhur Bobde；Ling-Peng Guan
    申请人:Alpha & Omega Semiconductor；
    IPC主号:H01L29-00
    专利说明:
    在基於溝槽的碳化矽功率裝置中的分裂柵結構
    本發明的實施例是關於功率積體電路，更確切地說，是關於在碳化矽襯底中含有分裂柵溝槽MOSFET的集成結構。
    大多數半導體功率裝置的製備都是利用矽作為襯底。目前，研發趨勢正在朝著使用碳化矽（SiC）製備功率裝置的方向發展，尤其是高壓功率裝置。碳化矽與矽相比，具有許多良好的特性，可以在高溫、高功率以及高頻下運行。此外，碳化矽功率裝置具有很低的導通電阻（   RDSon）和很高的導熱性，比矽功率裝置高出500至1000倍，從而可以用於製備功率裝置。儘管碳化矽具有這些良好的特性，但它也有許多並不理想的特性，使得利用碳化矽製備基於溝槽的功率裝置非常困難。關於利用碳化矽製備基於溝槽的功率裝置的主要問題在於，在裝置運行時很大的電場應力施加在佈滿溝槽的氧化物上。由於在碳化矽上擊穿的臨界場相當高，因此在運行時佈滿溝槽的氧化物中產生很大的場。這種高電場應力會導致氧化物災難性的擊穿。雖然有許多工藝可以降低這種場應力，但是這些工藝不是降低了裝置的導通電阻，就是在實際製備過程中不實用。正是在這一前提下，提出了本發明的各種實施例。
    本發明提供一種含有多個分裂柵溝槽MOSFET的集成結構，包括：a）一個碳化矽襯底組合；b）多個形成在碳化矽襯底組合內的溝槽，每個溝槽內襯一個鈍化層，每個溝槽都用第一導電區和第二導電區以及一個絕緣材料填充，所述的絕緣材料的介電常數與碳化矽襯底組合的介電常數接近，第一導電區通過所述的絕緣材料與鈍化層分開，第一和第二導電區形成集成結構的每個溝槽MOSFET的柵極區，第一導電區和第二導電區被鈍化層分開；c）一個形成在襯底組合上部的第一導電類型的摻雜本體區；以及d）一個形成在每個溝槽附近的摻雜本體區中的第二導電類型的摻雜源極區，其中第二導電類型與第一導電類型相反。上述的集成結構，碳化矽襯底組合包括碳化矽襯底。上述的集成結構，碳化矽襯底組合包括外延層形成在碳化矽襯底上。上述的集成結構，鈍化層由二氧化矽構成。上述的集成結構，絕緣材料的介電常數在碳化矽襯底組合的介電常數的50%至150%之間。上述的集成結構，絕緣材料由氮化矽構成。上述的集成結構，還包括：e）一個或多個接觸溝槽，每個接觸溝槽形成在源極區附近的兩個鄰近溝槽之間，每個接觸溝槽的深度穿過本體區，延伸到碳化矽襯底組合中；以及f）形成在每個接觸溝槽內的肖特基勢壘金屬，肖特基勢壘金屬在肖特基勢壘金屬和碳化矽襯底組合之間的交界面處形成一個肖特基結，肖特基勢壘金屬構成肖特基二極體的陽極，碳化矽襯底組合構成肖特基二極體的陰極。上述的集成結構，還包括：g）兩個第一導電類型的摻雜遮罩區，在每個接觸溝槽的對邊上，每個摻雜遮罩區都形成在本體區內。上述的集成結構，摻雜遮罩區的重摻雜程度高於本體區。上述的集成結構，在第一導電區和溝槽底部之間的那部分絕緣材料，比絕緣材料和溝槽底部之間的那部分鈍化層厚得多。本發明還提供一種用於製備含有多個分裂柵溝槽MOSFET的集成結構的方法，包括以下步驟：a）製備多個形成在碳化矽襯底組合內的溝槽，每個溝槽內襯一個鈍化層，每個溝槽都用第一導電區和第二導電區以及一個絕緣材料填充，絕緣材料的介電常數與碳化矽襯底組合的介電常數接近，第一導電區通過絕緣材料與鈍化層分開，第一和第二導電區形成集成結構的每個溝槽MOSFET的柵極區，第一導電區和第二導電區被鈍化層分開；b）用第一導電類型的摻雜物摻雜襯底組合的上部，形成一個本體區；並且c）用第二導電類型的摻雜物摻雜一部分本體區，以便在那部分本體區中形成一個源極區，其中第二導電類型與第一導電類型相反。上述的方法，碳化矽組合包括碳化矽襯底。上述的方法，碳化矽組合包括一個外延層形成在碳化矽襯底上。上述的方法，鈍化層是由二氧化矽構成的。上述的方法，絕緣層的介電常數在碳化矽襯底組合的介電常數的50%至150%之間。上述的方法，絕緣層是由氮化矽構成的。上述的方法，還包括：d）製備一個或多個接觸溝槽，每個接觸溝槽形成在源極區附近的兩個相鄰溝槽之間，每個接觸溝槽的深度穿過本體區，延伸到碳化矽襯底組合中；並且e）在每個接觸溝槽內製備肖特基勢壘金屬，肖特基勢壘金屬在肖特基勢壘金屬和碳化矽襯底組合之間的交界面處形成一個肖特基結，肖特基勢壘金屬構成肖特基二極體的陽極，碳化矽襯底組合構成肖特基二極體的陰極。上述的方法，還包括：f）製備兩個第一導電類型的摻雜遮罩區，在每個接觸溝槽的對邊上，每個摻雜遮罩區都形成在本體區內。上述的方法，摻雜遮罩區的重摻雜程度高於本體區。
    參照第1A圖至第1D圖，可以理解碳化矽溝槽MOSFET技術所存在的問題。第1A圖表示的這種非工作的碳化矽溝槽MOSFET集成結構通過用碳化矽襯底代替傳統的矽襯底，模擬了原有技術基於矽的溝槽MOSFET集成結構，本申請所言集成結構含有積體電路結構之意。第1B-1D圖表示非工作的碳化矽溝槽MOSFET集成結構，採用了許多流行工藝，試圖糾正碳化矽集成結構所存在的問題，但是仍然失敗了。第1A圖表示一種非工作的碳化矽溝槽MOSFET集成結構100的剖面示意圖。要注意的是，這種集成結構100並不具備良好的動態性能，之所以表示出這種結構是為了說明在製備碳化矽溝槽MOSFET裝置時存在的問題。配置碳化矽溝槽MOSFET集成結構100的方式，與利用矽襯底配置原有技術的矽溝槽MOSFET集成裝置類似。利用碳化矽襯底組合102製備碳化矽溝槽MOSFET集成結構100。如圖所示，這種碳化矽襯底組合102是由重摻雜的碳化矽襯底101構成的，並且覆蓋一層輕摻雜碳化矽的外延層103生長、沉積或以其他方式形成在襯底101的表面上。還可選擇，碳化矽襯底組合102僅僅由碳化矽襯底101構成。碳化矽襯底101在集成結構100中形成每個MOSFET裝置的漏極區。多個溝槽109形成在碳化矽襯底組合102內（也就是碳化矽襯底101和外延層103）。每個溝槽與絕緣層110對準，並用導電材料111填充。絕緣層110可以是氧化矽（SiO2）。導電材料111在集成結構100中形成每個MOSFET裝置的柵極區。第一導電類型的本體區105形成在外延層103的上部。摻雜本體區105，使其導電類型與襯底組合102的導電類型相反。作為示例，但不作為侷限，對於n-型碳化矽襯底組合102來說，本體區105可以為p-型。第二導電類型的源極區107形成在本體區105內。作為示例，但不作為侷限，對於n-型碳化矽襯底組合和p-型本體區來說，源極區107可以為n+型。符號“n+”型的意思是，其摻雜物的摻雜濃度高於n-型襯底組合102。本體區105構成一個通道，當MOSFET在開啟狀態下工作時，使電流從源極區107流至漏極區。儘管這種溝槽MOSFET集成結構100在使用矽襯底組合（也就是矽襯底+外延層或矽襯底）配置時，具有許多良好的動態性能，但是在使用碳化矽襯底組合102配置它時，它會表現出許多不理想的動態性能。由於碳化矽可以承載很高的擊穿臨界電場，因此在裝置工作時，它會在絕緣層110中產生很大的電場，如圖中封閉虛線的等電勢線所示。當裝置在閉鎖模式下，漏極和源極電極之間承載高電壓時，會發生這種現象。溝槽109底部的峰值電場，可能比碳化矽襯底101中的電場高2.5個數量級。此外，由於二維場效應，每個溝槽109的拐角處的峰值電場可能相當大。這些很大的峰值電場會在絕緣層（例如氧化矽）上產生較大的場應力，導致災難性的擊穿。因此，依據第1A圖配置的碳化矽溝槽MOSFET集成結構100無法按需工作。一種降低絕緣物110中的場應力的方法是增大絕緣物的厚度，尤其要使柵極電極底部和溝槽底部之間的絕緣物更厚。這樣雖然可以降低場強，但是由於二氧化矽和附近的碳化矽之間的介電常數存在差異，因此電場尤其是溝槽側壁附近的電場及其不均勻。第1B圖表示一種可選的非工作的碳化矽溝槽MOSFET集成結構100’的剖面示意圖，其中溝槽底部較厚的絕緣物110使柵極絕緣。再次需注意的是，這種集成結構100’並不具備良好的動態性能，之所以表示出這種結構是為了說明在製備碳化矽溝槽MOSFET裝置時存在的問題。確切地說，溝槽底部的電場強度雖然減小了，但是由於絕緣物110（通常是二氧化矽）以及碳化矽襯底101之間的介電常數失配，在溝槽的邊緣仍然有很大的電場。另一種降低溝槽MOSFET集成結構的絕緣層上的場應力的方法是，使柵極絕緣材料的介電常數接近於碳化矽襯底的介電常數。此處所述的第一個介電常數“接近於”第二個介電常數是指，第一個介電常數在第二個介電常數的50%以內（即在50%至150%之間）。確切地說，如第1C圖所示，通過引入一個介電性能與碳化矽襯底101的非常匹配的絕緣層113，可以進一步修飾第1B圖中的碳化矽溝槽MOSFET集成結構。作為示例，但不作為侷限，絕緣層113可以由氮化矽（Si3N4）或氧化鉿（HfO2）構成。氮化矽的介電常數為7.5，氧化鉿的介電常數為25，它們都與碳化矽的介電常數9.72非常匹配。二氧化矽薄層110佈滿溝槽109，作為鈍化層，防止進一步侵蝕溝槽側壁。接近的介電常數以及較厚的絕緣材料降低了場應力以及場不均勻性，如圖中的虛線等電勢線所示。儘管這種特殊的溝槽MOSFET集成結構100”顯著降低了上述介電材料失配所帶來的氧化物場應力，但是它仍然具有許多不理想的動態性能，使它在實際應用中遇到許多困難。確切地說，這種結構使柵極和漏極之間在工作時產生很大的耦合電容，必須在開關時放電。然而，由於柵極和漏極之間的耦合電容非常大，使開關的速率在剛開始時很慢，受緩慢的開關速度影響，導致無效的裝置工作。因此，這種集成結構100”並不具備作為碳化矽溝槽MOSFET集成結構高效運行所需的性能。一種降低溝槽-碳化矽襯底組合介面處氧化物場應力的可選方法包括，在溝槽底部進行p-型植入。第1D圖表示另一種可選非工作的碳化矽溝槽MOSFET集成結構的剖面示意圖，其中在溝槽底部進行p-型植入。再次要注意的是，這種集成結構100’’’並不具備良好的動態性能，之所以表示出這種結構是為了說明在製備碳化矽溝槽MOSFET裝置時存在的問題。通過在每個溝槽109的底部引入一個p-型植入物115，第1D圖所示的碳化矽溝槽MOSFET集成結構100’’’修改了第1A圖所示的碳化矽溝槽MOSFET裝置100。圖中所示的p-型植入物115通過將絕緣層與一部分電場遮罩，有效降低了溝槽-碳化矽襯底組合102介面處的絕緣層場應力。實現p-型植入物115的工藝包括高能摻雜植入，以及在高溫下啟動摻雜物。摻雜植入雖然在基於矽的溝槽MOSFET製備中是一種相當常用的工藝，但是要用碳化矽襯底組合102來實現非常困難。在製備基於碳化矽的溝槽MOSFET時，摻雜植入啟動需要1600℃的溫度。這種很高的啟動溫度非常難達到，因此要通過p-型摻雜植入，降低基於碳化矽溝槽MOSFET中的絕緣層場應力是不現實的。在處理基於碳化矽的溝槽MOSFET時，必須使用其他工藝來降低絕緣層的場應力。第2圖表示依據本發明的一個實施例，一種碳化矽溝槽MOSFET集成結構的示意圖。第2圖中的碳化矽溝槽MOSFET集成結構200解決了關於第1A-1D圖所示的非工作的碳化矽溝槽MOSFET集成結構的問題。碳化矽溝槽MOSFET集成結構200是利用碳化矽襯底組合202製成的。如圖所示，這種碳化矽襯底組合202是由覆蓋著外延層203的碳化矽襯底201構成的。還可選擇，這種碳化矽襯底組合202僅僅由碳化矽襯底201構成。碳化矽襯底201形成每個MOSFET裝置的漏極區。多個溝槽209形成在碳化矽襯底組合內（也就是碳化矽襯底201和外延層203）。最開始，用薄鈍化層210佈滿每個溝槽。然後，在鈍化層上形成一個相對較厚的絕緣材料215，並且形成第一導電區（即底部柵極區）211，厚絕緣材料215在第一導電區211和鈍化層210之間。第二導電區（即頂部柵極區）213也形成在第一導電區211上面的溝槽209內，一部分薄鈍化層210在第一導電區211和第二導電區213之間。在下文中，“第一導電區”和“底部柵極區”可以互換使用。此外，在下文中，“第二導電區”和“頂部柵極區”也可以互換使用。第二導電區213與第一導電區211通過位於它們之間的那部分薄鈍化層210相互分開。作為示例，但不作為侷限，鈍化層210可以是氧化矽。此外，作為示例，但不作為侷限，厚絕緣層215可以是氮化矽或氧化鉿，或者介電常數與碳化矽襯底201的介電常數接近的任意類似的電介質材料。位於第一導電區211和溝槽209底部之間的那部分絕緣材料215，可以比位於絕緣材料215和溝槽209底部之間的那部分鈍化層210厚得多。第一導電類型的本體區205形成在外延層203中。作為示例，但不作為侷限，對於n-型碳化矽襯底組合來說，本體區205可以是p-型。第二導電類型的源極區207形成在頂部柵極區213附近的那部分本體區205內。作為示例，但不作為侷限，對於n-型碳化矽襯底組合和p-型本體區來說，源極區207可以是n+型。本體區205構成一個通道，當MOSFET在導通狀態下工作時，使電流從源極區207流至漏極區。儘管上述製備工藝沒有詳細介紹，但是本領域的技術人員應明確任何常用的製備工藝都可用於配置這種碳化矽溝槽MOSFET裝置。第2圖中的碳化矽溝槽MOSFET集成結構200與第1A-1D圖所示的單一柵極結構不同，使用的是分裂柵結構。分裂柵結構降低了第1C圖的裝置中柵極區和漏極區之間很大的耦合電容。底部柵極區211，通常處於源極電勢，遮罩頂部柵極區213不受沉積在溝槽底部下方的漏極（即碳化矽襯底）的影響，從而降低了柵極區和漏極區之間的耦合電容。降低後的耦合電容使裝置200在開關操作時效率更高。此外，當底部柵極區211被厚絕緣層包圍時，分裂柵結構降低了溝槽底部附近的絕緣層場應力。包圍著底部柵極區211的厚絕緣層有助於降低在溝槽底部以及溝槽拐角處建立的電場，從而降低整個絕緣層的場應力，使裝置性能更加高效。而且，分裂柵結構便於降低裝置導通電阻（RDSon）。這種分裂柵結構可以閉鎖大約600V的擊穿電壓。第2圖中的碳化矽溝槽MOSFET集成結構200也使用了絕緣層215，與第1A、1B和1D圖所示的二氧化矽絕緣裝置相反，絕緣層215與碳化矽襯底的介電性能非常匹配。通過使用介電常數與碳化矽襯底非常匹配的電介質材料作為絕緣層，這種碳化矽溝槽MOSFET裝置200顯著降低了絕緣層場應力，使裝置運行時的動態性能更加出色。製備具有分裂柵（有時稱為遮罩柵）的集成結構有多種方法。這種製備工藝的示例例如，於2011年3月24日公開的美國專利申請公開號20110068386，Sung-Shan Tai等人發明的題為《在帶有三掩膜遮罩柵工藝的溝槽中直接接觸》的專利，特此引用其全文以作參考。於2006年3月10日存檔的由Anup Bhalla和Sik K. Lui發明的美國專利申請號為11/373,024以及美國專利7,453,119的專利提出了另一種製備分裂柵的工藝，特此引用這兩篇專利的全文以作參考。第2圖中的碳化矽溝槽MOSFET集成結構200避免了通過引入非常匹配的絕緣層才能進行p-型摻雜植入的必要性。因此，無需進行複雜的高溫摻雜啟動，就可以降低氧化物場應力。所以這種特殊的碳化矽溝槽MOSFET裝置實現了與利用碳化矽製備裝置有關的所有的附加優勢，同時避免了第1A-1C圖所示的利用碳化矽製備裝置的電勢問題。第3圖表示第2圖中的碳化矽溝槽MOSFET集成結構，依據本發明的一個實施例，集成了一個或多個肖特基二極體，構成多個功率MOSFET裝置。在使用碳化矽襯底製備功率MOSFET裝置（即MOSFET與二極體並聯）時，肖特基二極體優於P-N結二極體。這是由於P-N結二極體在裝置工作時具有多個不理想的動態性能。對於基於矽的功率MOSFET裝置來說，P-N結二極體上目前傳導電流的正向壓降為0.7V。這種正向壓降在基於矽的功率MOSFET裝置運行時是可以容忍的。不幸的是，當使用基於碳化矽的功率MOSFET裝置時，P-N結二極體上的正向壓降增大到2.3V。這種正向壓降對於裝置的運行是不能容忍的，因此在製備基於碳化矽的功率MOSFET裝置時，P-N結二極體不是很好的選擇。而且，P-N結二極體在開啟時注入儲存電荷，當試圖除去這些電荷時，會引入傳導損耗。因此，在製備基於碳化矽的功率MOSFET裝置時，肖特基二極體是很好的選擇。第3圖所示的碳化矽溝槽功率MOSFET集成結構300添加了集成二極體之後，就具有與第2圖中的碳化矽溝槽MOSFET集成結構相似的結構。接觸溝槽317形成在兩個溝槽209之間。每個接觸溝槽都延伸到襯底組合202內，或者外延層203，或者襯底201。溝槽317可以比本體區205的底面更深，並且直接接觸外延層203。然而，由於功函數差異，則將存在肖特基勢壘。肖特基勢壘金屬319佈滿每個接觸溝槽317。肖特基勢壘金屬319包括鈦/氮化鈦（Ti/TiN）矽化物，並且可以通過二階自對準多晶矽化物工藝，除去過量的Ti，生長或沉積、RTP在溝槽側壁和底部。肖特基結形成在每個接觸溝槽317底部的勢壘金屬和碳化矽襯底組合之間的交界面處。肖特基勢壘金屬319形成肖特基二極體的陽極，襯底組合202形成肖特基二極體的陰極。儘管圖中所示的肖特基結形成在接觸溝槽317底部和外延層203之間的交界面處，但要注意的是，在沒有外延層203時，肖特基結可以形成在接觸溝槽317底部和碳化矽襯底201之間的交界面處。在這種情況下，肖特基結可以形成在金屬317和襯底201的半導體材料的輕摻雜部分之間的交界面處。通常情況是，襯底201為重摻雜，外延層203為輕摻雜。絕緣物320，例如含有硼酸的矽玻璃（BPSG）可以覆蓋柵極區211、213的上表面，而沒有覆蓋源極區207部分。源極金屬322可以通過絕緣物320接觸到源極區207以及勢壘金屬317上。源極金屬322可以是鎳、鈦或金等任何適宜的金屬。可以沉積這些金屬，例如通過化學氣相沉積（CVD）或物理氣相沉積（PVD）。可選的摻雜遮罩區321可以形成在接觸溝槽頂部附近的本體區205中。在這種情況下，摻雜遮罩區可以在沉積勢壘金屬之前，通過離子植入/擴散形成。可以通過配置遮罩區321，降低裝置工作時肖特基二極體上的電場。在二極體導通工作時，強電場會產生過量的漏電流，降低過量MOSFET裝置的功能性。一般來說，摻雜遮罩區321是用導電類型與附近的本體區相同的摻雜物進行摻雜，但是摻雜物的濃度較大。作為示例，但不作為侷限，如果本體區205摻雜的是p-型，那麼摻雜遮罩區321可以是p+型摻雜區。摻雜遮罩區321修正了此問題，遮罩肖特基二極體不受過量電場的影響。摻雜遮罩區321也為絕緣層210提供附加電場遮罩，進一步降低了絕緣層場應力，使裝置更加高效地運行。在溝槽底部帶有厚絕緣部分的分裂柵結構，降低了溝槽底部和拐角處的電場，使電場遠離肖特基二極體，從而除去儲存電荷，提高擊穿電壓，增強了功率裝置的性能。儘管上述內容已經對本發明的較佳方式進行了完整說明，但是仍然可能存在其他方式。因此，所附的申請專利範圍的意圖和範圍不應侷限於本文中較佳方式的說明。相反地，本發明的範圍應由所附的申請專利範圍及其全部等效內容決定。除非另外特別聲明，否則本說明書中的所有可選件（包括所有附加的申請專利範圍、摘要以及附圖）都可以用目的相同、等價或類似的可選件代替。因此，除非另外特別聲明，所述的每個可選件僅僅是一系列等價或類似可選件的其中之一。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下權利要求中，不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。任何沒有用“意思是”明確指出限定功能的專案，不應認為是35 USC § 112, ¶ 6中所述條款的“意思”或“步驟”。請讀者注意與本說明書同時存檔的以及同本說明書一起公開的所有檔和文檔，以及文中引作參考的任何檔和文檔的內容。
    100、100’、100’’、100’’’、200．．．碳化矽溝槽MOSFET集成結構
    101、201．．．碳化矽襯底
    102、202．．．碳化矽襯底組合
    103、203．．．外延層
    105、205．．．本體區
    107、207．．．源極區
    109、209、317．．．溝槽
    110．．．絕緣層
    111．．．導電材料
    115．．．p-型植入物
    210．．．鈍化層
    211．．．第一導電區、底部柵極區
    213．．．第二導電區、頂部柵極區
    215．．．絕緣材料
    319．．．肖特基勢壘金屬
    320．．．絕緣物
    321．．．摻雜遮罩區
    322．．．源極金屬
    第1A圖表示一種非工作的碳化矽溝槽MOSFET集成結構的剖面示意圖。第1B圖表示一種可選的非工作的碳化矽溝槽MOSFET集成結構的剖面示意圖。第1C圖表示一種可選的非工作的碳化矽溝槽MOSFET集成結構的剖面示意圖。第1D圖表示一種可選的非工作的碳化矽溝槽MOSFET集成結構的剖面示意圖。第2圖表示依據本發明的一個實施例，一種碳化矽溝槽MOSFET集成結構的示意圖。第3圖表示依據本發明的一個可選實施例，含有肖特基二極體的碳化矽溝槽功率MOSFET集成結構的示意圖。
    200．．．碳化矽溝槽MOSFET集成結構
    201．．．碳化矽襯底
    202．．．碳化矽襯底組合
    203．．．外延層
    205．．．本體區
    207．．．源極區
    209．．．溝槽
    210．．．鈍化層
    211．．．第一導電區、底部柵極區
    213．．．第二導電區、頂部柵極區
    215．．．絕緣材料
    权利要求:
    Claims (19)
    [1] 一種含有多個分裂柵溝槽MOSFET的集成結構，其特徵在於，包括：a）一個碳化矽襯底組合；b）多個形成在碳化矽襯底組合內的溝槽，每個溝槽內襯一個鈍化層，每個溝槽都用第一導電區和第二導電區以及一個絕緣材料填充，所述的絕緣材料的介電常數與碳化矽襯底組合的介電常數接近，第一導電區通過所述的絕緣材料與鈍化層分開，第一和第二導電區形成集成結構的每個溝槽MOSFET的柵極區，第一導電區和第二導電區被鈍化層分開；c）一個形成在襯底組合上部的第一導電類型的摻雜本體區；以及d）一個形成在每個溝槽附近的摻雜本體區中的第二導電類型的摻雜源極區，其中第二導電類型與第一導電類型相反。
    [2] 如申請專利範圍第1項所述的集成結構，其特徵在於，碳化矽襯底組合包括碳化矽襯底。
    [3] 如申請專利範圍第1項所述的集成結構，其特徵在於，碳化矽襯底組合包括外延層形成在碳化矽襯底上。
    [4] 如申請專利範圍第1項所述的集成結構，其特徵在於，鈍化層由二氧化矽構成。
    [5] 如申請專利範圍第1項所述的集成結構，其特徵在於，絕緣材料的介電常數在碳化矽襯底組合的介電常數的50%至150%之間。
    [6] 如申請專利範圍第1項所述的集成結構，其特徵在於，絕緣材料由氮化矽構成。
    [7] 如申請專利範圍第1項所述的集成結構，其特徵在於，還包括：e）一個或多個接觸溝槽，每個接觸溝槽形成在源極區附近的兩個鄰近溝槽之間，每個接觸溝槽的深度穿過本體區，延伸到碳化矽襯底組合中；以及f）形成在每個接觸溝槽內的肖特基勢壘金屬，肖特基勢壘金屬在肖特基勢壘金屬和碳化矽襯底組合之間的交界面處形成一個肖特基結，肖特基勢壘金屬構成肖特基二極體的陽極，碳化矽襯底組合構成肖特基二極體的陰極。
    [8] 如申請專利範圍第7項所述的集成結構，其特徵在於，還包括：g）兩個第一導電類型的摻雜遮罩區，在每個接觸溝槽的對邊上，每個摻雜遮罩區都形成在本體區內。
    [9] 如申請專利範圍第8項所述的集成結構，其特徵在於，摻雜遮罩區的重摻雜程度高於本體區。
    [10] 如申請專利範圍第1項所述的集成結構，其特徵在於，在第一導電區和溝槽底部之間的那部分絕緣材料，比絕緣材料和溝槽底部之間的那部分鈍化層厚得多。
    [11] 一種用於製備含有多個分裂柵溝槽MOSFET的集成結構的方法，其特徵在於，包括：a）製備多個形成在碳化矽襯底組合內的溝槽，每個溝槽內襯一個鈍化層，每個溝槽都用第一導電區和第二導電區以及一個絕緣材料填充，絕緣材料的介電常數與碳化矽襯底組合的介電常數接近，第一導電區通過絕緣材料與鈍化層分開，第一和第二導電區形成集成結構的每個溝槽MOSFET的柵極區，第一導電區和第二導電區被鈍化層分開；b）用第一導電類型的摻雜物摻雜襯底組合的上部，形成一個本體區；並且c）用第二導電類型的摻雜物摻雜一部分本體區，以便在那部分本體區中形成一個源極區，其中第二導電類型與第一導電類型相反。
    [12] 如申請專利範圍第11項所述的方法，其特徵在於，碳化矽組合包括碳化矽襯底。
    [13] 如申請專利範圍第11項所述的方法，其特徵在於，碳化矽組合包括一個外延層形成在碳化矽襯底上。
    [14] 如申請專利範圍第11項所述的方法，其特徵在於，鈍化層是由二氧化矽構成的。
    [15] 如申請專利範圍第11項所述的方法，其特徵在於，絕緣層的介電常數在碳化矽襯底組合的介電常數的50%至150%之間。
    [16] 如申請專利範圍第11項所述的方法，其特徵在於，絕緣層是由氮化矽構成的。
    [17] 如申請專利範圍第11項所述的方法，其特徵在於，還包括：d）製備一個或多個接觸溝槽，每個接觸溝槽形成在源極區附近的兩個相鄰溝槽之間，每個接觸溝槽的深度穿過本體區，延伸到碳化矽襯底組合中；並且e）在每個接觸溝槽內製備肖特基勢壘金屬，肖特基勢壘金屬在肖特基勢壘金屬和碳化矽襯底組合之間的交界面處形成一個肖特基結，肖特基勢壘金屬構成肖特基二極體的陽極，碳化矽襯底組合構成肖特基二極體的陰極。
    [18] 如申請專利範圍第17項所述的方法，其特徵在於，還包括：f）製備兩個第一導電類型的摻雜遮罩區，在每個接觸溝槽的對邊上，每個摻雜遮罩區都形成在本體區內。
    [19] 如申請專利範圍第18項所述的方法，其特徵在於，摻雜遮罩區的重摻雜程度高於本體區。
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