Ｌｌｒバッファ低減のための方法およびシステム

专利摘要:
システムは、送信デバイス（例えば、第１のワイヤレス通信デバイス）と、受信デバイス（例えば、第２のワイヤレス通信デバイス）とを含む。受信デバイスにおいては、ＬＬＲ（対数尤度比）値は、ＬＬＲバッファに記憶される。ＬＬＲビット幅は、必要とされるＬＬＲバッファサイズを低減させるために、かつ／またはＬＬＲバッファ容量が超過されないようにするために、着信してくる送信のパケットサイズの関数として調整される。受信機は、より小さなＬＬＲビット幅にもかかわらず、性能を維持するために、より高い性能の復調器を使用することができる。送信デバイスにおいては、エンコーダの符号レートは、受信機のＬＬＲバッファ容量が超過されないように、ＬＬＲバッファ容量と、発信されて行く送信のパケットサイズとの関数として調整される。受信機のＬＬＲビット幅調整と、復調器選択と、エンコーダの符号レート調整との任意の組合せは、性能を維持しながら必要とされるＬＬＲバッファサイズを低減させるように実行されることができる。
公开号:JP2011516001A
申请号:JP2011501991
申请日:2009-03-24
公开日:2011-05-19
发明作者:アグラワル、アブニーシュ；サンパス、ヘマンス；リン、ジェレミイ・エイチ．
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H03M13-45

专利说明:

[0001] 本願は、２００８年３月２６日に出願された、仮出願番号第６１／０３９，７７５号の３５Ｕ．Ｓ．Ｃ．§１１９の下の利益を主張するものであり、この仮出願は参照によってここにおいて組み込まれる。]
背景情報

[0002] ［技術分野］
本開示は、受信機に対数尤度比(Log-Likelihood Ratio)（ＬＬＲ）値を記憶するために使用されるバッファメモリ空間の量に影響を及ぼす管理パラメータに関する。]
[0003] ［背景情報］
セルラ電話システムなどの通信システムにおいては、情報は、多くの場合に、通信と干渉する他の環境ファクタと雑音との存在下で、デバイスの間で通信されるべきである。情報の損失を防止するために、通信されるべき元の情報は、多くの場合に、送信の前に追加の情報と一緒に符号化される。受信後に、受信情報は、元の情報を回復するために復号される。符号化および復号化のプロセスに起因して、送信された情報のいくらかが、送信機と受信機との間の送信中に失われる場合、受信情報は、それにもかかわらず多くの場合に、元の情報を回復するために使用されることができる。]
[0004] 図１（先行技術）は、そのような符号化プロセスを示す簡略化されたブロック図である。データの複数のビット１００は、より多数の符号化されたビット１０２を生成する符号化１０１を受ける。符号化プロセスは、各入力ビット１００について複数の符号化されたビット１０２を生成することにより、元のデータに対して冗長性(redundancy)を追加する。符号化されたビット１０２は、時に「シンボル」と称される。エンコーダ１０１によって導入される冗長性の尺度は、多くの場合に、「符号レート(code rate)」と称される。説明図においては、「Ｘ」という数のデータビットを含むデータパケット１０３は、１／５の符号レートを有するエンコーダ１０４によって符号化される。１／５の符号レートは、エンコーダ１０４が、データパケット１０３における各データビットについて５つの符号化されたビット１０５を生成することを意味する。エンコーダ１０４は、ターボエンコーダ(turbo encoder)、またはビタビエンコーダ(Viterbi encoder)とすることができる。追加された冗長性は、データの送信における雑音および外乱(disturbances)に対する保護を提供する。] 図１
[0005] 当技術分野において、１／５の符号レートを有するエンコーダ１０４は、比較的低い符号レートを有するものと考えられ、それ故に比較的高い量の冗長性を提供する。１／２の符号レートを有するエンコーダは、データパケットにおける各データビットについて２つの符号化されたビットだけを生成することになる。１／２の符号レートを有するエンコーダは、比較的高い符号レートを有するものと考えられ、そして比較的低い量の冗長性を提供することになる。符号化プロセスの後に、符号化されたビット１０５は、一般的に、受信機に送信される前に、変調器（図示されず）によって一緒にブロック化され、そしてマッパ（図示されず）によってコンステレーション(constellation)上のポイントへとマッピングされる。]
[0006] 図２（先行技術）は、符号化されたデータの送信を受信する受信機の一部分を示す簡略化されたブロック図である。受信信号は、サンプル１０６を生成するためにデジタル化される。サンプル１０６は、高速フーリエ変換(Fast Fourier Transform)（ＦＦＴ）回路１０７によってシンボル１０８へと変換される。復調器回路１０９は、各シンボルについてＩ／Ｑ変調シンボルおよび信号対雑音比(signal-to-noise ratio)（ＳＮＲ）の測定値１１０を出力する。次いで、Ｉ／ＱおよびＳＮＲの情報は、対数尤度比（ＬＬＲ）ジェネレータ１１１により、ＬＬＲ値と称される１組のソフト情報値へと変換される。ＬＬＲジェネレータ１１１によって生成される各ＬＬＲ値１１２は、ＬＬＲバッファメモリ１１３に記憶される。ＬＬＲバッファメモリ１１３は、一般的にランダムアクセスメモリ(Random-Access Memory)（ＲＡＭ）である。各ＬＬＲ値１１２を表すために使用されるビットの数は、「ＬＬＲビット幅」(LLR bit width)と称される。ＬＬＲビット幅が、より大きい場合、そのときにはより多くのＬＬＲバッファメモリが、一般に、ＬＬＲ値を記憶するために必要とされるのに対して、ＬＬＲビット幅が、より小さい場合、そのときにはより少ないバッファメモリが、一般に、ＬＬＲ値を記憶するために必要とされる。その後に、図１に関連して上記で説明される符号化プロセスとは逆に、ＬＬＲバッファ１１３からのＬＬＲ値は、データビット１１５を生成するためにデコーダ１１４によって復号される。理想的には、送信機から受信機への送信のいくつかの損失と干渉との存在にもかかわらず、図２のデータビット１１５は、図１の元のデータビット１０３と同一である。] 図１ 図２
[0007] システム性能を必要以上に悪化させずに、全般的な送信機および受信機のシステムを実施するコストを低減する方法が、要求される。]
[0008] システムは、送信デバイス（例えば、ワイヤレス通信デバイス）と、受信デバイス（例えば、ワイヤレス通信デバイス）と、を含む。受信デバイスにおいては、対数尤度比（ＬＬＲ）ジェネレータは、ＬＬＲ値を生成し、そしてこれらのＬＬＲ値は、ＬＬＲバッファメモリに記憶される。各ＬＬＲ値を表すために使用されるビットの数は、「ＬＬＲビット幅」と称される。]
[0009] 第１の態様においては、ＬＬＲビット幅は、必要とされるＬＬＲバッファメモリの量を低減させるために、かつ／またはＬＬＲバッファメモリ容量が超過されないようにするために、着信してくる送信のパケットサイズの関数として、受信デバイスにおいて調整される。受信機のプロセッサは、使用されているパケットサイズについて受信機に通知する通信を送信機から受信することができる。第１の態様の一例においては、受信機は、より小さなＬＬＲビット幅の使用にもかかわらず、望ましい性能を維持するために、より高性能の復調器を使用する。例えば、より高性能の復調器を使用することは、パケットが、ＱＰＳＫなど、より低い変調次数(modulation order)を使用する場合に、可能とすることができる。そのような場合には、最大尤度(Maximum Likelihood)（ＭＬ）復調器など、より高性能の復調器は、実施することを簡単にすることができ、そしてＭＭＳＥ復調器など、より低性能の復調器の特性に類似した電力消費特性を有することができる。より高性能の復調器（ＭＬ復調器など）が、高い実施の複雑さ、または高い電力消費に起因して非実用的である場合、そのときには、より少ない電力を消費する、より低性能の復調器が、受信機の電力消費を低減させるために使用される。一般的に、１６ＱＡＭ、６４ＱＡＭおよび２５６ＱＡＭのための最大尤度復調器など、より高い性能の復調器は、高い実施の複雑さと、高い電力消費とを有する。パケットサイズの関数として受信機におけるＬＬＲビット幅を調整することに加えて、受信機におけるＬＬＲビット幅は、以下：エンコーダ符号レートと、インターレースの数と、ＬＬＲバッファサイズと、のうちの１つまたは複数の関数として調整されることができる。]
[0010] 第２の態様においては、送信機におけるエンコーダ符号レートは、受信機ＬＬＲバッファ容量が超過されないように、受信機ＬＬＲバッファ容量の、そして発信されて行く送信のパケットサイズの関数として調整される。送信機は、受信機におけるＬＬＲバッファ記憶容量について送信機に通知する通信を受信機から受信することができる。あるいは、受信機は、その代わりに、マッピングテーブルを送信機へと送信することができる。送信機は、そのような場合に、受信機ＬＬＲバッファ容量が超過されないように、送信パラメータを決定するためにマッピングテーブルを使用する。受信機ＬＬＲビット幅調整と、復調器選択と、エンコーダ符号レート調整との任意の組合せは、同時にシステム性能を維持しながら、受信機ＬＬＲバッファ記憶容量が超過されないようにするために実行されることができる。第１および第２の態様は、ワイヤレス通信デバイスの製造コストが低減されるように、ワイヤレス通信デバイスにおいて提供されるＬＬＲバッファメモリの量を低減させるために使用されることができる。]
[0011] 上記は、概要であり、したがって、必然的に、詳細についての簡単化と、一般化と、省略とを含んでおり、その結果として、当業者は、概要は、例示的なものにすぎず、そしてどのようなやり方でも限定することを意味してはいないことを理解するであろう。特許請求の範囲だけによって定義されるように、ここにおいて説明されるデバイスおよび／またはプロセスについての他の態様と、発明の特徴と、利点とは、ここにおいて説明される非限定的な詳細な説明の中で明らかになるであろう。]
図面の簡単な説明

[0012] 図１（先行技術）は、ワイヤレス通信デバイスの送信機の中で実行される符号化プロセスを示す簡略化されたブロック図である。
図２（先行技術）は、ワイヤレス通信デバイスの受信機における受信チャネル処理を示す簡略化されたブロック図である。
図３は、第１のワイヤレス通信デバイスと、第２のワイヤレス通信デバイスとを含むシステムの非常に簡略化された高レベルブロック図である。
図４は、図３のデジタルベースバンド集積回路２０３のより詳細なブロック図である。
図５は、図４のＤＤＥ回路２３９のより詳細な図である。
図６は、様々なパラメータと、必要とされる結果として生ずるＬＬＲバッファメモリとの間の関係を示している。
図７は、受信ワイヤレス通信デバイスが、必要以上に受信機性能を低減させることなく、必要とされるＬＬＲバッファメモリの量を低減させるためにＬＬＲビット幅を調整する第１の態様の簡略化されたブロック図である。
図８は、第１の態様に従う方法の簡略化されたフローチャートである。
図９は、第１の態様に従って、ＬＬＲビット幅と復調器タイプとを決定するために受信機によって使用される入力パラメータを示す図である。
図１０は、第１の態様に従って、入力パラメータの関数として復調器タイプとＬＬＲビット幅とを決定するために使用可能なアルゴリズムを示している。
図１１は、送信ワイヤレス通信デバイスが、受信ワイヤレス通信デバイスにおけるＬＬＲバッファの知られている容量と送信パケットサイズとに基づいてエンコーダ符号レートを調整するために複数のエンコーダの間で選択する第２の態様の簡略化されたブロック図である。
図１２は、第２の態様に従う方法の簡略化されたフローチャートである。
図１３は、第２の態様に従ってエンコーダ符号レートを決定するために送信機によって使用される入力パラメータを示す図である。
図１４は、第２の態様に従って入力パラメータの関数として符号レートを決定するために使用可能なアルゴリズムを示している。] 図１ 図１０ 図１１ 図１２ 図１３ 図１４ 図２ 図３ 図４ 図５
詳細な説明

[0013] 図３は、第１のワイヤレス通信デバイス２０１と、第２のワイヤレス通信デバイス２０２とを含むシステム２００の簡略化された高レベルブロック図である。ワイヤレス通信デバイス２０１と、２０２とは、例えば、基地局と、セルラ電話とすることができる。第１のワイヤレス通信デバイス２０１は、デジタルベースバンド集積回路２０３と、無線周波数トランシーバ集積回路（ＲＦ ＸＶＲ）２０４と、アンテナ２０５と、を含む。デジタルベースバンド集積回路２０３は、処理回路２０６と、送信チャネル（ＴＸ）２０７と、受信チャネル（ＲＸ）２０８と、アナログデジタル変換器(Analog-to-Digital Converter)（ＡＤＣ）２０９と、デジタルアナログ変換器(Digital-to-Analog Converter)（ＤＡＣ）２１０と、バス２１１と、を含む。送信チャネル２０７は、エンコーダ回路（ＥＮＣＯＤＥ）２１２と、マップ回路（ＭＡＰ）２１３と、変調器回路（ＭＯＤ）２１４と、逆高速フーリエ変換回路(Inverse Fast Fourier Transform circuit)（ＩＦＦＴ）２１５と、を含む。受信チャネル２０８は、高速フーリエ変換回路(Fast Fourier Transform circuit)（ＦＦＴ）２１６と、復調器回路（ＤＥＭＯＤ）２１７と、デマップ回路（ＤＥＭＡＰ）２１８と、デコーダ回路（ＤＥＣＯＤＥ）２１９と、を含む。ＤＥＭＡＰ２１８は、ＬＬＲジェネレータ２２０を含むいくつかの下位回路(sub-circuits)を含んでいる。] 図３
[0014] ワイヤレス通信デバイス２０１と２０２とは、この例においては、同一の構成のものである。第２のワイヤレス通信デバイス２０２は、同様に、デジタルベースバンド集積回路２２１と、無線周波数トランシーバ集積回路（ＲＦ ＸＶＲ）２２２と、アンテナ２２３と、を含む。デジタルベースバンド集積回路２２１は、処理回路２２４と、送信チャネル（ＴＸ）２２５と、受信チャネル（ＲＸ）２２６と、アナログデジタル変換器（ＡＤＣ）２２７と、デジタルアナログ変換器（ＤＡＣ）２２８と、バス２２９と、を含む。送信チャネル２２５は、エンコーダ回路（ＥＮＣＯＤＥ）２３０と、マップ回路（ＭＡＰ）２３１と、変調器回路（ＭＯＤ）２３２と、逆高速フーリエ変換回路（ＩＦＦＴ）２３３と、を含む。受信チャネル２２６は、高速フーリエ変換回路（ＦＦＴ）２３４と、復調器回路（ＤＥＭＯＤ）２３５と、デマップ回路（ＤＥＭＡＰ）２３６と、デコーダ回路（ＤＥＣＯＤＥ）２３７と、を含む。ＤＥＭＡＰ回路２３６は、ＬＬＲジェネレータ２３８を含むいくつかの下位回路を含んでいる。]
[0015] 非常に簡略化された動作例においては、データは、第１のワイヤレス通信デバイス２０１から第２のワイヤレス通信デバイス２０２へと通信されるべきである。処理回路２０６によって供給されるデータは、バス２１１を通してＴＸチャネル２０７へと進む。データは、ＥＮＣＯＤＥ２１２と、ＭＡＰ２１３と、ＭＯＤ２１４と、ＩＦＦＴ２１５とを通じる送信チャネルデータ経路を通って進む。結果として生ずるデジタル情報は、ＤＡＣ２１０によってアナログ形式へと変換される。アナログ信号は、ＲＦ ＸＶＲ２０４において周波数がアップコンバートされ、そして増幅され、そしてアンテナ２０５から送信される。第２のワイヤレス通信デバイス２０２のアンテナ２２３は、送信されたＲＦ信号を受信する。信号は、ＲＦ ＸＶＲ２２２によって周波数がダウンコンバートされ、そしてＡＤＣ２２７によってデジタル形式へと変換される。デジタル情報は、ＦＦＴ２３４と、ＤＥＭＯＤ２３５と、ＤＥＭＡＰ２３６と、ＤＥＣＯＤＥ２３７とを通じるＲＸチャネルデータ経路２２６を通って進む。結果として生ずるデジタル情報は、バス２２９を経由して処理回路２２４へと進む。以下でさらに詳細に説明されるように、送信する第１のワイヤレス通信デバイス２０１における処理回路２０６は、エンコーダ符号レートを調整することができる。これは、「符号レートを選択する」との表示によって図３の中に示されている。受信する第２のワイヤレス通信デバイス２０２において、処理回路２２４は、ＬＬＲジェネレータ２３８によって出力されるＬＬＲ値のＬＬＲビット幅を調整することができる。これは、「ＬＬＲビット幅を選択する」との表示によって図３の中に示されている。受信デバイス２０２において、処理回路２２４は、ＤＥＭＯＤブロック２３５内の複数の復調器のうちの１つを選択することもできる。これは、「復調器を選択する」との表示によって図３の中に示されている。必要以上にシステム性能を損なうことなく、必要とされるＬＬＲバッファメモリの量を低減させ、または最小にするために、どのようにして符号レート、ＬＬＲビット幅、および／または復調器選択が、有利に制御されることができるかについては、以下でさらに詳細に説明される。] 図３
[0016] 図４は、図３のデジタルベースバンド集積回路２０３のより詳細なブロック図である。処理回路２０６と、第１のバス２４０と、高速メモリ２４１とは、一緒に密結合メモリ(Tightly Coupled Memory)（ＴＣＭ）システムを形成する。処理回路２０６は、第１のバス２４０を通して高速メモリ２４１から読み取り、そして高速メモリ２４１へと書き込むことができる。処理回路２０６は、プログラムメモリ２４４に記憶されるプロセッサ実行可能命令のプログラム２４３を実行する。メモリ２４４および２４１のおのおの、ならびに処理回路２０６内の内部のレジスタおよびメモリは、プロセッサ可読媒体である。] 図３ 図４
[0017] この例においては、処理回路２０６は、「タスクリスト」と呼ばれるものを使用して、受信チャネル２０８の様々な回路２１６〜２１９と、送信チャネル２０７の回路２１２〜２１５と、を制御する。タスクリストは、１つまたは複数のタスク命令を含んでいる。例示においては、３つのタスクリストＴＬ１、ＴＬ２およびＴＬ３が、メモリ２４１に記憶されているのが示されている。各タスクリストは、デジタルベースバンド集積回路２０３の関連する回路による実行のためのタスク命令のシーケンスを含んでいる。関連する回路のおのおのは、バス２１１に結合されたタスクマネージャ回路、ならびに回路のデータ処理動作を実行するためのある量の専用機能回路(dedicated functional circuitry)を含む。タスクマネージャは、その関連するタスクリストからタスク命令を読み取り、そしてタスク命令のオペコード(opcode)と様々なフィールドとを解釈し、そして次いでタスク命令によって示されるような動作を実行するために、専用機能回路の関連するハードウェアを制御する。適切なタスク命令を特定の回路についてのタスクリストに配置することにより、処理回路２０６は、特定の回路の専用機能回路に、処理回路によって指定される特定の動作を実行するようにさせることができる。処理回路２０６は、第１のバス２４０を経由して、タスク命令をこれらのタスクリストに書き込み、これらのタスクリストを修正し、タスクリストを削除し、そしてそうでなければ、要望通りにタスクリストを保持することができる。各タスクリストは、巡回バッファ(circular buffer)におけるメモリ２４１に保持される。例示の例においては、タスクリストＴＬ１は、送信チャネル２０７のためのタスク命令を含んでいる。タスクリストＴＬ２は、ＤＥＭＯＤ２１７のためのタスク命令を含んでいる。タスクリストＴＬ３は、デマップ／デインターリーブ／復号(demap/deinterleave/decode)（ＤＤＥ）回路２３９のためのタスク命令を含んでいる。図４に示されるように、ＤＤＥ回路２３９は、ＤＥＭＡＰ回路２１８と、ＤＥＣＯＤＥ回路２１９とを含む。] 図４
[0018] さらに、図４は、図３の送信チャネル２０７のある種の回路をさらに詳細に示している。これらの回路は、符号化／インターリーブ／マップ回路２７０と、ＭＯＤ回路２１４と、ＩＦＦＴ回路２１５と、ウィンドウおよび加算回路２７１と、を含む。送信チャネル２０７の様々な回路は、図示されるように１組のバッファメモリ２７２〜２７５によってバッファされる。送信チャネルデータの一般的な経路は、回路２７２、２７０、２７３、２１４、２７４、２１５、２７５、２７１、２１０を通ってＲＦ ＸＶＲ回路２０４に至る左から右へのものである。符号化／インターリーブ／マップ回路２７０の詳細は、図３のＥＮＣＯＤＥ回路２１２と、図３のＭＡＰ回路２１３とを含む。] 図３ 図４
[0019] 図４に示されるように、ＥＮＣＯＤＥ回路２１２は、１／５の符号レートを有する第１のエンコーダ２４６と、１／２の符号レートを有する第２のエンコーダ２４７と、を含む。処理回路２０６は、２つのエンコーダのうちの一方が、選択され、そして使用されるように、そして他方が、ディスエーブルされ、そして使用されないようにさせることができる。処理回路２０６は、適切なコンフィギュレーションタスク命令をタスクリストＴＬ１へと配置することにより、これを行うことができる。タスクリストＴＬ１は、送信チャネル２０７のためのタスクリストである。送信チャネル２０７のタスクマネージャ２４８は、バス２１１を通してタスク命令を読み取り、タスク命令を解釈し、タスク命令の中のフィールドを識別し、そしてフィールドの中の値に基づいてそれに応じて２つのエンコーダ２４６および２４７をイネーブルにし、そしてディスエーブルにする。] 図４
[0020] ＥＮＣＯＤＥ回路２１２は、異なる送信機２０１において、１／５、１／３、１／２、２／３、３／４、５／６などの符号レートを有するエンコーダを含むことができる。代わりに、ＥＮＣＯＤＥ回路２１２は、パンクチュアリング(puncturing)によっていくつかのより高い符号レートで符号化されたビットを生成する能力を有する１つだけの（１／５レートエンコーダのような）ベースエンコーダを含むこともできる。パンクチュアリングは、よく知られている技法であり、この技法によって、いくつかの符号化されたビットは、より高い符号レートの効果を与えるためにパンクチュアリングされ、あるいは削除される。]
[0021] 図４はまた、図３の受信チャネル２０８のある種の回路をさらに詳細に示している。「サンプルバッファ」メモリ２４９は、フロントエンド２５０からＦＦＴ回路２１６へと渡るデータをバッファする。「シンボルバッファ」メモリ２５１は、ＦＦＴ回路２１６からＤＥＭＯＤ回路２１７へと渡るデータをバッファする。「タイルバッファ」メモリ２５２は、ＤＥＭＯＤ回路２１７からデマップ／デインターリーブ／復号回路（ＤＤＥ）回路２３９へと渡るデータをバッファする。「復号出力バッファ」メモリ２５３は、ＤＤＥ回路２３９からバス２１１へと渡るデータをバッファする。受信チャネルデータの一般的な経路は、図４において回路２０９、２５０、２４９、２１６、２５１、２１７、２５２、２３９、２５３を通ってバス２１１に至る右から左へのものである。] 図３ 図４
[0022] 図４に示されるように、ＤＥＭＯＤ回路２１７は、２つの復調器、ＭＭＳＥ復調器２５４と、最大尤度（ＭＬ）復調器２５５と、を含む。処理回路２０６は、適切なコンフィギュレーションタスク命令をタスクリストＴＬ２に配置することにより、２つの復調器２５４または２５５のうちの一方が、選択され、そして使用されるように、そして他方が、ディスエーブルにされ、そして使用されないようにさせることができる。タスクリストＴＬ２は、ＤＥＭＯＤ回路２１７についてのタスクリストである。ＤＥＭＯＤ回路２１７のタスクマネージャ２５６は、タスク命令を読み取り、タスク命令を解釈し、タスク命令の中のフィールドの値を識別し、そしてフィールドの値に基づいて、それに応じて２つの復調器２５４および２５５をイネーブルにし、そしてディスエーブルにする。] 図４
[0023] 処理回路２０６は、適切なタスク命令をタスクリストＴＬ３に配置することにより、ＬＬＲジェネレータ２２０によって出力されるＬＬＲ値のＬＬＲビット幅を調整することもできる。タスクリストＴＬ３は、ＤＤＥ回路２３９についてのタスクリストである。ＤＤＥ回路２３９のタスクマネージャ２５７は、以下でさらに詳細に説明されるように、タスク命令を読み取り、タスク命令を解釈し、タスク命令のフィールドを識別し、そしてフィールドの中の値に基づいてＬＬＲジェネレータ２２０によって出力されるＬＬＲ値のＬＬＲビット幅を調整する。]
[0024] 図５は、ＤＤＥ回路２３９のより詳細な図である。ＤＤＥ回路２３９は、ＤＥＭＡＰ回路２１８と、ＬＬＲバッファメモリ２５８と、ＤＥＣＯＤＥ回路２１９と、を含む。ＤＥＭＡＰ回路２１８は、次に、非ペイント回路(unpaint circuit)２５９と、ＬＬＲジェネレータ２２０と、デスクランブラ回路(descrambler circuit)２６０と、デインターリーバ回路(de-interleaver circuit)２６１と、を含む。処理回路２０６は、上記に説明されるように、適切なタスク命令をタスクリストＴＬ３へと配置することにより選択された「ＬＬＲビット幅」のＬＬＲ値２６２を出力するようにＬＬＲジェネレータ２２０を制御することができる。] 図５
[0025] 図２に関連して上記に説明されるように、ＬＬＲバッファは、ＬＬＲジェネレータによって生成されるＬＬＲ値を記憶するメモリである。図５の場合に、ＬＬＲジェネレータ２２０は、ＬＬＲバッファ２５８に記憶されるＬＬＲ値２６２を出力する。従来の高速モデムにおけるＬＬＲバッファは、かなり大きく、それ故に提供することが比較的高くつく可能性がある。必要とされるＬＬＲバッファメモリの量を増大させることに寄与する様々なファクタが存在している。そのようなファクタは：大きなデータパケットサイズと、低い符号レートと、ハイブリッドＡＲＱ（ＨＡＲＱ）を有する複数の(multiple)インターレースの使用と、大きなＬＬＲビット幅である。受信機において必要とされるＬＬＲバッファメモリの量が、低減されることができる場合、そのときにはデジタルベースバンド集積回路のダイサイズにおけるかなりの縮小が、生じる可能性がある。ダイサイズの縮小は、集積回路コストが、低減されることを可能にすることができる。] 図２ 図５
[0026] 第２のワイヤレス通信デバイス２０２の受信機のＤＥＭＡＰ回路２３６は、図５に示される第１のワイヤレス通信デバイス２０１のＤＥＭＡＰ回路２１８と同一の構成を有する。] 図５
[0027] 図６は、どのようにして様々なファクタまたはパラメータが、必要とされるＬＬＲバッファメモリの量を決定するために組み合わされるかを示す図である。１つの簡略化された式においては、ＬＬＲバッファメモリ記憶容量は、４つのファクタ：１）エンコーダ符号レートの逆数と、２）ＬＬＲビット幅と、３）パケットサイズと、４）ＨＡＲＱインターレースの数と、の積に比例している。ここで考慮されているＬＬＲバッファメモリは、例えば、図３の第２のワイヤレス通信デバイス２０２の受信チャネルにおけるＬＬＲバッファメモリ２６３である。] 図３ 図６
[0028] 第１のパラメータは、エンコーダ符号レートである。この「符号レート」は、送信デバイス２０１によって使用されるエンコーダ２１２の符号レートである。この例においては、各データビットについて５つの符号化されたビットを符号化するためのエンコーダでは、符号レートは、１／５である。したがって、この例の式においては、符号レートの逆数は、５の値に等しい。例えば、１／３、１／２、または２／３の他の符号レートを使用したエンコーダも可能である。]
[0029] 第２のパラメータは、ＬＬＲビット幅である。この「ＬＬＲビット幅」は、受信する第２のワイヤレス通信デバイス２０２におけるＬＬＲジェネレータ２３８によって生成されるＬＬＲ値を表すために使用されるビットの数である。例示された例においては、各ＬＬＲ値を表すために６ビットを使用するＬＬＲジェネレータは、式の中で６の値を与える。例えば、４、８、または１０の他のビット幅を使用することが、可能である。]
[0030] 第３のパラメータは、パケットサイズである。パケットサイズは、符号化され、送信され、受信され、そして復号されるパケットにおけるデータビットの数である。例えば、図１は、符号化されるべき「Ｘ」の数のビットとしてパケットサイズを示している。図６の例示においては、パケットサイズは、４０Ｋ（１０２４の４０倍）ビットである。] 図１ 図６
[0031] 第４のパラメータは、ＨＡＲＱインターレースの数である。インターレースは、独立に符号化されたパケットを搬送するフレームである。各フレームは、１組の隣接するＯＦＤＭシンボルである。パケット送信は、例えば、Ｎ＝６個の連続したフレームから成り、そして各フレームが、Ｍ＝８個のＯＦＤＭシンボルを有するＮ＝６個のインターレースを有することができる。２４個のフレームのスーパーフレームにおいて、インターレースパターンは、例えば、フレーム０、１、２、３、...、２３について０、１、２、３、４、５、０、１、２、３、４、５、０、１、２、３、４、５、０、１、２、３、４、５として読み取ることができる。ＨＡＲＱ符号化を使用したインターレースでは、与えられたパケットの符号化されたビットは、同じインターレースに属するいくつかのフレームを通して送信される。例えば、第１のパケットの符号化されたビットは、フレーム０、６、１２、１８および２４において送信されることができる。第２のパケットの符号化されたビットは、フレーム１、７、１３、１９、２５において送信されることができるなどである。受信機は、第１のパケットを復号するためにフレーム０、６、１２、１８および２４からのＬＬＲを処理し、第２のパケットを復号するためにフレーム１、７、１３、１９および２５からのＬＬＲを処理する。ＬＬＲバッファは、各インターレースからのＬＬＲ値について独立の記憶域を割り当て、その結果、異なるフレームに属するＬＬＲ値は、ＬＬＲバッファにおいて互いに上書きすることはなくなる。したがって、追加の各インターレースは、ＬＬＲバッファ２６３が、保持することができるビットの数を増大させる。例示された例においては、６つのインターレースが存在している。]
[0032] 図６の式の中で値の例を使用して、ＬＬＲバッファ２６３についてのＬＬＲバッファメモリ容量要件は、７．２メガビット（Ｍビット）に決定される。] 図６
[0033] ［第１の態様：］
図７は、第１の態様に従う簡略化されたブロック図である。図７の中のＬＬＲバッファ２６３は、図３の第２のワイヤレス通信デバイス２０２の受信チャネルにおけるＬＬＲバッファである。ＬＬＲジェネレータ２３８は、図３の第２のワイヤレス通信デバイス２０２のＤＥＭＡＰ回路２３６のＬＬＲジェネレータである。タイルバッファ２６４は、第２のワイヤレス通信デバイスにおけるＤＥＭＯＤ回路２３５とＤＥＭＡＰ回路２３６との間に配置されたタイルバッファである。図７のＤＥＭＯＤ回路２３５は、図３の第２のワイヤレス通信デバイス２０２の受信チャネルにおけるＤＥＭＯＤ回路２３５である。第１の態様に従って、受信機２０２の処理回路２２４は、ＬＬＲバッファメモリ２６３へと流れ込むＬＬＲ値２６５を表すために使用されるＬＬＲビット幅を調整し、それによって、より少ない記憶容量を有するＬＬＲバッファ２６３の使用を可能にする。この例においては、ＬＬＲバッファ２６３は、２．０メガビットの容量を有する。] 図３ 図７
[0034] １つの動作例においては、受信機２０２は、最初に、６つのインターレースまたはフレームを有する１／５の符号レートで符号化された８Ｋビットのパケットサイズを有する送信を受信する。パケットサイズと、符号レート情報とは、例えば、リンク割当てブロック、または順方向リンク制御ブロック２６６と呼ばれる通信において第１のワイヤレス通信デバイス２０１から受信されることができる。図６の式によって、６ビットのＬＬＲビット幅は、ＬＬＲバッファ２６３の２．０メガビットの容量を超過することなく使用されることができる。処理回路２２４は、これらのパラメータを受信し、そしてＬＬＲジェネレータ２３８を制御して、６のビット幅を有するＬＬＲ値２６５を生成する。同じ動作例においては、６のビット幅が、ＬＬＲバッファ２６３の２．０メガビットの容量を超過することなく、１／３の符号レートで符号化された１２Ｋのパケットサイズと共に使用されることができる。同じ例においてはまた、６のビット幅が、ＬＬＲバッファ２６３の２．０メガビットの容量を超過することなく、１／２の符号レートで符号化された２０Ｋのパケットサイズと共に使用されることができる。] 図６
[0035] 受信機２０２が、送信されたパケットがより大きいことを示す順方向リンク制御ブロック２６６を送信機２０１から受信する場合、そのときには処理回路２２４は、より少ないＬＬＲビット幅が、ＬＬＲバッファ２６３の２．０メガビットの容量を超過しないようにするために使用されるべきであることを決定することができる。一例においては、受信機２０２は、送信されたパケットが、４０Ｋのパケットサイズと、１／２の符号レートとを有することを示す順方向リンク制御ブロックを受信する。処理回路２２４は、図６の式の下に、４ビットのＬＬＲビット幅が、使用されるべきことを決定する。処理回路２２４は、４のビット幅を有するＬＬＲ値２６５を生成するようにＬＬＲジェネレータ２３８を制御し、それによってＬＬＲバッファ２６３が、４０Ｋのパケットサイズを有し、そして１／２のレートで符号化された６つのインターレースの送信をバッファすることを可能にしている。] 図６
[0036] より小さなＬＬＲビット幅を使用することについての１つの可能性のある結果は、受信機２０２の性能の低下である。図７は、より小さなＬＬＲビット幅の使用を補償するためにＤＥＭＯＤ回路２３５において複数の復調器の間のスイッチングを示している。例示された実施形態においては、ＭＭＳＥ復調器（ＭＭＳＥ）２６７と、ＭＬ復調器（ＭＬ）２６８とが、受信チャネル２２６においてＬＬＲジェネレータ２３８の上流に配置される。ＭＬ変調器２６８は、ＭＬ変調２６８が、復調のために使用されるときに、より高い電力消費とより大きなレイテンシとのトレードオフで、ＭＭＳＥ変調器２６７よりも高い性能を有する。例えば、受信機のデフォルト動作は、ＬＬＲジェネレータ２３８が、６ビットのＬＬＲビット幅を使用するように設定されるときに、電力を節約し、妥当な性能を達成するためにＭＭＳＥ復調器２６７を使用することとすることができる。しかしながら、ＬＬＲジェネレータ２３８が、より小さなＬＬＲビット幅を使用するように設定されるときに、処理回路２２４は、復調のために、より高い性能のＭＬ復調器２６８を使用することが、有利であることを決定することができる。増大しているパケットサイズ、および、より高い符号レートの、但しより低い変調レート（例えば、ＱＰＳＫ）の着信してくる送信では、処理回路２２４は、ＭＬ復調器２６８を使用するようにＤＥＭＯＤ回路２３５を制御し、それ故に、より小さなＬＬＲビット幅からもたらされる低下された性能を補償するが、またより高い電力消費とレイテンシとをもたらす。ＭＬタイプ復調器は、一般的に、その機能の一部分としてＬＬＲ生成を含むので、別個のＬＬＲジェネレータ２３８は、ＭＬ復調器２６８とＬＬＲバッファ２６３との間の図７の中の受信チャネルデータ経路においては示されていない。] 図７
[0037] 図７の例においては、処理回路２２４は、ＤＥＭＡＰ回路２３６内のＬＬＲジェネレータ２３８に、適切なＬＬＲビット幅のＬＬＲ値を出力するようにさせるためにタスク命令を使用する。同様に、処理回路２２４は、ＤＥＭＯＤ回路２３５に、復調器２６７または２６８のうちの適切な一方を選択するようにさせるためにタスク命令を使用する。他の例においては、ＬＬＲジェネレータ２３８は、制御され、そして復調器の選択は、スイッチ、コンフィギュレーションパラメータ、コンフィギュレーションレジスタ、または他の方法を使用して、行われることができる。] 図７
[0038] 図８は、図７に関連して説明された第１の態様に従う一方法の簡略化されたフローチャートである。第１のステップ（ステップ３００）において、受信機（例えば、第２のワイヤレス通信デバイス２０２）は、送信機（例えば、第１のワイヤレス通信デバイス２０１）から順方向リンク制御ブロック２６６を受信する。順方向リンク制御ブロック２６６は、送信デバイスによって使用されているパケットサイズを示す情報を含んでいる。パケットサイズ情報と、図６の式とに基づいて、受信機における処理回路２２４は、着信してくる送信が、あまりにも大きすぎて使用中のＬＬＲビット幅でＬＬＲバッファ２６３によってバッファされることができないことを決定する。受信機の処理回路２２４は、それ故に、より小さなＬＬＲビット幅を選択し（ステップ３０１）、その結果、ＬＬＲバッファ２６３の記憶容量は、超過されないようになる。いくつかの場合に、受信機２０２の処理回路２２４は、より小さなＬＬＲビット幅の使用によって引き起こされる性能損失を補償するために、より高い性能の復調器を選択する（ステップ３０２）。] 図６ 図７ 図８
[0039] 図９は、どのようにしてＬＬＲビット幅の選択決定と、復調器の選択決定とが、符号レートとパケットサイズ入力パラメータとの関数として行われるかを示す図である。図９の表に説明される関係に従って動作する決定を行う(decision-making)機能は、処理回路２２４によって実行されるプログラムにおいて具現化される。プログラムは、受信するワイヤレス通信デバイス２０２においてバス２２９を経由してプロセッサ２２４に結合されるメモリ（図示されず）に記憶されることができる。集積回路２０３と２２１とは同じであるので、このメモリは、送信デバイス２０１におけるメモリ２２４と同じ構成のものである。] 図９
[0040] 図１０は、第１の態様に従って、符号レートと、変調レートと、パケットサイズ入力パラメータとに基づいて復調器選択出力と、ＬＬＲビット幅選択出力とを決定するために使用可能な一例のアルゴリズムまたは関係である。ＬＬＲジェネレータ２３８によって使用されるＬＬＲビット幅は、送信機２０１において使用された符号レートとＬＬＲバッファ２６３のサイズと共に増大する。ＬＬＲジェネレータ２３８によって使用されるＬＬＲビット幅は、送信機２０１において使用されたインターレースの数とパケットサイズと共に減少する。] 図１０
[0041] ［第２の態様：］
図１１は、第２の態様に従う簡略化されたブロック図である。第２の態様において、送信する第１のワイヤレス通信デバイス２０１は、受信機ＬＬＲバッファ２６３の記憶容量を超過しないようにするために、送信パケットサイズと、受信するワイヤレス通信デバイス２０２のＬＬＲバッファ２６３の知られている容量とに基づいてそのエンコーダ２１２の符号レートを調整するようにされる。] 図１１
[0042] １つの動作例においては、送信機２０１は、最初に、６つのインターレースと、１２Ｋビットのパケットサイズとを有する送信を送信している。受信機２０２は、受信機フィードバックメッセージ２６９によって送信機２０１に対して通信する。受信機フィードバックメッセージ２６９は、受信機ＬＬＲバッファ２６３の記憶容量とＬＬＲビット幅とを示す。この例においては、ＬＬＲバッファ２６３は、３．０メガビットの容量を有する。受信機２０２は、６ビットのＬＬＲビット幅を使用していることが仮定される。それ故に、送信デバイス２０１の処理回路２０６は、これらのパラメータを有する送信が、１／５などの低い符号レートを有するエンコーダを使用して符号化されたときに、受信機の３．０メガビットのＬＬＲバッファ２６３によってバッファされることができることを、図６の式を使用して、決定することができる。送信機２０１の処理回路２０６は、それ故に、符号レートを変更することはなく、そして１／５の符号レートを提供するようにエンコーダ２４６を制御し続ける。] 図６
[0043] 同じ例において、送信機２０１は、次いで、より大きなパケットサイズのパケットを送信することになる。受信機２０２は、ＬＬＲバッファ２６３の３．０メガビットの記憶容量を示す受信機フィードバックメッセージ２６９を送信機２０１に対して通信しているので、送信機２０１の処理回路２０６は、受信機のＬＬＲバッファ２６３の記憶容量が、超過されるようにさせないことになる、使用すべき符号レートを決定することができる。３メガビットのＬＬＲバッファ２６３を有する例の受信機２０２に２８Ｋのパケットサイズを送信するために、送信機２０１は、１／２の符号レートを有するエンコーダ２４７を選択する。図６の式によって、送信機２０１の処理回路２０６は、受信機のＬＬＲバッファ２６３が、これらのパラメータでの送信をバッファすることができることを決定する。このようにして、プロセッサ２０６は、ＬＬＲバッファ２６３のＬＬＲバッファ記憶容量を超過することなく性能を最大にするように符号レートを調整する。現在の例においては、処理回路２０６は、送信チャネル２０７についてのタスクリストＴＬ１上にタスク命令を配置することにより適切な符号レートを使用するようにＥＮＣＯＤＥ回路２１２を制御する。符号レートの調整は、複数のエンコーダのうちの１つの選択によってここに示されるが、符号レートの調整は、他の実施形態においては、他の方法で達成されることができる。例えば、一例においては、送信機２０１は、エンコーダの符号レートを変更するために、パンクチュアモジュールまたはデパンクチュア(depuncture)モジュールを使用することによって符号レートを調整する。] 図６
[0044] 図１２は、第２の態様に従う一方法の簡略化されたフローチャートである。第１のステップ（ステップ４００）において、送信機（例えば、第１のワイヤレス通信デバイス２０１）は、受信機の（例えば第２のワイヤレス通信デバイス２０２からの）ＬＬＲバッファ容量の表示を受信する。次いで、図６の式と、パケットサイズとを使用して、送信機は、ＬＬＲバッファ容量が超過されないようにしながら、性能を最大にするようにエンコーダの符号レートを制御する（ステップ４０１）。ＬＬＲバッファ容量が超過されることが決定される場合、そのときには送信機は、エンコーダの符号レートを調整するのに対して、ＬＬＲバッファ容量が、超過されないことが決定される場合、そのときには送信機は、エンコーダの符号レートを調整しない。] 図１２ 図６
[0045] 図１３は、どのようにして符号レートが、パケットサイズとＬＬＲバッファ容量との入力パラメータから決定されることができるかを示す図である。送信機２０１における処理回路２０６は、どの符号レートが使用されるべきかについての決定を行うために受信機２０２の処理回路２２４によって決定されるそのような表を使用することができる。あるいは、送信機２０１の処理回路２０６は、知られている複数のファクタに基づいて符号レートのそのような表を決定することができる。] 図１３
[0046] 図１４は、第２の態様に従って、パケットサイズと、インターレースの数と、ＬＬＲビット幅と、ＬＬＲバッファ２５８のサイズとに基づいて、送信機における符号レートを決定するために使用可能な一例のアルゴリズムまたは関係である。送信機２０１によって選択される符号レートは、受信機２０２の中で使用されるＬＬＲビット幅と、インターレースの数と、パケットサイズと、共に増大する。送信機２０１によって選択される符号レートは、受信機２０２のＬＬＲバッファ２５８の容量と共に減少する。この例のアルゴリズムにおいては、送信機は、１／２の最大符号レートを有する。アルゴリズムが、送信機２０１によってサポートされることができる最大符号レートよりも高い符号レート値を与える場合、送信機２０１は、低減されたパケットサイズ、またはより少ないインターレースを使用することができる。] 図１４
[0047] 上記で説明された第１の態様と第２の態様との様々な組合せが、使用されることができる。例えば、受信機２０２は、ＬＬＲビット幅を調整する第１の態様を使用し、そして同時に、エンコーダの符号レートを調整する第２の態様を使用するために送信機２０１を使用することができる。別の例においては、受信機２０２は、送信機２０１によるより高い符号レートの使用を補償するために、増大された性能を有する変調器を選択することができる。]
[0048] ここにおいて説明される技法は、様々な手段によって実施されることができる。１つまたは複数の例示の実施形態においては、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せの形で実施されることができる。ソフトウェアの形で実施される場合、それらの機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されることができ、あるいは送信されることができる。コンピュータ可読媒体は、ある場所から別の場所へとコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータ記憶媒体と通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされることができる使用可能な任意の媒体とすることができる。例として、限定するものではないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶、磁気ディスク記憶または他の磁気記憶デバイス、あるいは命令またはデータ構造の形態で望ましいプログラムコードを搬送し、または記憶するために使用されることができ、そしてコンピュータによってアクセスされることができる他の任意の媒体、を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に名づけられることもある。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア(twisted pair)、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、そのときには同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義の中に含まれる。ここにおいて使用されるようなディスク(Disk)およびディスク(disc)は、コンパクトディスク(compact disc)（ＣＤ）、レーザーディスク（登録商標）(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)（ＤＶＤ）、フロッピー（登録商標）ディスク (floppy（登録商標） disk)、およびブルーレイディスク(blu-ray disc)を含み、ここでディスク(disks)は通常、磁気的にデータを再生するが、ディスク(discs)は、レーザを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含められるべきである。]
[0049] ある種の特定の実施形態は、教授の目的のために上記で説明されるが、この特許文書の教示は、一般的な適用可能性を有し、そして上記で説明される特定の実施形態だけに限定されるものではない。したがって、説明された特定の実施形態についての様々な修正と、適応と、様々な特徴の組合せは、添付して説明される特許請求の範囲の範囲を逸脱することなく、実行されることができる。]

权利要求:

請求項1
対数尤度比値を生成する対数尤度比ジェネレータと、ここにおいて前記対数尤度比値は、ビット幅を有する；パケットサイズ情報に少なくとも部分的に基づいて前記対数尤度比ビット幅を調整するために前記ＬＬＲジェネレータを制御する処理回路と；を備える受信機。
請求項2
前記パケットサイズ情報は、順方向リンク制御ブロックにおいて前記受信機上へと受信される情報である、請求項１に記載の受信機。
請求項3
前記順方向リンク制御ブロックは、リンク割当てブロックである、請求項２に記載の受信機。
請求項4
前記受信機の受信チャネルにおいて前記対数尤度比ジェネレータの上流に配置される復調器回路、をさらに備え、前記復調器回路は、第１の復調器と第２の復調器とを含み、前記処理回路は、前記受信チャネルにおいて復調を実行するために前記第１の復調器と第２の復調器とのうちの一方を選択する、請求項１に記載の受信機。
請求項5
前記処理回路により前記対数尤度比ビット幅を前記調整することはまた、符号レート情報に基づいている、請求項１に記載の受信機。
請求項6
前記第１の復調器と第２の復調器とのうちの前記一方を前記選択することはまた、送信機から前記受信機へとパケットを送信するために使用される変調次数に基づいている、請求項４に記載の受信機。
請求項7
前記符号レート情報は、順方向リンク制御ブロックにおいて前記受信機上へと受信される情報である、請求項５に記載の受信機。
請求項8
メモリ、をさらに備え、前記処理回路は、タスク命令を前記メモリに書き込むことにより前記対数尤度比ジェネレータを制御し、そして前記対数尤度比ジェネレータに関連するタスクマネージャは、前記メモリから前記タスク命令を読み取り、前記対数尤度比ビット幅を前記調整することを実行するために前記タスク命令を使用する、請求項１に記載の受信機。
請求項9
容量を有し、そして前記対数尤度比ジェネレータによって生成される対数尤度比値を記憶するＬＬＲバッファ、をさらに備え、前記受信機は、前記対数尤度比バッファの前記容量を示す情報を出力するように適合される、請求項１に記載の受信機。
請求項10
前記受信機は、送信機に対して情報を送信するように適合され、前記情報は、どのようにして前記送信機が、１つまたは複数のパラメータに基づいて符号レートを決定すべきかを示す、請求項１に記載の受信機。
請求項11
前記情報は、表であり、前記表は、パケットサイズ変数と、インターレースの数の変数と、符号レート変数との間のマッピングを示す、請求項９に記載の受信機。
請求項12
前記処理回路は、対数尤度比バッファ記憶容量が、超過されることになるか、否かについての決定を行い、そして前記決定が、前記対数尤度比バッファ記憶容量が超過されることになることである場合、そのときには前記処理回路は、前記対数尤度比ビット幅を調整するために前記対数尤度比ジェネレータを制御するのに対して、前記決定が、前記対数尤度比バッファ記憶容量が超過されないことになることである場合、そのときには前記処理回路は、前記対数尤度比ビット幅を調整するために前記対数尤度比ジェネレータを制御しない、請求項１に記載の受信機。
請求項13
対数尤度比値を生成する対数尤度比ジェネレータと、ここにおいて前記対数尤度比値は、ビット幅を有する；符号レート情報に少なくとも部分的に基づいて前記対数尤度比ビット幅を調整するために前記対数尤度比ジェネレータを制御する処理回路と；を備える受信機。
請求項14
対数尤度比値を生成する対数尤度比ジェネレータと、ここにおいて前記対数尤度比値は、ビット幅を有する；使用されるインターレースの数に少なくとも部分的に基づいて前記対数尤度比ビット幅を調整するために前記対数尤度比ジェネレータを制御する処理回路と；を備える受信機。
請求項15
対数尤度比値を生成する対数尤度比ジェネレータと、ここにおいて前記対数尤度比値は、ビット幅を有する；前記対数尤度比値が記憶される対数尤度比バッファと、ここにおいて前記対数尤度比バッファは、容量を有する；対数尤度比バッファ容量情報に少なくとも部分的に基づいて前記対数尤度比ビット幅を調整するために前記対数尤度比ジェネレータを制御する処理回路と；を備える受信機。
請求項16
パケットサイズ情報に少なくとも部分的に基づいて受信機内のＬＬＲビット幅を調整すること、を備え、前記対数尤度比ビット幅は、前記受信機内の対数尤度比ジェネレータによって出力される対数尤度比値のビット幅である、方法。
請求項17
順方向リンク制御ブロックにおいて前記受信機上へと前記パケットサイズ情報を受信すること、をさらに備える請求項１６に記載の方法。
請求項18
前記対数尤度比ジェネレータの上流の受信チャネルにおいて復調を実行するために第１の復調器と第２の復調器とのうちの一方を選択すること、をさらに備え、前記選択することは、前記パケットサイズ情報に少なくとも部分的に基づいている、請求項１６に記載の方法。
請求項19
タスク命令をメモリに書き込むこと、をさらに備え、前記対数尤度比ジェネレータに関連するタスクマネージャは、前記メモリから前記タスク命令を読み取り、前記対数尤度比ビット幅を前記調整することを実行するために前記タスク命令を使用し、前記メモリと、前記タスクマネージャとは、前記受信機の一部分である、請求項１６に記載の方法。
請求項20
前記選択することはまた、送信機から前記受信機へとパケットを送信するために使用される変調次数に基づいている、請求項１８に記載の方法。
請求項21
コンピュータに、パケットサイズ情報に少なくとも部分的に基づいて対数尤度比ビット幅を調整するために受信機の対数尤度比ジェネレータを制御するようにさせるためのコード、を備えるコンピュータ可読媒体、を備えるコンピュータプログラムプロダクト。
請求項22
前記パケットサイズ情報は、前記受信機上へと受信されるパケットのサイズを示している、請求項２１に記載のコンピュータプログラムプロダクト。
請求項23
符号化回路と、ここにおいて前記符号化回路は、符号レートを有する；前記符号レートが変更されるように、前記符号化回路を制御するために対数尤度比バッファ容量情報を使用するように適合される処理回路と；を備える送信機。
請求項24
前記符号化回路は、第１のエンコーダと第２のエンコーダとを含み、前記第１のエンコーダは、第１の符号レートを有し、前記第２のエンコーダは、第２の符号レートを有し、そして前記処理回路は、前記第１のエンコーダと第２のエンコーダとのうちのどちらの一方が、前記符号化回路内で符号化を実行するために使用されるか、を変更することにより前記符号レートを変更する、請求項２３に記載の送信機。
請求項25
前記処理回路は、エンコーダを選択するように適合される、請求項２３に記載の送信機。
請求項26
前記処理回路は、パンクチュアリングレートを選択するように適合される、請求項２３に記載の送信機。
請求項27
前記処理回路はまた、前記符号レートが変更されるように、前記符号化回路を制御するためにパケットサイズ情報を使用するように適合される、請求項２３に記載の送信機。
請求項28
前記処理回路はまた、前記符号レートが変更されるように、前記符号化回路を制御するためにインターレース情報を使用するように適合される、請求項２３に記載の送信機。
請求項29
前記処理回路は、対数尤度比バッファ記憶容量が、超過されることになるか、否かについての決定を行い、そして前記決定が、前記対数尤度比バッファ記憶容量が超過されることになることである場合、そのときには前記処理回路は、前記符号レートが変更されるように前記符号化回路を制御するのに対して、前記決定が、前記対数尤度比バッファ記憶容量が超過されないことになることである場合、そのときには前記処理回路は、前記符号レートが変更されるように前記符号化回路を制御しない、請求項２３に記載の送信機。
請求項30
符号化回路と、ここにおいて前記符号化回路は、インターレースの数を使用する；インターレースの前記数が変更されるように、前記符号化回路を制御するために対数尤度比バッファ容量情報を使用するように適合される処理回路と；を備える送信機。
請求項31
対数尤度比バッファ容量情報に少なくとも部分的に基づいて送信機のエンコーダの符号レートを調整すること、を備え、前記対数尤度比バッファ容量情報は、受信機内の対数尤度比バッファの記憶容量を示している、方法。
請求項32
前記送信機上への前記対数尤度比バッファ容量情報を含む通信を受信すること、をさらに備える請求項３１に記載の方法。
請求項33
コンピュータに、符号化回路の符号レートが変更されるように、送信機の前記符号化回路を制御するために対数尤度比バッファ容量情報を使用するようにさせるためのコード、を備えるコンピュータ可読媒体、を備えるコンピュータプログラムプロダクト。
請求項34
前記対数尤度比バッファ容量情報は、受信機の対数尤度比バッファの記憶容量を示している、請求項３３に記載のコンピュータプログラムプロダクト。
請求項35
対数尤度比ビット幅を調整するための装置であって、パケットサイズ情報に少なくとも部分的に基づいて受信機内の前記対数尤度比ビット幅を調整するための手段、を備え、前記対数尤度比ビット幅は、前記受信機内の対数尤度比ジェネレータによって出力される対数尤度比値のビット幅である、装置。
請求項36
順方向リンク制御ブロックにおいて前記受信機上への前記パケットサイズ情報を受信するための手段、をさらに備える請求項３５に記載の装置。
請求項37
前記対数尤度比ジェネレータの上流の受信チャネルにおいて復調を実行するために第１の復調器と第２の復調器とのうちの一方を選択するための手段、をさらに備え、前記選択することは、前記パケットサイズ情報に少なくとも部分的に基づいている、請求項３５に記載の装置。
請求項38
タスク命令をメモリに書き込むための手段、をさらに備え、前記対数尤度比ジェネレータに関連するタスクマネージャは、前記メモリから前記タスク命令を読み取り、前記対数尤度比ビット幅を前記調整することを実行するために前記タスク命令を使用し、前記メモリと、前記タスクマネージャとは、前記受信機の一部分である、請求項３５に記載の装置。
請求項39
前記選択することはまた、送信機から前記受信機へとパケットを送信するために使用される変調次数に基づいている、請求項３７に記載の装置。
請求項40
符号レートを調整するための装置であって、対数尤度比バッファ容量情報に少なくとも部分的に基づいて送信機のエンコーダの前記符号レートを調整するための手段、を備え、前記対数尤度比バッファ容量情報は、受信機内の対数尤度比バッファの記憶容量を示している、装置。
請求項41
前記送信機上への前記対数尤度比バッファ容量情報を含む通信を受信するための手段、をさらに備える請求項４０に記載の装置。