オプトエレクトロニクス半導体本体およびオプトエレクトロニクス半導体本体の製造方法

专利摘要:
・第１主面（１２）上において第１領域（１４）にて、電磁放射を発生するために適したエピタキシャル半導体層列（２０）を有し、かつ前記第１領域（１４）に隣接した第２領域（２２）に第１トレンチ（２４）を有する基板（１０）、および・前記第１領域（１４）の外側に配置されている少なくとも１つの第２トレンチ（３０）、を含むことを特徴とするオプトエレクトロニクス半導体本体。本発明はさらに、オプトエレクトロニクス半導体本体およびオプトエレクトロニクス半導体本体の製造方法に関する。
公开号:JP2011512682A
申请号:JP2010547038
申请日:2009-02-11
公开日:2011-04-21
发明作者:アイヒラー クリストフ；ブリューニングホフ シュテファニー
申请人:オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ；
IPC主号:H01L33-32

专利说明:

[0001] 本発明は、オプトエレクトロニクス半導体本体およびオプトエレクトロニクス半導体本体の製造方法に関する。]
[0002] オプトエレクトロニクス半導体本体は、電磁放射を発生するために、通常は半導体層列として基板上に製造される。このような半導体層列は、通常はエピタキシによって基板の上に堆積される。レーザダイオードを製造するために、例えばわずかな結晶転移を有するｎ型ドーピングされた窒化ガリウム基板の上に、後続してｎ型ドーピング層とｐ型ドーピング層とを、これらの層の間に位置する、放射発生のために適当なアクティブ領域と共に堆積することができる。この際、例えばアルミニウムガリウム窒化物またはインジウムガリウム窒化物などのような種々異なる化合物半導体を堆積するために、いわゆるヘテロ・エキタピシ方法が行われる。格子整合されていない化合物半導体を堆積する場合には、半導体層列と基板との間に機械的な歪みが生じ得る。このような歪みは、基板の撓みまたは半導体層列における亀裂をもたらす。]
[0003] 例えば刊行物S. Ito et al., "High Power violet laser diodes with crack-free layers on GaN Substrates", Phys. Stat. SoI (a) 204, No.6, 2007の2073-2076頁に記載されているように、歪みは、基板上に互いに平行に配置された複数のトレンチによって低減することができる。この際、エピタキシャル層を形成する前に複数のトレンチを形成する工程が実施される。エピタキシャル堆積の後には基板の表面が層によってコンフォームに被覆されており、この際トレンチは完全には充填されずにトレンチの側壁が被覆される。したがってエピタキシャル層に不連続性が存在することによって、歪みおよび／または亀裂の発生が低減されるのである。]
[0004] 本発明の課題は、改善されたオプトエレクトロニクス半導体本体ないし改善されたオプトエレクトロニクス半導体本体の製造方法を提供することである。]
[0005] この課題は、本発明において、
・第１主面上において第１領域にて、電磁放射を発生するために適したエピタキシャル半導体層列を有し、かつ前記第１領域に隣接した第２領域において第１トレンチを有する基板、
および
・前記第１領域の外側に配置されている少なくとも第２のトレンチ、
を含むことを特徴とするオプトエレクトロニクス半導体本体によって解決される。]
[0006] 例えば、基板上においてエピタキシャル半導体層列に隣接して第２領域に第１トレンチが形成される。該第１トレンチは、エピタキシャル半導体層列の成長時における歪みを低減するために適当なものである。しかしながらエピタキシャル半導体層列は、とりわけ第１トレンチの側壁の領域において、障害のあるゾーンを有する。この障害のある領域は、オプトエレクトロニクス半導体本体の完成後に、構成素子の機能を阻害するリーク路となる。これらの障害を除去するために少なくとも１つの第２トレンチが形成され、この第２トレンチはエピタキシャル半導体層列に隣接して配置されている。したがって、エピタキシャル半導体層列の成長時に生じる不連続性は、エピタキシャルに堆積された半導体層列において障害を引き起こす、ないしは構成素子の機能性を損なうことができなくなる。]
[0007] 別の実施形態では、オプトエレクトロニクス半導体本体において第２トレンチは、第１トレンチが被覆されるように配置されている。]
[0008] この実施形態によれば、第２トレンチの形成によって、エピタキシャル半導体層列が、第１トレンチから除去され、これによって第１トレンチの側壁の領域に位置している障害のあるゾーンは、エピタキシャルに堆積された半導体層列において障害を引き起こす、ないしは構成素子の機能を阻害することはできなくなる。障害のあるゾーンは、規定されていない層厚またはエピタキシャル半導体層列の不規則な結晶成長に起因し得るものである。この障害のある領域は、オプトエレクトロニクス半導体本体の完成後に、構成素子の機能を阻害するリーク路を生じさせることがある。]
[0009] 別の１つの実施形態では、オプトエレクトロニクス半導体本体において第２トレンチが、分離トレンチとして第１トレンチに隣接配置されている。]
[0010] この実施形態によれば第２トレンチの形成によって、エピタキシャル半導体層列は、第１トレンチの側壁の領域に存在する、エピタキシャルに堆積された半導体層列の障害のあるゾーンから分離される。したがって障害のあるゾーンは、障害を引き起こす、または構成素子の機能を損なうことはできなくなる。]
[0011] 別の１つの実施形態では、オプトエレクトロニクス半導体本体において、第２トレンチが、分離トレンチとしてそれぞれ第１トレンチの両側にて第１トレンチに隣接配置されている。]
[0012] この実施形態によれば、アクティブ領域に対する、エピタキシャルに堆積された半導体層列の障害のあるゾーンの分離が両方向に行われ、これによって障害が低減される。]
[0013] 別の１つの実施形態においては、オプトエレクトロニクス半導体本体において、第１主面上に、第２領域にて、パッシベーション層が堆積されており、このパッシベーション層は、第２トレンチを少なくとも部分的に被覆している。]
[0014] この実施形態によれば、付加的に、アクティブ領域に対してエピタキシャル半導体層列の障害のあるゾーンを分離するために、電気的リーク路または表面漏れ電流を阻止することができかつＥＳＤ耐性を高めるために使用されるパッシベーション層が設けられている。]
[0015] さらに本発明の課題は、本発明のオプトエレクトロニクス半導体本体の製造方法によって解決され、この製造方法においては以下のステップが実施される：
・第１主面を備える基板を準備するステップ。
・第１主面に第１トレンチを形成するステップ。
・電磁放射を発生するために適したアクティブ層を有する半導体層列を、第１主面上の第１領域にてエピタキシャル成長させるステップ。
・第１領域の外側の、第１領域に隣接した第２領域に配置される少なくとも１つの第２トレンチを形成するステップ。]
[0016] 基板上に、エピタキシャル半導体層列に隣接して、第２領域に、エピタキシャル半導体層列の成長時における歪みを低減するために適当な第１トレンチが形成される。しかしながらエピタキシャル半導体層列は、とりわけ第１トレンチの側壁の領域において、規定されていない層厚またはエピタキシャル半導体層列の不規則な結晶成長に起因した障害のあるゾーンを有している。]
[0017] この障害のある領域は、オプトエレクトロニクス半導体本体の完成後に、構成素子の機能を阻害し得るリーク路となり得る。これらの障害を除去するために、少なくとも１つの第２トレンチが形成され、この第２トレンチは、エピタキシャル半導体層列に隣接して配置される。したがって、エピタキシャル半導体層列の成長時に生じる不連続性は、エピタキシャルに堆積された半導体層列において障害を引き起こす、ないしは構成素子の機能性を損なうことはできなくなる。]
[0018] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第１トレンチが被覆されるように第２トレンチが設けられている半導体本体が提供される。]
[0019] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第２トレンチが分離トレンチとして第１トレンチに隣接配置されている半導体本体が提供される。]
[0020] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第２トレンチが分離トレンチとしてそれぞれ第１トレンチの両側にて第１トレンチに隣接配置されている半導体本体が提供される。]
[0021] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第１主面上において第２領域にて第２トレンチを少なくとも部分的に被覆するパッシベーション層が堆積されている半導体本体が提供される。]
[0022] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、パッシベーション層がさらにエピタキシャル半導体層列の側壁を少なくとも部分的に被覆している半導体本体が提供される。]
[0023] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、パッシベーション層が第２トレンチの側壁を少なくとも部分的に被覆している半導体本体が提供される。]
[0024] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、パッシベーション層が半導体本体を完全に被覆している半導体本体が提供される。]
[0025] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、パッシベーション層が酸化物、窒化物またはフッ化物の化合物を含む半導体本体が提供される。]
[0026] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第２トレンチが第１主面からその下に位置する基板まで達する半導体本体が提供される。]
[0027] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第２トレンチが第１主面から出発してエピタキシャル半導体層列を少なくとも部分的に切断している半導体本体が提供される。]
[0028] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、第１領域がレーザまたは発光ダイオードを含む半導体本体が提供される。]
[0029] ここに記載した方法および／または半導体本体の少なくとも１つの実施形態によれば、レーザがリブとして基板の第１主面上に配置されている半導体本体が提供される。]
[0030] ここに説明したオプトエレクトロニクス半導体本体およびオプトエレクトロニクス半導体本体の製造方法を、以下、複数の実施例に関して図面に基づきより詳細に説明する。機能的ないし作用的に同じ層、領域、構造には、それぞれ同一の参照符号が付されている。層、領域、または構造が機能の点で対応している限り、これらの説明は、以下の各図面において繰り返されない。]
図面の簡単な説明

[0031] 図１Ａは、オプトエレクトロニクス半導体本体の実施形態を示す平面図である。図１Ｂは、オプトエレクトロニクス半導体本体の層列の実施形態を示す斜視側面図である。
図２Ａ〜２Ｃは、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図３Ａ〜３Ｃは、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図４Ａ〜４Ｃは、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図５は、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図６は、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図７は、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図８は、オプトエレクトロニクス半導体本体の層列の実施形態を示す断面図である。
図９は、オプトエレクトロニクス半導体本体の製造方法の本発明のステップを示すフローチャートである。] 図１Ａ 図１Ｂ 図２Ａ 図２Ｂ 図２Ｃ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ
[0032] 図１Ａには、オプトエレクトロニクス半導体本体の平面図が図示されている。基板１０、例えば半導体ウェハの上に、エピタキシャル堆積によって半導体層列２０が形成される。レーザダイオードを製造するために、通常は、窒化ガリウムからなるｎ型ドーピング層と、アクティブ層と、該アクティブ層の上に位置する同様に窒化ガリウムからなるｐ型ドーピング層とを有するｎ型導電性基板１０が形成される。アクティブ層として、例えば量子井戸構造を含むインジウムガリウム窒化物が設けられている。さらには構成素子の機能性の向上ないしは出力改善のために、別の層、例えばドーピングされた化合物層（いわゆる「クラッド層」）、コンタクト層、または材料汚染を阻止するための層（いわゆる「蒸発防止層」）を形成することができるが、これらの層は、本発明の説明を簡単にするために図示しない。しかしながら当業者にはこれらの機能は周知であり、構成素子の機能性ないしレーザダイオードの出力を改善するために使用可能な別の手段を講じることも可能である。さらに、基板１０の上に完全に製造されたレーザダイオードは、例えばコンタクト層または出力結合素子のような別の要素を含むが、これらは当業者には周知である。] 図１Ａ
[0033] 既に冒頭で述べたように、格子整合されていない化合物半導体を堆積する場合には、半導体層列と基板との間に機械的な歪みが生じ得る。この歪みは、基板の撓みまたは半導体層列における亀裂をもたらし得る。]
[0034] これらの作用を最小化するために、図１Ａに図示したように、基板１０上において第１主面１２上にエピタキシャル半導体層列に隣接して第１トレンチ２４が形成される。第１トレンチ２４は、第１領域１４における半導体層の成長中の歪みを低減するために適している。この第１トレンチ２４は、例えば基板１０の結晶配向に沿うように構成することができる。しかしながら、第１トレンチ２４が基板１０の結晶配向に対して任意の方向を有することもできる。] 図１Ａ
[0035] 詳細に説明するために、図１Ｂに、オプトエレクトロニクス半導体本体の層列の実施形態の一部分を斜視側面図にて図示する。第１領域１４における半導体層列２０の成長中の歪みを低減するために、第１主面１２の上において基板１０上にてエピタキシャル半導体層列２０に隣接して、第１トレンチ２４が第２領域２２に形成される。半導体層列２０は少なくとも３つの部分層１２０〜１２２を含み、これらの部分層は例えばｎ型ドーピング層１２０、アクティブ部層１２１、およびｐ型ドーピング層１２２によって形成される。] 図１Ｂ
[0036] 図１Ｂに図示したように、第２トレンチ３０は第２領域２２にて、エピタキシャル半導体層列２０の方に向いた側壁３１がエピタキシャルに堆積される層によって被覆されないように形成される。しかしながら半導体層列２０はエピタキシャル成長中に、とりわけ第１トレンチ２４の側壁の領域において、規定されていない層厚またはエピタキシャル半導体層列２０の不規則な結晶成長に起因する、障害のあるゾーンを有することがある。] 図１Ｂ
[0037] この障害のある領域はオプトエレクトロニクス半導体本体の完成後に、構成素子の機能を阻害し得るリーク路となることがある。この障害を除去するために第２トレンチ３０が形成され、この第２トレンチ３０は、エピタキシャル半導体層列２０に隣接して配置される。したがってエピタキシャル半導体層列２０の成長時に生じる不連続性は、エピタキシャルに堆積された半導体層列において障害を引き起こす、ないしは構成素子の機能性を損なうことはできなくなる。]
[0038] エピタキシャルに堆積された半導体層列２０における不連続性の低減ないし阻止のための種々異なる手段を、図２〜４に関連して説明する。]
[0039] 図２Ａには、オプトエレクトロニクス半導体本体の第１の実施形態により、半導体層列２０のエピタキシャル堆積の前の基板１０が断面図にて図示されている。図２Ａにおいては、第２領域２２において第１トレンチ２４が基板１０に、例えばマスクを使用した適当なエッチングステップによって形成された。] 図２Ａ
[0040] 図２Ｂに図示されるように、その後半導体層列２０のエピタキシャル堆積が行われる。この際第１プロセスセスステップにおいて、例えばｎ型ドーピング層１２０が、エピタキシ方法、例えば当該技術分野にて公知のＭＯＶＰＥまたはＭＰＥ方法によって、基板１０の第１主面１２上に全面的に堆積される。半導体層列２０はエピタキシャル成長中に、とりわけ第１トレンチ２４の側壁の領域において、しかしまたトレンチ２４の下側においても、規定されていない層厚またはエピタキシャル半導体層列２０の不規則な結晶成長に起因する、障害のあるゾーンを有することがある。障害のあるゾーンの領域は、図２Ｂにおいて参照符号２０’によって示されている。] 図２Ｂ
[0041] エピタキシャル半導体層列の成長時に発生し得る、障害のあるゾーンにおける不連続性の影響を低減するために、この実施形態によれば、第２トレンチ３０が以下のようにして設けられている。すなわち第２トレンチ３０が第１トレンチの上にかかっているように、すなわち、第１トレンチ２４の幅よりも大きい幅を有するように設けられている。]
[0042] 図２Ｃに図示されているように、エピタキシャルに成長された層２０’は、第１トレンチ２４の側壁の領域およびトレンチの下側において除去される。このことは例えば適当なマスクを使用した第２エッチングステップによって行うことができる。したがって障害のあるゾーンの領域は、障害を引き起こす、ないしは構成素子の機能性を損なうことができないように、完全に除去される。したがってオプトエレクトロニクス半導体本体の完成後のリーク路の危険が低減される。] 図２Ｃ
[0043] 図３Ａには、別の１つの実施例において、オプトエレクトロニクス半導体本体の別の１つの実施形態が、半導体層列２０のエピタキシャル堆積の前の基板１０の断面図にて図示されている。図３Ａにおいて、第２領域２２において第１トレンチ２４が基板１０に、例えばマスクを使用した適当なエッチングステップによって形成された。] 図３Ａ
[0044] 図３Ｂに図示されるように、その後半導体層列２０のエピタキシャル堆積が行われる。この際第１プロセスステップにおいて、ｎ型ドーピング層１２０が、エピタキシ方法によって、基板１０の第１主面１２上に全面的に堆積される。半導体層列２０はエピタキシャル成長中に、とりわけ第１トレンチ２４の側壁の領域に、しかしまたトレンチ２４の下側にも、規定されていない層厚またはエピタキシャル半導体層列２０の不規則な結晶成長に起因する、障害のあるゾーンを有することがある。] 図３Ｂ
[0045] 障害のあるゾーンの領域は、図３Ｂにおいて参照符号２０’によって示されている。] 図３Ｂ
[0046] 図３Ｃに図示するようにこの実施形態によれば、第２トレンチ３０は、該第２トレンチ３０が第１トレンチの隣にて第１領域１４に直接隣接するように設けられる。第２トレンチはこの実施形態によれば分離トレンチとして形成されており、この分離トレンチはエピタキシャルに堆積された層２０を、障害のあるゾーン２０’の領域にある不連続性の領域から分離する。] 図３Ｃ
[0047] 図３Ｃに図示されているように、エピタキシャルに成長された層２０’は、第１トレンチ２４の側壁の領域およびトレンチの下側において存在したままである。有利にはエピタキシャルに堆積された層２０を基板１０を貫通するまで分離する第２トレンチ３０を形成することによって、障害のあるゾーンの領域は第１領域１４から電気的に絶縁され、このようにしてオプトエレクトロニクス半導体本体の完成後のリーク路の危険が低減される。] 図３Ｃ
[0048] 図４Ａには、別の１つの実施例において、オプトエレクトロニクス半導体本体の別の実施形態が、半導体層列２０のエピタキシャル堆積前の基板の断面図にて図示されている。図４Ａにおいては、第２領域２２において第１トレンチ２４が基板１０に、例えばマスクを使用した適当なエッチングステップによって形成された。] 図４Ａ
[0049] 図４Ｂに図示されるように、その後半導体層列２０のエピタキシャル堆積が行われる。この際第１プロセスステップにおいて、例えばｎ型ドーピング層１２０がエピタキシ方法によって基板１０の第１主面１２の上に全面的に堆積され、第２プロセスステップにおいてアクティブ領域１２１が堆積され、そして第３プロセスステップにおいてｐ型ドーピング層１２２が堆積される。] 図４Ｂ
[0050] 半導体層列２０はエピタキシャル成長中に、とりわけ第１トレンチ２４の側壁の領域において、しかしまたトレンチ２４の下側においても、規定されていない層厚またはエピタキシャル半導体層列２０の不規則な結晶成長に起因する、障害のあるゾーンを有することがある。障害のあるゾーンの領域は、図４Ｂにおいて再び参照符号２０’によって示されている。] 図４Ｂ
[0051] 図４Ｃに図示するように、この実施形態によれば、第２トレンチ３０は、該第２トレンチ３０が第１トレンチ２４の隣にて第１領域１４に直接隣接するように設けられる。第２トレンチはこの実施形態によれば分離トレンチとして形成されており、この分離トレンチは、エピタキシャルに堆積された層２０を、障害のあるゾーン２０’の領域にある不連続領域から分離する。] 図４Ｃ
[0052] 図４Ｃに図示されているように、エピタキシャル成長された層２０’は、第１トレンチ２４の側壁の領域およびトレンチの下側において存在したままである。少なくともｐ型ドーピング層１２２を貫通してｎ型ドーピング層１２０に達するまで分離する第２トレンチ３０を形成することによって、障害のあるゾーンの領域は第１領域１４から電気的に絶縁されている。しかしこの実施形態によれば、ｐ型ドーピング層１２２から基板１０にまで至る第２トレンチ３０を形成することも可能である。] 図４Ｃ
[0053] パッシベーション層を堆積することによってさらなる改善を達成することができる。以下に図５〜８に基づいて詳細に説明する。] 図５ 図６ 図７ 図８
[0054] 図５には、既に図３Ｃに関連して説明したように、オプトエレクトロニクス半導体本体の層列の１つの実施形態の断面図が図示されている。第２トレンチを形成した後にパッシベーション層４０が堆積され、このパッシベーション層４０は、少なくとも第２トレンチ３０の側壁の、第１領域に向いた側を被覆している。] 図３Ｃ 図５
[0055] したがって、付加的にアクティブ領域に対してエピタキシャル半導体層列の障害のあるゾーンを分離するために、電気的リーク路または表面漏れ電流を阻止することができかつＥＳＤ耐性を高めるために使用されるパッシベーション層４０が設けられている。パッシベーション層４０は、例えば酸化物層、窒化物層、またはフッ化物層として形成することができるが、しかしながら当業者には周知の別の材料を排除するわけではない。]
[0056] 図６には、既に図３Ｃに関連して説明したように、オプトエレクトロニクス半導体本体の層列の１つの実施形態の断面図が図示されている。第２トレンチの形成後にパッシベーション層４０が堆積され、このパッシベーション層は図５Ｃとは異なり、第１主面１２を全面的に被覆している。パッシベーション層４０は、例えば酸化物層、窒化物層、またはフッ化物層として形成することができるが、しかしながら当業者には周知の別の材料を排除するわけではない。] 図３Ｃ 図５Ｃ 図６
[0057] 図７には、既に図４Ｃに関連して説明したように、オプトエレクトロニクス半導体本体の層列の１つの実施形態の断面図が図示されている。第２トレンチを形成した後にパッシベーション層４０が堆積され、このパッシベーション層４０は、少なくとも第２トレンチ３０の側壁の、第１領域に向いた側を被覆している。] 図４Ｃ 図７
[0058] したがって、付加的にアクティブ領域に対してエピタキシャル半導体層列の障害のあるゾーンを分離するために、電気的リーク路または表面漏れ電流を阻止することができ、ＥＳＤ耐性を高めるために使用されるパッシベーション層４０が設けられている。パッシベーション層４０は、例えば酸化物層、窒化物層、またはフッ化物層として形成することができるが、しかしながら当業者には周知の別の材料を排除するわけではない。]
[0059] 図８には、既に図４Ｃに関連して説明したように、オプトエレクトロニクス半導体本体の層列の１つの実施形態の断面図が図示されている。第２トレンチの形成後にパッシベーション層４０が堆積され、このパッシベーション層は図７とは異なり、第１主面１２を全面的に被覆している。パッシベーション層４０は、例えば酸化物層、窒化物層、またはフッ化物層として形成することができるが、しかしながら当業者には周知の別の材料を排除するわけではない。] 図４Ｃ 図７ 図８
[0060] 以下、本発明の方法を、個々のステップをフローチャートによって図示した図９に基づいてより詳細に説明する。] 図９
[0061] ステップ２００において、第１主面１２を備える基板１０が準備される。]
[0062] ステップ２１０において、第１主面１２に第１トレンチ２４が形成される。]
[0063] ステップ２２０において、第１主面１２上の第１領域１４に、電磁放射を発生するために適当なアクティブ層２１を有する半導体層列２０のエピタキシャル成長が行われる。]
[0064] ステップ２３０において、少なくとも１つの第２トレンチ３０が形成され、この第２トレンチ３０は、第１領域１４の外側にて、第１領域１４に隣接した第２領域に配置されている。]
[0065] 本願は、ドイツ連邦共和国特許出願第１０２００８０１０５０８．２号およびドイツ連邦共和国特許出願第１０２００８０１８０３８．６号の優先権を主張するものであり、その開示内容は参照により本願に含まれるものとする。]
[0066] なお、本発明は実施例に基づいたこれまでの説明によって限定されるものではない。むしろ本発明はあらゆる新規の特徴ならびにそれらの特徴のあらゆる組み合わせを含むものであり、これには殊に特許請求の範囲に記載した特徴のあらゆる組み合わせが含まれる。このことはこのような特徴またはこのような組み合わせ自体が特許請求の範囲あるいは実施例に明示的には記載されていない場合であっても当てはまる。]

权利要求:

請求項1
・第１主面（１２）上において第１領域（１４）に、電磁放射を発生するために適したエピタキシャル半導体層列（２０）を有し、かつ前記第１領域（１４）に隣接した第２領域（２２）に第１トレンチ（２４）を有する基板（１０）、および・前記第１領域（１４）の外側に配置されている少なくとも１つの第２トレンチ（３０）、を含むことを特徴とするオプトエレクトロニクス半導体本体。
請求項2
前記第２トレンチ（３０）は、前記第１トレンチが覆われるように配置されている、ことを特徴とする請求項１記載のオプトエレクトロニクス半導体本体。
請求項3
前記第２トレンチ（３０）は、分離トレンチとして前記第１トレンチ（２４）に隣接して配置されている、ことを特徴とする請求項１記載のオプトエレクトロニクス半導体本体。
請求項4
前記第２トレンチ（３０）は、分離トレンチとして前記第１トレンチの両側にて前記第１トレンチ（２４）に隣接して配置されている、ことを特徴とする請求項３記載のオプトエレクトロニクス半導体本体。
請求項5
前記第１主面（１２）の上において前記第２領域（２２）にパッシベーション層（４０）が堆積されており、該パッシベーション層（４０）は、前記第２トレンチ（３０）を少なくとも部分的に被覆している、ことを特徴とする請求項１から４のいずれか一項記載のオプトエレクトロニクス半導体本体。
請求項6
前記パッシベーション層（４０）はさらに、前記エピタキシャル半導体層列（２０）の側壁を少なくとも部分的に被覆している、ことを特徴とする請求項５記載のオプトエレクトロニクス半導体本体。
請求項7
前記パッシベーション層（４０）は、前記第２トレンチ（３０）の側壁を少なくとも部分的に被覆している、ことを特徴とする請求項５または６記載のオプトエレクトロニクス半導体本体。
請求項8
前記パッシベーション層（４０）は、半導体本体を完全に被覆している、ことを特徴とする請求項５から７のいずれか一項記載のオプトエレクトロニクス半導体本体。
請求項9
前記パッシベーション層（４０）は、酸化物、窒化物、またはフッ化物の化合物を含む、ことを特徴とする請求項５から８のいずれか一項記載のオプトエレクトロニクス半導体本体。
請求項10
前記第２トレンチは、前記第１主面から該第１主面の下に位置する基板まで達する、ことを特徴とする請求項１から９のいずれか一項記載のオプトエレクトロニクス半導体本体。
請求項11
前記第２トレンチは、前記第１主面から出発して前記エピタキシャル半導体層列を少なくとも部分的に切断している、ことを特徴とする請求項１から９のいずれか一項記載のオプトエレクトロニクス半導体本体。
請求項12
前記第１領域（１４）は、レーザまたは発光ダイオードを含む、ことを特徴とする請求項１から１１のいずれか一項記載のオプトエレクトロニクス半導体本体。
請求項13
前記レーザは、リブとして前記基板（１０）の第１主面（１２）上に配置されている、ことを特徴とする請求項１２記載のオプトエレクトロニクス半導体本体。
請求項14
オプトエレクトロニクス半導体本体の製造方法において、・第１主面（１２）を備える基板（１０）を準備し、・前記第１主面（１２）に第１トレンチ（１２）を形成し、・電磁放射を発生するために適したアクティブ層（２１）を有する半導体層列（２０）を、前記第１主面（１２）上の第１領域（１４）にてエピタキシャル成長させ、・前記第１領域（１４）の外側の、該第１領域（１４）に隣接した前記第２領域に配置される少なくとも１つの第２トレンチ（３０）を形成する、ことを特徴とする方法。
請求項15
請求項１から１３のいずれか一項記載のオプトエレクトロニクス半導体本体を製造する、請求項１４記載の方法。