ブレークダウン電圧を向上するエッジ終端

专利摘要:
新しいパワースイッチング構造とその方法の提供。エッジ終端領域の表面電場が低く、ブレークダウン電圧が高いＭＯＳＦＥＴスイッチであって、 このＭＯＳＦＥＴスイッチはＮ−Ｐ−Ｎサンドイッチ構造を利用した新しいエッジ終端構造を有し、 また、Ｎ−Ｐ−Ｎサンドイッチ構造のメインのＰＮ接合のエッジにあるあらゆる空乏層の広がりを強化する働きをするポリシリコンフィールドプレート構成を備えている。
公开号:JP2011512676A
申请号:JP2010546844
申请日:2009-02-09
公开日:2011-04-21
发明作者:スー，シー−ツン；ダーウィシュ，モハメッド，エヌ．；ツェン，ジュン
申请人:マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ．；
IPC主号:H01L29-78

专利说明:

[0001] 本出願は、２００８年４月２９日に出願の米国特許出願６１／１２５８９２、２００８年２月１４日に出願の米国特許出願６１／０６５７５９から優先権を主張し、その全ての開示は完全に本明細書で参照により組み込まれる。]
技術分野

[0002] 本発明はパワートランジスタ、またはスイッチに関し、特に、浅いボディ接合を有するパワー金属酸化膜半導体電界効果トランジスタのエッジ終端領域の構造に関する。]
背景技術

[0003] パワー半導体ＭＯＳＦＥＴスイッチの性能向上のため、短チャネルを使用して導電性とスイッチングパワー損失の両方を低減することが行われている。そのような高度パワーＭＯＳＦＥＴスイッチの一例は、リセス構造フィールドプレート（ＲＦＰ，Ｒｅｃｅｓｓｅｄ Ｆｉｅｌｄ Ｐｌａｔｅ）の設計を利用し、ボディ領域への空乏領域の広がりを制限している。このような構造はパンチスルーブレークダウンや高リーク電流のない短チャネル長を実現する。Ｄａｒｗｉｓｈの特許文献１において多様なＲＦＰ−ＭＯＳＦＥＴの実施例が説明されている。特許文献１は、参照により、その全てが本明細書に取り込まれる。]
[0004] これらＭＯＳＦＥＴは、図１に代表として示されるように、ドープポリシリコン（ＰｏｌｙＳｉ）リセス構造フィールドプレート（ＲＦＰ）１０２、ドープポリシリコンゲート１０４、ボディ１０６を含む。ボディ１０６は短チャネル長（現在、例えば＜０．２５μｍ）を達成するため、通常浅いボディ接合深さ（現在、例えば＜０．５μｍ）を備えている。] 図１
[0005] しかしながら、ＭＯＳＦＥＴデバイスのＰＮボディ接合はその周囲に適切に終端されている必要がある。さもないと、デバイスの耐圧性が低くなってしまう。ＲＦＰ構造を備えたＭＯＳＦＥＴデバイスの従来のエッジ終端の例を図２に示す。終端領域は第１誘電層２０２及び第２誘電層２０４、ポリシリコン（ＰｏｌｙＳｉ）層２０６、ソース金属２０８、ｎ−エピタキシャル層２１０を備えている。Ｐ＋領域２１２が前記ソース金属２０８の下に埋め込まれ、Ｐ領域２１４が前記第１誘電層２０２と第２誘電層２０４の下に埋め込まれている。しかしながら、この従来の終端構造は浅いボディ接合を有する高度なデバイスにおいて効果的に耐圧性を最大にすることができない。] 図２
[0006] エッジ終端領域に深いＰＮ接合を導入した現在のアプローチの１つを図３に示す。図３では、終端領域が第１誘電層３０２及び第２誘電層３０４、ポリシリコン（ＰｏｌｙＳｉ）フィールドプレート３０６、ソース金属３０８、Ｎ−エピタキシャル層３１０を備えている。第１Ｐ＋領域３１２が前記ソース金属３０８の下に埋め込まれ、Ｐ領域３１４が前記第２誘電層３０４の下に第１誘電層３０２によって隔てられて埋め込まれ、そして第２低ドープ深型Ｐ−領域３１６がポリシリコンフィールドプレート３０６の下に埋め込まれ、深いＰＮ接合を実現し、耐圧性を高めている。前記Ｐ領域３１４は前記Ｐ＋領域３１２および前記第２低ドープ深型Ｐ−領域３１６の両方と結合されている。しかしながら、この構造は追加のマスキングと処理ステップが必要であり、製造の複雑さとコストが増してしまう。] 図３
[0007] さらに、活性領域とエッジ終端領域間の現行のレイアウトはエッジ終端領域における電圧破壊を効果的に防止することはできない。活性領域からゲートバスまたはエッジ終端領域までの従来のレイアウト例を図１１に示す。図１１では活性領域と終端領域の間にトランジションがない。ＲＦＰ構造を備えたＭＯＳＦＥＴなどの浅いボディ接合デバイスにこのレイアウトを使用することにはいくつかの欠点がある。例えば、トレンチ底部（図示しない）はトレンチ深さよりもずっと浅いため、ボディＰＮ接合によってあまり保護されず、この浅いＰＮ接合のためにデバイス周囲の最後のトレンチがパンチスルーブレークダウンを引き起こすことがある。] 図１１
先行技術

[0008] 米国特許出願第２００８/００７３７０７Ａｌ号明細書]
発明が解決しようとする課題

[0009] 本発明の目的は新しいパワースイッチング構造とその方法を提供することにあり、特に、本発明はエッジ終端に関し、浅いボディ接合を含む縦型パワートランジスタのエッジ終端に多様な新しいアプローチを提供する。本発明で開示する実施例の一系列は、エッジ終端領域に浅い「サンドイッチ型」のダブル接合構造を含む。]
課題を解決するための手段

[0010] 前記サンドイッチ構造は多様なフィールドプレート設計と組み合わせることができる。本発明の一実施例は、このタイプのマルチ接合構造を周囲のトレンチフィールドプレートと組み合わせ、また前記周囲のトレンチフィールドプレートの下に補償ドーパントを含む。これはＲＦＰおよびほかの高度なトランジスタプロセスと相乗的に組み合わせることができる。]
[0011] 別の実施例において、活性領域と終端領域（ポリシリコンゲートバスとも呼ばれる）の間に遷移ゾーン（ｔｒａｎｓｉｔｉｏｎ ｚｏｎｅ）が導入される。前記遷移ゾーンは、ゲートトレンチおよびＲＦＰトレンチとインターリーブされた複数のポリシリコンフィンガーを含むことができる。 また、前記遷移ゾーンは、Ｎ＋領域が除外されており、この領域のパンチスルーを防ぐ性能がさらに向上されている。]
発明の効果

[0012] 本発明の多様な実施例は、少なくとも１つの次の利点を提供する。しかしながら、本発明の各実施例からこれら利点のすべてが得られるわけではなく、この利点の一覧は本発明の多様な請求を制限しない。
●パンチスルー電圧の改善。
● プロセスが複雑化しない。
● 追加の終端マスキングステップが不要。
● 終端の形成に追加のインプラントステップが不要。
●ゲート接点形成のための歩留まり損失なくゲートトレンチの緊密なピッチを達成できる。
●終端構造が短チャネル縦型能動デバイス構造に存在する浅い拡散を効果的に利用して、相乗的な組み合わせを実現する。
●パワースイッチデバイスが耐圧性の向上と同時に短チャネルを有することができる。]
図面の簡単な説明

[0013] 短チャネル領域（＜０．２５μｍ）、浅いボディ接合深さ（＜０．５μｍ）を有する従来のＭＯＳＦＥＴスイッチの概略図である。
従来のシンプルなフィールドプレートゲート終端を備えた従来の高度パワーＭＯＳＦＥＴスイッチの概略図である。
エッジ終端領域に深いＰＮ接合を備えた従来のＭＯＳＦＥＴスイッチの概略図である。
Ｎ−Ｐ−Ｎサンドイッチ構造を利用したＰＮ接合終端に、平面表面ポリシリコンフィールドプレートと金属フィールドプレートの少なくとも一方を組み合わせた、ＭＯＳＦＥＴスイッチの概略図である。
平面ポリシリコンフィールドプレート、Ｎ−Ｐ−Ｎサンドイッチ終端構造、誘電材料を含む幅広トレンチを備えたＭＯＳＦＥＴスイッチの概略図である。
Ｎ−Ｐ−Ｎサンドイッチ終端構造と、リセス構造ポリシリコンフィールドプレートを含む幅広トレンチを備えたＭＯＳＦＥＴスイッチの概略図である。
Ｎ−Ｐ−Ｎサンドイッチ終端構造と、導電材料が充填された完全埋め込み型平坦化ポリシリコンフィールドトレンチを少なくとも１つ含むＭＯＳＦＥＴスイッチの概略図である。
少なくとも１つの追加浮遊Ｐ領域を備えた図７のＭＯＳＦＥＴの概略図である。
図８のＰＮボディ接合終端構造で深いＰＮボディ接合を備えたＭＯＳＦＥＴスイッチの概略図である。
トレンチ間に浮遊Ｐ領域を有する代わりに埋め込み型ポリシリコンフィールドプレートトレンチの底部にＰ領域を有する図８と類似した終端構造を示す概略図である。
埋め込み型ポリシリコンフィールドプレートトレンチの底部に追加のＰ領域を有する図８と類似した終端構造を示す概略図である。
埋め込み型ポリシリコンフィールドプレートトレンチ底部のｐ型拡散が結合された、図８と類似した終端構造を示す概略図である。
すべてのＰ領域が相互に接続された、図１０ｃと類似した終端構造を示す概略図である。
Ｎ−Ｐ−Ｎサンドイッチ構造ではなくＰＮ接合を備えた、図１０ｄと類似した終端構造を示す概略図である。
活性領域からゲートバスまたはエッジ終端領域までの従来のレイアウトの上面図である。
デバイスの活性領域とポリシリコンゲートバス（またはエッジ終端領域）の間に遷移ゾーンを有するＭＯＳＦＥＴスイッチの上面図である。
デバイスの活性領域とポリシリコンゲートバス（またはエッジ終端領域）の間に遷移ゾーンを有し、ゲートトレンチ間の空間が極めて狭い、ＭＯＳＦＥＴスイッチの上面図である。
図４のＭＯＳＦＥＴの終端構造のアバランシェ破壊開始時におけるポテンシャル曲線の模擬図である。
図１０ｃのＭＯＳＦＥＴの終端構造のアバランシェ破壊開始時におけるポテンシャル曲線の模擬図である。] 図１０ｃ 図１０ｄ 図４ 図７ 図８
実施例

[0014] 以下、実施例を参照しながら本発明の数々の革新的な教示について説明する（実施例は例示のためであり、本発明を制限するものではない）。本発明はいくつかの実施例に基づいて説明されているが、以下の記述のいずれも請求項を全般的に制限するとみなされてはならない。]
[0015] 図示の簡素化及び明確化のために、各図は構成の概要を示しており、周知の機能及び技術の説明及び詳細は本発明の不要な曖昧さを回避するために省略されることがある。さらに、各図に示す構成要素は必ずしも一定の縮尺で描かれてはいないことがあり、本発明の実施例の理解を高めるために一部の領域または構成要素は拡大されているものもある。]
[0016] 本発明の設計は、ｎ型およびｐ型ＭＯＳＦＥＴの両方に適用されることが企図され、かつ意図されている。明確さのため、本発明の実施例はｎ型ＭＯＳＦＥＴ構造に基づいているが、当業者であれば分かるように、類似のｐ型デバイスを製造するための多様な設計変更が可能である。「＋」印は高ドープを示し、「＋」がないものは高ドープでないことを表す。ここに示す図面は例示を目的としており、一般にＭＯＳＦＥＴデバイスの活性領域の左側の終端領域を表す。]
[0017] 図４にＮ−Ｐ−Ｎサンドイッチ構造４０４を利用したＰＮ接合終端を有するＭＯＳＦＥＴスイッチを示す。Ｎ−Ｐ−Ｎサンドイッチ構造４０４は、本実施例において、一段フィールドプレート４１６と組み合わされている。フィールドプレート４１６は第１誘電層４０２のエッジに重ねられ、さらに第２誘電層４０６に被覆される。前記Ｎ−Ｐ−Ｎサンドイッチ構造４０４は、低ドープＮ−領域４０９、低ドープＰ−領域４１２、および前記低ドープＰ−領域４１２とｐ＋領域４０１下の標準ドープ領域４０８を含む。これは、例えば、表面でｎ型材料がｐ型に反転しない範囲で、ボディインプラントを使って行うことができる。これは当然、Ｐ＋接点拡散が十分深く、ボディ拡散と接触することができなければならない。] 図４
[0018] 前記ポリシリコンフィールドプレート４１６はソース端子（図示しない）またはゲート端子（これも図示しない）に接続することができる。必要な場合、追加の金属フィールドプレートを使用することができる。第１誘電層４０２および第２誘電層４０６は二酸化珪素またはその他類似の材料で形成することができる。これらはソース金属４１１がＰ＋領域４０１以外のエピタキシャル層４０８のその他領域に接触しないように分離する。]
[0019] 図４のエッジ終端構造を備えたＭＯＳＦＥＴデバイスのドレイン−ソースブレークダウン電圧曲線の模擬結果を図１４に示す。図１４では、エッジ終端構造のＢＶｄｓｓ（ドレイン−ソースブレークダウン電圧）は４４Ｖと示されている。これは同等のＲＦＰおよび終端構造を備えた従来のＭＯＳＦＥＴよりもかなり高い。サンドイッチ構造４０４のｐ−層が一部空乏化しているとみなすことができる。多くの等電位線がこのｐ層をその最も左端、およびその一番下の３分の１の上で横断しているが、残りのｐ層上はない。空乏がサンドイッチ構造の中間層に制限されているという事実は、この状況でなぜそれが有利であるのかを説明する理由の１つである。] 図１４ 図４
[0020] 図５に二酸化シリコン５０２などの誘電材料が充填された幅広トレンチ５１８を有する別の実施例を示す。平面ポリシリコンフィールドプレート５０４が酸化物層５０２の上に堆積され、前記フィールドプレート５０４が第２酸化物層５０６で被覆される。浅いＮ−Ｐ−Ｎサンドイッチ終端構造５１６が幅広トレンチ５１８と浅い高ドープｐ＋領域５１０の間に堆積される。ソース金属５０８が前記浅い高ドープｐ＋領域５１０と接触する。前記Ｎ−Ｐ−Ｎサンドイッチ終端構造５１６がＮ−エピタキシャル内に形成され、前記ｐ＋領域５１０に接続される。] 図５
[0021] 前記Ｎ−Ｐ−Ｎサンドイッチ構造は、Ｐ＋領域５１０に隣接する埋め込み型低ドープＰ−領域５１２を含み、これにより、前記Ｎ−エピタキシャル層５２０とｐ＋領域５１０の間に浅いＮ−領域が存在し、Ｎ−Ｐ−Ｎサンドイッチ構造が形成される。]
[0022] 図６に、類似したＮ−Ｐ−Ｎサンドイッチ終端構造６０１が幅広トレンチ６０２の側壁のいずれかと浅いｐ＋領域６０４の間にある、図５に類似した終端構造を備えたＭＯＳＦＥＴスイッチの別の実施例を示す。ただし、図６で前記幅広トレンチ６０２は第１酸化物層６０６が充填され、前記第１酸化物層６０６の上にリセス構造ポリシリコンフィールドプレート６０８またはその他導電材料が設けられる。浅いｐ＋領域６０４は、第２酸化物層６１２によってポリシリコンフィールドプレート６０８から分離されたソース金属６１０に接触している。] 図５ 図６
[0023] 図７に、図５に示すＮ−Ｐ−Ｎサンドイッチ構造を有するＭＯＳＦＥＴの終端構造の別の実施例を示す。浅い高ドープＰ＋領域７１２に隣接し、それに接触する浅いＮ−Ｐ−Ｎサンドイッチ構造７０２層は、平坦化ポリシリコンおよび（または）ほかの導電材料７０６を含む完全埋め込み型トレンチ７０４と、前記ｐ＋領域７１２の間に位置する。前記サンドイッチ構造層７０２、トレンチ構造７０６、ｐ＋領域７０２は水平に平行である。埋め込み型ポリシリコンフィールドプレート構造７０４および７０６は、酸化物層７１０を堆積する前にＮ−エピタキシャル層７０８の上表面上に複数形成することができる。前記トレンチ７０４の壁面は酸化物などの誘電材料で絶縁することができる。] 図５ 図７
[0024] 図８に、類似したＮ−Ｐ−Ｎサンドイッチ構造８０４と隣接するｐ＋領域８０１を備えた図７のＭＯＳＦＥＴスイッチの変化例を示す。ただし、図８では、終端構造がさらにトレンチを含むポリシリコンフィールドプレート８０８の間に少なくとも１つの浮遊Ｐ領域８０２を有し、トレンチ側壁のいずれかに接触している。前記浮遊Ｐ領域８０２はプロセス中の拡散またはドライブで得ることができる。] 図７ 図８
[0025] 上述の終端構造の実施例は、深いＰＮボディ接合のＭＯＳＦＥＴにも適用可能である。図９にその適用例を示す。図８のＭＯＳＦＥＴの終端領域が変更され、類似のＮ−Ｐ−Ｎ構造９０４に隣接した深いＰ＋ボディ領域９０２を備え、前記Ｎ−Ｐ−Ｎ構造９０４は前記深いＰＮ-ボディ領域９０２およびそれぞれトレンチに堆積された複数の埋め込み型平面ポリシリコンフィールドプレート９０６の間に配置される。Ｐ浮遊領域９１０はｐ型ドーパントで低ドープすることができる。] 図８ 図９
[0026] 図１０ａから図１０ｄに示すように、終端構造のフィールドプレート領域はさらに変更することができ、追加のＰ型ドープ領域１０１０を図４から図６の幅広トレンチの底部領域と、図７から図９の複数のフィールドプレートトレンチの底部領域に追加することができる。この追加によって電界分布が滑らかになり、トレンチの底部角部を保護することができる。ｐ型ドープ領域１０１０の追加は、図１０ｂに示すように、浮遊ｐ領域またはフィールドトレンチ１０１４の間のｐ−領域１０１２と組み合わせることができる。Ｐ浮遊領域１０１４は、具体的な機能要件に基づいて、低ドープまたは高ドープすることができる。] 図１０ａ 図１０ｂ 図１０ｄ 図４ 図６ 図７ 図９
[0027] ｐ型ドープ領域１０１０はインプラントの角度、拡散条件、ドーパント濃度を変えることで、異なる形状に拡散させることができる。フィールドプレートトレンチ底部周囲のｐ型ドープ領域１０１０は、図１０ｃに示すように、局部領域に制限し、相互に結合させることができる。また、ｐ型ドープ領域１０１０は、図１０ｄに示すように、浮遊ｐ−領域１０１２と結合させ、フィールドトレンチ１０１４の周囲に拡張されたｐ領域を形成することもできる。これらの変更はさらにパンチスルーブレークダウンを防止し、ドレイン−ソース耐圧性を高める。] 図１０ｃ 図１０ｄ
[0028] 図１０ｅのエッジ終端構造のアバランシェ破壊開始時におけるポテンシャル曲線の模擬を実施した。図１５に示すように、図１０ｅのエッジ終端構造はＢＶｄｓｓが５３Ｖであり、ＢＶｄｓｓが４４Ｖ（図１４）であった図４の終端構造、およびボディ接合深さによってＢＶｄｓｓが１０〜３０Ｖである従来の終端構造と比較して増加している。図１５から図１０ｅの物理的構造の概要が分かるが、この実施例では４つの同心フィールドプレートリングが示されている。電圧曲線がフィールドプレートリングの間を走っており、それらがすべて異なる電圧であることを示していることに注意する。また、フィールドプレートリング下の補償（またはカウンタドープ）領域は最も外側のフィールドプレートリングの下へ等電位線を湾曲させる効果を有することに注意する。これは、最も内側のフィールドリング下の等電位線の屈曲を少なくする（より一様に水平にする）。これは、サンドイッチ構造４０４の終わり（ボディ拡散の終わりと考えることもできる）はアバランシェブレークダウンが起こりやすい箇所であるため、有利である。図１５から分かるように、等電位線はここで比較的フラットになり、電界の幾何学的強化が排除され、それによりブレークダウンおよびホットキャリアの挙動が改善される。] 図１０ｅ 図１４ 図１５ 図４
[0029] ＭＯＳＦＥＴデバイスの耐圧性とパンチスルーブレークダウンに対する耐性を改善するため、図１２に示すように、ＭＯＳＦＥＴデバイスの活性領域とポリシリコンゲートバス（またはエッジ終端領域）の間に遷移ゾーン１２１０を導入する。] 図１２
[0030] 遷移ゾーン１２１０は、ゲートトレンチ１２１４およびＲＦＰトレンチ１２１６とインターリーブされた複数のポリシリコンフィンガー１２１２を含み、各トレンチの終わりに各ポリシリコンフィンガー１２１２を囲むより多くのＰＮボディ接合領域があり、更なる終端保護を提供する。さらに、ＲＦＰトレンチはより高いシールド効果を提供し、ボディへの空乏の広がりを防止することができる。このため、ＰＮ接合のパンチスルー電圧が高められる。 さらに、ゲートトレンチがない周辺領域１２１８からＮ＋領域が意図的に除外され、遷移ゾーンのパンチスルーブレークダウンを全般的に回避することができる。]
[0031] 図１３にＭＯＳＦＥＴデバイスの活性領域とポリシリコンゲートバス（またはエッジ終端領域）の間に遷移ゾーンを導入する別の設計を示す。図１３では、遷移ゾーン１３１０がゲートまたはＲＦＰトレンチと直接接触していないポリシリコンフィンガー１３１４を備えているが、それらは各ゲートトレンチ１３１６すべてと交差し、接触するクロスオーバーポリシリコンストリップ１３１２と結合される。このため、遷移ゾーンの形成に必要とするポリシリコンフィンガー１３１４の数が少なくて済む。ゲートトレンチ間の空間が極めて狭いＭＯＳＦＥＴには図１３の構造が適している。また、図１３の構造はポリシリコンエッチプロセスとゲート拡がり抵抗をより容易にコントロールすることができるため、図１２の構造よりも容易に実現できる。] 図１２ 図１３
[0032] 上述の構造は、浅いＰＮ-ボディ接合を有する任意のアクティブ領域ＭＯＳＦＥＴ設計に組み合わせることができ、耐圧性とパンチスルー電圧の低下を克服することができる。上述の終端構造は、深いＰＮボディ接合を有するＭＯＳＦＥＴデバイスにも使用可能である。ＭＯＳＦＥＴデバイスの一例は、約５．５μｍ厚のエピタキシャル層を備え、約０．４３Ω・ｃｍの体積抵抗率を有する。ゲートトレンチまたはＲＦＰトレンチのいずれもトレンチ深さは約１．０μｍが好ましい。ゲートトレンチおよびＲＦＰトレンチは実質的に等しい深さとすることができる。ゲートトレンチおよびＲＦＰトレンチは、堆積または酸化プロセスで生成した二酸化シリコンなどの誘電材料層で絶縁することができる。ゲート電極酸化物の厚さは約３００Å〜１０００Å、ＲＦＰ電極酸化物の厚さは約３００Å〜１０００Åとすることが好ましい。]
[0033] Ｐ型ドーパントをインプラントし、Ｎ−Ｐ−Ｎサンドイッチ構造を形成し、ｐ−ボディ領域、Ｐ-浮遊領域、そしてさまざまなトレンチ底部の多様なｐ領域を形成することができる。例えば、５×l０１２１２ｃｍ−２のドーズ量、エネルギー６０〜８０ｋｅＶのボロンをＰ−領域のインプラントに使用することができる。５×l０１２〜５×l０１３ｃｍ−２のドーズ量、エネルギー６０〜１２０ｋｅＶのボロンをＰ領域のインプラントに使用することができる。そして２×l０１５〜４×l０１５ｃｍ−２のドーズ量およびエネルギー２０〜６０ｋｅＶのボロンをＰ＋領域のインプラントに使用することができる。ソースコンタクト層を堆積する前に、タングステンなどの金属プラグをＲＦＰトレンチおよび終端領域のポリシリコンフィールドプレートの上部に堆積することができる。]
[0034] 上述のような多様なサンドイッチ構造はｐ−ボディ形成の処理ステップと同時に形成することができる。]
[0035] 好ましい実施例において、ＲＦＰトレンチへの補償インプラントのエネルギーとドーズ量は、絶縁トレンチに対しても適切に作用する。このプロセスの相乗効果が経済性と優れた性能を提供する。開示されたプロセスはほかの運用電圧に適用できるため、寸法およびドーパントの予測可能な増減で同じ相乗効果を得られることが見込まれる。例えば、２００Ｖの実施例では、トレンチ深さが若干深く（例えば１．５〜２．５μｍ）、補償インプラントのエネルギーとドーズ量はほぼ同じであると予測される。当然当業者であれば、エピタキシャル層のドーピングは実質的により少なく、エピタキシャル層の厚さはより大きくなると理解できる。]
[0036] 多様な実施例に従い、１つ以上のアクティブデバイスセグメントと、１つ以上の前記アクティブデバイスセグメントを囲むエッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートを含み、そのうち前記フィールドプレートのそれぞれが各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、半導体素子が提供される。]
[0037] 多様な実施例に従い、ボディ接合を有する１つ以上のアクティブデバイスセグメントと、１つ以上の前記アクティブデバイスセグメントを囲み、かつ背面接合を有するサンドイッチ構造を含むエッジ終端構造と、前記エッジ終端構造に容量性カップリングされた１つ以上のフィールドプレートを含み、前記背面接合の一方が前記ボディ接合とほぼ同一平面上にあることを特徴とする、半導体素子が提供される。]
[0038] 多様な実施例に従い、デバイスがオフのとき逆バイアスである第１導電型ボディを含む１つ以上のパワーデバイスの活性領域と、前記活性領域に隣接し、第１導電型拡散と、前記第１導電型拡散の上下両方に配置された第２導電型拡散を含むサンドイッチ構造から成る終端ゾーンを含む、パワー半導体素子が提供される。]
[0039] 多様な実施例に従い、ボディ接合を有する１つ以上のアクティブデバイスセグメントと、１つ以上の前記アクティブデバイスセグメントを囲み、かつ背面接合を有するサンドイッチ構造を含むエッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートを含み、そのうち、前記背面接合の一方が前記ボディ接合とほぼ同一平面上にあり、前記フィールドプレートのそれぞれが各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、半導体スイッチが提供される。]
[0040] 多様な実施例に従い、パワー半導体素子を運用する方法であって、ａ）１つ以上のアクティブデバイスセグメントを使用して希望の電流特性を提供する工程と、同時にｂ）１つ以上の前記アクティブデバイスセグメントを囲むエッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートを使用してエッジブレークダウンを回避する工程と、を含み、そのうち前記フィールドプレートのそれぞれが各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、パワー半導体素子を運用する方法が提供される。]
[0041] 多様な実施例に従い、パワー半導体素子を運用する方法であって、ａ）ボディ接合を有する１つ以上のアクティブデバイスセグメントを使用して希望の電流特性を提供する工程と、同時にｂ）１つ以上の前記アクティブデバイスセグメントを囲み、かつ背面接合を有するサンドイッチ構造を含むエッジ終端構造と、前記エッジ終端構造に容量性カップリングされた１つ以上のフィールドプレートの両方を使用してエッジブレークダウンを回避する工程と、を含み、前記背面接合の一方が前記ボディ接合とほぼ同一平面上にあることを特徴とする、パワー半導体素子を運用する方法が提供される。]
[0042] 多様な実施例に従い、パワー半導体素子を運用する方法であって、ａ）ボディ接合を有する１つ以上のアクティブデバイスセグメントを使用して希望の電流特性を提供する工程と、同時にｂ）１つ以上の前記アクティブデバイスセグメントを囲むエッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートの両方を使用してエッジブレークダウンを回避する工程と、を含み、そのうち前記フィールドプレートのそれぞれが各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、パワー半導体素子を運用する方法が提供される。]
[0043] 多様な実施例に従い、１つ以上の前記アクティブデバイスセグメントを横方向に囲み、かつ背面接合を有するサンドイッチ構造と、相互を連続して囲む複数のトレンチフィールドプレートを含み、そのうち、前記背面接合の一方が前記アクティブデバイスセグメントのボディ接合とほぼ同一平面上にあり、前記フィールドプレートのそれぞれが各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、半導体素子エッジ終端構造が提供される。]
[0044] 多様な実施例に従い、エッジ終端領域の表面電場が低く、ブレークダウン電圧が高いＭＯＳＦＥＴスイッチが提供される。このＭＯＳＦＥＴスイッチはＮ−Ｐ−Ｎサンドイッチ構造を利用した新しいエッジ終端構造を有する。このＭＯＳＦＥＴスイッチは、Ｎ−Ｐ−Ｎサンドイッチ構造のメインのＰＮ接合のエッジにあるあらゆる空乏層の広がりを強化する働きをするポリシリコンフィールドプレート構成を備えている。
（変更形態および変形形態）
当業者には明らかなところであるように、本発明において開示された革新的な概念は幅広い応用にわたって変更または変形が可能であり、したがって本発明の対象の範囲は開示された具体的な実施例のいずれによっても制限されない。特許請求の範囲の精神および範囲に含まれるこのような代替例、変更例、および変形例をすべて包含することが意図されている。]
[0045] 上述の実施例に示された終端構造は多様な方法で変更可能であり、本発明の請求の範囲はそれらいずれの実施例よりも、あるいはそれらすべてをまとめたものよりも広い。例えば、示された構造にほかの拡散をオプション的に組み合わせ、ポテンシャルの分布をさらに変更することができる。同様に、フィールドプレートの断面にほかの形状も使用することができる。同様に、追加のフィールドプレートコンポーネントを必要に応じて追加することもできる。終端要素の数および寸法は、デバイスに適用される動作電圧および過渡電流などによって異なる。Ｐ−ボディインプラントは、終端領域でＮ−Ｐ−Ｎサンドイッチ構造を形成するために使用でき、終端領域で独立したマイクロＮ−Ｐ−Ｎサンドイッチ構造を形成するには独立した局部ｐ−領域をインプラントすることができる。]
[0046] 別の例では、開示した終端構造は数々のほかのアクティブデバイス構造と組み合わせることができる。]
[0047] 別の例では、好ましい実施例はシリコンを使用しているが、開示した本発明は代替としてＳｉ．９Ｇｅ．１または多様なその他半導体材料に実施することもできる。]
[0048] 領域１０１０は代替として非常に低いｐ型ドーパントまたは非常に低いｎ型ドーパントでドープすることもでき、それにより形成されるドーパント領域１０１０をｎ型（ν領域）またはｐ型（π領域）または両方（ドーパント濃度の空間的ばらつきのため）とすることができる。]
[0049] 別の例として、本発明はダイオードにも適用することができる。]
[0050] デバイスは「ストライプ」および「セル」（ｃｅｌｌｕｌａｒ）を含むさまざまなレイアウトで作製することができる。ソース領域層、ボディ領域層、ドレイン領域層は縦方向、準縦方向、横方向に構成することができる。エピタキシャルドリフト領域は均一に、または非均一にドープすることができる。上述の実施例は基板上に成長されたエピタキシャル層を含むが、エピタキシャル層は一部の応用において省略することができる。異なる実施例のさまざまな機能を多様なアプリケーション向けに組み合わせおよび再組み合わせすることができる。]
[0051] ＩＧＢＴまたはバイポーラ導電を含むその他デバイスにも適用できる。ゲートトレンチの底部はドーパントで変更できる。設計はソース構造とドレイン構造で異なることもできる。代替のボディ構造を使用することもできる。コンタクトトレンチを最初に形成し、ゲートトレンチをカットして、ソース構造とドレイン構造を構築することができる。]
[0052] 次の出願は追加情報および代替的な変更を含むことがある： 米国代理人整理番号ＭＸＰ−１５Ｐ、シリアル番号６１／０５８０６９、２００８年６月２日出願の「Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ ｆｏｒ Ｄｅｖｉｃｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｐｅｒｍａｎｅｎｔ Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−１６Ｐ、シリアル番号６１／０６０４８８、２００８年６月１１日出願の「ＭＯＳＦＥＴＳｗｉｔｃｈ」、代理人整理番号ＭＸＰ−１７Ｐ、シリアル番号６１／０７４１６２、２００８年６月２０日出願の「ＭＯＳＦＥＴ Ｓｗｉｔｃｈ」、代理人整理番号ＭＸＰ−１８Ｐ、シリアル番号６１／０７６７６７、２００８年６月３０日出願の「Ｔｒｅｎｃｈ−Ｇａｔｅ Ｐｏｗｅｒ Ｄｅｖｉｃｅ」、代理人整理番号ＭＸＰ−１９Ｐ、シリアル番号６１／０８０７０２、２００８年７月１５日出願の「Ａ ＭＯＳＦＥＴ Ｓｗｉｔｃｈ」、代理人整理番号ＭＸＰ−２０Ｐ、シリアル番号６１／０８４６３９、２００８年７月３０日出願の「Ｌａｔｅｒａｌ Ｄｅｖｉｃｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｐｅｒｍａｎｅｎｔ Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−２１Ｐ、シリアル番号６１／０８４６４２、２００８年７月３０日出願の「Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ Ｄｅｖｉｃｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｐｅｒｍａｎｅｎｔ Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−２２Ｐ、シリアル番号６１／０２７６９９、２００８年２月１１日出願の「Ｕｓｅ ｏｆ Ｐｅｒｍａｎｅｎｔ Ｃｈａｒｇｅ ｉｎ Ｔｒｅｎｃｈ Ｓｉｄｅｗａｌｌｓ ｔｏＦａｂｒｉｃａｔｅ Ｕｎ−Ｇａｔｅｄ Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅｓ， Ｇａｔｅ Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅｓ， ａｎｄ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅｓ」、代理人整理番号ＭＸＰ−２３Ｐ、シリアル番号６１／０２８７９０、２００８年２月１４日出願の「Ｔｒｅｎｃｈ ＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｆａｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｔｈａｔ Ｕｓｅｓ Ｉｍｐｌａｎｔａｔｉｏｎ Ｔｈｒｏｕｇｈ ｔｈｅ Ｔｒｅｎｃｈ Ｓｉｄｅｗａｌｌ ｔｏ Ｆｏｒｍ ｔｈｅ Ａｃｔｉｖｅ Ｂｏｄｙ Ｒｅｇｉｏｎ ａｎｄ ｔｈｅ Ｓｏｕｒｃｅ Ｒｅｇｉｏｎ」、代理人整理番号ＭＸＰ−２４Ｐ、シリアル番号６１／０２８７８３、２００８年２月１４日出願の「Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｉｎｔｒｏｄｕｃｉｎｇ ａｎｄ Ａｄｊｕｓｔｉｎｇ ｔｈｅ Ｄｏｐａｎｔ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｉｎ ａ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ ｔｏ Ｏｂｔａｉｎ Ｉｍｐｒｏｖｅｄ Ｄｅｖｉｃｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、代理人整理番号ＭＸＰ−２５Ｐ、シリアル番号６１／０９１４４２、２００８年８月２５日出願の「Ｄｅｖｉｃｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｐｅｒｍａｎｅｎｔ Ｃｈａｒｇｅ」、代理人整理番号ＭＸＰ−２７Ｐ、シリアル番号６１／１１８６６４、２００８年１２月１日出願の「Ａｎ Ｉｍｐｒｏｖｅｄ Ｐｏｗｅｒ ＭＯＳＦＥＴ ａｎｄ Ｉｔｓ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ」、代理人整理番号ＭＸＰ−２８Ｐ、シリアル番号６１／１２２７９４、２００８年１２月１６日出願の「Ａ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｔｒａｎｓｉｓｔｏｒ」。]
[0053] 本発明の説明はいずれも特定の要素、工程、または機能が請求の範囲に含まれていなければならない必須要素を暗示しているとみなされてはならない。特許の発明対象は許可された請求項によってのみ定義される。さらに、これら請求項のいずれも「〜のための手段」(means for)という言い回しを用いてはっきりと記載されない限り、米国特許法１１２条第６項の規定の下で解釈されるべきではない。]
[0054] 出願時の請求項はできる限り広範囲となるよう意図されており、いかなる特許の発明対象も意図的に譲渡、開放、放棄されない。]
[0055] １０２ドープポリシリコンリセス構造フィールドプレート
１０４ ドープポリシリコンゲート
１０６ ボディ
２０２ 第１誘電層
２０４ 第２誘電層
２０６ポリシリコン層
２０８ソース金属
２１０ ｎ−エピタキシャル層
２１２ Ｐ＋領域
２１４Ｐ領域
３０２ 第１誘電層
３０４ 第２誘電層
３０６ポリシリコンフィールドプレート
３０８ ソース金属
３１０ Ｎ−エピタキシャル層
３１２ 第１Ｐ＋領域
３１４ Ｐ領域
３１６ 第２低ドープ深型Ｐ−領域
４０１ ｐ＋領域
４０２ 第１誘電層
４０４ Ｎ-Ｐ-Ｎサンドイッチ構造
４０６ 第２誘電層
４０８ エピタキシャル層
４０９ Ｎ−領域
４１１ ソース金属
４１２ Ｐ−領域
４１６ ポリシリコンフィールドプレート
５０２二酸化シリコン
５０４ 平面ポリシリコンフィールドプレート
５０６ 第２酸化物層
５０８ ソース金属
５１０ ｐ＋領域
５１２ Ｐ−領域
５１６サンドイッチ終端構造
５１８幅広トレンチ
５２０ Ｎ−エピタキシャル層
６０１ Ｎ-Ｐ-Ｎサンドイッチ終端構造
６０２ 幅広トレンチ
６０４ ｐ＋領域
６０６ 第１酸化物層
６０８リセス構造ポリシリコンフィールドプレート
６１０ ソース金属
６１２ 第２酸化物層
７０２ N-P-Nサンドイッチ構造層
７０４トレンチ
７０６トレンチ構造
７０６導電材料
７０８ Ｎ−エピタキシャル層
７１０ 酸化物層
７１２ Ｐ＋領域
７１６ 酸化物層
８０１ ｐ＋領域
８０２ 浮遊Ｐ領域
８０４ Ｎ-Ｐ-Ｎサンドイッチ構造
８０８ ポリシリコンフィールドプレート
９０２ Ｐ＋ボディ領域
９０４ N-P-N構造
９０６ 平面ポリシリコンフィールドプレート
９１０ Ｐ浮遊領域
１０１０Ｐ型ドープ領域
１０１２ ｐ−領域
１０１４ Ｐ浮遊領域
１２１０遷移ゾーン
１２１２ポリシリコンフィンガー
１２１４ゲートトレンチ
１２１６ＲＦＰトレンチ
１２１８周辺領域
１３１０ 遷移ゾーン
１３１２クロスオーバーポリシリコンストリップ
１３１４ ポリシリコンフィンガー
１３１６ ゲートトレンチ]

权利要求:

請求項1
半導体素子であって、１つ以上のアクティブデバイスセグメントと、１つ以上の前記アクティブデバイスセグメントを囲むエッジ終端構造と、前記エッジ終端及び相互を連続して囲む複数のトレンチフィールドプレートと、を含み、前記フィールドプレートがそれぞれ各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、半導体素子。
請求項2
請求項１に記載の半導体素子であって、追加のフィールドプレートを含み、前記追加のフィールドプレートがトレンチに埋め込まれておらず、前記トレンチフィールドプレートの１つ以上を囲むことを特徴とする、半導体素子。
請求項3
請求項１に記載の半導体素子であって、前記アクティブデバイスセグメントが縦型電界効果トランジスタを含むことを特徴とする、半導体素子。
請求項4
請求項１に記載の半導体素子であって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有することを特徴とする、半導体素子。
請求項5
請求項１に記載の半導体素子であって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有し、前記アクティブデバイスセグメントの前記リセス構造フィールドプレートが前記トレンチフィールドプレートの１つ以上と同じ特性を有することを特徴とする、半導体素子。
請求項6
請求項１に記載の半導体素子であって、複数の前記トレンチフィールドプレートが電気的に浮遊していることを特徴とする、半導体素子。
請求項7
請求項１に記載の半導体素子であって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合がその下の材料の導電型を反転させるに足る高濃度であることを特徴とする、半導体素子。
請求項8
請求項１に記載の半導体素子であって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合が、相互にオーバーラップするに足る程度まで拡散されることを特徴とする、半導体素子。
請求項9
請求項１に記載の半導体素子であって、前記トレンチフィールドプレートの内側にさらに少なくとも１つの非トレンチフィールドプレートを含むことを特徴とする、半導体素子。
請求項10
請求項１に記載の半導体素子であって、前記アクティブデバイスセグメントが、前記終端の全部ではなく、一部へと拡張されたボディ接合を含むことを特徴とする、半導体素子。
請求項11
請求項１に記載の半導体素子であって、前記アクティブデバイスセグメントおよび前記終端が、エピタキシャル半導体材料から成ることを特徴とする、半導体素子。
請求項12
請求項１に記載の半導体素子であって、前記アクティブデバイスセグメントと前記エッジ終端構造の間に、遷移ゾーンを含むことを特徴とする、半導体素子。
請求項13
請求項１に記載の半導体素子であって、ｎ＋＋ドーピングが前記アクティブデバイスセグメントに存在するが、前記トレンチフィールドプレートのいずれの外側のどこにも存在しないことを特徴とする、半導体素子。
請求項14
半導体素子であって、ボディ接合を有する１つ以上のアクティブデバイスセグメントと、１つ以上の前記アクティブデバイスセグメントを囲み、かつ背面接合を有するサンドイッチ構造を含み、前記背面接合の一方が前記ボディ接合とほぼ同一平面上にある、エッジ終端構造と、前記エッジ終端構造に容量性カップリングされた１つ以上のフィールドプレートと、を含むことを特徴とする、半導体素子。
請求項15
請求項１４に記載の半導体素子であって、前記サンドイッチ構造がｎ型層の間にｐ型中間層を含むことを特徴とする、半導体素子。
請求項16
請求項１４に記載の半導体素子であって、前記ボディ接合が０．５μｍ未満の深さであることを特徴とする、半導体素子。
請求項17
請求項１４に記載の半導体素子であって、複数の前記フィールドプレートを含むことを特徴とする、半導体素子。
請求項18
パワー半導体素子であって、デバイスがオフのとき逆バイアスである第１導電型ボディを含む１つ以上のパワーデバイスの活性領域と、前記活性領域に隣接し、第１導電型拡散と、前記第１導電型拡散の上下両方に配置された第２導電型拡散を含むサンドイッチ構造から成る終端ゾーンを含むことを特徴とする、パワー半導体素子。
請求項19
請求項１８に記載のパワー半導体素子であって、前記ボディ接合がｐ型であることを特徴とする、パワー半導体素子。
請求項20
請求項１８に記載のパワー半導体素子であって、前記サンドイッチ構造の前記第１導電型拡散が、前記ボディ拡散の少なくとも一部の拡張であることを特徴とする、パワー半導体素子。
請求項21
請求項１８に記載のパワー半導体素子であって、前記終端ゾーンが、前記第１導電型拡散の少なくとも一部に容量性カップリングされた少なくとも１つのフィールドプレートも含むことを特徴とする、パワー半導体素子。
請求項22
半導体スイッチであって、ボディ接合を有する１つ以上のアクティブデバイスセグメントと、１つ以上の前記アクティブデバイスセグメントを囲み、かつ背面接合を有するサンドイッチ構造を含み、前記背面接合の一方が前記ボディ接合とほぼ同一平面上にある、エッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートと、を含み、前記フィールドプレートがそれぞれ各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、半導体スイッチ。
請求項23
請求項２２に記載の半導体スイッチであって、前記サンドイッチ構造がｎ型層の間にｐ型中間層を含むことを特徴とする、半導体スイッチ。
請求項24
請求項２２に記載の半導体スイッチであって、前記ボディ接合が０．５μｍ未満の深さであることを特徴とする、半導体スイッチ。
請求項25
請求項２２に記載の半導体スイッチであって、複数の前記フィールドプレートを含むことを特徴とする、半導体スイッチ。
請求項26
請求項２２に記載の半導体スイッチであって、追加のフィールドプレートを含み、前記追加のフィールドプレートがトレンチに埋め込まれておらず、前記トレンチフィールドプレートの１つ以上を囲むことを特徴とする、半導体スイッチ。
請求項27
請求項２２に記載の半導体スイッチであって、前記アクティブデバイスセグメントが縦型電界効果トランジスタを含むことを特徴とする、半導体スイッチ。
請求項28
請求項２２に記載の半導体スイッチであって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有することを特徴とする、半導体スイッチ。
請求項29
請求項２２に記載の半導体スイッチであって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有し、前記アクティブデバイスセグメントの前記リセス構造フィールドプレートが前記トレンチフィールドプレートの１つ以上と同じ特性を有することを特徴とする、半導体スイッチ。
請求項30
請求項２２に記載の半導体スイッチであって、複数の前記トレンチフィールドプレートが電気的に浮遊していることを特徴とする、半導体スイッチ。
請求項31
請求項２２に記載の半導体スイッチであって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合がその下の材料の導電型を反転させるに足る高濃度であることを特徴とする、半導体スイッチ。
請求項32
請求項２２に記載の半導体スイッチであって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合が、相互にオーバーラップするに足る程度まで拡散されることを特徴とする、半導体スイッチ。
請求項33
請求項２２に記載の半導体スイッチであって、前記トレンチフィールドプレートの内側にさらに少なくとも１つの非トレンチフィールドプレートを含むことを特徴とする、半導体スイッチ。
請求項34
請求項２２に記載の半導体スイッチであって、前記アクティブデバイスセグメントおよび前記終端が、エピタキシャル半導体材料から成ることを特徴とする、半導体スイッチ。
請求項35
請求項２２に記載の半導体スイッチであって、前記アクティブデバイスセグメントと前記エッジ終端構造の間に、遷移ゾーンを含むことを特徴とする、半導体スイッチ。
請求項36
請求項２２に記載の半導体スイッチであって、ｎ＋＋ドーピングが前記アクティブデバイスセグメントに存在するが、前記トレンチフィールドプレートのいずれの外側のどこにも存在しないことを特徴とする、半導体スイッチ。
請求項37
パワー半導体素子を運用する方法であって、ａ）１つ以上のアクティブデバイスセグメントを使用して希望の電流特性を提供する工程と、同時にｂ）１つ以上の前記アクティブデバイスセグメントを囲むエッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートを使用してエッジブレークダウンを回避する工程と、を含み、そのうち前記フィールドプレートがそれぞれ各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、パワー半導体素子を運用する方法。
請求項38
請求項３７に記載のパワー半導体素子を運用する方法であって、そのうち追加のフィールドプレートを含み、前記追加のフィールドプレートがトレンチに埋め込まれておらず、前記トレンチフィールドプレートの１つ以上を囲むことを特徴とする、パワー半導体素子を運用する方法。
請求項39
請求項３７に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが縦型電界効果トランジスタを含むことを特徴とする、パワー半導体素子を運用する方法。
請求項40
請求項３７に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有することを特徴とする、パワー半導体素子を運用する方法。
請求項41
請求項３７に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、 前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有し、前記アクティブデバイスセグメントの前記リセス構造フィールドプレートが前記トレンチフィールドプレートの１つ以上と同じ特性を有することを特徴とする、パワー半導体素子を運用する方法。
請求項42
請求項３７に記載のパワー半導体素子を運用する方法であって、複数の前記トレンチフィールドプレートが電気的に浮遊していることを特徴とする、パワー半導体素子を運用する方法。
請求項43
請求項３７に記載のパワー半導体素子を運用する方法であって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合がその下の材料の導電型を反転させるに足る高濃度であることを特徴とする、パワー半導体素子を運用する方法。
請求項44
請求項３７に記載のパワー半導体素子を運用する方法であって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合が、相互にオーバーラップするに足る程度まで拡散されることを特徴とする、パワー半導体素子を運用する方法。
請求項45
請求項３７に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが、前記終端の全部ではなく、一部へと拡張されたボディ接合を含むことを特徴とする、パワー半導体素子を運用する方法。
請求項46
請求項３７に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントおよび前記終端が、エピタキシャル半導体材料から成ることを特徴とする、パワー半導体素子を運用する方法。
請求項47
請求項３７に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントと前記エッジ終端構造の間に、遷移ゾーンを含むことを特徴とする、パワー半導体素子を運用する方法。
請求項48
請求項３７に記載のパワー半導体素子を運用する方法であって、ｎ＋＋ドーピングが前記アクティブデバイスセグメントに存在するが、前記トレンチフィールドプレートのいずれの外側のどこにも存在しないことを特徴とする、パワー半導体素子を運用する方法。
請求項49
パワー半導体素子を運用する方法であって、 ａ）ボディ接合を有する１つ以上のアクティブデバイスセグメントを使用して希望の電流特性を提供する工程と、同時にｂ）１つ以上の前記アクティブデバイスセグメントを囲み、かつ背面接合を有するサンドイッチ構造を含み、前記背面接合の一方が前記ボディ接合とほぼ同一平面上にある、エッジ終端構造と、前記エッジ終端構造に容量性カップリングされた１つ以上のフィールドプレートの両方を使用してエッジブレークダウンを回避する工程と、を含むことを特徴とする、パワー半導体素子を運用する方法。
請求項50
請求項４９に記載のパワー半導体素子を運用する方法であって、前記サンドイッチ構造がｎ型層の間にｐ型中間層を含むことを特徴とする、パワー半導体素子を運用する方法。
請求項51
請求項４９に記載のパワー半導体素子を運用する方法であって、前記ボディ接合が０．５μｍ未満の深さであることを特徴とする、パワー半導体素子を運用する方法。
請求項52
請求項４９に記載のパワー半導体素子を運用する方法であって、複数の前記フィールドプレートを含むことを特徴とする、パワー半導体素子を運用する方法。
請求項53
パワー半導体素子を運用する方法であって、ａ）ボディ接合を有する１つ以上のアクティブデバイスセグメントを使用して希望の電流特性を提供する工程と、同時にｂ）１つ以上の前記アクティブデバイスセグメントを囲むエッジ終端構造と、前記エッジ終端および相互を連続して囲む複数のトレンチフィールドプレートの両方を使用してエッジブレークダウンを回避する工程と、を含み、そのうち前記フィールドプレートのそれぞれが各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、パワー半導体素子を運用する方法。
請求項54
請求項５３に記載のパワー半導体素子を運用する方法であって、前記サンドイッチ構造がｎ型層の間にｐ型中間層を含むことを特徴とする、パワー半導体素子を運用する方法。
請求項55
請求項５３に記載のパワー半導体素子を運用する方法であって、前記ボディ接合が０．５μｍ未満の深さであることを特徴とする、パワー半導体素子を運用する方法。
請求項56
請求項５３に記載のパワー半導体素子を運用する方法であって、複数の前記フィールドプレートを含むことを特徴とする、パワー半導体素子を運用する方法。
請求項57
請求項５３に記載のパワー半導体素子を運用する方法であって、そのうち追加のフィールドプレートを含み、前記追加のフィールドプレートがトレンチに埋め込まれておらず、前記トレンチフィールドプレートの１つ以上を囲むことを特徴とする、パワー半導体素子を運用する方法。
請求項58
請求項５３に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが縦型電界効果トランジスタを含むことを特徴とする、パワー半導体素子を運用する方法。
請求項59
請求項５３に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有することを特徴とする、パワー半導体素子を運用する方法。
請求項60
請求項５３に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントが、アクティブデバイスと混合された（ｉｎｔｅｒｍｉｎｇｌｅｄ）リセス構造フィールドプレートを含み、前記リセス構造フィールドプレートがその下方に補償ドーパントの集合を有し、前記アクティブデバイスセグメントの前記リセス構造フィールドプレートが前記トレンチフィールドプレートの１つ以上と同じ特性を有することを特徴とする、パワー半導体素子を運用する方法。
請求項61
請求項５３に記載のパワー半導体素子を運用する方法であって、複数の前記トレンチフィールドプレートが電気的に浮遊していることを特徴とする、パワー半導体素子を運用する方法。
請求項62
請求項５３に記載のパワー半導体素子を運用する方法であって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合がその下の材料の導電型を反転させるに足る高濃度であることを特徴とする、パワー半導体素子を運用する方法。
請求項63
請求項５３に記載のパワー半導体素子を運用する方法であって、複数の前記トレンチフィールドプレートの下方にある各前記補償ドーパントの集合が、相互にオーバーラップするに足る程度まで拡散されることを特徴とする、パワー半導体素子を運用する方法。
請求項64
請求項５３に記載のパワー半導体素子を運用する方法であって、前記トレンチフィールドプレートの内側にさらに少なくとも１つの非トレンチフィールドプレートを含むことを特徴とする、パワー半導体素子を運用する方法。
請求項65
請求項５３に記載のパワー半導体素子を運用する方法であって、前記アクティブデバイスセグメントおよび前記終端が、エピタキシャル半導体材料から成ることを特徴とする、パワー半導体素子を運用する方法。
請求項66
請求項５３に記載のパワー半導体素子を運用する方法であって、ｎ＋＋ドーピングが前記アクティブデバイスセグメントに存在するが、前記トレンチフィールドプレートのいずれの外側のどこにも存在しないことを特徴とする、パワー半導体素子を運用する方法。
請求項67
半導体素子エッジ終端構造であって、１つ以上の前記アクティブデバイスセグメントを横方向に囲み、かつ背面接合を含み、前記背面接合の一方が前記アクティブデバイスセグメントのボディ接合とほぼ同一平面上にある、サンドイッチ構造と、相互を連続して囲む複数のトレンチフィールドプレートと、を含み、そのうち前記フィールドプレートがそれぞれ各トレンチに埋め込まれ、補償ドーパントの集合がそれぞれ前記トレンチの下方に配置されたことを特徴とする、半導体素子エッジ終端構造。