差動通信リンク経由で通信するのに用いられる電圧モードドライバのためのデエンファシス回路

专利摘要:
差動通信リンク（２２６）を経由して送信される情報をデエンファシスするための回路は、電圧モード差動回路（２２５）および双方向電流源回路（３０８）を含む。電圧モード差動回路（２２５）は第１および第２の出力端子（３１６、３１８）を含む。電圧モード差動回路（２２５）は差動入力電圧に応答して第１の出力端子（３１６）を経由する第１の電圧および第２の出力端子（３１８）を経由する第２の電圧を供給する。双方向電流源回路（３０８）は第１および第２の端子間に動作可能に接続される。双方向電流源回路（３０８）は第１および第２の電圧に基づいて第１および第２の端子間において第１および第２の方向に選択的に電流を供給する。
公开号:JP2011508570A
申请号:JP2010540866
申请日:2008-12-23
公开日:2011-03-10
发明作者:ボンディカ アルビンド；リアン イーカイ；シュー ミン；リー ミンジュー
申请人:アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H04L25-02

专利说明:

[0001] 本開示は、一般的に差動通信リンク経由で通信するための電圧モードドライバデエンファシス回路に関し、更に詳しくは、電圧モードドライバデエンファシス回路の消費電力の低減に関するものである。]
背景技術

[0002] グラフィックスプロセッサ、ハードディスク、ネットワークカード、その他の高速Ｉ／Ｏデバイス等のデバイスの処理速度の高速化は、デバイス間で通信するための帯域増大の必要性をもたらしてきた。ブリッジ回路とＩ／Ｏデバイスの間の帯域を増大するための一つの方法は、差動通信リンク、例えば、ＰＣＩＥｘｐｒｅｓｓ（商標）、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（商標）、ＳＡＴＡ、ＵＳＢ、その他の適切な差動通信リンクを使用することである。そのようなインタフェースは、しばしばレーン(lanes)と称される多重差動通信リンクを用いるフレキシブルなハイブリッドシリアル−パラレルインタフェースフォーマットである。各リンクは情報を送信する送信レーンと情報を受信する受信レーンとを含む。]
[0003] 高速伝送においては、レーンでの損失がある。損失を補償するために、送信レーンに付随する送信回路は、デエンファシス(de-emphasis)を用いて、データビットの繰り返しのための送信機データ振幅を減少させる。より具体的には、データは各極性（または状態）遷移（例えば０から１、１から０、１から−１、−１から１等）に対して最大振幅で送信され、次いで同一極性（または状態）の繰り返しビットが、減少させられた振幅で送信される。]
[0004] 図１を参照すると、典型的な従来技術の送信回路１００は、プリドライバ回路１０２およびデエンファシス回路１０４を含む。送信回路１００は電流モードドライバ回路（図示せず）または電圧モードドライバ回路１０６を含んでいてよい。幾つかの適用例では、最大パワーでの送信時（例えば繰り返しビットをデエンファシスしない時）の消費電力が少ないという理由で、電圧モードドライバ回路が電流モードドライバ回路よりも望ましい。デエンファシス回路１０４は第１の端子１１０および第２の端子１１２を介して差動電圧送信信号１０８を供給する。] 図１
[0005] デエンファシス回路１０４は第１の単方向電流源１１４、第２の単方向電流源１１６、第３の単方向電流源１１８、および第４の単方向電流源１２０を含む。第１の単方向電流源１１４は第１の電力源１２２と第１の端子１１０の間に接続される。第２の単方向電流源１１６は第２の端子１１２と第２の電力源１２４の間に接続され、第２の電力源１２４は第１の電力源１２２よりも低い電圧を供給する。第３の単方向電流源１１８は第１の電力源１２２と第２の端子１１２の間に接続される。第４の単方向電流源１２０は第１の端子１１０と第２の電力源１２４の間に接続される。]
発明が解決しようとする課題

[0006] 一般的に、電圧モードデエンファシス回路１０４は、別々の単方向電流源を用いて正端子から電流を引き出すと共に負端子に電流を流し込むことにより、差動電圧送信信号１０８をデエンファシスする（例えば送信振幅を減少させる）ものである。例えば、差動電圧送信信号１０８が第１の端子１１０で負の電位を有しており端子１１２で正の電位を有しているとすると、電流源１１４が端子１１０に電流を流し込む一方、電流源１１６が端子１１２から電流を引き出す。同様に、差動電圧送信信号１０８が第１の端子１１０で正の電位を有しており端子１１２で負の電位を有しているとすると、電流源１１８が端子１１２に電流を流し込む一方、電流源１２０が端子１１０から電流を引き出す。]
[0007] 制御回路１２６は、差動信号１２８をデエンファシスするために、プリドライバ回路１０２からの極性（または状態）信号１３０、１３２に基づいて電流源対１１４、１１６および１１８、１２０を選択的に制御する。極性（または状態）信号１３０、１３２は差動信号１２８の極性（または状態）に基づいている。より具体的には、制御回路１２６は差動信号１２８の極性（または状態）変化が起起こったかどうかを決定する。極性（または状態）変化が起こっていなければ、差動電圧送信信号１０８のデータの繰り返しビットをデエンファシスするために、電流源対１１４、１１６および／または１１８、１２０を有効にする。例えば、端子１１０での電位が端子１１２での電位よりも高ければ、制御回路１２６は単方向電流源１２０を有効にして端子１１０から電流を引き出すと共ともに単方向電流源１１８を有効にして端子１１２に電流を流し込む。例えば、端子１１０での電位が端子１１２での電位よりも低ければ、制御回路１２６は単方向電流源１１４を有効にして端子１１０に電流を流し込むとともに単方向電流源１１６を有効にして端子１１２から電流を引き出す。]
[0008] 従って、繰り返しに伴いデエンファシスされるビットが多ければ多いほど、単方向電流源１１４、１１６、１１８、１２０が供給する電流が多くなり、デエンファシス回路１０４の電力消費が増大する。例えば、ある態様では、６ｄＢのデエンファシスを達成するために追加的な９ｍＡの電流が必要になる。結果的に、その余分な９ｍＡを用いて差動電圧送信信号１０８をデエンファシスするときに、デエンファシス回路１０４はより多くの電力を消費する。]
[0009] 従って、従来のデエンファシス回路よりも消費電力の少ない電圧モードドライバ向けデエンファシス回路を提供することが特に望まれている。]
課題を解決するための手段

[0010] 一つの例では、差動通信リンクを経由して送信される情報をデエンファシスするための回路は、電圧モード差動回路および双方向電流源回路を含む。電圧モード差動回路は第１および第２の出力端子を含む。電圧モード差動回路は差動入力電圧に応答して、第１の出力端子を経由する第１の電圧および第２の出力端子を経由する第２の電圧を供給する。双方向電流源回路は第１および第２の端子間に動作可能に接続される。双方向電流源回路は、差動入力電圧をデエンファシスするために第１および第２の電圧に基づいて第１および第２の端子間において第１および第２の方向に選択的に電流を供給し、それにより差動出力信号を提供する。]
[0011] 他の利点にもまして、回路の電力消費が従来の電圧モードデエンファシス回路よりも少なくなる。回路は双方向電流源回路を用いているので、差動出力信号の正側から引き出されたのと同じ電流が差動出力信号の負側に流れ込むように用いられる。従って、差動出力信号をデエンファシスするために用いられる電流がより少なくなり、結果として回路の消費電力が低減される。当業者であれば他の利点を認識するであろう。]
[0012] 一つの例では、第１の電圧が第２の電圧よりも高いときに電流は第１の出力端子から引き出されて第２の出力端子に流し込まれる。一つの例では、第２の電圧が第１の電圧よりも高いときに電流は第２の出力端子から引き出されて第１の出力端子に流し込まれる。]
[0013] 一つの例では、双方向電流源回路は第１の電圧が第２の電圧よりも高いときに第１の方向に電流を供給する。一つの例では、双方向電流源回路は第２の電圧が第１の電圧よりも高いときに第２の方向に電流を供給する。]
[0014] 一つの例では、双方向電流源回路は第１の出力端子および第２の出力端子間に並列に構成された複数の電流源回路を備えている。]
[0015] 一つの例では、回路は双方向電流源回路に動作可能に接続された制御回路を含む。制御回路は電流の大きさを選択的に制御してデエンファシスされた出力信号を生成する。一つの例では、制御回路は第１および第２の電圧の極性変化に基づいて電流の大きさを増大させる。一つの例では、制御回路は第１および第２の電圧の極性変化の不在に基づいて電流の大きさを減少させる。]
[0016] 一つの例では、集積回路は第１の差動信号を送信すると共に第２の差動信号を受信する送受信機回路を含む。送受信機回路は第１の差動信号を送信する送信回路と第２の差動信号を受信する受信回路を含む。送信回路は前述の電圧モード差動回路および双方向電流源回路を含む。]
[0017] 一つの例では、システムは、前述の集積回路と、第２の差動信号を送信するとともに第１の差動信号を受信する第２の送受信機回路を含む第２の集積回路とを含む。第２の送受信機回路は、第２の差動信号を送信する第２の送信回路と第１の差動信号を受信する第２の受信回路とを含む。第２の送信回路は第２の電圧モード差動回路および第２の双方向電流源回路を含む。第２の電圧モード差動回路は第３および第４の出力端子を含む。第２の電圧モード差動回路は第２の差動入力電圧に応答して第３の出力端子を経由する第３の電圧および第４の出力端子を経由する第４の電圧を供給する。第２の双方向電流源回路は第３および第４の端子に動作可能に接続される。第２の双方向電流源回路は第２の差動入力電圧をデエンファシスするために第３および第４の電圧に基づいて第３および第４の端子間の第３および第４の方向に選択的に電流を供給する。第２の送信回路は第３および第４の電圧に基づいて第２の差動信号を送信する。]
[0018] 一つの例では、システムは第１の集積回路に動作可能に接続されたプロセッサを含む。一つの例では、システムは第１の集積回路に動作可能に接続されたメモリを含む。一つの例では、システムは第２の集積回路に動作可能に接続されたディスプレイを含む。]
[0019] 一つの例では、コンピュータ可読記録媒体は、プロセッサにより実行されたときに、前述の電圧モード差動回路および双方向電流源回路を含む回路を動作させ、設計させ、および／または組織させることをプロセッサに実行させる情報を含む。一つの例では、情報はハードウエア記述言語を含む。]
[0020] ここで用いられる「回路」という用語は、一つまたは二つ以上のソフトウエアまたはファームウエアプログラムを実行する、電子回路、一つまたは二つ以上のプロセッサ（例えば、限定はされないが、共用の、専用の、または一群のマイクロプロセッサ、ＤＳＰｓ、または中央処理ユニット等のプロセッサ）、およびメモリ、論理回路の組み合わせ、ＡＳＩＣ、および／または説明された機能を提供する他の好適な部品を含んでよい。また、当業者に理解されるように、「回路」の動作、設計、組織化は、ハードウエア記述言語、例えばベリログ(Verilog)（商標）、ＶＨＤＬ、または他の好適なハードウエア記述言語で記述されてよい。]
図面の簡単な説明

[0021] 従来技術によるデエンファシス回路を有する送信回路の一例を示す機能ブロック図。
本発明に従うデエンファシス回路を有する送信回路を含むデバイスの機能ブロック図。
送信回路の一例を示す機能ブロック図。
本開示に従う送信回路の双方向電流源回路の一実施形態を示す図。
双方向電流源の他の実施形態を示す図。]
実施例

[0022] 本発明は、以下の詳細な説明を下記図面とともに参照することによって、より容易に理解されるであろう。図面において同様の参照符号は同様の要素を表す。]
[0023] 図２を参照すると、デバイス２００、例えば携帯電話、携帯型および／または固定型のコンピュータ、プリンタ、ＬＡＮインタフェース（無線および／または有線の）、メディアプレーヤ、ビデオ復号器および／または符号器、および／または任意の他の適切なデジタルデバイスの例示的な機能ブロック図が示されている。デバイス２００は、少なくとも一つのプロセッサ２０２と、ブリッジ回路２０４と、グラフィックスプロセッサ（またはコア）のような高速Ｉ／Ｏデバイス２０６および関連したディスプレイ２０８と、システムメモリ２１０とを含む。] 図２
[0024] プロセッサ２０２はブリッジ回路２０４に動作可能に接続され、ブリッジ回路２０４からの要求を処理する。幾つかの実施形態では、ブリッジ回路２０４はシステムメモリ２１０に動作可能に接続されたメモリ制御器２１２を含む。システムメモリ２１０はブリッジ回路２０４から伝達された情報を記憶する。他の実施形態では、システムメモリ２１０に動作可能に接続されたメモリ制御器２１２をプロセッサ２０２が含み、システムメモリ２１０はプロセッサ２０２から伝達された情報を記憶する。]
[0025] ブリッジ回路２０４は第１の送受信機回路２１６を含む。第１の送受信機回路２１６は第１の送信回路２１８および第１の受信回路２２０を含む。第１の送信回路２１８は第１のデエンファシス回路２２４および第１の電圧モード差動ドライバ回路２２５を含む。送信回路２１８は差動通信リンク２２８の第１の差動リンク２２６を経由して情報を送信する。受信回路２２０は差動通信リンク２２８の第２の差動リンク２３０を経由した情報を受信する。差動通信リンク２２８は、任意の好適な差動通信リンク、例えば、限定はされないが、ＰＣＩＥｘｐｒｅｓｓ（商標）、Ｈｙｐｅｒ Ｔｒａｎｓｐｏｒｔ（商標）、ＳＡＴＡ、ＵＳＢ、および他の好適な差動通信リンクであってよい。]
[0026] 第１のデエンファシス回路２２４は、デエンファシスを用いて、情報を送信するのに用いられる振幅を選択的に減少させる。例えば、第１のデエンファシス回路２２４は、情報のビットが繰り返すときに、情報を送信するのに用いられる振幅を減少させる。より具体的には、第１のデエンファシス回路２２４は、各極性（または状態）遷移（例えば０から１、１から０、１から−１、−１から１、または他の適切な極性若しくは状態遷移）に対して最大振幅で情報を送信し、次いで減少させられた振幅で同一極性（または状態）の繰り返しビットを送信する。]
[0027] この例では第１の送信回路２１８はブリッジ回路に含まれているが、当業者であれば、送信回路２１８はデエンファシスを採用する任意の他の好適な回路および／またはデバイスに含まれていてよいことを理解するであろう。また、当業者であれば、送信回路２１８は例えば高速Ｉ／Ｏデバイス２０６のような任意の好適な回路および／またはデバイスに対して送信してよいことを理解するであろう。]
[0028] 高速Ｉ／Ｏデバイス２０６は第２の送受信機回路２３２を含む。第２の送受信機回路２３２は第２の送信回路２３４及および第２の受信回路２３６を含む。第２の送信回路２３４は第２のデエンファシス回路２４０および第２の電圧モード差動ドライバ回路２４１を含む。送信回路２３４は差動通信リンク２２８の第２の差動リンク２３０を経由して情報を送信する。受信回路２３６は差動通信リンク２２８の第１の差動リンク２２６を経由した情報を受信する。]
[0029] 第１のデエンファシス回路２２４と同様に、第２のデエンファシス回路２４０は、デエンファシスを用いて、情報を送信するのに用いられる振幅を選択的に減少させる。例えば、第２のデエンファシス回路２４０は、情報のビットが繰り返すときに、情報を送信するのに用いられる振幅を減少させる。より具体的には、第２のデエンファシス回路２４０は、各極性（または状態）遷移（例えば０から１、１から０、１から−１、−１から１、または他の適切な極性若しくは状態遷移）に対して最大振幅で情報を送信し、次いで減少させられた振幅で同一極性（または状態）の繰り返しビットを送信する。]
[0030] この例では第２の送信回路２３４は高速Ｉ／Ｏデバイスに含まれているが、当業者であれば、送信回路２３４はデエンファシスを採用する任意の他の好適な回路および／またはデバイスに含まれていてよいことを理解するであろう。また、当業者であれば、送信回路２３４は例えばブリッジ回路２０４のような任意の好適な回路および／またはデバイスに対して送信してよいことを理解するであろう。]
[0031] 図３を参照すると、送信回路２１８、２３４の例示的な機能ブロック図が示されている。送信回路２１８、２３４は、プリドライバ回路２９８と、デエンファシス回路２２４、２４０と、電圧モード差動ドライバ回路２２５、２４１と、デエンファシス制御回路３１０とを含む。動作の間、プリドライバ回路２９８は端子３０２および端子３０４を経由して差動電圧信号３００を送信する。送信回路２１８、２３４は、差動通信リンク２２６、２３０を経由して情報を提供するために、差動信号３００の振幅を選択的に変化させる。より具体的には、デエンファシス回路２２４、２４０は、各極性（または状態）遷移（例えば０から１、１から０、１から−１、−１から１、または他の適切な極性若しくは状態遷移）に対して最大振幅で情報を送信し、次いで減少させられた振幅で同一極性（または状態）の繰り返しビットを送信する。] 図３
[0032] デエンファシス回路２２４、２４０は双方向電流源回路３０８を含む。電圧モード差動ドライバ回路２２５、２４１は、当該分野において知られているような第１の電圧モードドライバ回路３１２および第２の電圧モードドライバ回路３１４を含む。一つの実施形態では、第１および第２の電圧モードドライバ回路３１２、３１４は約５０オームのインピーダンスを有する。]
[0033] 電圧モード差動ドライバ回路２２５、２４１は、端子３０２および３０４を経由してプリドライバ回路２９８に、また出力端子３１６および３１８を経由して差動リンク２２６、２３０に動作可能に接続される。双方向電流源回路３０８は出力端子３１６および３１８間に動作可能に接続される。デエンファシス制御回路３１０はプリドライバ回路２９８および双方向電流源回路３０８に動作可能に接続される。]
[0034] 電圧モード差動ドライバ回路２２５、２４１は、差動電圧信号３００に応答して、差動リンク２２６、２３０を経由して伝送する差動出力電圧信号３２０を提供するために、出力端子３１６に第１の電圧を、また出力端子３１８に第２の電圧を供給する。デエンファシス制御回路３１０は、例えば端子３０２および３０４を介して差動電圧信号３００を監視して、それに基づいて双方向電流源回路３０８を選択的に制御する。より具体的には、デエンファシス制御回路３１０は、差動出力電圧信号３２０を選択的にデエンファシスするために、デエンファシス制御情報３２２を介して、双方向電流源回路３０８により供給される電流を選択的に制御する。]
[0035] 例えば、差動電圧信号３００の極性における変化に応答して、デエンファシス制御回路３１０は、双方向電流源回路３０８が第１の所定量の電流（あるいは幾つかの実施形態では無電流）を供給するように制御する。これに対し、差動電圧信号３００が一定を維持している（例えば極性を変化させない）場合には、デエンファシス制御回路３１０は、双方向電流源回路３０８が第１の所定量の電流よりも大きな第２の所定量の電流を供給するように制御する。一つの実施形態では、差動出力電圧信号３２０を６ｄＢだけデエンファシスするために、第１の所定量の電流は約０ｍＡであり且つ第２の所定量の電流は約６ｍＡであるが、他の値が検討されてもよい。]
[0036] 端子３１６での第１の電圧が端子３１８での第２の電圧よりも高い場合、双方向電流源回路３０８は第１の方向（例えば端子３１６から端子３１８）に電流を供給する。従って、双方向電流源回路３０８は、出力端子３１６から電流を引き出し、同じ電流（例えば出力端子３１６から引き出された）を出力端子３１８に流し込む。]
[0037] 同様にして、端子３１８での第２の電圧が端子３１６での第１の電圧よりも高い場合、双方向電流源回路３０８は第２の方向（例えば端子３１８から端子３１６）に電流を供給する。従って、双方向電流源回路３０８は、出力端子３１８から電流を引き出し、同じ電流（例えば出力端子３１８から引き出された）を出力端子３１６に流し込む。]
[0038] 結果的に、差動出力電圧信号３２０をデエンファシスするために用いられた電流は閉ループである（例えば、正側から引き出すのに用いたのと同じ電流が負側に流し込むのに用いられる）ので、送信回路２１８、２３４は、差動出力電圧信号３２０をデエンファシスするために、従来の送信回路１００よりも少ない電流を必要とし、少ない電力を消費する。例えば、最大振幅での端子３１６の電位が０．９Ｖで且つ最大振幅での端子３１８の電位が０．３Ｖであるとすると、６ｄＢのデエンファシスを提供するためには、端子３１６の電位は０．７５Ｖであるべきであり且つ端子３１８の電位は０．４５Ｖであるべきである。送信および受信側のドライバが各々５０オームのインピーダンスを有していると仮定すると、差動出力電圧信号３２０をデエンファシスするために、３ｍＡの余分な電流のみが要求される。従って、本開示のデエンファシス回路２２４、２４０は、図１に示されるような従来のデエンファシス回路と比べて約１／３の電流（従って１／３の電力）を必要とする。] 図１
[0039] 図４を参照すると、双方向電流源回路３０８の一実施形態を例示する図が示されている。この例では、双方向電流源回路３０８は複数の電流源回路４００および一つのバイアス回路４０２を含む。幾つかの実施形態では、電流源回路４００の各々は、所定量の電流、例えば０．５ｍＡまたは任意の他の適切な所定量の電流を供給する。デエンファシス制御回路３１０は、特定の電流源回路４００を選択的に有効にすることで、双方向電流源回路３０８によって供給される電流の大きさを制御する。例えば、デエンファシス制御回路３１０は、双方向電流源回路３０８が１．５ｍＡの電流（電流源回路４００の各々が０．５ｍＡ供給するとして）を供給するように制御するために、３つの電流源回路を有効にしてよい。] 図４
[0040] 電流源回路４００の各々は第１および第２のイネーブルトランジスタ４０４、４０６および電流源トランジスタ４０８を含む。幾つかの実施形態では、それらのトランジスタはｎ−チャネル金属酸化膜半導体電界効果トランジスタ（即ちＮＭＯＳトランジスタ）である。しかしながら、任意の好適なトランジスタ、例えばｐ−チャネル金属酸化膜半導体電界効果トランジスタ（即ちＰＭＯＳトランジスタ）が本開示に従って用いられてよい。]
[0041] 第１のイネーブルトランジスタ４０４は第１の端子４１０、第２の端子４１２、および第１のイネーブル端子４１４を含む。第２のイネーブルトランジスタ４０６は第３の端子４１６、第４の端子４１８、および第２のイネーブル端子４２０を含む。電流源トランジスタ４０８は第５の端子４２２、第６の端子４２４、および第３のイネーブル端子４２６を含む。第１の端子４１０はバイアス回路４０２に動作可能に接続される。第２の端子４１２は第４の端子４１８および第３のイネーブル端子４２６に動作可能に接続される。第３の端子４１６は例えば接地としての電源回路４２９に動作可能に接続される。第５の端子４２２は出力端子３１６に動作可能に接続される。第６の端子４２４は出力端子３１８に動作可能に接続される。]
[0042] 第１のイネーブル端子４１４はデエンファシス制御情報３２２に基づくイネーブル情報４２８を受け取る。第２のイネーブル端子４２０は同じようにデエンファシス制御情報３２２に基づくイネーブル情報４３０を受け取る。第１および第２のイネーブルトランジスタ４０４、４０６は、電流源トランジスタ４０８がデエンファシス制御情報３２２に応答して出力端子３１６、３１８間に電流を供給するのを有効にするように動作する。幾つかの実施形態では、デエンファシス制御回路３１０は、特定の電流源回路４００を選択的に有効にするために、デエンファシス制御情報３２２を制御情報の多重化部分４３２、４３４、４３６、４３８、４４０、４４２に分離する(demultiplex)ことができる。このようにして、デエンファシス制御回路３１０は、差動出力電圧信号３２０のデエンファシスを変化させるために、電流源回路４００の各々を選択的に制御する（例えば有効にする／無効にする）ことができ、差動通信リンク２２８の種々のチャネルにおける損失を補償するためにデエンファシスを用いることができる。]
[0043] バイアス回路４０２は、電流源トランジスタ４０８が確実に飽和領域で動作して出力端子３１６、３１８間に電流を供給することができるようにする。幾つかの実施形態では、バイアス回路４０２は、当該分野で知られているようなバイアス電圧を供給する電流源回路３０８の複製を含む。]
[0044] 図５を参照すると、双方向電流源回路３０８のもう一つの実施形態を例示する図が示されている。この例では、双方向電流源回路３０８は複数の電流源回路５００および一つのバイアス回路５０２を含む。幾つかの実施形態では、電流源回路５００の各々は、所定量の電流、例えば０．５ｍＡまたは任意の他の適切な所定量の電流を供給する。デエンファシス制御回路３１０は、特定の電流源回路５００を選択的に有効にすることで、双方向電流源回路３０８によって供給される電流の大きさを制御する。例えば、デエンファシス制御回路３１０は、双方向電流源回路３０８が１．５ｍＡの電流（電流源回路５００の各々が０．５ｍＡ供給するとして）を供給するように制御するために、３つの電流源回路を有効にしてよい。] 図５
[0045] 電流源回路５００の各々は第１および第２のイネーブルトランジスタ５０４、５０６および電流源トランジスタ５０８を含む。幾つかの実施形態では、それらのトランジスタはＮＭＯＳトランジスタである。しかしながら、任意の好適なトランジスタ、例えばＰＭＯＳトランジスタが本開示に従って用いられてよい。]
[0046] 第１のイネーブルトランジスタ５０４は第１の端子５１０、第２の端子５１２、および第１のイネーブル端子５１４を含む。第２のイネーブルトランジスタ５０６は第３の端子５１６、第４の端子５１８、および第２のイネーブル端子５２０を含む。電流源トランジスタ５０８は第５の端子５２２、第６の端子５２４、および第３のイネーブル端子５２６を含む。第１の端子５１０は出力端子３１６に動作可能に接続される。第２の端子５１２は第５の端子５２２に動作可能に接続される。第３の端子５１６は第６の端子５２４に動作可能に接続される。第３のイネーブル端子５２６はバイアス回路５０２に動作可能に接続される。]
[0047] 第１および第２のイネーブル端子５１４、５２０はデエンファシス制御情報３２２を受け取り、電流源回路５００の各々を有効にする。第１および第２のイネーブルトランジスタ５０４、５０６は、電流源トランジスタ５０８がデエンファシス制御情報３２２に応答して出力端子３１６、３１８間に電流を供給するのを有効にするように動作する。幾つかの実施形態では、デエンファシス制御回路３１０は、特定の電流源回路５００を選択的に有効にするために、デエンファシス制御情報３２２を制御情報の多重化部分５３０、５３２、５３４に分離することができる。]
[0048] バイアス回路５０２は、電流源トランジスタ５０８が確実に飽和領域で動作して出力端子３１６、３１８間に電流を供給することができるようにする。幾つかの実施形態では、バイアス回路５０２は、当該分野で知られているようなバイアス電圧を供給する電流源回路３０８の複製を含む。]
[0049] 上述したように、既知の電圧モードデエンファシス回路よりも消費電力の少ない電圧モードデエンファシス回路が他の利点と共に提供される。電圧モードデエンファシス回路は双方向電流源回路を用いているので、差動出力電圧信号の正側から引き出すために用いられたのと同じ電流が差動出力電圧信号の負側に流し込むために用いられる。従って、差動出力電圧信号をデエンファシスするために用いられる電流がより少なくなり、結果として電圧モードデエンファシス回路の消費電力が低減される。当業者であれば他の利点を認識するであろう。]
[0050] また、限定はされないがＣＤＲＯＭ、ＲＡＭ、他の形態のＲＯＭ、ハードドライブ、分散型メモリ等のようなコンピュータ可読メモリに記憶された実行可能な情報に基いて、集積回路を創出する集積回路設計システム（例えばワークステーション）が知られている。情報は、任意の好適な言語、限定はされないが例えばハードウエア記述言語または他の好適な言語を表す（例えばコンパイルされたまたは別の方法で表された）データを含んでよい。従って、ここで記述されている「回路」は、そのようなシステムによって集積回路として製造されてもよい。例えば、ある集積回路は、実行されたときに電圧モード差動回路および双方向電流源回路を含む集積回路を作成することを集積回路設計システムに実行させる、コンピュータ可読記録媒体に記憶された情報を用いて、ディスプレイでの用途のために作成されてよい。電圧モード差動回路は第１および第２の出力端子を含む。電圧モード差動回路は、差動入力電圧に応答して、第１の出力端子を経由する第１の電圧および第２の出力端子を経由する第２の電圧を供給する。双方向電流源回路は第１および第２の端子間に動作可能に接続される。双方向電流源回路は第１および第２の電圧に基づいて第１および第２の端子間において第１および第２の方向に選択的に電流を供給する。ここで説明される他の動作を実行する「回路」を有する集積回路もまた好適に製造されてよい。]
[0051] この開示は特定の例示を含むが、開示はそのように限定されないことが理解されるべきである。当業者であれば、図面、明細書、および以下の特許請求の範囲を検討することにより、本開示の精神および範囲から逸脱することなしに、多くの修正、変更、変形、置換、および均等なものを想起し得る。]

权利要求:

請求項1
差動通信リンクを経由して送信される情報をデエンファシスするための回路であって、第１および第２の出力端子を有し、差動入力電圧に応答して、前記第１の出力端子を経由する第１の電圧および前記第２の出力端子を経由する第２の電圧を供給するように動作する電圧モード差動回路と、前記第１および第２の端子間に動作可能に接続され、前記第１および第２の電圧に基づいて、前記第１および第２の端子間において第１および第２の方向に選択的に電流を供給するように動作する双方向電流源回路とを備えた回路。
請求項2
前記第１の電圧が前記第２の電圧よりも高いときに前記電流は前記第１の出力端子から引き出されて前記第２の出力端子に流し込まれ、前記第２の電圧が前記第１の電圧よりも高いときに前記電流は前記第２の出力端子から引き出されて前記第１の出力端子に流し込まれる、請求項１記載の回路。
請求項3
前記双方向電流源回路は前記第１の電圧が前記第２の電圧よりも高いときに前記第１の方向に前記電流を供給し、前記第２の電圧が前記第１の電圧よりも高いときに前記第２の方向に前記電流を供給するように動作する、請求項１記載の回路。
請求項4
前記双方向電流源回路は前記第１の出力端子および前記第２の出力端子間に並列に構成された複数の電流源回路を備えている、請求項１記載の回路。
請求項5
前記複数の電流源回路の少なくとも一つは、バイアス回路に動作可能に接続された第１の端子、第２の端子、およびイネーブル情報の少なくとも一部分を受け取るように動作する第１のイネーブル端子を有し、前記イネーブル情報の少なくとも一部分に応答する第１のトランジスタと、電圧源に動作可能に接続された第３の端子、前記第２の端子に動作可能に接続された第４の端子、および前記イネーブル情報の少なくとも一部分を受けるように動作する第２のイネーブル端子を有し、前記イネーブル情報の少なくとも一部分に応答する第２のトランジスタと、前記第１の出力端子に動作可能に接続された第５の端子、前記第２の出力端子に動作可能に接続された第６の端子、および前記第２および第４の端子に動作可能に接続された第３のイネーブル端子を有し、前記イネーブル情報の少なくとも一部分に応答して前記電流を供給するように動作する第３のトランジスタとを備えている、請求項４記載の回路。
請求項6
前記複数の電流源回路の少なくとも一つは、前記第１の出力端子に動作可能に接続された第１の端子、第２の端子、およびイネーブル情報の少なくとも一部分を受け取るように動作する第１のイネーブル端子を有し、前記イネーブル情報の少なくとも一部分に応答する第１のトランジスタと、前記第２の端子に動作可能に接続された第３の端子、第４の端子、およびバイアス回路に動作可能に接続された第２のイネーブル端子を有し、前記電流を供給するように動作する第２のトランジスタと、前記第４の端子に動作可能に接続された第５の端子、前記第２の出力端子に動作可能に接続された第６の端子、および前記イネーブル情報の少なくとも一部分を受け取るように動作する第３のイネーブル端子を有し、前記イネーブル情報の少なくとも一部分に応答する第３のトランジスタとを備えている、請求項４記載の回路。
請求項7
前記双方向電流源回路に動作可能に接続され、前記電流の大きさを選択的に制御してデエンファシスされた出力信号を生成するように動作する制御回路を更に備える、請求項１記載の回路。
請求項8
前記制御回路は前記第１および第２の電圧の極性変化に基づいて前記大きさを増大させるように動作する、請求項７記載の回路。
請求項9
前記制御回路は前記第１および第２の電圧の極性変化の不在に基づいて前記大きさを減少させるように動作する、請求項７記載の回路。
請求項10
第１の差動信号を送信するとともに第２の差動信号を受信するように動作する送受信機回路を備えた集積回路であって、前記送受信機回路は送信回路および受信回路を備えており、前記送信回路は、第１および第２の出力端子を有し、差動入力電圧に応答して、前記第１の出力端子を経由する第１の電圧および前記第２の出力端子を経由する第２の電圧を供給するように動作する電圧モード差動回路と、前記第１および第２の端子間に動作可能に接続され、前記差動入力電圧をデエンファシスするために前記第１および第２の電圧に基づいて、前記第１および第２の端子間において第１および第２の方向に選択的に電流を供給するように動作する双方向電流源回路とを備えており、前記送信回路は前記第１の電圧、前記第２の電圧に基づいて前記第１の差動信号を送信するように動作し、前記受信回路は前記第２の差動信号を受信するように動作する、集積回路。
請求項11
前記双方向電流源回路は前記第１の電圧が前記第２の電圧よりも高いときに前記第１の方向に前記電流を供給し、前記第２の電圧が前記第１の電圧よりも高いときに前記第２の方向に前記電流を供給するように動作する、請求項１０記載の集積回路。
請求項12
前記双方向電流源回路は前記第１の出力端子および前記第２の出力端子間に並列に構成された複数の電流源回路を備えている、請求項１０記載の集積回路。
請求項13
前記双方向電流源回路に動作可能に接続され、前記電流の大きさを選択的に制御してデエンファシスされた出力信号を生成するように動作する制御回路を更に備える、請求項１０記載の集積回路。
請求項14
前記制御回路は前記第１および第２の電圧の極性変化に基づいて前記大きさを増大させ、前記第１および第２の電圧の極性変化の不在に基づいて前記大きさを減少させるように動作する、請求項１３記載の集積回路。
請求項15
第１の集積回路および第２の集積回路を備えたシステムであって、前記第１の集積回路は、第１の差動信号を送信するとともに第２の差動信号を受信するように動作する第１の送受信機回路を備えており、前記第１の送受信機回路は、第１の送信回路および第１の受信回路を備えており、前記第１の送信回路は、第１および第２の出力端子を有し、第１の差動入力電圧に応答して、前記第１の出力端子を経由する第１の電圧および前記第２の出力端子を経由する第２の電圧を供給するように動作する第１の電圧モード差動回路と、前記第１および第２の端子間に動作可能に接続され、前記第１の差動入力電圧をデエンファシスするために、前記第１および第２の電圧に基づいて、前記第１および第２の端子間において、第１および第２の方向に選択的に電流を供給するように動作する第１の双方向電流源回路とを備えており、前記第１の送信回路は前記第１および第２の電圧に基づいて、前記第１の差動信号を送信するように動作し、前記第１の受信回路は前記第２の差動信号を受信するように動作し、前記第２の集積回路は、前記第２の差動信号を送信するとともに前記第１の差動信号を受信するように動作する第２の送受信機回路を備えており、前記第２の送受信機回路は、第２の送信回路および第２の受信回路を備えており、前記第２の送信回路は、第３および第４の出力端子を有し、第２の差動入力電圧に応答して、前記第３の出力端子を経由する第３の電圧および前記第４の出力端子を経由する第４の電圧を供給するように動作する第２の電圧モード差動回路と、前記第３および第４の端子間に動作可能に接続され、前記第２の差動入力電圧をデエンファシスするために、前記第３および第４の電圧に基づいて、前記第３および第４の端子間において、第３および第４の方向に選択的に電流を供給するように動作する第２の双方向電流源回路とを備えており、前記第２の送信回路は前記第３および前記第４の電圧に基づいて前記第２の差動信号を送信するように動作し、前記第２の受信回路は前記第１の差動信号を受信するように動作する、システム。
請求項16
前記第１の集積回路に動作可能に接続されたプロセッサ、前記第１の集積回路に動作可能に接続されたメモリ、および前記第２の集積回路に動作可能に接続されたディスプレイの少なくとも一つを更に備える、請求項１５記載のシステム。
請求項17
少なくとも一つのプロセッサにより実行されたときに回路を動作させ、設計させ、および組織させることの少なくとも一つを前記少なくとも一つのプロセッサに実行させる情報を備えたコンピュータ可読記録媒体であって、前記回路は、第１および第２の出力端子を有し、差動入力電圧に応答して、前記第１の出力端子を経由する第１の電圧および前記第２の出力端子を経由する第２の電圧を供給するように動作する電圧モード差動回路と、前記第１および第２の端子間に動作可能に接続され、差動通信リンクを経由する伝送を目的として前記差動入力電圧をデエンファシスするために、前記第１および第２の電圧に基づいて、前記第１および第２の端子間において、第１および第２の方向に選択的に電流を供給するように動作する双方向電流源回路とを備えている、コンピュータ可読記録媒体。
請求項18
前記双方向電流源回路は前記第１の電圧が前記第２の電圧よりも高いときに前記第１の方向に前記電流を供給し、前記第２の電圧が前記第１の電圧よりも高いときに前記第２の方向に前記電流を供給するように動作する、請求項１７記載のコンピュータ可読記録媒体。
請求項19
前記双方向電流源回路に動作可能に接続され、前記電流の大きさを選択的に制御してデエンファシスされた出力信号を生成するように動作する制御回路を前記回路が更に備える、請求項１７記載のコンピュータ可読記録媒体。
請求項20
前記情報はハードウエア記述言語を備えている、請求項１７記載のコンピュータ可読記録媒体。