電気的に消去可能なプログラマブルメモリの相互インダクタンスのテスト

专利摘要:
テスト方法において、フラッシュＥＥＰＲＯＭ回路（１０１）のアレイ（１０３）が相互インダクタンス（ｇｍ）の不十分なビットセル（１０５，１０７，１０９，１１１）を有するか否かを判定する。この方法では、アレイのすべてのビットセルを特定のプログラムされた状態へと前処理し（４０３，４０５，４０７）、次いで、各ビットセルを読み出すこと（４１１）によって、ビットセルのうちのいずれかが望ましくない動作特性を示すか否かを判定し、その相互インダクタンスが所望されるより小さいか否かを判定する（４１３）。
公开号:JP2011508361A
申请号:JP2010540777
申请日:2008-12-16
公开日:2011-03-10
发明作者:ケイ． エグチ、リチャード；ジェイ． シズデク、ロナルド；ヘ、チェン
申请人:フリースケール セミコンダクター インコーポレイテッド；
IPC主号:G11C29-12

专利说明:

[0001] 本発明は、一般に、電気的に消去可能なプログラマブルリードオンリメモリに関する。より詳細には、本発明は、そのようなメモリのセルの相互インダクタンスをテストする方法に関する。]
背景技術

[0002] フラッシュメモリなどのＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオンリメモリ）は、データ処理システムにおける情報の不揮発性記憶装置に使用される。
フラッシュＥＥＰＲＯＭセルの小型化が進むにつれ、相互インダクタンス（ｇｍ）の劣化したビットセル、および／または使用中のビットセルにおけるｇｍの劣化は、信頼性の問題をもたらす。特に、ｇｍの劣化したビットセルは信頼性および／または性能の問題をもたらし、フラッシュＥＥＰＲＯＭに、またはフラッシュＥＥＰＲＯＭを内蔵する集積回路に不具合を生じることがある。]
発明が解決しようとする課題

[0003] したがって、本技術分野における上記のような問題を克服するための改善された方法および装置が必要とされている。]
課題を解決するための手段

[0004] 以下に、本発明を実施するための１つのモードについて詳細に説明する。この記載は本発明の例示であって、限定的なものではない。
フラッシュメモリセルなどのＥＥＰＲＯＭセルの特性は、相互インダクタンス（ｇｍ）曲線を用いて決定可能である。特に、ＥＥＰＲＯＭセルは、ワード線に印加された電圧に基づき電流を伝導する（ビット線が特定の値に設定される）。不良な相互インダクタンスを有するビットは、そのビットセルの相互インダクタンス曲線を用いて判定可能である。ビットセルの相互インダクタンスが正常値から逸脱していることは、不良ビットセルの指標となり得る。したがって、本開示の実施形態は、製造テストにおいて（修理または除去のために）、劣化したｇｍのビットセルを検出し実質的に除去するための方法を有利に提供する。また、顧客用途において顕著な不具合の警告を早期に与えるための方法を提供することができる。]
[0005] 一実施形態において、この方法は、すべてのビットを同じ電流および閾値電圧（Ｖｔ）のピボット点（ｐｉｖｏｔ ｐｏｉｎｔ）に前処理および標準化することを含む。またこの方法は、同じピボット点が確立されると、テストされるすべてのビットについて「不良」ｇｍビットセルを堅牢に識別する。一実施形態において、すべてのビットを所定のＩｄおよびＶｔのレベルに固定するために、すべてのビットを粒度の高い、弱いプログラム動作によって前処理する。別の態様によると、この方法はオフ状態の漏れが小さいか否かを判定するが、一部のビットは他のビットより速くプログラムされ得ること、および全体的（ｇｒｏｓｓ）なテストではすべてのビットセルの真のｇｍは測定できないことが留意される。また本開示の実施形態は、診断ツールの顧客診断を可能とし、顕著な不具合状態の可能性を発見したことをユーザにフラグによって表示するための方法および装置を有利に提供する。顕著な不具合状態の可能性を発見したことの検出に応じて、実際の不具合の発生前に適切な対策を実行することができる。]
図面の簡単な説明

[0006] 本発明の一実施形態に係るメモリ回路のブロック図。
不良な相互インダクタンス曲線を有するビットセルを示すグラフ。
本発明の一実施形態に係る、ビットセルが不良な相互インダクタンス曲線を有するか否かを判定するためのテストの態様を示すグラフ。
本発明の一実施形態に係る、不良な相互インダクタンス曲線を有するビットセルをメモリ回路が備えているか否かを判定するためのフローチャート。
本発明の別の実施形態に係る、ビットセルが不良な相互インダクタンス曲線を有するか否かを判定するためのテストの態様を示すグラフ。
本発明の別の実施形態に係る、不良な相互インダクタンス曲線を有するビットセルをメモリ回路が備えているか否かを判定するためのフローチャート。]
実施例

[0007] 添付の図面を参照することによって本発明はより理解され、数々の目的、特徴、および利点が当業者に明らかになるであろう。
特に断りのない限り、種々の図面において、同じ参照符号は同一の項目を示すのに使用される。図は必ずしも縮尺に従って描かれていない。]
[0008] 図１は、ＥＥＰＲＯＭセルのアレイ１０３と、それらのセルのいずれかが不良な相互インダクタンス（ｇｍ）曲線を有するか否かを判定するための回路とを有する、メモリ回路１０１である。] 図１
[0009] 示した実施形態において、メモリアレイ１０３は、４つのフラッシュＥＥＰＲＯＭセル１０５，１０７，１０９，１１１を含む。一実施形態において、セルはフローティングゲート型のフラッシュメモリセルであるが、他の種類のフラッシュメモリセル（たとえば、ナノ結晶メモリ、スプリットゲート型のフラッシュメモリ、窒化物メモリ）が実装されてもよい。また他の種類のＥＥＰＲＯＭセルが、アレイ１０３に実装されてもよい。示した実施形態において、アレイ１０３は説明の目的で４つのメモリセルを含むが、他の実施形態においてはより多くのメモリを含んでもよい。]
[0010] メモリ回路１０１は、メモリ動作時にワード線電圧制御回路１１７からワード線ＷＬ０，ＷＬ１に電圧Ｖｗを選択的に供給するための、行デコーダ１１５を含む。これらのワード線は、アレイ１０３のメモリセルのゲートに接続されている。回路１０１はまた、列デコーダおよびセンスアンプ回路１２１を含む。列デコーダおよびセンスアンプ回路１２１は、アレイ１０３のセルを読み出すためのビット線ＢＬ０，ＢＬ１に結合するためのセンスアンプと、メモリ動作時にドレイン電圧制御回路１２５からビット線ＢＬ０，ＢＬ１に電圧Ｖｄｒａｉｎを印加するための回路とを含む。回路１２１は、データ線上においてセルから読み出されるデータを出力する。回路１０１はまた、電流参照回路１２３を含む。この電流参照回路１２３は、セル回路１２１の電圧を読み出すために、回路１２１の参照センスアンプに参照電流Ｉｒｅｆを供給する。]
[0011] 回路１０１は、動作時に回路１０１の動作を制御するためのメモリコントローラ１１３を含む。コントローラ１１３は、ワード線電圧制御１１７と、参照回路１２３と、ドレイン電圧制御１２５と、ソース制御１２７とを制御して、メモリ動作時にこれらの回路が供給する電圧値および電流値を制御する。メモリコントローラ１１３はまた、メモリ動作時に行デコード回路１１５および回路１２１の動作を制御するために制御情報を供給する。コントローラ１１３は、メモリ動作を実行するために外部ソース（たとえばプロセッサ）からアドレス、データ、および制御情報を受信するためのアドレス線、データ線、および制御線を含む。示した実施形態において、制御線のうちの１つはテスト線を含む。このテスト線は、アレイ１０３のセルが不良ｇｍ曲線を有するか否かを判定するためにテストモードに入ることを、コントローラ１１３に信号で伝えるためのものである。他のメモリ回路は、他の実施形態において他の構成を有してもよい。]
[0012] メモリ回路１０１は、アドレス線、データ線、および制御線によってプロセッサ１５０に結合されている。一実施形態において、プロセッサ１５０は同じ集積回路上にあってもよく、異なる集積回路上にあってもよい。]
[0013] 図２は、メモリデバイスの動作について、不良ｇｍ曲線を有するアレイの問題を示すグラフである。ｘ軸は読出時にビットセルのワード線に印加される電圧（Ｖｗｏｒｄｌｉｎｅ）を表し、ｙ軸はメモリ読出時のビットセルのドレイン電流（Ｉｄｒａｉｎ）（ビット線電流）を表す。] 図２
[0014] 図２には、アレイのうち最低の消去されたセルの通常のビットセルにおける電流−電圧（ＩＶ）曲線と、アレイの読出参照セルにおけるＩＶ曲線と、アレイの通常の最低のプログラムされたセルのＩＶ曲線とを示す。これらの曲線の傾きは、セルの相互インダクタンス（ｇｍ）である。理想的なメモリアレイにおいては、ワード線電圧にかかわらず３つの曲線間でドレイン電流が区別されるように、これら３つの曲線の傾きは互いに平行である。たとえば、読出電圧Ｖｒがワード線に印加される場合、ドレイン電流Ｉｒｅｆが参照セルによって生成される。より大きなドレイン電流を生成するセルは、消去されたセルとして読み出される。より小さなドレイン電流を生成するセルは、プログラムされたセルとして読み出される。] 図２
[0015] 消去中は、テスト読出時の照合用電圧ＶｅにおけるＥｖよりも大きな電流をセルが生成するまで、セルに対し消去電圧が印加される。プログラミング中は、テスト読出時のプログラム照合用のワード線電圧ＶｐにおけるＰＶよりも小さなドレイン電流をセルが生成するまで、セルに対しプログラミング電圧が印加される。通常のｇｍ曲線を有するメモリセルを用いたこのようなプログラミングでは、メモリ動作時にセルの読出を正確に行うように、消去されたセルとプログラムされたセルとの間においてドレイン電流を十分に区別することが可能となる。]
[0016] 図２には、「不良」ｇｍ曲線を有する消去されたセルのＩＶ曲線も示す。図２の実施形態において、このＩＶ曲線の傾きは標準の曲線の傾きよりも小さい。示した例では、この不良なセルは消去されることができ、そのワード線電圧Ｖｅにおけるドレイン電流がＥＶよりも大きいことによって、テストにおいて消去されたセルとして評価される。しかしながら、このｇｍ曲線は減少してゆくため、Ｖｒにおけるドレイン電流は、通常の最低の消去されたセルのドレイン電流よりも小さい（Ｉｄｅｌｔａとして示す）。Ｖｒにおける参照セルからの差異が小さいほど、そのセルの読出誤りの可能性は高くなることを意味する。また低いｇｍ曲線は、プログラミングにおいて同様の問題を生じうる。すなわち、プログラムされたセルはワード線電圧Ｖｐにおけるプログラム値ＰＶより小さなドレイン電流を有したとしても、依然として電圧Ｖｒにおいて十分に小さなドレイン電流を供給し得ない。] 図２
[0017] 幾つかの実施形態において、セルのｇｍ曲線がより低いことは、そのセルの製造欠陥を表している場合がある。さらに、フラッシュセルのｇｍは、セルにかかる電気的ストレスのために時間の経過とともに劣化し得る。このため、あるセルが製造テスト時に電圧Ｖｅ，Ｖｒ，Ｖｐにおけるドレイン電流について許容可能なテスト結果を与えたとしても、このようなストレスのため時間の経過によって故障する場合がある。したがって、セルが製造時に読出テストに合格する場合であっても、該セルが製造時に不良ｇｍを有するか否かを判定することが望ましい。]
[0018] 図３は、本発明の一実施形態に係る不良ｇｍ曲線を有するセルを判定するための一方法の概念を示すグラフである。示した実施形態において、アレイのすべてのセルは、特定のより高いワード線電圧Ｖｗｌ１において特定のドレイン電流（たとえば、２Ｉｒｅｆ１）を生成する（図３のポイントＰＴ１）ように、最初にプログラムされる。] 図３
[0019] 一実施形態において、この最初のプログラミングは「弱い」プログラム動作によって実行される。この「弱い」プログラム動作においては、低減されたゲート電圧（ワード線）と低減されたドレイン電圧とがセルに印加される。このようなゲート電圧およびドレイン電圧は、通常動作においてセルをプログラミングする際に使用する値から低減される。たとえば、通常動作時に９．３Ｖのゲート電圧および５Ｖのドレイン電圧が印加されるメモリアレイの場合、最初のプログラミングの弱いプログラミングにおいて５Ｖのゲート電圧および４Ｖのドレイン電圧が印加されてよい。他の実施形態においては、他の電圧が使用されてもよい。一実施形態では、弱いプログラミングは、ドレイン電流２Ｉｒｅｆ１におけるワード線電圧の分布を、通常のプログラミングで得られる分布に対し「より密に」するために使用される。このように、より密な分布によって、不良ｇｍを有するセルを発見するためのより正確なテストが提供される。一実施形態において、各セルがドレイン電流２Ｉｒｅｆ１を生成し、かつ、最高のプログラムされたセルのワールド線電圧が最低のプログラムされたセルのワード線電圧の５００ｍＶ以内となるように、各セルはプログラムされる。]
[0020] 図３は、ポイントＰＴ１になるようにプログラムされている通常のセル（通常のｇｍ）のＩＶ曲線を示す。また図３には、不良ｇｍ曲線を有するセルのＩＶ曲線を示す。示した実施形態において、不良ｇｍ曲線を有するセルは、電圧Ｖｗｌ１よりも低いワード線電圧において、より大きなドレイン電流を有する。] 図３
[0021] 一実施形態において、Ｉｒｅｆ１＝１２マイクロアンペア、２Ｉｒｅｆ１＝２４マイクロアンペア、１／４Ｉｒｅｆ１＝３マイクロアンペアである。他の実施形態においては、他の電流値（他の比のＩｒｅｆなど）が使用されてもよい。]
[0022] 特定のセルが不良ｇｍを有するか否かを判定するために、セルはＶｗｌ１よりも低いワード線電圧Ｖｒｇで読み出される。セルのドレイン電流が特定の値（たとえば１／４Ｉｒｅｆ１）よりも大きい場合、セルは不良ｇｍ曲線を有すると考えられる。セルのドレイン電流が１／４Ｉｒｅｆ１よりも小さい場合、セルは許容可能なｇｍを有すると考えられる。]
[0023] 図４は、不良ｇｍ曲線を有するビットセルをメモリ回路が含むか否かを判定するための一方法を示すフローチャートである。動作４０１において、メモリ回路は診断モードに入る。一実施形態では、診断モードに入るとの信号をメモリコントローラ１１３がテスト線上で受信すると、診断モードとなる。他の実施形態において、プロセッサ（たとえば１５０）または外部のテスト装置からコマンドを受信すると、メモリセルは診断モードに入る。] 図４
[0024] 動作４０３において、アレイのすべてのビットは消去される。一例において、消去動作は、複数のブロックを有するアレイにおいてブロック毎に実行されてもよい。
動作４０５において、コントローラ１１３は、各セルの弱いプログラムを行うために、適切なワード線電圧を供給するようにワード線制御回路１１７を設定し、適切な参照電流値を供給するように参照回路１２３を設定し、適切なドレイン電圧を供給するようにドレイン制御回路を設定する。次いで、動作４０７において、特定の範囲内のワード線電圧（たとえば、図３のＶｗｌ１）を印加することによって、各セルは、各セルが特定のドレイン電流（たとえば、図３の２Ｉｒｅｆ１）を生成するような状態へと、ビット毎にプログラムされる。一実施形態では、プログラミングパルスをセルに印加することによってプログラミングが行われ、続いて、セルが所望の読出特性値内にプログラムされているか否かを確かめるため、照合読出が行われる。] 図３
[0025] 動作４０７においてすべてのセルが所望のプログラミング状態にプログラムされた後、動作４０９において、メモリコントローラ１１３は不良ｇｍ曲線を有するセルを検出するために、ＩｒｅｆおよびＶｗｏｒｄｌｉｎｅの値をリセットする。図３の実施形態において、参照セルに対する参照電流は１／４Ｉｒｅｆ１に設定され、ワード線電圧はＶｒｇに設定される。これらの値は、異なるｇｍ曲線の値でセルをテストするために、プログラム動作４０７における値よりも小さく設定される。] 図３
[0026] 動作４１１において、セルのうちのいずれかが閾値電流１／４Ｉｒｅｆ１（参照セルに供給される参照電流）よりも大きなドレイン電流を生成するか否かを判定するために、すべてのビットが読み出される。一実施形態において、これはワード線電圧をＶｒｇに設定して各セルを読み出し、セルのドレイン電流を参照セルのドレイン電流と比較することによって実行される。ドレイン電流が参照セルのドレイン電流よりも大きい場合、そのセルが消去された状態にあることを示す。４１３において、セルが１／４Ｉｒｅｆ１よりも大きなドレイン電流を有するものとして読み出される場合、動作４１７において、少なくとも１つのセルが不良ｇｍ曲線を有するとして、メモリ回路は不合格と見なされる。いずれのセルも１／４Ｉｒｅｆ１より大きなドレイン電流を有しない場合、メモリ回路は、動作４１５においてｇｍテストに合格すると見なされる。動作４２１において、メモリ回路１０１はテストモードを終了する。]
[0027] 図４の実施形態において、いずれかのセルが不良ｇｍを有する場合、メモリ回路は欠陥があると見なされる。一実施形態において、メモリ回路を含む集積回路は破棄される。しかし他の実施形態では、欠陥のあるｇｍを有する１つ以上のセルが識別されて、回路の冗長なメモリセルに交替されてよい。更に他の実施形態では、欠陥のあるセルは、記憶装置に使用できないものとして印を付けられてもよい。] 図４
[0028] 一実施形態において、メモリコントローラは、図４の動作を行うために制御線を介してプロセッサ１５０によって制御される。別の実施形態において、メモリ回路１０１は、テスト時にメモリコントローラ１１３を制御するために、テスト時にテスト装置に結合される。] 図４
[0029] メモリアレイをテストするための上記方法を用いることによって、メモリアレイにおいてセルのうちのいずれかに欠陥があるか否かを判定すべく、製造時に不良な相互インダクタンス曲線を有するセルのアレイをテストするための方法が提供される。これによって、顧客に欠陥部品を送る前に正確なテストが実施できる。]
[0030] 一実施形態において、メモリコントローラ１１３は、部品のｇｍテストの合否を記憶するためのレジスタを含む。幾つかの実施形態において、コントローラ１１３は、不合格になったセルのアドレスを記憶するためのレジスタを含む。]
[0031] 図５は、セルが不良ｇｍ曲線を有するか否かを判定するための第２実施形態を説明するグラフである。図３の実施形態のように、この実施形態において、すべてのセルは特定のプログラムされた状態（たとえば、図３のプログラムされた状態ＰＴ１）へとプログラムされる。しかしながら、この実施形態において、特定のドレイン電流をセルが生成するようにワード線に印加された最低電圧が特定の電圧よりも低い場合、そのセルは欠陥があると判定される。] 図３ 図５
[0032] 図５の実施形態において、参照電流は特定の閾値（たとえば、１／４Ｉｒｅｆｌ）に設定される。Ｉｒｅｆ１は、通常の読出動作時に参照セルを読み出すために参照セルに供給される参照電流である。特定のドレイン電流をセルが生成するようにセルに印加されたワード線電圧が特定の電圧値よりも低い場合、そのセルは欠陥のあるｇｍを有すると見なされる。セルが特定のプログラムされた状態（たとえば、図３の状態ＰＴ１）へと前処理された後、そのような条件にあることは、そのセルのｇｍに欠陥があることを示す。] 図３ 図５
[0033] アレイのセルの平均ｇｍは、そのメモリアレイを製造したウエハの製造条件によって変動し得る。アレイのすべてのｇｍ曲線が同じように変動する場合、参照セルのｇｍも同じように変動するので、その部品においては必ずしも不具合が生じない。]
[0034] したがって、図５の実施形態において、良好なｇｍと不良なｇｍとの間の特定の電圧閾値は、製造時の変動を説明する装置の特性に基づいてもよい。一実施形態において、不良ｇｍを判定するための特定の最低ワード線電圧は、アレイの特定のドレイン電流を生成するための平均ワード線電圧に基づく。図５の実施形態において、セルの平均ワード線電圧（Ｖｗ ａｖｅ）の指標が判定される。特定のドレイン電流を生成するためのワード線電圧がその平均値の所定範囲の外にある場合、そのセルは不良ｇｍを有すると考えられる。一実施形態において、そのワード線電圧が平均ワード線電圧よりも２５０ミリボルト高い場合、そのセルは不良ｇｍを有すると見なされる。他の実施形態においては、他の範囲が使用されてよい。] 図５
[0035] 不良ｇｍを判定するためのテストがアレイの平均動作パラメータに基づくというシステムを提供することによって、製造状態の変動を説明可能なテストが提供される。したがってこのようなテストによって、ｇｍ欠陥検出性の誤検出がより少なくされてもよい。]
[0036] 図６は、図５の実施形態を実施する一方法を示すフローチャートである。セルを特定のプログラムされた状態（たとえば、図３のＰＴ１）へと前処理するための動作６０１，６０３，６０５，６０７は、図４の実施形態の動作４０１，４０３，４０５，４０７と同様である。] 図３ 図４ 図５ 図６
[0037] 動作６０９において、参照セルに対する電流Ｉｒｅｆは、不良ｇｍを有するセルを検出するための値に設定される。一実施形態において、参照電流は、１／４Ｉｒｅｆ１に設定される。]
[0038] 動作６１１において、１／４Ｉｒｅｆ１のドレイン電流を生成するためのアレイのセルの平均ワード線電圧が判定される。一実施形態において、平均ワード線電圧は、各セルのワード線電圧を測定することによって判定される。しかし他の実施形態において、平均ワード線電圧は、メモリアレイの一部（たとえば、メモリアレイの１ページのセル）の平均ワード線電圧を測定することによって判定される。ワード線電圧の判定にメモリセルの一部を使用することによって、平均ワード線電圧を判定するための所要時間が削減される。]
[0039] 動作６１１において、最低のプログラムされたセルのワード線電圧が判定される。一実施形態において、この動作は各ワード線を０ボルトに設定し、ビット線上でドレイン電流が１／４Ｉｒｅｆ１よりも大きいものとして検出されるまで電圧を増加させながら各ラインに個々に印加することによって行われる。たとえば、まず各ワード線に対し順次０．２５ボルトを印加する。この電圧は、１／４Ｉｒｅｆ１よりも大きなドレイン電流が検出されるまで、０．２５ボルトずつ増加される。判定６１３において、最低のプログラムされたセルについての第１の検出されたワード線電圧が許容範囲内にある場合、動作６１５において、そのメモリ回路は合格していると見なされる。最低のプログラムされたセルについての第１の検出されたワード線電圧がその範囲外にある場合、動作６１７において、該部品はｇｍ検出性能テストに不合格であったと見なされる。このテストモードは、動作６２１において終了する。一実施形態において、許容範囲は平均ワード線電圧の２５０ミリボルト以内である。]
[0040] 別の実施形態において、許容範囲外のワード線電圧を有するセルがアレイに含まれるか否かの判定は、ワード線電圧を許容範囲のわずかに外となる電圧に設定し、該ワード線のビットセルが１／４Ｉｒｅｆ１よりも大きなドレイン電流を有するか否かを判定することによって実行可能である。検出したワード線のセルが、該電圧において１／４Ｉｒｅｆ１よりも大きなドレイン電流を有しない場合、そのメモリ回路は合格と判定される。]
[0041] 以上より、メモリアレイのビットセルにおいて劣化した相互インダクタンスを検出するための方法であって、次のように前処理、読出、および判定を行うことを含む方法が提供されたと理解される。この方法は、ビットセルがプログラムされるように、前処理用の参照電流、前処理用のビット線電圧、および前処理用のワード線電圧を用いて、ビットセルに対する前処理プログラム動作を実行する工程を含む。プログラムされたビットセル全体の前処理閾値電圧分布幅は、ビットセルに対する通常のプログラム動作で生じる閾値電圧分布幅よりも小さい。この方法は、照合用の参照電流および照合用のワード線電圧を用いて、すべてのビットセルを読み出す工程を更に含む。照合用の参照電流および照合用のワード線電圧は、それぞれ前処理用の参照電流および前処理用のワード線電圧とは異なる。またこの方法は、読み出したビットセルが、プログラムされておらず、消去されているか否かを判定する工程であって、（ｉ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｉｉ）いずれのビットセルも消去されていない場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない工程を含む。]
[0042] 前処理プログラム動作は、通常のプログラム動作における対応する値に対し、より大きな参照電流（Ｉｒｅｆ）、より低いビット線電圧（Ｖｂｌ）、およびより低いワード線電圧（Ｖｗｌ）からなる所定値を用いて、ビット毎にビットセルをプログラムすることを含んでよい。一実施形態では、前処理用プログラム動作の所定値は、２４マイクロアンペアの参照電流、４．０ボルトのビット線電圧、および５．０ボルトのワード線電圧を含み、通常のプログラム動作における対応する値は、１２マイクロアンペアの参照電流、５．０ボルトのビット線電圧、および９．３ボルトのワード線電圧を含む。]
[0043] 別の実施形態では、照合用の参照電流および照合用のワード線電圧は、劣化した相互インダクタンス検出値を含む。また、この方法は、劣化した相互インダクタンス検出値ですべてのビットセルを読み出す前に、より小さな参照電流（Ｉｒｅｆ）に対する値を設定し、劣化した相互インダクタンス検出のワード線電圧（Ｖｗｌ）に対する値を設定することによって、劣化した相互インダクタンス検出値を確立する工程を更に含む。更なる実施形態では、より小さな参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、劣化した相互インダクタンス検出のワード線電圧（Ｖｗｌ）は、（ｉ）通常の前処理済みのプログラムされたビットセルの対応するワード線電圧よりも低く、かつ、（ｉｉ）劣化した相互インダクタンスを有するビットセルのワード線電圧よりも高い電圧を含む。]
[0044] 更に別の実施形態によると、この方法において、照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、照合用のワード線電圧（Ｖｗｌ）の値は、（ｉ）すべてのビットセルの平均ワード線電圧から（ｉｉ）劣化した相互インダクタンスの検出限界を減じたものに等しい電圧を含む。また、劣化した相互インダクタンスの検出限界は、前処理閾値電圧分布幅の２分の１を含む。また更に、劣化した相互インダクタンスの検出限界は、２５０ミリボルトを含んでよい。]
[0045] 別の実施形態では、照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、照合用のワード線電圧（Ｖｗｌ）の値は、平均電圧から最低のプログラムされたビットに対応する電圧までの電圧範囲から選択される。この方法は、読み出したビットセルが消去されているか否かを判定する工程に代えて、最低のプログラムされたビットのワード線電圧（Ｖｗｌ）の最低値が、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも高い電圧において発生しているか否かを判定する工程であって、（ｉ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｉｉ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない工程を含んでよい。また、最低のプログラムされたビットは、前処理用閾値電圧分布におけるワード線電圧（Ｖｗｌ）の最低値を有するビットセルを表してよい。]
[0046] 更なる一実施形態では、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔは、（ｉ）すべてのビットセルの平均ワード線電圧から（ｉｉ）劣化した相互インダクタンスの検出限界を減じたものに等しくてよい。また、劣化した相互インダクタンスの検出限界は、前処理閾値電圧分布幅の２分の１を含んでよい。また更に、一実施形態では、劣化した相互インダクタンスの検出限界は、２５０ミリボルトを含んでもよい。]
[0047] 別の実施形態では、読み出したビットセルが消去されるか否かを判定する工程は、（ｉ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルにおいて劣化した相互インダクタンスを検出したものとしてメモリアレイを不合格とする工程と、（ｉｉ）いずれのビットセルも消去されていない場合、いずれのビットセルにおいても劣化した相互インダクタンスを検出していないものとしてメモリアレイを合格とする工程とを更に含む。]
[0048] 別の実施形態では、メモリアレイのビットセルにおいて劣化した相互インダクタンスを検出するための方法は、次を含む。すなわち、ビットセルがプログラムされるように、前処理用の参照電流、前処理用のビット線電圧、および前処理用のワード線電圧を用いて、ビットセルに対する前処理プログラム動作を実行する工程であって、プログラムされたビットセル全体の前処理閾値電圧分布幅は、ビットセルに対する通常のプログラム動作で生じる閾値電圧分布幅よりも小さい工程と、照合用の参照電流および照合用のワード線電圧を用いて、すべてのビットセルを読み出す工程であって、照合用の参照電流および照合用のワード線電圧は、それぞれ前処理用の参照電流および前処理用のワード線電圧とは異なり、照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含む工程と、次の工程のうちのいずれか、すなわち、（ｉ）読み出したビットセルが、プログラムされておらず、消去されているか否かを判定する消去判定工程であって、（ａ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）いずれのビットセルも消去されていない場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない工程と、（ｉｉ）最低のプログラムされたビットのワード線電圧（Ｖｗｌ）の最低値が、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも高い電圧において発生しているか否かを判定する工程であって、（ａ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない工程とのうちのいずれかを実行する工程と、を含む。照合用のワード線電圧（Ｖｗｌ）の値は、最低電圧から最低のプログラムされたビットに対応する電圧までの電圧範囲から選択される。またこの方法は、（ｉｉｉ）いずれかのビットセルが消去されている場合、またはワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルにおいて劣化した相互インダクタンスを検出したものとしてメモリアレイを不合格とし、（ｉｖ）いずれのビットセルも消去されていない場合、またはワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、いずれのビットセルにおいても劣化した相互インダクタンスを検出していないものとしてメモリアレイを合格とすることを含む。また更に、この方法において、前処理プログラム動作は、通常のプログラム動作における対応する値に対し、より大きな参照電流（Ｉｒｅｆ）、より低いビット線電圧（Ｖｂｌ）、およびより低いワード線電圧（Ｖｗｌ）からなる所定値を用いて、ビット毎にビットセルをプログラムすることを含む。]
[0049] さらに別の実施形態では、メモリアレイのビットセルにおいて劣化した相互インダクタンスを検出するための方法は、次を含む。すなわち、ビットセルがプログラムされるように、前処理用の参照電流、前処理用のビット線電圧、および前処理用のワード線電圧を用いて、ビットセルに対する前処理プログラム動作を実行する工程であって、プログラムされたビットセル全体の前処理閾値電圧分布幅は、ビットセルに対する通常のプログラム動作で生じる閾値電圧分布幅よりも小さく、前処理プログラム動作は、通常のプログラム動作における対応する値に対し、より大きな参照電流（Ｉｒｅｆ）、より低いビット線電圧（Ｖｂｌ）、およびより低いワード線電圧（Ｖｗｌ）からなる所定値を用いて、ビット毎にビットセルをプログラムすることを含む工程と、照合用の参照電流および照合用のワード線電圧を用いて、すべてのビットセルを読み出す工程であって、照合用の参照電流および照合用のワード線電圧は、それぞれ前処理用の参照電流および前処理用のワード線電圧とは異なり、照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、照合用のワード線電圧（Ｖｗｌ）の値は、最低電圧から最低のプログラムされたビットに対応する電圧までの電圧範囲から選択される工程と、次の工程のうちのいずれか、すなわち、（ｉ）読み出したビットセルが、プログラムされておらず、消去されているか否かを判定する工程であって、（ａ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）いずれのビットセルも消去されていない場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない工程と、（ｉｉ）最低のプログラムされたビットのワード線電圧（Ｖｗｌ）の最低値が、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも高い電圧において発生しているか否かを判定する工程であって、（ａ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない工程とのうちのいずれかを実行する工程と、を含む。]
[0050] 他の実施形態において、他のメモリ回路は他の構成を有してもよい。またメモリ回路は、集積回路（たとえば、マイクロプロセッサまたはマイクロコントローラ）の他の回路構成によって実装されてもよい。更に他の実施形態において、他の方法論は、セルのｇｍ曲線を用いて、セルが欠陥のあるｇｍを有するか否かを決定することを含んでもよい。]
[0051] 本発明を実施する装置は、当業者に既知の電子部品および電子回路から大部分がなるため、回路の詳細については、上記のとおり本発明の基本的概念を理解し認識するために、および本発明の開示内容を曖昧にしたり、開示内容から反れたりすることがないように、必要と思われる以上は説明しない。]
[0052] 本発明は特定の導電型または電位の極性について記載しているが、導電型や電位の極性は逆であってもよいことが当業者には理解される。
本明細書に記載のとおり、一実施形態において、プログラムされた状態のビットセルに関してプログラムされたとは、ビットセルが参照電流よりも低い電流を供給することを意味する。消去されたビットセルに関して消去されたとは、ビットセルが参照電流よりも高い電流を供給することを意味する。また本明細書に記載の様々な実施形態は、より高いＩｒｅｆを用い、次いでより低いＩｒｅｆを有する低下したｇｍビットを探すことによって配列を前処理する工程を含むが、Ｉｒｅｆ値を交換することによって同様の目的が達成され得ることが理解される。つまりこの方法は、配列（または配列のサブセット）をより低いＩｒｅｆで前処理し、次いで配列（または配列のサブセット）の低下したｇｍビットをより高いＩｒｅｆで探してもよい。]
[0053] 本発明の特定の実施形態を示し記載してきたが、本発明およびそのより広い態様から逸脱することなく、本明細書の開示内容に基づき更なる変更および変形がなされ得ることが当業者には理解される。したがって添付の特許請求の範囲は、本発明の真の精神および範囲と同じく、このような変更および変形をその内にすべて包含するものである。]

权利要求:

請求項1
メモリアレイのビットセルにおいて劣化した相互インダクタンスを検出するための方法であって、ビットセルがプログラムされるように、前処理用の参照電流、前処理用のビット線電圧、および前処理用のワード線電圧を用いて、ビットセルに対する前処理プログラム動作を実行する前処理プログラム工程であって、プログラムされたビットセル全体の前処理閾値電圧分布幅は、ビットセルに対する通常のプログラム動作で生じる閾値電圧分布幅よりも小さい、前処理プログラム工程と、照合用の参照電流および照合用のワード線電圧を用いて、すべてのビットセルを読み出す読出工程であって、照合用の参照電流および照合用のワード線電圧は、それぞれ前処理用の参照電流および前処理用のワード線電圧とは異なる、読出工程と、読み出したビットセルが、プログラムされておらず、消去されているか否かを判定する消去判定工程であって、（ｉ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｉｉ）いずれのビットセルも消去されていない場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない、消去判定工程と、を含む方法。
請求項2
前処理プログラム動作は、通常のプログラム動作における対応する値に対し、より大きな参照電流（Ｉｒｅｆ）、より低いビット線電圧（Ｖｂｌ）、およびより低いワード線電圧（Ｖｗｌ）からなる所定値を用いて、ビット毎にビットセルをプログラムすることを含む、請求項１に記載の方法。
請求項3
前処理用プログラム動作の前記所定値は、２４マイクロアンペアの参照電流、４．０ボルトのビット線電圧、および５．０ボルトのワード線電圧を含み、通常のプログラム動作における対応する値は、１２マイクロアンペアの参照電流、５．０ボルトのビット線電圧、および９．３ボルトのワード線電圧を含む、請求項２に記載の方法。
請求項4
照合用の参照電流および照合用のワード線電圧は、劣化した相互インダクタンス検出値を含む、請求項１に記載の方法。
請求項5
前記読出工程の前に、より小さな参照電流（Ｉｒｅｆ）に対する値を設定し、劣化した相互インダクタンス検出のワード線電圧（Ｖｗｌ）に対する値を設定することによって、劣化した相互インダクタンス検出値を確立する工程を更に含む、請求項４に記載の方法。
請求項6
前記より小さな参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、前記劣化した相互インダクタンス検出のワード線電圧（Ｖｗｌ）は、（ｉ）通常の前処理済みのプログラムされたビットセルの対応するワード線電圧よりも低く、かつ、（ｉｉ）劣化した相互インダクタンスを有するビットセルのワード線電圧よりも高い電圧を含む、請求項５に記載の方法。
請求項7
照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、照合用のワード線電圧（Ｖｗｌ）の値は、（ｉ）すべてのビットセルの平均ワード線電圧から（ｉｉ）劣化した相互インダクタンスの検出限界を減じたものに等しい電圧を含む、請求項１に記載の方法。
請求項8
劣化した相互インダクタンスの検出限界は、前処理閾値電圧分布幅の２分の１を含む、請求項７に記載の方法。
請求項9
劣化した相互インダクタンスの検出限界は、２５０ミリボルトを含む、請求項８に記載の方法。
請求項10
照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、照合用のワード線電圧（Ｖｗｌ）の値は、平均電圧から最低のプログラムされたビットに対応する電圧までの電圧範囲から選択され、前記方法は、前記消去判定工程に代えて、最低のプログラムされたビットのワード線電圧（Ｖｗｌ）の最低値が、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも高い電圧において発生しているか否かを判定する発生判定工程であって、（ｉ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｉｉ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない、発生判定工程を含む、請求項１に記載の方法。
請求項11
前記最低のプログラムされたビットは、前処理用閾値電圧分布におけるワード線電圧（Ｖｗｌ）の最低値を有するビットセルを表す、請求項１０に記載の方法。
請求項12
値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔは、（ｉ）すべてのビットセルの平均ワード線電圧から（ｉｉ）劣化した相互インダクタンスの検出限界を減じたものに等しい、請求項１０に記載の方法。
請求項13
劣化した相互インダクタンスの検出限界は、前処理閾値電圧分布幅の２分の１を含む、請求項１２に記載の方法。
請求項14
劣化した相互インダクタンスの検出限界は、２５０ミリボルトを含む、請求項１３に記載の方法。
請求項15
消去判定工程は、（ｉ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルにおいて劣化した相互インダクタンスを検出したものとしてメモリアレイを不合格とする工程と、（ｉｉ）いずれのビットセルも消去されていない場合、いずれのビットセルにおいても劣化した相互インダクタンスを検出していないものとしてメモリアレイを合格とする工程とを更に含む、請求項１に記載の方法。
請求項16
メモリアレイのビットセルにおいて劣化した相互インダクタンスを検出するための方法であって、ビットセルがプログラムされるように、前処理用の参照電流、前処理用のビット線電圧、および前処理用のワード線電圧を用いて、ビットセルに対する前処理プログラム動作を実行する前処理プログラム工程であって、プログラムされたビットセル全体の前処理閾値電圧分布幅は、ビットセルに対する通常のプログラム動作で生じる閾値電圧分布幅よりも小さい、前処理プログラム工程と、照合用の参照電流および照合用のワード線電圧を用いて、すべてのビットセルを読み出す読出工程であって、照合用の参照電流および照合用のワード線電圧は、それぞれ前処理用の参照電流および前処理用のワード線電圧とは異なり、照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含む、読出工程と、次の工程のうちのいずれか、すなわち、（ｉ）読み出したビットセルが、プログラムされておらず、消去されているか否かを判定する消去判定工程であって、（ａ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）いずれのビットセルも消去されていない場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない、消去判定工程と、（ｉｉ）最低のプログラムされたビットのワード線電圧（Ｖｗｌ）の最低値が、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも高い電圧において発生しているか否かを判定する発生判定工程であって、（ａ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない、発生判定工程とのうちのいずれかを実行する工程と、を含む方法。
請求項17
照合用のワード線電圧（Ｖｗｌ）の値は、最低電圧から最低のプログラムされたビットに対応する電圧までの電圧範囲から選択される、請求項１６に記載の方法。
請求項18
（ｉｉｉ）いずれかのビットセルが消去されている場合、またはワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルにおいて劣化した相互インダクタンスを検出したものとしてメモリアレイを不合格とし、（ｉｖ）いずれのビットセルも消去されていない場合、またはワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、いずれのビットセルにおいても劣化した相互インダクタンスを検出していないものとしてメモリアレイを合格とする、請求項１６に記載の方法。
請求項19
前処理プログラム動作は、通常のプログラム動作における対応する値に対し、より大きな参照電流（Ｉｒｅｆ）、より低いビット線電圧（Ｖｂｌ）、およびより低いワード線電圧（Ｖｗｌ）からなる所定値を用いて、ビット毎にビットセルをプログラムすることを含む、請求項１６に記載の方法。
請求項20
メモリアレイのビットセルにおいて劣化した相互インダクタンスを検出するための方法であって、ビットセルがプログラムされるように、前処理用の参照電流、前処理用のビット線電圧、および前処理用のワード線電圧を用いて、ビットセルに対する前処理プログラム動作を実行する前処理プログラム工程であって、プログラムされたビットセル全体の前処理閾値電圧分布幅は、ビットセルに対する通常のプログラム動作で生じる閾値電圧分布幅よりも小さく、前処理プログラム動作は、通常のプログラム動作における対応する値に対し、より大きな参照電流（Ｉｒｅｆ）、より低いビット線電圧（Ｖｂｌ）、およびより低いワード線電圧（Ｖｗｌ）からなる所定値を用いて、ビット毎にビットセルをプログラムすることを含む、前処理プログラム工程と、照合用の参照電流および照合用のワード線電圧を用いて、すべてのビットセルを読み出す読出工程であって、照合用の参照電流および照合用のワード線電圧は、それぞれ前処理用の参照電流および前処理用のワード線電圧とは異なり、照合用の参照電流（Ｉｒｅｆ）は、通常のプログラム動作の参照電流（Ｉｒｅｆ）の４分の１を含み、照合用のワード線電圧（Ｖｗｌ）の値は、最低電圧から最低のプログラムされたビットに対応する電圧までの電圧範囲から選択される、読出工程と、次の工程のうちのいずれか、すなわち、（ｉ）読み出したビットセルが、プログラムされておらず、消去されているか否かを判定する消去判定工程であって、（ａ）いずれかのビットセルが消去されている場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）いずれのビットセルも消去されていない場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない、消去判定工程と、（ｉｉ）最低のプログラムされたビットのワード線電圧（Ｖｗｌ）の最低値が、値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも高い電圧において発生しているか否かを判定する発生判定工程であって、（ａ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔよりも低い場合、メモリアレイの少なくとも１つのビットセルを、劣化した相互インダクタンスを有するものとして検出し、（ｂ）ワード線電圧（Ｖｗｌ）の最低値が値Ｖｗｌ＿ｌｏｗｅｒ＿ｌｉｍｉｔ以上である場合、メモリアレイのいずれのビットセルも、劣化した相互インダクタンスを有するものとして検出しない、発生判定工程とのうちのいずれかを実行する工程と、を含む方法。