A molded semiconductor device and a method of manufacturing the same

专利摘要:
Eine ausgeformte Halbleitervorrichtung enthält einen Halbleiterchip (1) mit einem Halbleiterteil, eine Metallschicht (13, 13a-13c), eine Lötschicht (14) und ein Metallelement (24), das durch die Metallschicht (13, 13a-13c) und die Lötschicht (14) mit dem Halbleiterchip (1) verbunden ist. Die Lötschicht (14) besteht aus einem Lötmaterial, das eine Fließspannung aufweist, die kleiner als diejenige der Metallschicht (13, 13a-13c) ist. Sogar wenn der Halbleiterchip (1) mit einer Harzform (20) abgedichtet wird, wird verhindert, dass die Metallschicht (13, 13a-13c) bricht.A molded semiconductor device includes a semiconductor chip (1) having a semiconductor part, a metal layer (13, 13a-13c), a solder layer (14), and a metal element (24) penetrating the metal layer (13, 13a-13c) and the solder layer (14). 14) is connected to the semiconductor chip (1). The solder layer 14 is made of a solder material having a yield stress smaller than that of the metal layer 13, 13a-13c. Even if the semiconductor chip (1) is sealed with a resin mold (20), the metal layer (13, 13a-13c) is prevented from being broken.
公开号:DE102004030056A1
申请号:DE102004030056
申请日:2004-06-22
公开日:2005-01-20
发明作者:Naohiko Kariya Hirano；Nobuyuki Kariya Kato；Shoji Kariya Miura；Akihiro Kariya Niimi；Yoshitsugu Kariya Sakamoto；Takanori Kariya Teshima
申请人:Denso Corp；
IPC主号:H01L23-482

专利说明:
[0001] Dievorliegende Erfindung betrifft ausgeformte bzw. geformte (mold type)Halbleitervorrichtung und ein Verfahren zur Herstellung derselben.TheThe present invention relates to molded typeSemiconductor device and a method for producing the same.
[0002] Eineausgeformte Halbleitervorrichtung (d. h. eine Halbleiterpackung)enthälteinen mit Harz ausgeformten Halbleiterchip. Der Halbleiterchip enthält einenHalbleiterteil wie z. B. einen Bipolartransistor mit isoliertemGate (d. h. einen IGBT). Im Speziellen ist die Halbleitpackung inder japanischen Patentoffenlegungsschrift Nr. 2003-110064 beschrieben.Amolded semiconductor device (i.e., a semiconductor package)containsa resin molded semiconductor chip. The semiconductor chip contains aSemiconductor part such. B. a bipolar transistor with insulatedGate (i.e., an IGBT). In particular, the semiconductor package is inJapanese Patent Laid-Open Publication No. 2003-110064.
[0003] Wiees in 15 gezeigt ist,enthältdie Halbleiterpackung 36 einen Halbleiterchip 37,der an einen auf einem Halbleitersubstrat angeordneten IGBT aufweist,eine untere Wärmesenke 38,eine obere Wärmesenke 39 undeine innere Wärmesenke 40. Dieuntere Wärmesenke 38 istmit einer Kollektorelektrode des IGBT verbunden, und die obere Wärmesenke 39 istmit einer Emitterelektrode des IGBT verbunden. Die innere Wärmesenke 40 istoben auf dem Halbleiterchip 37 angeordnet. Jeder Teil istmit einer Lötschicht 41 elektrischverbunden. Eine Gateelektrode des Halbleiterchips 37 ist über einenGatedraht 43 mit einem Leitungsrahmen 42 verbunden.Eine Seite der unteren Wärmesenke 38 istvon bzw. gegenübereiner Harzform 44 freigelegt. Außerdem sind eine Seite deroberen Wärmesenke 39 undein Teil des Leitungsrahmens 42 von bzw. gegenüber der Harzform 44 freigelegt.Somit dichtet die Harzform 44 die Teile ab bzw. versiegeltdiese, so dass die Halbleiterpackung 36 geschaffen wird.As it is in 15 is shown contains the semiconductor package 36 a semiconductor chip 37 which has an IGBT disposed on a semiconductor substrate, a lower heat sink 38 , an upper heat sink 39 and an inner heat sink 40 , The lower heat sink 38 is connected to a collector electrode of the IGBT, and the upper heat sink 39 is connected to an emitter electrode of the IGBT. The inner heat sink 40 is on top of the semiconductor chip 37 arranged. Each part is with a solder layer 41 electrically connected. A gate electrode of the semiconductor chip 37 is over a gate wire 43 with a lead frame 42 connected. One side of the lower heat sink 38 is from or to a resin mold 44 exposed. In addition, one side of the upper heat sink 39 and part of the lead frame 42 from or opposite to the resin mold 44 exposed. Thus, the resin mold seals 44 the parts from or seals them, so that the semiconductor package 36 is created.
[0004] DieHalbleiterpackung 36 wird so ausgebildet, dass geschmolzenesHarzmaterial in eine Form gegossen wird, nachdem sämtlicheTeile in der Form angebracht bzw. befestigt sind. Danach wird dasgeschmolzene Harzmaterial abgekühltund verfestigt, so daß dieHalbleiterpackung 36 geschaffen wird. Das geschmolzeneHarz wird auf etwa 180°Caufgeheizt. Daher wird jeder Teil in der Halbleiterpackung 36 durchdas geschmolzene Harzmaterial aufgeheizt. Obwohl entsprechend derDifferenz zwischen den linearen Ausdehnungskoeffizienten der Teilein der Halbleiterpackung 36 eine Spannung erzeugt wird,wird die Spannung durch die Lötschicht 41,die die Teile verbindet, absorbiert.The semiconductor package 36 is formed so that molten resin material is poured into a mold after all the parts are mounted in the mold. Thereafter, the molten resin material is cooled and solidified so that the semiconductor package 36 is created. The molten resin is heated to about 180 ° C. Therefore, each part becomes in the semiconductor package 36 heated by the molten resin material. Although according to the difference between the linear expansion coefficients of the parts in the semiconductor package 36 a voltage is generated, the voltage through the solder layer 41 , which connects the parts, absorbs.
[0005] Ineinem Fall jedoch, in dem die Spannung vergleichsweise groß ist, kanndie Lötschicht 41 die Spannungnicht ausreichend absorbieren, so dass die Spannung auf das Halbleitersubstrateinwirkt. Hier sind die Emitterelektrode des IGBT und der IGBT selbstin dem Substrat ausgebildet. Daher kann, wenn die Spannung auf dieEmitterelektrode und das Substrat einwirkt, eine Aluminiumschicht,die die Emitterelektrode bildet, brechen, so daß die Emitterelektrode vondem Substrat entfernt bzw. gelöst oderbeschädigtwird. Somit kann der IGBT nicht genau betrieben werden, oder derBruch verhindert eine Wärmeleitung,so dass sich die Wärmein dem IGBT ansammelt. Daher kann die in dem IGBT angesammelte Wärme denIGBT beschädigen.However, in a case where the voltage is comparatively large, the solder layer may become 41 do not sufficiently absorb the voltage so that the voltage acts on the semiconductor substrate. Here, the emitter electrode of the IGBT and the IGBT itself are formed in the substrate. Therefore, when the voltage is applied to the emitter electrode and the substrate, an aluminum layer forming the emitter electrode may be broken, so that the emitter electrode is detached from the substrate or damaged. Thus, the IGBT can not be accurately operated or the break prevents heat conduction, so that the heat accumulates in the IGBT. Therefore, the heat accumulated in the IGBT can damage the IGBT.
[0006] Wennaußerdemdie Halbleiterpackung 36 an einer Einrichtung zum Betreibendes Halbleiterchips 37 angebracht ist, erzeugt der Halbleiterchip 37 Wärme, sodass die Halbleiterpackung 36 auf eine vergleichsweisehohe Temperatur aufgeheizt wird. Außerdem wird die Halbleiterpackung 36 durcheine bei der Verwendung in der Umgebung herrschenden atmosphärischenTemperatur gekühlt.Auf die Halbleiterpackung 36 wirkt eine thermische Spannungmit einem thermischen Zyklus, so dass die Emitterelektrode und/oderder IGBT beschädigtwerden können.In addition, if the semiconductor package 36 on a device for operating the semiconductor chip 37 is mounted, the semiconductor chip generates 37 Heat, leaving the semiconductor package 36 is heated to a relatively high temperature. In addition, the semiconductor package 36 cooled by an atmospheric temperature prevailing during use in the environment. On the semiconductor package 36 a thermal stress acts with a thermal cycle, so that the emitter electrode and / or the IGBT can be damaged.
[0007] Außerdem wirdin einem Fall, in dem die Lötschicht 41 auseinem bleifreien Lötmaterialoder ähnlichemgefertigt ist, das vergleichsweise hart ist, der oben genannte Bruchnoch eher oder stärkererzeugt.In addition, in a case where the solder layer 41 is made of a lead-free solder or the like, which is relatively hard, the above-mentioned break even more or more generated.
[0008] Daherist es eine Aufgabe der vorliegenden Erfindung, eine ausgeformteHalbleitervorrichtung, die eine hohe Festigkeit gegenüber Spannungenaufweist, und ein Verfahren zur Herstellung der ausgeformten Halbleitervorrichtungzu schaffen.ThereforeIt is an object of the present invention to provide a moldedSemiconductor device that has high resistance to voltagesand a method of manufacturing the molded semiconductor deviceto accomplish.
[0009] DieAufgabe wird mit den Merkmalen der unabhängigen Ansprüche gelöst. DieabhängigenAnsprüchesind auf bevorzugte Ausführungsformender Erfindung gerichtet.TheThe object is achieved by the features of the independent claims. Thedependentclaimsare on preferred embodimentsdirected the invention.
[0010] Eineausgeformte Halbleitervorrichtung enthält: Einen Halbleiterchip miteinem Halbleiterteil; eine Metallschicht; eine Lötschicht und ein Metallelement,das durch die Metallschicht und die Lötschicht mit dem Halbleiterchipverbunden ist. Die Lötschicht bestehtaus einem Lötmaterial,das eine geringere Spannung als diejenige der Metallschicht zurFolge hat.Amolded semiconductor device includes: a semiconductor chip witha semiconductor part; a metal layer; a solder layer and a metal element,through the metal layer and the solder layer with the semiconductor chipconnected is. The solder layer existsfrom a soldering material,a lower voltage than that of the metal layer toEpisode has.
[0011] Inder obigen Vorrichtung wird sogar dann, wenn der Halbleiterchipmit der Harzform versiegelt ist, verhindert, dass die Metallschichtbricht. Somit besitzt die Halbleitervorrichtung eine hohe Festigkeit gegenüber einereinwirkenden Spannung.Inthe above device becomes even if the semiconductor chipsealed with the resin mold, prevents the metal layerbreaks. Thus, the semiconductor device has high strength over oneacting tension.
[0012] Vorzugsweisebesteht die Lötschichtaus einer ternärenSn-Cu-Ni-Legierung. Außerdementhält dieMetall schicht vorzugsweise eine Aluminiumschicht aus einer ternären Al-Si-Cu-Legierung.Preferablythere is the solder layerfrom a ternarySn-Cu-Ni alloy. Furthermorecontains theMetal layer preferably comprises an aluminum layer of a ternary Al-Si-Cu alloy.
[0013] Vorzugsweiseist die Metallschicht auf einer Oberfläche des Halbleiterteils angeordnet.Die Metallschicht enthälteine erste Metallschicht, die mit dem Halbleiterteil elektrischverbunden ist. Die Fließspannungder Lötschichtist geringer als diejenige der ersten Metallschicht. Weiter vorzugsweiseist die Metallschicht eine mehrschichtige Metallschicht mit der erstenMetallschicht und einer zweiten Metallschicht. Die zweite Metallschichtist auf der ersten Metallschicht angeordnet und besteht aus einemMetallmaterial, das sich von demjenigen der ersten Metallschichtunterscheidet.Preferably, the metal layer is on one Surface of the semiconductor part arranged. The metal layer includes a first metal layer that is electrically connected to the semiconductor part. The yield stress of the solder layer is lower than that of the first metal layer. More preferably, the metal layer is a multilayer metal layer having the first metal layer and a second metal layer. The second metal layer is disposed on the first metal layer and is made of a metal material different from that of the first metal layer.
[0014] Außerdem enthält eineausgeformte Halbleitervorrichtung: Einen Halbleiterchip mit einemHalbleiterteil; eine Leitungsschicht; ein Verbindungselement undein Metallelement, das durch die Leitungsschicht und das Verbindungselementmit dem Halbleiterchip verbunden ist. Der Halbleiterchip enthält außerdem:Ein Halbleitersubstrat, das das Halbleiterteil aufweist; eine ersteLeitungsschicht, die auf dem Halbleitersubstrat angeordnet ist,zur Schaffung eines Teiles der Leitungsschicht, der elektrisch mitdem Halbleiterteil verbunden ist, und eine zweite Leitungsschicht,die auf der ersten Leitungsschicht gegenüber dem Halbleitersubstratangeordnet ist, zur Schaffung eines anderen Teils der Leitungsschicht. Diezweite Leitungsschicht besitzt einen Young-Modul, der gleich odergrößer alsderjenige des Halbleitersubstrats ist. Die zweite Leitungsschichtbedeckt eine Oberflächeund eine Kante der ersten Leitungsschicht.Also contains oneMolded semiconductor device: a semiconductor chip with aSemiconductor portion; a conductive layer; a connecting element anda metal element passing through the conductor layer and the connecting elementis connected to the semiconductor chip. The semiconductor chip also contains:A semiconductor substrate having the semiconductor part; a firstConductive layer disposed on the semiconductor substrateto create a part of the conductor layer which is electrically connected tothe semiconductor part is connected, and a second conductive layer,that on the first conductive layer with respect to the semiconductor substrateis arranged to create another part of the conductor layer. Thesecond conductive layer has a Young's modulus equal to orgreater thanthat of the semiconductor substrate. The second conductive layercovers a surfaceand an edge of the first conductive layer.
[0015] Inder obigen Vorrichtung wird sogar dann, wenn der Halbleiterchipdurch die Harzform versiegelt wird, verhindert, daß die Metallschichtbricht. Somit besitzt die Halbleitervorrichtung eine hohe Festigkeitgegenübereiner einwirkenden Spannung.Inthe above device becomes even if the semiconductor chipis sealed by the resin mold, prevents the metal layerbreaks. Thus, the semiconductor device has a high strengthacross froman acting tension.
[0016] Vorzugsweisebesitzt die zweite Leitungsschicht eine Dicke von gleich oder größer als5 μm.Preferablythe second conductive layer has a thickness equal to or greater than5 μm.
[0017] Vorzugsweisebesitzt das Halbleitersubstrat einen Young-Modul, der durch Esubdargestellt wird, und eine Filmdicke, die durch Tsub dargestelltwird. Die zweite Leitungsschicht besitzt einen anderen Young-Modul,der durch E dargestellt wird, und eine andere Filmdicke, die durchT dargestellt wird. Die Young-Module und die Filmdicken des Halbleitersubstratsund der zweiten Leitungsschicht besitzen die folgende Beziehungzueinander: E × T ≅ Esub × Tsub. Preferably, the semiconductor substrate has a Young's modulus represented by Esub and a film thickness represented by Tsub. The second conductive layer has another Young's modulus, represented by E, and another film thickness, represented by T. The Young's moduli and the film thicknesses of the semiconductor substrate and the second conductive layer have the following relationship to each other: E × T ≅ Esub × Tsub.
[0018] Außerdem istein Verfahren zur Herstellung einer ausgeformten Halbleitervorrichtungangegeben. Die Halbleitervorrichtung enthält einen Halbleiterchip miteinem Halbleiterteil und einem Metallelement, das durch eine Metallschichtund eine Lötschichtmit dem Halbleiterchip verbunden ist. Das Verfahren enthält die folgendenSchritte: Ausbilden eines Halbleiterteils auf einer Hauptebene eines Halbleitersubstrats,so dass ein Zellabschnitt geschaffen wird; Ausbilden der Metallschichtauf der Hauptebene des Halbleitersubstrats; Ausbilden einer erstenWiderstandsschicht, um einen Teil der Metallschicht zu bedecken,wobei der Teil dem Zellabschnitt entspricht; Ätzen der Metallschicht mitder ersten Widerstandsschicht als Maske, so dass eine erste Metallschichtgeschaffen wird; Entfernen der ersten Widerstandsschicht; Ausbildeneiner zweiten Metallschicht, um eine Oberfläche und eine Kante der erstenMetallschicht zu bedecken, und Ausbilden der Lötschicht auf der zweiten Metallschicht.Die Lötschichtbesteht aus einem Lötmaterial,das eine Fließspannungaufweist, die kleiner als diejenige der ersten Metallschicht ist.Besides that isa method of manufacturing a molded semiconductor devicespecified. The semiconductor device includes a semiconductor chipa semiconductor part and a metal element passing through a metal layerand a solder layeris connected to the semiconductor chip. The method contains the followingSteps: forming a semiconductor part on a main plane of a semiconductor substrate,so that a cell section is created; Forming the metal layeron the main plane of the semiconductor substrate; Forming a firstResistance layer to cover part of the metal layerthe part corresponding to the cell section; Etching the metal layer withthe first resistive layer as a mask, so that a first metal layeris created; Removing the first resistive layer; Forma second metal layer around a surface and an edge of the firstCover metal layer, and forming the solder layer on the second metal layer.The solder layerconsists of a soldering material,that one flow stresswhich is smaller than that of the first metal layer.
[0019] Dasobige Verfahren stellt die Halbleitervorrichtung mit einer hohenFestigkeit gegenübereiner Spannung bereit.TheThe above method makes the semiconductor device highStrength againsta tension ready.
[0020] Vorzugsweiseenthältder Halbleiterchip außerdemeinen Umfangsdruckwiderstandsabschnitt, der außerhalb des Zellabschnittsangeordnet ist. Der Schritt des Vorsehens der ersten Metallschichtin dem Zellabschnitt enthältaußerdemden Schritt: Ausbilden einer Elektrode des Umfangsdruckwiderstandsabschnitts.Weiter vorzugsweise wird die zweite Metallschicht im Schritt desAusbildens der zweiten Metallschicht auf der Oberfläche derersten Metallschicht durch ein stromloses Nassplattierverfahrenausgebildet.Preferablycontainsthe semiconductor chip as wella peripheral pressure resistance portion outside the cell portionis arranged. The step of providing the first metal layerin the cell sectionFurthermorethe step of forming an electrode of the circumferential pressure resistance portion.More preferably, the second metal layer in the step ofForming the second metal layer on the surface of thefirst metal layer by an electroless wet plating processeducated.
[0021] Außerdem istein Verfahren zur Herstellung einer ausgeformten Halbleitervorrichtungangegeben. Diese Halbleitervorrichtung enthält einen Halbleiterchip miteinem Halbleiterteil und einem Metallelement, das durch eine Metallschichtund ein Verbindungselement mit dem Halbleiterchip verbunden ist. DasVerfahren enthältdie folgenden Schritte: Ausbilden eines Halbleiterteils auf einerHauptebene eines Halbleitersubstrats, so dass ein Zellabschnittgeschaffen wird; Ausbilden einer Metallschicht auf der Hauptebenedes Halbleitersubstrats; Ausbilden einer ersten Widerstandsschicht,um einen Teil der Metallschicht zu bedecken, wobei der Teil demZellabschnitt entspricht; Ätzender Metallschicht mit der ersten Widerstandsschicht als Maske, sodass eine erste Leitungsschicht geschaffen wird; Entfernen der erstenWiderstandsschicht und Ausbilden einer zweiten Leitungsschicht,um eine Oberflächeund eine Kante der ersten Leitungsschicht zu bedecken. Die zweiteLeitungsschicht besitzt einen Young-Modul, der gleich oder größer alsderjenige des Halbleitersubstrats ist.Besides that isa method of manufacturing a molded semiconductor devicespecified. This semiconductor device includes a semiconductor chip witha semiconductor part and a metal element passing through a metal layerand a connector is connected to the semiconductor chip. TheProcedure containsthe following steps: forming a semiconductor part on oneMain plane of a semiconductor substrate, so that a cell sectionis created; Forming a metal layer on the main planethe semiconductor substrate; Forming a first resistance layer,to cover a part of the metal layer, the part of theCell section corresponds; etchingthe metal layer with the first resistive layer as a mask, sothat a first conductive layer is created; Remove the firstResistive layer and forming a second conductive layer,around a surfaceand to cover an edge of the first conductive layer. The secondConduction layer has a Young's modulus equal to or greater thanthat of the semiconductor substrate.
[0022] Dasobige Verfahren stellt die Halbleitervorrichtung mit einer hohenFestigkeit gegenübereiner Spannung bereit.TheThe above method makes the semiconductor device highStrength againsta tension ready.
[0023] Vorzugsweiseenthältder Schritt des Ausbildens der zweiten Leitungsschicht außerdem die Schritte:Ausbilden einer dritten Leitungsschicht auf einer Oberfläche derersten Leitungsschicht und Ausbilden der zweiten Leitungsschichtauf einer Oberflächeder dritten Leitungsschicht. Weiter vorzugsweise wird die zweiteLeitungsschicht im Schritt des Ausbildens der zweiten Leitungsschichtdurch ein stromloses Nassplattierverfahren auf der Oberfläche derdritten Leitungsschicht ausgebildet.Preferablycontainsthe step of forming the second conductive layer further comprises the steps of:Forming a third conductive layer on a surface offirst conductive layer and forming the second conductive layeron a surfacethe third conductor layer. Further preferably, the secondConductive layer in the step of forming the second conductive layerby an electroless wet plating process on the surface of theformed third line layer.
[0024] Dieobigen und weitere Aufgaben, Merkmale und Vorteile der vorliegendenErfindung werden anhand der folgenden detaillierten Beschreibungmit Bezug auf die zugehörigenZeichnungen verdeutlicht. Es zeigen:Theabove and other objects, features and advantages of the present inventionThe invention will become apparent from the following detailed descriptionwith reference to the associatedDrawings clarified. Show it:
[0025] 1 einen Querschnitt, dereinen Halbleiterchip gemäß einerersten Ausführungsformder vorliegenden Erfindung zeigt; 1 a cross section showing a semiconductor chip according to a first embodiment of the present invention;
[0026] 2 einen Querschnitt, dereine ausgeformte Leistungsvorrichtung mit dem mit einem Harz abgedichtetenHalbleiterchip gemäß der erstenAusführungsformzeigt; 2 FIG. 12 is a cross-sectional view showing a molded power device including the resin-sealed semiconductor chip according to the first embodiment; FIG.
[0027] 3 einen Graphen, der eineBeziehung zwischen der Fließspannungund verschiedenen Materialien, die die erste Elektrode oder dieLötschicht bilden,zeigt; 3 a graph showing a relationship between the yield stress and various materials constituting the first electrode or the solder layer;
[0028] 4 einen Graphen, der eineBeziehung zwischen einer Scherspannung und verschiedenen Materialien,die die Lötschichtbilden, zeigt; 4 a graph showing a relationship between a shearing stress and various materials constituting the brazing layer;
[0029] 5 einen Querschnitt, dereinen Halbleiterchip gemäß einerzweiten Ausführungsformder vorliegenden Erfindung zeigt, insbesondere den Halbleiterchipder 6 längs derLinie V-V; 5 a cross section showing a semiconductor chip according to a second embodiment of the present invention, in particular the semiconductor chip of 6 along the line VV;
[0030] 6 eine Draufsicht, die denHalbleiterchip gemäß der zweitenAusführungsformzeigt; 6 a plan view showing the semiconductor chip according to the second embodiment;
[0031] 7A–8C Querschnitte,die ein Verfahren zur Herstellung des Halbleiterchips gemäß der zweitenAusführungsformzeigen; 7A - 8C Cross sections showing a method of manufacturing the semiconductor chip according to the second embodiment;
[0032] 9 einen Querschnitt, dereinen Halbleiterchip gemäß einerdritten Ausführungsformder vorliegenden Erfindung zeigt; 9 a cross section showing a semiconductor chip according to a third embodiment of the present invention;
[0033] 10 einen Querschnitt zurErläuterungeines Verfahrens zur Herstellung des Halbleiterchips gemäß der drittenAusführungsform; 10 a cross section for explaining a method of manufacturing the semiconductor chip according to the third embodiment;
[0034] 11 einen Querschnitt, dereinen Halbleiterchip gemäß einervierten Ausführungsformder vorliegenden Erfindung, insbesondere den Halbleiterchip der 12 längs der Linie XI-XI zeigt; 11 a cross section showing a semiconductor chip according to a fourth embodiment of the present invention, in particular the semiconductor chip of 12 along the line XI-XI;
[0035] 12 eine Draufsicht, dieden Halbleiterchip gemäß der viertenAusführungsformzeigt; 12 a plan view showing the semiconductor chip according to the fourth embodiment;
[0036] 13A und 13B Querschnitte zur Erläuterungeines Verfahrens zur Herstellung des Halbleiterchips gemäß der viertenAusführungsform; 13A and 13B Cross sections for explaining a method of manufacturing the semiconductor chip according to the fourth embodiment;
[0037] 14 einen Querschnitt, dereinen Halbleiterchip gemäß einerfünftenAusführungsformder vorliegenden Erfindung zeigt; und 14 a cross section showing a semiconductor chip according to a fifth embodiment of the present invention; and
[0038] 15 einen Querschnitt, dereine ausgeformte Leistungsvorrichtung mit dem mit einem Harz abgedichtetenHalbleiterchip gemäß dem Standder Technik zeigt. 15 FIG. 12 is a cross-sectional view showing a molded power device having the resin sealed semiconductor chip according to the prior art. FIG.
[0039] Eswurden im Vorfeld die Beziehung zwischen einem Elektrodenmaterial,das eine Elektrode eines Halbleiterchips in einer ausgeformten Leistungsvorrichtung(d. h. einer ausgeformten Halbleitervorrichtung) bildet, und einemLötmaterial,das eine Lötschichtals ein Verbindungsmaterial mit der Elektrode bildet, untersucht.Insbesondere wurden Fließspannungendes Elektrodenmaterials und des Lötmaterials untersucht. Daraushat sich ergeben, dass, wenn die Fließspannung des Lötmaterialskleiner als diejenige des Elektrodenmaterials ist, die in einemthermischen Zyklus erzeugte Spannung in der Lötschicht absorbiert werdenkann. Daher wird verhindert, dass die Elektrode bricht Hier beeinflußt der thermischeZyklus die Halbleitervorrichtung derart, dass sich die Temperaturder Halbleitervorrichtung erhöhtbzw. verringert, wenn die Halbleitervorrichtung betrieben wird.Hier wird die Fließspannungals eine minimale Spannung zur Erzeugung (d. h. zum Anstoßen) einesFließphänomens definiert.Das Fließphänomen istderart beschaffen, dass das Material drastisch und plastisch verformtwird, ohne die Spannung zu erhöhen,wenn die Spannung, die auf das Material einwirkt, die Elastizitätsgrenzedes Materials überschreitetund einen vorbestimmten Wert erreicht (d. h. die Fließspannung).Im allgemeinen ist die maximale Spannung als die Fließspannungdefiniert, wenn die einwirkende Spannung den dem Fließphänomen entsprechendenmaximalen Wert zeigt. In dem Fall, in dem die maximale Spannungjedoch offensichtlich nicht beobachtet wird, wird praktisch eine0,2%-Prüfspannung(proof stress) fürdie Fließspannungdefiniert. Die 0,2%-Prüfspannungerzeugt eine permanente Verformung des Materials von 0,2%. In dieserAusführungsformist die 0,2%-Prüfspannungals die Fließspannungdes Materials definiert, wenn das Material, das die Lötschicht und/oderdie Elektrode bildet, nicht die maximale Spannung zeigt.Itwere previously the relationship between an electrode material,the one electrode of a semiconductor chip in a molded power device(i.e., a molded semiconductor device), and aSolders,the one soldering layeras a bonding material with the electrode is examined.In particular, yield stressesof the electrode material and the soldering material. from thathas shown that when the yield stress of the solder materialsmaller than that of the electrode material which is in onethermal cycle generated stress can be absorbed in the solder layercan. Therefore, the electrode is prevented from breaking. Here, the thermal influencesCycle the semiconductor device such that the temperatureof the semiconductor device increasesdecreases when the semiconductor device is operated.Here is the yield stressas a minimum voltage for generating (i.e., triggering) aFlow phenomena defined.The flow phenomenon issuch that the material drastically and plastically deformedwithout increasing the voltage,when the tension acting on the material, the elastic limitof the materialand reaches a predetermined value (that is, the yield stress).In general, the maximum stress is the yield stressdefined when the applied stress corresponding to the flow phenomenonmaximum value shows. In the case where the maximum voltageHowever, obviously not observed becomes practically a0.2% -proof stress(proof stress) forthe yield stressAre defined. The 0.2% test voltageproduces a permanent deformation of the material of 0.2%. In thisembodimentis the 0.2% test voltageas the yield stressof the material defined when the material containing the solder layer and / orthe electrode forms, not showing the maximum voltage.
[0040] Insbesondereist, wenn die Elektrode des Halbleiterchips einen mehrschichtigenAufbau aufweist, die Fließspannungdes Lötmaterialsvorzugsweise kleiner als diejenige eines jeden Elektrodenmaterials,das die mehrschichtige Elektrode bildet. Zumindest in einem Fall,in dem die Fließspannung desLötmaterialskleiner als diejenige eines Elektrodenmaterials ist, das auf einerunteren Seite in der mehrschichtigen Elektrode angeordnet ist, wirddie Spannung in der Lötschichtabsorbiert.Especiallyis when the electrode of the semiconductor chip is a multilayerStructure has, the yield stressof the soldering materialpreferably smaller than that of each electrode material,which forms the multilayer electrode. At least in one casein which the yield stress of thesoldersmaller than that of an electrode material that is on alower side is disposed in the multilayered electrode isthe tension in the solder layerabsorbed.
[0041] Hiergibt es viele Elektrodenmaterialien, die jeweils eine andere Fließspannungaufweisen. In dem Fall, in dem die Fließspannung des Lötmaterials kleinerals die Fließspannungdes Elektrodenmaterials ist, wird die Spannung in der Lötschichtabsorbiert. Wenn die Elektrode z. B. einen Aufbau mit drei Schichtenaufweist, der eine Aluminiumschicht (d. h. Al), eine Nickelschicht(d. h. Ni) und eine Goldschicht (d. h. Au) aufweist, ist die untersteSchicht (d. h. die Bodenschicht) der Elektrode die Al-Schicht, die direkt mitdem Halbleiterchip verbunden ist (diesen kontaktiert). Die Al-Schichtbesitzt eine vergleichsweise geringe Fließspannung. In diesem Fall istes notwendig, dass die Lötschichteine kleine Fließspannungaufweist, die kleiner als diejenige der Al-Schicht ist. Wenn außerdem dieElektrode aus einem anderen Aufbau mit drei Schichten besteht, dereine Kupferschicht (d. h. Cu), eine Ni-Schicht und eine Au-Schichtenthält,ist die Bodenschicht der Elektrode die Cu-Schicht, die direkt mitdem Halbleiterchip verbunden ist. Die Cu-Schicht besitzt eine vergleichsweisegroßeFließspannung.Daher kann das Lötmaterialaus mehreren Materialien ausgewählt werden,die eine Fließspannungaufweisen, die kleiner als diejenige der Cu-Schicht ist.HereThere are many electrode materials, each with a different yield stressexhibit. In the case where the yield stress of the brazing material becomes smalleras the yield stressof the electrode material, the stress in the solder layer becomesabsorbed. If the electrode z. B. a structure with three layerscomprising an aluminum layer (i.e., Al), a nickel layer(i.e., Ni) and a gold layer (i.e., Au) is the lowestLayer (i.e., the bottom layer) of the electrode, the Al layer, directly withthe semiconductor chip is connected (contacted this). The Al layerhas a comparatively low yield stress. In this case isit necessary that the solder layera small yield stresswhich is smaller than that of the Al layer. If also theElectrode is composed of another structure with three layers, thea copper layer (i.e., Cu), a Ni layer, and an Au layercontainsFor example, the bottom layer of the electrode is the Cu layer that is directly connected tois connected to the semiconductor chip. The Cu layer has a comparativelysizeYield stress.Therefore, the solder materialbe selected from several materials,the one flow stresswhich is smaller than that of the Cu layer.
[0042] Mitdem Hintergrund der oben erwähntenim Vorfeld durchgeführtenUntersuchung ist in den 1 und 2 eine ausgeformte Leistungsvorrichtung alseine Halbleitervorrichtung gemäß einerersten Ausführungsformder vorliegenden Erfindung gezeigt. Die ausgeformte Leistungsvorrichtungenthält einenHalbleiterchip 1, der mit Harz ausgeformt ist.With the background of the above mentioned investigation carried out in the 1 and 2 Fig. 10 shows a molded power device as a semiconductor device according to a first embodiment of the present invention. The molded power device includes a semiconductor chip 1 which is molded with resin.
[0043] DerHalbleiterchip 1 ist derart aus einem Halbleitersubstratausgebildet, dass eine Driftschicht vom N^–-Typ 3 aufeiner Hauptebene eines Substrats vom P⁺-Typ 2 ausgebildetist. Der Halbleiterchip 1 enthält einen Zellabschnitt 50 undeinen Bedeckungsabschnitt (d. h. einen Umfangsdruckwiderstandsabschnitt) 51,der am Umfang des Zellabschnitts 50 zum Schutz des Zellabschnitts 50 angeordnetist.The semiconductor chip 1 is formed of a semiconductor substrate such that an N ^- -type drift layer 3 on a main plane of a P ⁺ -type substrate 2 is trained. The semiconductor chip 1 contains a cell section 50 and a cover portion (ie, a peripheral pressure resistance portion) 51 at the periphery of the cell section 50 to protect the cell section 50 is arranged.
[0044] Indem Zellabschnitt 50 sind mehrere IGBTs angeordnet. EineBasisschicht vom P-Typ 4 ist auf einer Oberfläche derDriftschicht vom N^–-Typ 3 ausgebildet.Eine Sourceschicht vom N⁺-Typ 6 istauf einer Oberflächeder Basisschicht vom P-Typ 4 ausgebildet. Ein Graben 7 istausgebildet, um die Sourceschicht vom N⁺-Typ 6 unddie Basisschicht vom P-Typ 4 zu durchdringen, so dass derGraben 7 die Driftschicht vom N^–-Typ 3 erreicht.Ein Gateisolierfilm 8 und eine Gateschicht 9 sindin dieser Reihenfolge an einer Innenwand des Grabens 7 ausgebildet.Somit wird in dem Graben 7 durch den Gateisolierfilm 8 unddie Gateschicht 9 eine Grabengatestruktur geschaffen. EinTeil der Sourceschicht vom N⁺-Typ 6 unddie Grabengatestruktur sind mit einem Isolierfilm 12a bedeckt.Eine Kollektorelektrode 18 ist auf einer Rückseite(d. h. Boden) des Substrats vom P⁺-Typ 2 soausgebildet, dass sie das Substrat vom P⁺-Typ 2 kontaktiert.In the cell section 50 Several IGBTs are arranged. A base layer of P-type 4 is on a surface of the N ^- -type drift layer 3 educated. A source layer of the N ⁺ type 6 is on a surface of the P-type base layer 4 educated. A ditch 7 is designed to be the N ⁺ -type source layer 6 and the P-type base layer 4 to penetrate, leaving the ditch 7 the drift layer of N ^- type 3 reached. A gate insulation film 8th and a gate layer 9 are in this order on an inner wall of the trench 7 educated. Thus, in the trench 7 through the gate insulating film 8th and the gate layer 9 created a trench gate structure. Part of the N ⁺ -type source layer 6 and the trench gate structure are with an insulating film 12a covered. A collector electrode 18 is on a back side (ie, bottom) of the P ⁺ -type substrate 2 designed to be the P ⁺ -type substrate 2 contacted.
[0045] Aufder Oberflächedes IGBT ist eine Emitterelektrode 13 ausgebildet. DieEmitterelektrode 13 enthält die erste, zweite und dritteMetallschicht 13a–13c.Die erste Metallschicht 13a besteht aus einer Aluminiumlegierung,die Aluminium enthält,wie z. B. eine Al-Si-Cu-Legierung (d. h. ein auf Aluminium basierendesMaterial). Die zweite Metallschicht 13b besteht aus Ni,und die dritte Metallschicht 13c besteht aus Au. Somitbesteht die Emitterelektrode 13 aus einem Aufbau mit mehrerenSchichten. Eine Lötschicht 14 istmit der dritten Metallschicht 13c der Emitterelektrode 13 verbunden(d. h. kontaktiert diese). In 1 wirdbzw. ist die Lötschicht 14,die auf der Emitterelektrode 13 angeordnet ist, nicht geschmolzen.On the surface of the IGBT is an emitter electrode 13 educated. The emitter electrode 13 contains the first, second and third metal layers 13a - 13c , The first metal layer 13a consists of an aluminum alloy containing aluminum, such as. An Al-Si-Cu alloy (ie, an aluminum-based material). The second metal layer 13b consists of Ni, and the third metal layer 13c consists of Au. Thus, the emitter electrode is made 13 from a multi-layered construction. A solder layer 14 is with the third metal layer 13c the emitter electrode 13 connected (ie contacted). In 1 is or is the solder layer 14 placed on the emitter electrode 13 is arranged, not melted.
[0046] Dieerste Metallschicht 13a bedeckt mehrere Grabengatestrukturen,so dass die erste Metallschicht 13a mit der Basisschichtvom P-Typ 4 und der Sourceschicht vom N⁺-Typ 6 verbundenist. Somit ist die erste Metallschicht 13a mit der Mehrzahlder IGBTs gemeinsam verbunden. Die erste Metallschicht 13a wirdz. B. durch ein Sputterverfahren ausgebildet. Die Filmdicke derersten Metallschicht 13a ist gleich oder größer alsetwa 2 μm.Dieses ist deshalb vorteilhaft, da eine durch die Spannung verursachte Verformunganstatt die erste Metallschicht 13a das Halbleitersubstratselbst beeinflußt,wenn die Dicke der ersten Metallschicht 13a kleiner als2 μm ist.Daher besitzt die erste Metallschicht eine Dicke, die gleich odergrößer als2 μm ist,um das Brechen in dem Halbleitersubstrat zu verhindern. Der Bruchwird durch die der Spannung entsprechenden Verformung erzeugt. Dieerste Metallschicht 13a besteht aus einer Al-Legierung,so dass die Fließspannungder Al-Legierung der ersten Metallschicht 13a größer als diejenigeder Lötschicht 14 ist.The first metal layer 13a covers several trench gate structures, leaving the first metal layer 13a with the P-type base layer 4 and the N ⁺ -type source layer 6 connected is. Thus, the first metal layer 13a associated with the majority of IGBTs. The first metal layer 13a is z. B. formed by a sputtering process. The film thickness of the first metal layer 13a is equal to or greater than about 2 μm. This is advantageous because deformation caused by the stress rather than the first metal layer 13a the semiconductor substrate itself affects when the thickness of the first metal layer 13a smaller than 2 μm. Therefore, the first metal layer has a thickness equal to or larger than 2 μm to prevent the breakage in the semiconductor substrate. The fracture is generated by the deformation corresponding to the stress. The first metal layer 13a consists of an Al alloy, so that the yield stress of the Al alloy of the first metal layer 13a larger than that of the solder layer 14 is.
[0047] Diezweite Metallschicht 13b besteht aus Ni, das eine ausgezeichneteVerbindungseigenschaft bzw. Kontaktierungseigenschaft zum Verbindenbzw. Kontaktieren (bonding) mit der ersten und dritten Metallschichtaufweist. Die zweite Metallschicht 13b wird in einem Nassverfahrenwie z. B. einem stromlosen Nassplattierverfahren ausgebildet. DieFilmdicke der zweiten Metallschicht 13b beträgt etwa5 μm. DasNi, das die zweite Metallschicht 13b bildet, ist ein hartes Material,das härterals die Lötschicht 14 ist.Daher ist die Fließspannungdes Ni größer alsdiejenige der Lötschicht 14.The second metal layer 13b is Ni which has an excellent bonding property for bonding with the first and third metal layers. The second metal layer 13b is in a wet process such. B. an electroless Nassplattierverfahren. The film thickness of second metal layer 13b is about 5 microns. The Ni, which is the second metal layer 13b is a hard material that is harder than the solder layer 14 is. Therefore, the yield stress of Ni is larger than that of the solder layer 14 ,
[0048] Diedritte Metallschicht 13c besteht aus Au und wird durchein Plattierverfahren ausgebildet. Das plattierte Au verhindert,dass das Ni oxidiert, und stellt eine ausgezeichnete Lötbenetzbarkeitder Lötschicht 14 bereit.Die Filmdicke der dritten Metallschicht 13c beträgt z. B.0,1 μm.Wenn jedoch das Lötmaterial,das die Lötschicht 14 bildet,geschmolzen wird, so dass Zinn (d. h. Sn) in dem Lötmaterial unddas Ni in der zweiten Metallschicht 13b eine Legierungsschichtbilden, verteilt sich das Au (d. h. breitet sich aus), so dass diedritte Metallschicht 13c fast verschwindet, d. h. die Dickeder dritten Schicht 13c fast Null wird. Das Au, das diedritte Metallschicht 13c bildet, ist ein weiches Material.Die Dicke der dritten Metallschicht 13c ist jedoch im Vergleichzur Dicke der ersten und zweiten Metallschicht ausreichend dünn. Außerdem existiertdie dritte Metallschicht 13c nicht im Wesentlichen, umeine geschichtete Struktur nach dem Schmelzen des Lötmaterialszu schaffen.The third metal layer 13c consists of Au and is formed by a plating process. The plated Au prevents the Ni from oxidizing and provides excellent solder wettability of the solder layer 14 ready. The film thickness of the third metal layer 13c is z. B. 0.1 microns. However, if the solder material that the solder layer 14 forms, is melted, so that tin (ie Sn) in the solder material and the Ni in the second metal layer 13b form an alloy layer, the Au spreads (ie spreads), leaving the third metal layer 13c almost disappears, ie the thickness of the third layer 13c almost zero. The Au, which is the third metal layer 13c is a soft material. The thickness of the third metal layer 13c however, is sufficiently thin compared to the thickness of the first and second metal layers. In addition, the third metal layer exists 13c not essentially to create a layered structure after melting the solder material.
[0049] Daherist es nicht notwendig, die dritte Metallschicht 13c zuberücksichtigen,wenn die durch Spannung erzeugte Verformung entsprechend dem Unterschiedzwischen den linearen Ausdehnungskoeffizienten geschätzt wird.Therefore, it is not necessary, the third metal layer 13c to take account of when estimating the strain generated by stress according to the difference between the linear expansion coefficients.
[0050] DieLötschicht 14 bestehtaus einem ternärenLötmaterial,das aus Sn, Cu und Ni besteht. Das heißt, dass die Lötschicht 14 auseinem ternären Sn-Cu-Ni-Materialbesteht. Die Zusammensetzung der Lötschicht 14 ist z.B. derart beschaffen, dass das Cu in der Lötschicht 14 in einemBereich zwischen 0,5 Gew.-% und 2,0 Gew.-% liegt, das Ni in einem Bereichzwischen 0,05 Gew.-% und 2,0 Gew.-% liegt und das Sn den Rest bildetsowie eine geringe Menge an Zusätzenenthalten sein können.Die Lötschicht 14,die aus der obigen Zusammensetzung besteht, besitzt eine geringeFließspannung,die kleiner als diejenige der ersten Metallschicht 13a ist.The solder layer 14 consists of a ternary solder material consisting of Sn, Cu and Ni. That means the solder layer 14 consists of a ternary Sn-Cu-Ni material. The composition of the solder layer 14 is z. B. such that the Cu in the solder layer 14 is in a range between 0.5 wt.% and 2.0 wt.%, Ni is in a range between 0.05 wt.% and 2.0 wt.%, and Sn is the balance and a small amount of additives may be included. The solder layer 14 , which consists of the above composition, has a low yield stress, which is smaller than that of the first metal layer 13a is.
[0051] 3 zeigt eine Beziehung zwischender Temperatur und der Fließspannungeines jeweiligen Materials. In 3 stelltAl-Si-Cu die erste Metallschicht 13a aus einer ternären Al-Si-Cu-Legierung dar,Sn-Ag-Cu stellt ein herkömmlichesbleifreies Lötmaterialdar, und Sn-Cu-Ni stellt die Lötschicht 14 gemäß der erstenAusführungsformdar. Hier ist die Beziehung eines jeweiligen Materials in einemTemperaturbereich zwischen 40°Cund 150°Causgewertet. Jedes Material ist jeweils mit einer bestimmten gleichenGestalt hergestellt. Die hergestellte Gestalt weist z. B. die Gestalteiner Probe eines Zugfestigkeitstests oder eines Verdrehtests auf. 3 shows a relationship between the temperature and the yield stress of a respective material. In 3 Al-Si-Cu is the first metal layer 13a is a ternary Al-Si-Cu alloy, Sn-Ag-Cu is a conventional lead-free solder, and Sn-Cu-Ni is the solder layer 14 according to the first embodiment. Here, the relationship of each material in a temperature range between 40 ° C and 150 ° C is evaluated. Each material is each made with a certain same shape. The shape produced has z. Example, the shape of a sample of a tensile test or a twist test.
[0052] DieFließspannungder ersten Metallschicht 13a ist in einem Temperaturbereichzwischen –50°C und +150°C, in demdie ausgeformte Leistungsvorrichtung betrieben wird, immer größer alsdiejenige der Lötschicht 14.In dieser Ausführungsformbesitzt die Lötschicht 14 dieobigen Eigenschaften.The yield stress of the first metal layer 13a is always greater than that of the solder layer in a temperature range between -50 ° C and + 150 ° C, in which the molded power device is operated 14 , In this embodiment, the solder layer has 14 the above properties.
[0053] Wenndie Lötschicht 14 ausdem obigen Material besteht, das die durch Sn-Cu-Ni in 3 gezeigten Eigenschaftenaufweist, wird eine Scherspannung in der Nähe der Oberfläche desHalbleitersubstrats wie folgt erzeugt. 4 zeigt eine Beziehung zwischen der Scherspannungund dem Material der Lötschicht 14.In 4 stellt Sn-Ag-Cu einen Fall dar,in dem die erste Metallschicht 13a aus einer Al-Si-Cu-Legierungund die Lötschicht 14 auseiner ternärenSn-Ag-Cu-Legierung bestehen, die eine Fließspannung aufweist, die ineinem Teil eines Temperaturbereiches, in dem die ausgeformte Leistungsvorrichtungbetrieben wird, kleiner als diejenige der ersten Metallschicht 13a ist.Sn-Cu-Ni stellt einen anderen Fall dar, in dem die erste Metallschicht 13a aus einerAl-Si-Cu-Legierungund die Lötschicht 14 aus einerternärenSn-Cu-Ni-Legierungbestehen, die eine Fließspannungaufweist, die in einem gesamten Temperaturbereich, in dem die ausgeformteVorrichtung betrieben wird, kleiner als diejenige der ersten Metallschicht 13a ist.Die Scherspannung wird in der Näheder Oberflächedes Halbleitersubstrats gemessen.When the solder layer 14 is made of the above material, that of Sn-Cu-Ni in 3 has shown characteristics, a shear stress is generated in the vicinity of the surface of the semiconductor substrate as follows. 4 shows a relationship between the shear stress and the material of the solder layer 14 , In 4 Sn-Ag-Cu represents a case in which the first metal layer 13a made of an Al-Si-Cu alloy and the solder layer 14 consist of a Sn-Ag-Cu ternary alloy having a yield stress smaller than that of the first metal layer in a part of a temperature range in which the molded power device is operated 13a is. Sn-Cu-Ni represents another case in which the first metal layer 13a made of an Al-Si-Cu alloy and the solder layer 14 consist of a Sn-Cu-Ni ternary alloy having a yield stress smaller than that of the first metal layer in a whole temperature range in which the molded device is operated 13a is. The shear stress is measured near the surface of the semiconductor substrate.
[0054] Wenndie Lötschicht 14 auseiner ternären Sn-Cu-Ni-Legierung besteht,ist die Scherspannung kleiner als in einem Fall, in dem das Lötmaterialaus einer ternärenSn-Ag-Cu-Legierungbesteht. Dieses kommt daher, dass die Fließspannung der Lötschicht 14 auseiner ternärenSn-Cu-Ni-Legierungkleiner als diejenige der ersten Metallschicht 13a auseiner ternärenAl-Si-Cu-Legierung ist. Außerdemist die Fließspannungder Lötschicht 14 auseiner ternären Sn-Cu-Ni-Legierungkleiner als diejenige des Lötmaterialsaus einer ternärenSn-Ag-Cu-Legierung.When the solder layer 14 is made of a Sn-Cu-Ni ternary alloy, the shearing stress is smaller than in a case where the brazing material is made of a Sn-Ag-Cu ternary alloy. This comes from the fact that the yield stress of the solder layer 14 of a Sn-Cu-Ni ternary alloy smaller than that of the first metal layer 13a is a ternary Al-Si-Cu alloy. In addition, the yield stress of the solder layer 14 of a Sn-Cu-Ni ternary alloy smaller than that of a Sn-Ag-Cu ternary alloy solder.
[0055] DerUmfangsdruckwiderstandsabschnitt 51 enthält eineSchicht vom P-Typ 5 und die erste Elektrode 15,wie es in 1 gezeigtist. Die Schicht vom P-Typ 5 ist auf der Oberfläche derDriftschicht von N^–-Typ 3 ausgebildet.Die erste Elektrode 15 ist als eine Feldplatte über einenLOCOS-Oxidationsfilm 11 (d. h. lokale Oxidation von Silizium)und einem Isolierfilm 12b auf der Schicht vom P-Typ 5 ausgebildet. EineSchicht von N⁺-Typ 10 ist auf derOberflächeder Driftschicht vom N^–-Typ 3 ausgebildet.Die zweite Elektrode 16 ist als ein äußerster Umfangsring so ausgebildet,dass sie die Schicht vom N⁺-Typ 10 kontaktiert.Die ersten und zweiten Elektroden 15, 16 verringerneine elektrische Feldkonzentration, die in dem IGBT erzeugt wird,wenn ein elektrisches Stoßfeldauf den Halbleiterchip 1 einwirkt. Somit wird die elektrischeFeldintensität,die durch das elektrische Stoßfeldverursacht wird, unterdrückt.The circumferential pressure resistance section 51 contains a P-type layer 5 and the first electrode 15 as it is in 1 is shown. The P-type layer 5 is on the surface of the N ^- type drift layer 3 educated. The first electrode 15 is as a field plate over a LOCOS oxidation film 11 (ie local oxidation of silicon) and an insulating film 12b on the P-type layer 5 educated. A layer of N ⁺ type 10 is on the surface of the N ^- -type drift layer 3 educated. The second electrode 16 is formed as an outermost peripheral ring to form the N ⁺ -type layer 10 contacted. The first and second electrodes 15 . 16 reduce an electric field concentration generated in the IGBT when an electric shock field on the semiconductor chip 1 acts. Thus, the electric field intensity caused by the electric Shock field is caused, suppressed.
[0056] Außerdem bedecktein Passivierungsfilm (d. h. ein Schutzfilm) 17 die erstenund zweiten Elektroden 15, 16, so dass der Umfangsdruckwiderstandsabschnitt 51 geschützt ist.Außerdemist der Halbleiterchip 1 mit der Harzform 20 abgedichtet,so dass die Halbleiterpackung 21 geschaffen ist. Wie esin 2 gezeigt ist, enthält die Halbleiterpackung 21 denHalbleiterchip 1, eine untere Wärmesenke 22, eineobere Wärmesenke 23,eine innere Wärmesenke 24,einen Gatedraht 25 und einen Leitungsanschluß 26,die alle mit der Harzform 22 abgedichtet bzw. versiegeltsind. Eine Gateelektrodenanschlußfläche für die Gateelektrode des IGBTist auf dem Halbleiterchip angeordnet. Die Gateelektrodenanschlußfläche undder Leitungsanschluß 26 sindmit dem Gatedraht 25 durch ein Drahtverbindungsverfahren(bonding) verbunden. Ein Teil des Leitungsanschlusses 26 istvon bzw. gegenüberder Harzform 20 freigelegt. Somit wird eine Gateansteuerspannung voneiner externen Schaltung durch den Leitungsanschluß 26 anden IGBT angelegt. Die Gateelektrodenanschlußfläche besitzt außerdem einendreifach geschichteten (d. h. drei Schichten) Aufbau, der eine Al-Legierungsschicht,die auf einer unteren Seite angeordnet ist, eine Ni-Plattierschichtund eine Au-Plattierschicht enthält,die in dieser Reihenfolge geschichtet sind. Der Leitungsanschluß 26 istdurch die Gateelektrodenanschlußfläche mitjeder Gateschicht 9 des Grabengateaufbaus verbunden. Hierbesitzt die Au-Schichtder Gateelektrodenanschlußfläche eineFilmdicke von ungefähr0,1 μm,d. h. gleich oder kleiner als 0,2 μm. Daher wird die Verbindungseigenschaftzur Verbindung mit dem Gatedraht 25 verbessert.In addition, a passivation film (ie, a protective film) covers 17 the first and second electrodes 15 . 16 such that the circumferential pressure resistance section 51 is protected. In addition, the semiconductor chip 1 with the resin mold 20 sealed, so that the semiconductor package 21 is created. As it is in 2 is shown contains the semiconductor package 21 the semiconductor chip 1 , a lower heat sink 22 , an upper heat sink 23 , an inner heat sink 24 , a gate wire 25 and a line connection 26 all with the resin mold 22 sealed or sealed. A gate electrode pad for the gate electrode of the IGBT is disposed on the semiconductor chip. The gate electrode pad and the lead terminal 26 are with the gate wire 25 connected by a wire bonding method. Part of the pipe connection 26 is from or opposite to the resin mold 20 exposed. Thus, a gate drive voltage from an external circuit through the line terminal becomes 26 invested in the IGBT. The gate electrode pad also has a triple-layered (ie, three-layered) structure including an Al alloy layer disposed on a lower side, a Ni plating layer, and an Au plating layer laminated in this order. The line connection 26 is through the gate electrode pad with each gate layer 9 connected the Grabengateaufbaus. Here, the Au layer of the gate electrode pad has a film thickness of about 0.1 μm, ie, equal to or smaller than 0.2 μm. Therefore, the connection property becomes the connection with the gate wire 25 improved.
[0057] EineLötschicht 27 istelektrisch mit der Oberseite der unteren Wärmesenke 22 und demBoden des Halbleiterchips 1 verbunden. Die Lötschicht 14 istelektrisch mit der Oberseite des Halbleiterchips 1 unddem Boden der inneren Wärmesenke 24 verbunden.Eine andere Lötschicht 28 istelektrisch mit der Oberseite der inneren Wärmesenke 24 und demBoden der oberen Wärmesenke 23 verbunden.Die Emitterelektrode 13 des IGBT, der in dem Halbleiterchip 1 angeordnetist, ist durch die innere Wärmesenke 24 unddie obere Wärmesenke 23 elektrischmit der externen Schaltung verbunden. Die Kollektorelektrode 18 desIGBT ist durch die untere Wärmesenke 22 elektrischmit der externen Schaltung verbunden.A solder layer 27 is electrically with the top of the lower heat sink 22 and the bottom of the semiconductor chip 1 connected. The solder layer 14 is electrically connected to the top of the semiconductor chip 1 and the bottom of the internal heat sink 24 connected. Another solder layer 28 is electrically with the top of the inner heat sink 24 and the bottom of the upper heat sink 23 connected. The emitter electrode 13 of the IGBT included in the semiconductor chip 1 is arranged through the inner heat sink 24 and the upper heat sink 23 electrically connected to the external circuit. The collector electrode 18 of the IGBT is through the lower heat sink 22 electrically connected to the external circuit.
[0058] Wärme, dievon der Kollektorelektrode 18 und der Emitterelektrode 13 desIGBT geleitet wird, wird durch die untere Wärmesenke und die obere Wärmesenke 22, 23 entladenbzw. abgeleitet. Das heißt,dass die untere Wärmesenkeund die obere Wärmesenke 22, 23 alsein Wärmeleiterzur Freigabe der Wärmedienen. Außerdemdienen die untere Wärmesenkeund die obere Wärmesenke 22, 23 als einStrompfad des IGBT fürden Stromfluß.Daher bestehen die untere Wärmesenke 22 unddie obere Wärmesenke 23 ausCu oder ähnlichem,das eine ausgezeichnete Wärmeleitfähigkeitund einen geringen elektrischen Widerstand aufweist. Ein Teil der unterenWärmesenke 22 undein Teil der oberen Wärmesenke 23 sindvon der Harzform 20 freigelegt, so dass die Wärme, dievon dem Halbleiterchip 1 erzeugt wird, leicht abgestrahltwerden kann.Heat coming from the collector electrode 18 and the emitter electrode 13 The IGBT is routed through the lower heat sink and the upper heat sink 22 . 23 discharged or derived. That is, the lower heat sink and the upper heat sink 22 . 23 serve as a heat conductor to release the heat. In addition, the lower heat sink and the upper heat sink are used 22 . 23 as a current path of the IGBT for the current flow. Therefore, there are the lower heat sink 22 and the upper heat sink 23 Cu or the like, which has excellent heat conductivity and low electrical resistance. Part of the lower heat sink 22 and part of the upper heat sink 23 are from the resin mold 20 exposed so that the heat from the semiconductor chip 1 is generated, can be easily emitted.
[0059] Dieinnere Wärmesenke 24 gibtdie Wärme durchdie Emitterelektrode 16 an die obere Wärmesenke 23, die Wärme, diein dem Halbleiterchip 1 erzeugt wird und von der Emitterelektrodegeleitet wird, frei. Außerdemist die innere Wärmesenke 24 mitder Emitterelektrode 13 und der oberen Wärmesenke 23 elektrischverbunden. Die innere Wärmesenke 24 bestehtaus Cu oder ähnlichem.The inner heat sink 24 gives the heat through the emitter electrode 16 to the upper heat sink 23 , the heat that is in the semiconductor chip 1 is generated and conducted by the emitter electrode, free. In addition, the inner heat sink 24 with the emitter electrode 13 and the upper heat sink 23 electrically connected. The inner heat sink 24 consists of Cu or similar.
[0060] Inder ausgeformten Leistungsvorrichtung besteht die Lötschicht 14 zurelektrischen Verbindung mit dem IGBT, der in dem Halbleiterchip 1 angeordnetist, aus der ternärenSn-Cu-Ni-Legierung, die eine kleine Fließspannung aufweist, die kleiner alsdiejenige der ersten Metallschicht 13a ist. Daher wirddie Scherspannung, die in der Näheder Oberflächedes Halbleitersubstrats erzeugt wird, klein. Somit wird sogar dann,wenn der Halbleiterchip 1 mit der Harzform 20 abgedichtetwird, verhindert, dass die erste Metallschicht 13a bricht.Somit wird die Emitterelektrode 13 nicht von dem Halbleitersubstratentfernt und der IGBT vor einer Beschädigung geschützt. Außerdem wirddie Oberflächedes IGBT vor einer Beschädigunggeschützt,so dass die Halbleiterpackung 21 vor einer Beschädigung,die durch eine Unterbrechung des Stromflusses oder einer Wärmeleitungverursacht wird, geschütztwird.In the molded power device, there is the solder layer 14 for electrical connection to the IGBT included in the semiconductor chip 1 is made of the ternary Sn-Cu-Ni alloy having a small yield stress smaller than that of the first metal layer 13a is. Therefore, the shearing voltage generated in the vicinity of the surface of the semiconductor substrate becomes small. Thus, even if the semiconductor chip 1 with the resin mold 20 is sealed, prevents the first metal layer 13a breaks. Thus, the emitter electrode becomes 13 not removed from the semiconductor substrate and the IGBT protected from damage. In addition, the surface of the IGBT is protected from damage, leaving the semiconductor package 21 is protected from damage caused by interruption of the flow of current or heat conduction.
[0061] EinzusätzlicherTest wird wie folgt durchgeführt.Der folgende Test ist ein Flüssigphasenabkühlungs-und – aufheiz-Zyklustestmit dreitausend Zyklen zur wiederholten Aufheizung und Abkühlung zwischen –40°C und +125°C.OneadditionalTest is performed as follows.The following test is a liquid phase coolingand - heating cycle testwith three thousand cycles for repeated heating and cooling between -40 ° C and + 125 ° C.
[0062] Indem Test bricht die Oberflächedes Halbleitersubstrats, d. h. die auf der Oberfläche desIGBT angeordnete Elektrodenschicht, wenn die Lötschicht 14 aus einerternärenSn-AG-Cu-Legierung besteht, so dass der IGBT beschädigt wird.Andererseits bricht die Elektrodenschicht, d. h. die erste Elektrodenschicht 13a,die auf der Oberflächedes IGBT angeordnet ist, nicht, wenn die Lötschicht 14 aus einer ternären Sn-Cu-Ni-Legierungbesteht, so dass der IGBT nicht beschädigt wird. Somit wird die Emitterelektrode 13 vordem Ablösengeschützt,und der IGBT wird vor einer Beschädigung geschützt. Somit wirdeine ausgeformte Halbleitervorrichtung einschließlich dem Halbleiterschicht 1 miteiner hohen Festigkeit gegenübereiner Spannung geschaffen.In the test, the surface of the semiconductor substrate, that is, the electrode layer disposed on the surface of the IGBT, breaks when the solder layer 14 is made of a ternary Sn-AG-Cu alloy, so that the IGBT is damaged. On the other hand, the electrode layer, ie the first electrode layer, breaks 13a that is located on the surface of the IGBT, not when the solder layer 14 consists of a ternary Sn-Cu-Ni alloy, so that the IGBT is not damaged. Thus, the emitter electrode becomes 13 protected from peeling, and the IGBT is protected from damage. Thus, a molded semiconductor device including the semiconductor layer 1 created with a high resistance to tension.
[0063] Inder ersten Ausführungsformbesteht die Lötschicht 14 auseiner ternärenSn-Cu-Ni-Legierung mit einer kleinen Fließspannung, die kleiner alsdiejenige der ersten Metallschicht 13a aus einer Al-Legierungaus Al-Si-Cu ist. Die erste Metallschicht 13a kann auseiner Legierung bestehen, die auf Al-Cu, Al-Si oder Al basiert undandere Zusätzeaufweist. Außerdemkann die erste Metallschicht 13a aus reinem Al bestehen.Hier könnendie erste Metallschicht 13a und die Lötschicht 14 aus anderenKombinationen von Materialien ausgebildet sein, solange die Fließspannungder Lötschicht 14 kleinerals diejenige der ersten Metallschicht 13a zur elektrischenVerbindung mit dem Halbleiterchip ist. Wenn z. B. die erste Metallschicht 13a auseinem auf Al basierenden Metallmaterial besteht, kann die Lötschicht 14 auseiner binärenSn-Cu-Legierung, einer binärenSn-Ni-Legierung oder einer ternärenSn-Cu-Ni-Legierungbestehen.In the first embodiment, the solder layer is made 14 of a Sn-Cu-Ni ternary alloy having a small yield stress smaller than that of the first metal layer 13a is made of an Al alloy of Al-Si-Cu. The first metal layer 13a may consist of an alloy based on Al-Cu, Al-Si or Al and having other additives. In addition, the first metal layer 13a made of pure Al. Here you can see the first metal layer 13a and the solder layer 14 be formed of other combinations of materials, as long as the yield stress of the solder layer 14 smaller than that of the first metal layer 13a for electrical connection with the semiconductor chip. If z. B. the first metal layer 13a is made of an Al-based metal material, the solder layer 14 consist of a binary Sn-Cu alloy, a binary Sn-Ni alloy or a ternary Sn-Cu-Ni alloy.
[0064] Obwohldie erste Metallschicht 13a als eine Elektrode 10 dient,die das Halbleitersubstrat direkt kontaktiert, kann die Elektrodeals Emitterelektrode derart vorgesehen sein, dass ein Sperr- oderGrenzmetall zwischen der Al-Legierungund dem Si-Substrat eingefügtist. In diesem Fall wird die Lötschichtso ausgewählt,dass sie eine Fließspannungaufweist, die kleiner als sämtlicheFließspannungenaller geschichteten Metallfilme, die die Emitterelektrode bilden,ist.Although the first metal layer 13a as an electrode 10 is used, which contacts the semiconductor substrate directly, the electrode may be provided as an emitter electrode such that a barrier or boundary metal between the Al alloy and the Si substrate is inserted. In this case, the solder layer is selected to have a yield stress smaller than all the yield stress of all the laminated metal films constituting the emitter electrode.
[0065] Obwohldie erste Metallschicht 13a aus einem auf Al basierendenMetallmaterial besteht, kann die erste Metallschicht 13a auseinem auf Cu basierenden Metallmaterial bestehen. In diesem Fallist die Lötschicht 14 auseiner binärenSn-Ag-Legierung oder einer ternärenSn-Ag-Cu-Legierungausgebildet.Although the first metal layer 13a is made of an Al-based metal material, the first metal layer 13a consist of a Cu-based metal material. In this case, the solder layer is 14 is formed of a binary Sn-Ag alloy or a ternary Sn-Ag-Cu alloy.
[0066] Obwohlder Halbleiterchip hier einen IGBT enthält, kann der Halbleiterchipandere Halbleiterteile wie z.B. einen vertikalen MOSFET, eine Diode und/odereinen Bipolartransistor enthalten.Even thoughthe semiconductor chip here contains an IGBT, the semiconductor chipother semiconductor parts such as e.g. a vertical MOSFET, a diode and / ora bipolar transistor included.
[0067] Die 5 und 6 zeigen einen Halbleiterchip 200 gemäß einerzweiten Ausführungsformder vorliegenden Erfindung. In dem Chip 200 ist eine Schaltungsverdrahtungselektrode 213a zurSchaltungsverdrahtung auf der Oberfläche des IGBT angeordnet. EineSperrmetallschicht (d.h. eine Sperrkeimschicht) 213b istauf der Oberflächeder Verdrahtungselektrode 213a angeordnet. Eine Oberflächenschutzschicht 213c zumSchützender Oberfläche desHalbleiterchips 1 ist auf der Oberfläche der Sperrmetallschicht 213b angeordnet.Die Emitterelektrode 213 besteht aus der Verdrahtungselektrode 213a,der Sperrmetallschicht 213b und der Oberflächenschutzschicht 213c.Die Emitterelektrode 213 als leitende Schicht dient außerdem alseine Oberflächenschutzelektrodezum Schützender Oberfläche desHalbleiterchips 200. Die Dicke der Oberflä chenschutzschicht 213c derEmitterelektrode 213 ist z.B. gleich oder größer als5 μm.The 5 and 6 show a semiconductor chip 200 according to a second embodiment of the present invention. In the chip 200 is a circuit wiring electrode 213a arranged for circuit wiring on the surface of the IGBT. A barrier metal layer (ie a barrier seed layer) 213b is on the surface of the wiring electrode 213a arranged. A surface protection layer 213c for protecting the surface of the semiconductor chip 1 is on the surface of the barrier metal layer 213b arranged. The emitter electrode 213 consists of the wiring electrode 213a , the barrier metal layer 213b and the surface protective layer 213c , The emitter electrode 213 as the conductive layer also serves as a surface protection electrode for protecting the surface of the semiconductor chip 200 , The thickness of the Oberflä chenschutzschicht 213c the emitter electrode 213 is for example equal to or greater than 5 microns.
[0068] DieSchaltungsverdrahtungselektrode 213a ist auf der Oberfläche desZellabschnitts des Substrats vom P⁺-Typ 2 derartausgebildet, dass die Schaltungsverdrahtungselektrode 213a mehrereGrabengates bedeckt. Außerdemkontaktiert die Schaltungsverdrahtungselektrode 213a dieBasisschicht vom P-Typ 4 und die Sourceschicht vom N⁺-Typ 6, so dass mehrere IGBTs gemeinsamverbunden sind. Hier dient die Schaltungsverdrahtungselektrode 213a als dieerste Leitungsschicht, d.h. die Schaltungsverdrahtungselektrode 213a entsprichtder ersten Metallschicht 13a der 1. Die Dicke der Schaltungsverdrahtungselektrode 213a beträgt etwa3 μm, und dieSchaltungsverdrahtungselektrode 213a wird durch ein Sputterverfahrenaus einer Aluminium-Legierung (d.h. Al-Legierung) wie z.B. einer Al-Si-Cu-Legierunggefertigt.The circuit wiring electrode 213a is on the surface of the cell portion of the P ⁺ -type substrate 2 is formed such that the circuit wiring electrode 213a covered several ditch gates. In addition, the circuit wiring electrode contacts 213a the P-type base layer 4 and the source layer of the N ⁺ type 6 so that several IGBTs are connected together. Here, the circuit wiring electrode serves 213a as the first conductive layer, ie, the circuit wiring electrode 213a corresponds to the first metal layer 13a of the 1 , The thickness of the circuit wiring electrode 213a is about 3 μm, and the circuit wiring electrode 213a is made by a sputtering method of an aluminum alloy (ie Al alloy) such as an Al-Si-Cu alloy.
[0069] DieSperrmetallschicht 213b ist eine leitende Metallschichtzur elektrischen Verbindung mit der Schaltungsverdrahtungselektrode 213a.Die Sperrmetallschicht 213b wird z.B. durch das Sputterverfahrenaus einer Titan-Schicht(d.h. Ti) und einer Titannitrid-Schicht (d.h. TiN) gefertigt. DieTiN-Schicht ist auf der Ti-Schicht abgeschieden bzw. geschichtet. DieSperrmetallschicht 213b dient als ein Substrat (d.h. eineKeimschicht zum Plattieren) zum Ausbilden der Oberflächenschutzschicht 213c durchein stromloses Nassplattierverfahren. Die Sperrmetallschicht 213b dientals die dritte Leitungsschicht, die nicht der dritten Metallschicht 13c der 1 entspricht. Die Sperrmetallschicht 213b bedecktdie Oberflächeund die Kante der Schaltungsverdrahtungselektrode 213a vollständig.The barrier metal layer 213b is a conductive metal layer for electrical connection to the circuit wiring electrode 213a , The barrier metal layer 213b For example, the sputtering method is made of a titanium layer (ie, Ti) and a titanium nitride layer (ie, TiN). The TiN layer is deposited on the Ti layer. The barrier metal layer 213b serves as a substrate (ie, a seed layer for plating) for forming the surface protective layer 213c by an electroless wet plating process. The barrier metal layer 213b serves as the third conductive layer, not the third metal layer 13c of the 1 equivalent. The barrier metal layer 213b covers the surface and the edge of the circuit wiring electrode 213a Completely.
[0070] DieOberflächenschutzschicht 213c istnur auf der Sperrmetallschicht 213b angeordnet, so dass dieOberflächenschutzschicht 213c mitder Sperrmetallschicht 213b elektrisch verbunden ist. DieOberflächenschutzschicht 213c dientals die zweite Leitungsschicht, d.h. die Oberflächenschutzschicht 213c entsprichtder zweiten Metallschicht 13b der 1. Die Oberflächenschutzschicht 213c bedeckt dieOberflächeund die Kante der Sperrmetallschicht 213b vollständig. Wiees in 6 gezeigt ist,ist die Oberflächenschutzschicht 213c aufeinem Bereich angeordnet, der in 6 voneiner gestrichelten Linie umgeben ist. Die Oberflächenschutzschicht 213c wirddurch das stromlose Nassplattierverfahren ausgebildet. Die Oberflächenschutzschicht 213c kann gelötet werdenund besitzt einen großenYoung-Modul. Die Oberflächenschutzschicht 213c bestehtaus einem harten Material wie z.B. Ni oder Cu, d.h. einem metallischenMaterial.The surface protection layer 213c is only on the barrier metal layer 213b arranged so that the surface protective layer 213c with the barrier metal layer 213b electrically connected. The surface protection layer 213c serves as the second conductive layer, ie the surface protective layer 213c corresponds to the second metal layer 13b of the 1 , The surface protection layer 213c covers the surface and the edge of the barrier metal layer 213b Completely. As it is in 6 is shown is the surface protective layer 213c arranged on an area in 6 surrounded by a dashed line. The surface protection layer 213c is formed by the electroless wet plating method. The surface protection layer 213c can be soldered and has a large Young's modulus. The surface protection layer 213c consists of a hard material such as Ni or Cu, ie a metallic material.
[0071] DerYoung-Modul der Oberflächenschutzschicht 213c wirddurch E dargestellt, und die Filmdicke der Oberflächenschutzschicht 213c wirddurch T dargestellt. Außerdemwird der Young-Modul des Halbleitersubstrats, d.h. des Substratsvon P⁺-Typ 2 und der Driftschichtvom N^–-Typ 3 durchEsub dargestellt, und die Dicke des Halbleitersubstrats wird durchTsub dargestellt. Das Material, das die Oberflächenschutzschicht 213c bildet,wird so bestimmt, dass die folgende Beziehung erfüllt ist:E × T ≅ Esub × Tsub.In diesem Fall wird die Differenz zwischen den linearen Ausdehnungskoeffizientender Oberflächenschutzschicht 213c unddem Halbleitersubstrat verringert, so dass eine Spannung, die aufdie Oberflächenschutzschicht 213c einwirkt,fast gleich derjenigen wird, die auf das Halbleitersubstrat einwirkt, wennder Halbleiterchip 200 mit der Harzform 20 abgedichtetist oder wenn die Halbleiterpackung 21 in verschiedenenthermischen Zyklen einer thermischen Spannung unterzogen wird.The Young's modulus of the surface protection layer 213c is represented by E, and the film thickness of the surface protective layer 213c is represented by T. In addition, the Young's modulus of the semiconductor substrate, ie, the P ⁺ -type substrate, becomes 2 and the N ^- -type drift layer 3 by Esub, and the thickness of the semiconductor substrate is represented by Tsub. The material that the surface protection layer 213c is determined so that the following relationship is satisfied: E × T ≅ Esub × Tsub. In this case, the difference between the linear expansion coefficients of the surface protective layer becomes 213c and the semiconductor substrate, so that a stress on the surface protective layer 213c becomes almost equal to that acting on the semiconductor substrate when the semiconductor chip 200 with the resin mold 20 is sealed or if the semiconductor package 21 subjected to thermal stress in different thermal cycles.
[0072] Insbesonderewird die Schaltungsverdrahtungselektrode 213a vor einerBeeinflussung durch die auf der Differenz der linearen Ausdehnungskoeffizientenbasierenden Spannung geschützt.Dementsprechend wird die Schaltungsverdrahtungselektrode 213e voreinem Brechen geschützt,so dass die Schaltungsverdrahtungselektrode 213a vor einerBeschädigunggeschütztwird. Somit wird die ausgeformte Halbleitervorrichtung einschließlich desHalbleiterchips 200 mit einer hohen Festigkeit gegenüber einerSpannung geschaffen.In particular, the circuit wiring electrode becomes 213a protected from being influenced by the voltage based on the difference of the linear expansion coefficients. Accordingly, the circuit wiring electrode becomes 213e protected from breaking, leaving the circuit wiring electrode 213a is protected from damage. Thus, the molded semiconductor device including the semiconductor chip becomes 200 created with a high resistance to tension.
[0073] DieDicke der Oberflächenschutzschicht 213c istz.B. gleich oder größer als5 μm. Hierwird, wenn der Halbleiterchip 200 mit der Lötschicht 14 mit derinneren Wärmesenke 24 verbundenist, das Lötmaterialder Lötschicht 14,das aus einem auf Sn basierenden Material besteht, bis zu einerhohen Temperatur aufgeheizt, so dass das Lötmaterial und der obere Abschnittder Oberflächenschutzschicht 213c eineLegierung wie z.B. NiSn bilden. Daher wird unter Berücksichtigungder Ausbildung der Legierung aus einem Material der Ni-Sn-Serieauf dem oberen Abschnitt der Oberflächenschutzschicht 213c dieDicke T der Oberflächenschutzschicht 213c sodefiniert, dass die Dicke der Legierung aus einem Material der Ni-Sn-Seriesubtrahiert wird. Somit wird die Dicke der Oberflächenschutzschicht 213c dickereingestellt. Sogar wenn der obere Abschnitt der Oberflächenschutzschicht 213c dieLegierung bildet, kann die Dicke der Oberflächenschutzschicht 213c ausreichend gewährleistetwerden.The thickness of the surface protection layer 213c is for example equal to or greater than 5 microns. This is where the semiconductor chip 200 with the solder layer 14 with the inner heat sink 24 is connected, the solder material of the solder layer 14 made of a Sn-based material heated up to a high temperature, so that the soldering material and the upper portion of the surface protective layer 213c form an alloy such as NiSn. Therefore, considering the formation of the alloy of a Ni-Sn series material on the upper portion of the surface protective layer 213c the thickness T of the surface protective layer 213c defined so that the thickness of the alloy is subtracted from a material of the Ni-Sn series. Thus, the thickness of the surface protective layer becomes 213c set thicker. Even if the upper section of the surface protection layer 213c The alloy forms the thickness of the surface protective layer 213c be sufficiently ensured.
[0074] Imfolgenden wird das Herstellungsverfahren zur Herstellung des Halbleiterchips 200 inden 4A–5C gezeigt.In the following, the manufacturing method for producing the semiconductor chip 200 in the 4A - 5C shown.
[0075] Zunächst wirddie Driftschicht vom N^–-Typ 3 aufder Hauptebene des Substrats vom P⁺-Typ 2 ausgebildet,so dass das Halbleitersubstrat geschaffen wird. Danach wird derIGBT ausgebildet. Anschließendwerden die Basisschicht vom P-Typ 4 und die Sourceschichtvom N⁺-Typ 6 auf dem Oberflächenabschnittder Driftschicht vom N^–-Typ 3 ausgebildet.Danach wird der Graben 7 derart ausgebildet, dass der Graben 7 dieSourceschicht vom N⁺-Typ 6 unddie Basisschicht vom P-Typ 4 durchdringt und die Driftschichtvom N^–-Typ 3 erreicht.Der Gateisolierfilm 8 und die Gateschicht 9 werdenauf der Innenwand des Grabens in dieser Reihenfolge ausgebildet.Der Isolierfilm 12a wird ausgebildet, um einen Teil derSourceschicht vom N⁺-Typ 6 undden Graben 7 zu bedecken.First, the drift layer becomes N ^- -type 3 on the main plane of the P ⁺ -type substrate 2 formed so that the semiconductor substrate is created. Thereafter, the IGBT is trained. Subsequently, the base layer becomes P-type 4 and the source layer of the N ⁺ type 6 on the surface portion of the N ^- -type drift layer 3 educated. After that, the ditch 7 designed such that the trench 7 the source layer of the N ⁺ type 6 and the P-type base layer 4 penetrates and the N ^- type drift layer 3 reached. The gate insulation film 8th and the gate layer 9 are formed on the inner wall of the trench in this order. The insulating film 12a is formed to form part of the N ⁺ -type source layer 6 and the ditch 7 to cover.
[0076] Indem in 7A gezeigtenersten Prozess wird eine Metallschicht 229 auf der Hauptebenedes Halbleitersubstrat ausgebildet, wobei der IGBT auf der Hauptebenevorgesehen ist. Die Dicke der Metallschicht 229 beträgt etwa3 μm. DieMetallschicht 229 besteht aus Aluminium oder ähnlichem.In the in 7A The first process shown is a metal layer 229 formed on the main plane of the semiconductor substrate, wherein the IGBT is provided on the main plane. The thickness of the metal layer 229 is about 3 microns. The metal layer 229 consists of aluminum or similar.
[0077] Indem in 7B gezeigtenzweiten Prozess wird ein fotoresistiver Film 230 auf derMetallschicht 229 abgeschieden, und danach wird der fotoresistive Film 230 durchein Fotolithographieverfahren gemustert. Somit besitzt der Fotowiderstand Öffnungen,die mit Ausnahme eines Bereichs zur Ausbildung einer Schaltungsverdrahtungselektrode,eines Bereichs zur Ausbildung einer ersten Elektrode und eines Bereichszur Ausbildung einer zweiten Elektrode angeordnet sind.In the in 7B The second process shown becomes a photoresistive film 230 on the metal layer 229 and then it becomes the photoresistive film 230 patterned by a photolithography method. Thus, the photoresistor has openings arranged except for a circuit wiring electrode forming area, a first electrode forming area, and a second electrode forming area.
[0078] Indem in 7C gezeigtendritten Prozess wird die Metallschicht 229 durch ein Nassätzverfahrenmit dem fotoresistiven Film 230 als Maske geätzt, sodass die Metallschicht 229 gemustert wird. Somit werdendie Schaltungsverdrahtungselektrode 213a in dem Zellabschnitt 50 unddie ersten und zweiten Elektroden 15, 16 in demUm fangsdruckwiderstandsabschnitt 51 ausgebildet. In diesemdritten Prozess, d.h. dem Nassätzprozess,wird die Metallschicht 229 seitlich geätzt, d.h. die Seite der Metallschichtwird geätzt,so dass der obere Abschnitt der Metallschicht 229, derunter dem fotoresistiven Film 230 angeordnet ist, übergeätzt wird.Insbesondere wird der obere Abschnitt der Metallschicht 229,die innerhalb der Öffnungdes fotoresistiven Films 230 angeordnet ist, entfernt,wie es in 7C gezeigtist. Danach wird der fotoresistive Film 230 entfernt.In the in 7C The third process shown is the metal layer 229 by a wet etching process with the photoresistive film 230 Etched as a mask, leaving the metal layer 229 is patterned. Thus, the circuit wiring electrode becomes 213a in the cell section 50 and the first and second electrodes 15 . 16 in the circumferential pressure resistance section 51 educated. In this third process, ie the wet etching process, the metal layer becomes 229 etched laterally, ie the side of the metal layer is etched, so that the upper portion of the metal layer 229 who is under the photoresistive film 230 is arranged, is over etched. In particular, the upper portion of the metal layer becomes 229 Inside the opening of the photoresistive film 230 is arranged, removed, as it is in 7C is shown. After that, the photoresistive film becomes 230 away.
[0079] Indem in 7D gezeigtenvierten Prozess werden die Ti-Schicht und die TiN-Schicht zur Ausbildungeines Metalldünnfilms 231 ausgebildet.Der Metalldünnfilm 231 bedecktdie Schaltungsverdrahtungselektrode 213a und die ersteund zweite Elektrode 15, 16 in dem Umfangsdruckwiderstandsabschnitt 51.In the in 7D 4, the Ti layer and the TiN layer are formed to form a metal thin film 231 educated. The metal thin film 231 covers the circuit wiring electrode 213a and the first and second electrodes 15 . 16 in the circumferential pressure resistance section 51 ,
[0080] Indem in 8A gezeigtenfünftenProzess wird ein anderer fotoresistiver Film 232 auf demMetalldünnfilm 231 ausgebildet.Der fotoresistive Film 232 ist größer als die Schaltungsverdrahtungselektrode 213a,so dass die Oberflächeund die Kante der Schaltungsverdrahtungselektrode 213a vollständig vondem fotoresistiven Film 232 bedeckt werden. Insbesondereist der fotoresistive Film 232 größer als die Kante (d.h. dieAußenlinie)der Schaltungsverdrahtungselektrode 213a. Danach wird derMetalldünnfilm 231 geätzt unddurch das Fotolithographieverfahren mit dem fotoresistiven Film 232 alsMaske entfernt. Somit wird die Sperrmetallschicht 213b derartausgebildet, dass die Sperrmetallschicht 213b die Oberfläche unddie Kante der Schaltungsverdrahtungselektrode 213a bedeckt.Danach wird der fotoresistive Film 232 entfernt.In the in 8A shown fifth process becomes another photoresistive movie 232 on the metal thin film 231 educated. The photoresistive film 232 is larger than the circuit wiring electrode 213a so that the surface and the edge of the circuit wiring electrode 213a completely from the photoresistive film 232 to be covered. In particular, the photoresistive film 232 larger than the edge (ie, the outline) of the circuit wiring electrode 213a , Thereafter, the metal thin film 231 etched and by the photolithography process with the photoresistive film 232 removed as a mask. Thus, the barrier metal layer becomes 213b formed such that the barrier metal layer 213b the surface and the edge of the circuit wiring electrode 213a covered. After that, the photoresistive film becomes 232 away.
[0081] Indem in 8B gezeigtensechsten Prozess wird ein Passivierungsfilm 233 (d.h. einSchutzfilm) aus Polyimid oder ähnlichemausgebildet. In dem in 8C gezeigtensiebten Prozess wird ein Teil des Passivierungsfilms 233,der auf der Sperrmetallschicht 213b angeordnet ist, entfernt,so dass der Passivierungsfilm 17 auf der Oberfläche mitdem Umfangsdruckwiderstandsabschnitt 51 ausgebildet ist.In the in 8B The sixth process shown becomes a passivation film 233 (ie, a protective film) made of polyimide or the like. In the in 8C The seventh process shown becomes part of the passivation film 233 standing on the barrier metal layer 213b is arranged, removed, leaving the passivation film 17 on the surface with the circumferential pressure resistance portion 51 is trained.
[0082] Danachwird die Oberflächenschutzschicht 213c durchein stromloses Nassplattierverfahren aus einem Metallmaterial wiez.B. Ni oder Cu, die einen großenYoung-Modul besitzen und lötfähig sind,ausgebildet. Die Dicke der Oberflächenschutzschicht 213c istgleich oder größer als5 μm. Hierist die Oberflächenschutzschicht 213c nurauf der Sperrmetallschicht 213b angeordnet. Daher ist dieOberflächenschutzschicht 213c nichtauf dem Passivierungsfilm 17 angeordnet. In einigen Fällen wirddie Kollektorelektrode 18 auf der Rückseite des Substrats vom P⁺-Typ 2 ausgebildet. Danach wirddas Halbleitersubstrat durch ein Würfelschneideverfahren (dicingcut method) in mehrere Halbleiterchips 1 geschnitten. Somitist der Halbleiterchip 200 vollendet.Thereafter, the surface protective layer becomes 213c by an electroless wet plating method of a metal material such as Ni or Cu, which have a large Young's modulus and are solderable. The thickness of the surface protection layer 213c is equal to or greater than 5 μm. Here is the surface protection layer 213c only on the barrier metal layer 213b arranged. Therefore, the surface protective layer is 213c not on the passivation film 17 arranged. In some cases, the collector electrode becomes 18 on the back of the P ⁺ -type substrate 2 educated. Thereafter, the semiconductor substrate is diced into a plurality of semiconductor chips by a dicing cut method 1 cut. Thus, the semiconductor chip 200 completed.
[0083] Somitwird der Halbleiterchip 200, der in den obigen Prozessenhergestellt wird, durch die jeweilige Lötschicht 14, 27 mitder unteren Wärmesenke 22 undder inneren Wärmesenke 24 verbunden.Danach werden die Gateelektrodenanschlussfläche des Halbleiterchips 200 undder Leitungsanschluss 26 mit dem Gatedraht 25 miteinanderverbunden. Hier ist die Gateelektrodenanschlussfläche aufeinem rechtwinkligen Bereich angeordnet, der unten in der 6 gezeigt ist. Danach wirddie obere Wärmesenke 23 durchdie Lötschicht 28 mitder inneren Wärmesenke 24 verbunden(gebondet). Danach werden die obigen Teile in einer Form zum Ausbildender Halbleiterpackung 21 angeordnet, und danach wird dasgeschmolzene Harz, das die Harzform 20 schafft, in die Formgegossen. Das geschmol zene Harz wird abgekühlt und verfestigt, so dassdie Harzform 20 die Teile abdichtet und die Halbleiterpackung 21 ausgebildet wird.Thus, the semiconductor chip becomes 200 , which is produced in the above processes, by the respective solder layer 14 . 27 with the lower heat sink 22 and the inner heat sink 24 connected. After that, the gate electrode pad of the semiconductor chip become 200 and the pipe connection 26 with the gate wire 25 connected with each other. Here, the gate electrode pad is disposed on a rectangular area located at the bottom of FIG 6 is shown. Thereafter, the upper heat sink 23 through the solder layer 28 with the inner heat sink 24 connected (bonded). Thereafter, the above parts become in a mold for forming the semiconductor package 21 and thereafter the molten resin which is the resin mold 20 creates, poured into the mold. The molten resin is cooled and solidified so that the resin mold 20 the parts seals and the semiconductor package 21 is trained.
[0084] Somitwird sogar dann, wenn die Halbleiterpackung 21 die Teileabdichtet, die Spannung, die auf die Schaltungsverdrahtungselektrode 213a einwirkt, verringert.Dieses kommt daher, dass die Schaltungsverdrahtungselektrode 213a dieOberfläche desHalbleitersubstrats bedeckt, die Oberflächenschutzschicht 213c,die hart ist, die Oberflächeund die Kante der Schaltungsverdrahtungselektrode 213a bedecktund die Spannung, die auf die Oberflächenschutzschicht 213c einwirkt,fast gleich derjenigen ist, die auf das Halbleitersubstrat einwirkt.Die Schaltungsverdrahtungselektrode 213a ist von der Oberflächenschutzschicht 213c bedeckt.Dementsprechend wird verhindert, dass die Schaltungsverdrahtungselektrode 213a beschädigt wird(d.h. bricht). Außerdemwird der IGBT vor einer thermischen Beschädigung geschützt, diedurch die Beschädigungder Schaltungsverdrahtungselektrode 213a wie z.B. einerUnterbrechung eines Stromflusses durch den IGBT oder einer Unterbrechungeiner Wärmeleitungdurch den IGBT verursacht wird.Thus, even if the semiconductor package 21 the parts seals, the voltage applied to the circuit wiring electrode 213a interacts, decreases. This is because the circuit wiring electrode 213a the surface of the semiconductor substrate covers the surface protective layer 213c hard, the surface and the edge of the circuit wiring electrode 213a covered and the tension on the surface protective layer 213c is almost equal to that acting on the semiconductor substrate. The circuit wiring electrode 213a is from the surface protection layer 213c covered. Accordingly, the circuit wiring electrode is prevented from being damaged 213a is damaged (ie breaks). In addition, the IGBT is protected from thermal damage caused by damage to the circuit wiring electrode 213a such as an interruption of a current flow through the IGBT or an interruption of a heat conduction caused by the IGBT.
[0085] Obwohldie Oberflächenschutzschicht 213c sobestimmt wird, dass sie die Beziehung E × T ≅ Esub × Tsub erfüllt, kann die Oberflächenschutzelektrode 213c aucheine andere Elektrode sein, so lange die Elektrode der Spannung,die von außenauf den Halbleiterchip 1 einwirkt, widersteht. Insbesondere mussder Young-Modul der Oberflächenschutzschicht 213c mindestensgleich oder größer alsder Young-Moduldes Halbleitersubstrats sein. In diesem Fall wird die Spannung,die aufgrund der Harzausformung (d.h. einer Harzabdichtung) derHalbleiterpackung 21 erzeugt wird, oder der Spannung, diein dem thermischen Zyklus erzeugt wird, durch die Oberflächenschutzschicht 213c verringert.Although the surface protection layer 213c is determined so as to satisfy the relationship E × T ≅ Esub × Tsub, the surface protective electrode can 213c also be another electrode, as long as the electrode of the voltage from the outside to the semiconductor chip 1 acts, resists. In particular, the Young's modulus of the surface protection layer must be 213c be at least equal to or greater than the Young's modulus of the semiconductor substrate. In this case, the stress due to the resin molding (ie, a resin seal) of the semiconductor package becomes 21 or the stress generated in the thermal cycle through the surface protective layer 213c reduced.
[0086] Daherwird verhindert, dass die Spannung zur Schaltungsverdrahtungselektrode 213a geleitet wird.Therefore, it is prevented that the voltage to the circuit wiring electrode 213a is directed.
[0087] Außerdem kannin dem in 8A gezeigten fünften Prozessder fotoresistive Film 232 unter Verwendung derselben Maskewie die Maske zur Ausbildung des fotoresistiven Films 230 ausgebildetwerden, der in dem in 7B gezeigtenzweiten Prozess verwendet wird. Wenn die Schaltungsverdrahtungselektrode 213a durch Ätzen ausgebildetwird, wird die Kante der Metallschicht 229, die unter demfotoresistiven Film 230 angeordnet ist, seitlich geätzt. Daher wirdin dem fünftenProzess, wenn der fotoresistive Film 232 unter Verwendungder Maske zur Ausbildung der fotoresistiven Schicht 232,die die gleiche wie die Maske ist, die in dem obigen Ätzprozessder Metallschicht 229 verwendet wird, ausgebildet wird, derfotoresistive Film 232 derart ausgebildet, dass der fotoresistiveFilm 232 die Oberflächeund die Kante der Schaltungsverdrahtungselektrode 231a bedeckt.Daher wird, wenn der Metalldünnfilm 231 geätzt wird,ein Teil des Metalldünnfilms 231,der an der Kante der Schaltungsverdrahtungselektrode 213a angeordnetist, nicht entfernt, so dass die Sperrmetallschicht 213b dieSchaltungsverdrahtungselektrode 213a vollständig bedeckt.Somit kann sogar dann, wenn der fotoresistive Film 232 unter Verwendungderselben Maske wie die Maske zur Ausbildung des fotoresistivenFilms 230 ausgebildet wird, die Oberflächenschutzschicht 213c dieSchaltungsverdrahtungselektrode 213a vollständig bedecken.Wenn die Schaltungsverdrahtungselektrode 213a von dem fotoresistivenFilm 232 bedeckt wird, wird hier in diesem Fall der fotoresistiveFilm 232 so ausgebildet, dass er die ersten und zweitenElektroden 15, 16 in dem Umfangsdruckwiderstandsabschnitt 51 bedeckt.Danach wird der dünneMetallfilm 231 entfernt, und danach wird der dünne Metallfilm 231 aufder Oberflächeder ersten und zweiten Elektrode 15, 16 teil weisebelassen. Dieser restliche Metalldünnfilm 231, der indem Umfangsdruckwiderstandsabschnitt 51 angeordnet ist,wird jedoch vollständigvon dem Passivierungsfilm 17 bedeckt. Daher übt der restlicheMetalldünnfilm 231 keinennegativen Einfluss aus.In addition, in the in 8A shown fifth process of the photoresistive film 232 using the same mask as the mask for forming the photoresist film 230 be formed in the in 7B shown second process is used. When the circuit wiring electrode 213a is formed by etching, the edge of the metal layer 229 that under the photoresistive film 230 is arranged laterally etched. Therefore, in the fifth process, when the photoresistive film 232 using the mask for forming the photoresistive layer 232 which is the same as the mask used in the above etching process of the metal layer 229 is used, is formed, the photoresistive film 232 formed such that the photoresistive film 232 the surface and the Edge of the circuit wiring electrode 231 covered. Therefore, when the metal thin film 231 etched, a part of the metal thin film 231 at the edge of the circuit wiring electrode 213a is arranged, not removed, leaving the barrier metal layer 213b the circuit wiring electrode 213a completely covered. Thus, even if the photoresistive film 232 using the same mask as the mask for forming the photoresist film 230 is formed, the surface protective layer 213c the circuit wiring electrode 213a completely cover. When the circuit wiring electrode 213a from the photoresistive film 232 Here, in this case, becomes the photoresistive film 232 designed so that it has the first and second electrodes 15 . 16 in the circumferential pressure resistance section 51 covered. After that, the thin metal film 231 and then the thin metal film 231 on the surface of the first and second electrodes 15 . 16 partly left. This remaining metal thin film 231 in the circumferential pressure resistance section 51 is disposed, but completely from the passivation film 17 covered. Therefore, the rest of the metal thin film exercises 231 no negative impact.
[0088] Obwohldie Sperrmetallschicht 213b auf der Schaltungsverdrahtungselektrode 213a ausgebildet wird,kann außerdemdie Sperrmetallschicht 213b weggelassen werden. Dieseskommt daher, dass die Oberflächenschutzschicht 213c direktauf der Schaltungsverdrahtungselektrode 213a, die durchdas Plattierverfahren aus Aluminium hergestellt wird, ausgebildetwerden kann.Although the barrier metal layer 213b on the circuit wiring electrode 213a is formed, also the barrier metal layer 213b be omitted. This comes from the fact that the surface protection layer 213c directly on the circuit wiring electrode 213a formed by the plating method of aluminum can be formed.
[0089] Obwohldie Oberflächenschutzschicht 213c durchdas Plattierverfahren ausgebildet wird, kann die Oberflächenschutzschicht 213c auchdurch andere Verfahren wie z.B. ein Sputterverfahren ausgebildetwerden. Es ist jedoch vorteilhaft, die Oberflächenschutzschicht 213c durchdas Plattierverfahren auszubilden, da das Plattierverfahren leichteine dicke Oberflächenschutzschicht 213c schaffenkann. Wie es oben beschrieben ist, muss die Oberflächenschutzschicht 213c einebestimmte Dicke aufweisen.Although the surface protection layer 213c is formed by the plating method, the surface protective layer 213c also be formed by other methods such as a sputtering method. However, it is advantageous to have the surface protective layer 213c by the plating method because the plating method easily forms a thick surface protective layer 213c can create. As described above, the surface protective layer must 213c have a certain thickness.
[0090] In 9 ist ein Halbleiterchip 300 gemäß einerdritten Ausführungsformder vorliegenden Erfindung gezeigt. Die Oberflächenschutzschicht 213c kontaktiertden Passivierungsfilm 17.In 9 is a semiconductor chip 300 according to a third embodiment of the present invention. The surface protection layer 213c contacts the passivation film 17 ,
[0091] DerHalbleiterchip 300 gemäß der dritten Ausführungsformist fast derselbe wie derjenige der Prozesse der 7A–8C. Das Herstellungsverfahrenzur Herstellung des Halbleiterchips 300 gemäß der drittenAusführungsform wirdim folgenden mit Bezug auf die Zeichnungen der 7A–8B und 10 beschrieben.The semiconductor chip 300 According to the third embodiment, almost the same as that of the processes is 7A - 8C , The manufacturing method for producing the semiconductor chip 300 According to the third embodiment will be described below with reference to the drawings of 7A - 8B and 10 described.
[0092] Zunächst werdendie in den 7A–8B durchgeführten Prozessedurchgeführt,so dass der Passivierungsfilm 233 auf der Sperrmetallschicht 213b ausgebildetwird. Danach wird eine andere Fotomaske, die sich von der Fotomaskeunterscheide, die in dem in 8C gezeigtensiebten Prozess verwendet wird, verwendet, um einen Teil des Passivierungsfilms 233,der auf der Schaltungsverdrahtungselektrode 213a angeordnetist, zu entfernen, wie es in 10 gezeigtist. Somit wird der Passivierungsfilm 17 auf der Kanteder Sperrmetallschicht 213b ausgebildet.First, the in the 7A - 8B performed processes, so that the passivation film 233 on the barrier metal layer 213b is trained. Thereafter, another photomask other than the photomask formed in the photomask 8C used seventh process is used to make a part of the passivation film 233 on the circuit wiring electrode 213a is arranged to remove, as it is in 10 is shown. Thus, the passivation film becomes 17 on the edge of the barrier metal layer 213b educated.
[0093] Danachwird die Oberflächenschutzschicht 213c durchdas stromlose Nassplattierverfahren auf der Oberfläche derSperrmetallschicht 213b ausgebildet. Gleichzeitig wirddie Sperrmetallschicht 213b innerhalb des Passivierungsfilms 17 ausgebildet,so dass die Oberflächenschutzschicht 213c soausgebildet wird, dass sie den Passivierungsfilm 17 kontaktiert,wie es in 9 gezeigtist. Somit ist der Halbleiterchip 300 vollendet.Thereafter, the surface protective layer becomes 213c by the electroless wet plating method on the surface of the barrier metal layer 213b educated. At the same time the barrier metal layer 213b within the passivation film 17 formed so that the surface protective layer 213c is formed so that it the passivation film 17 contacted, as is in 9 is shown. Thus, the semiconductor chip 300 completed.
[0094] Indem Halbleiterchip 300 gemäß der dritten Ausführungsformbedeckt die Oberflächenschutzschicht 213c dieOberflächeund die Kante der Schaltungsverdrahtungselektrode 213a vollständig. Daher wirktauf die Schaltungsverdrahtungselektrode 213a keine Spannungein, so dass die Schaltungsverdrahtungselektrode 213a nichtbeschädigtwird.In the semiconductor chip 300 According to the third embodiment, the surface protective layer covers 213c the surface and the edge of the circuit wiring electrode 213a Completely. Therefore acts on the circuit wiring electrode 213a no voltage, so that the circuit wiring electrode 213a not damaged.
[0095] Inden 11 und 12 ist ein Halbleiterchip 400 gemäß einervierten Ausführungsformder vorliegenden Er findung gezeigt. Die Sperrmetallschicht 213b bedecktdie Schaltungsverdrahtungselektrode 213a und den Passivierungsfilm 17.Daher wird die Emitterelektrode 213 auf dem gesamten Bereichdes Zellabschnitts 50 und dem Umfangsdruckwiderstandsabschnitt 51 ausgebildet.Um den Widerstandsdruck am Umfangsdruckwiderstandsabschnitt 51 zusichern (d.h. zu erhöhen),werden ein Bereich vom P-Typ und ein Isolierfilm auf der Oberfläche des Halbleitersubstrats(d.h. der Driftschicht vom N^–-Typ 3) am äußerstenUmfang des Halbleiterchips 400 ausgebildet. Insbesonderewerden der LOCOS-Oxidationsfilm 11 und der Isolierfilm 12b aufder Oberflächedes äußerstenUmfangs ausgebildet. Die Oberflächenschutzschicht 213c wirdauf einem Bereich ausgebildet, der in 12 voneiner gestrichelten Linie umgeben ist.In the 11 and 12 is a semiconductor chip 400 according to a fourth embodiment of the present invention. The barrier metal layer 213b covers the circuit wiring electrode 213a and the passivation film 17 , Therefore, the emitter electrode becomes 213 on the entire area of the cell section 50 and the circumferential pressure resistance portion 51 educated. To the resistance pressure at the circumferential pressure resistance section 51 to secure (ie, increase), a P-type region and an insulating film are formed on the surface of the semiconductor substrate (ie, the N- -type drift layer ⁾ 3 ) at the outermost circumference of the semiconductor chip 400 educated. In particular, the LOCOS oxidation film becomes 11 and the insulating film 12b formed on the surface of the outermost circumference. The surface protection layer 213c is trained on an area that is in 12 surrounded by a dashed line.
[0096] DerHalbleiterchip 400 wird wie folgt hergestellt. Zunächst werdendie in den 7A–7C gezeigten Prozesse durchgeführt, sodass die Schaltungsverdrahtungselektrode 213a im Zellabschnitt 50 unddie ersten und zweiten Elektroden 15, 16 im Umfangsdruckwiderstandsabschnitt 51 ausgebildetwerden. Danach wird der fotoresistive Film 230 entfernt. Wiees in 13A gezeigt ist,wird ein Passivierungsfilm 435 auf der gesamten Oberfläche des Halbleitersubstratsausgebildet. Danach wird ein Teil des Passivierungsfilms 435,der auf der Oberfläche derSchaltungsverdrahtungselektrode 213a angeordnet ist, entfernt,so dass der Passivierungsfilm 17 im Umfangsdruckwiderstandsabschnitt 51 geschaffen wird.The semiconductor chip 400 is made as follows. First, the in the 7A - 7C shown processes, so that the circuit wiring electrode 213a in the cell section 50 and the first and second electrodes 15 . 16 in order initial pressure resistant section 51 be formed. After that, the photoresistive film becomes 230 away. As it is in 13A is shown becomes a passivation film 435 formed on the entire surface of the semiconductor substrate. After that, part of the passivation film becomes 435 on the surface of the circuit wiring electrode 213a is arranged, removed, leaving the passivation film 17 in the circumferential pressure resistance section 51 is created.
[0097] Wiees in 13B gezeigt ist,wird die Sperrmetallschicht 213b auf der gesamten Oberfläche des Halbleitersubstratsausgebildet. Danach wird die Oberflächenschutzschicht 213c durchdas stromlose Nassplattierverfahren auf der Sperrmetallschicht 213b ausgebildet.Somit ist der Halbleiterchip 400 vollendet.As it is in 13B is shown, the barrier metal layer 213b formed on the entire surface of the semiconductor substrate. Thereafter, the surface protective layer becomes 213c by the electroless wet plating process on the barrier metal layer 213b educated. Thus, the semiconductor chip 400 completed.
[0098] Indem Halbleiterchip 400 gemäß der vierten Ausführungsformbedeckt die Oberflächenschutzschicht 213c dieOberflächeund die Kante der Schaltungsverdrahtungselektrode 213a vollständig. Daher wirktauf die Schaltungsverdrahtungselektrode 213a keine Spannung,so dass die Schaltungsverdrahtungselektrode 213a nichtbeschädigtwird.In the semiconductor chip 400 According to the fourth embodiment, the surface protective layer covers 213c the surface and the edge of the circuit wiring electrode 213a Completely. Therefore acts on the circuit wiring electrode 213a no voltage, so the circuit wiring electrode 213a not damaged.
[0099] Indieser Ausführungsformkann die Sperrmetallschicht 213b nicht weggelassen werden.Dieses kommt daher, dass die Oberflächenschutzschicht 213c aufdem Passivierungsfilm 17 aus Polyimid im Umfangsdruckwiderstandsabschnitt 51 ausgebildetwerden muss. Daher muss die Sperrmetallschicht 213b nachder Ausbildung des Passivierungsfilms 17 ausgebildet werden,da die Sperrmetallschicht 213b als eine Keimschicht für die Plattierungdient.In this embodiment, the barrier metal layer 213b not be left out. This comes from the fact that the surface protection layer 213c on the passivation film 17 polyimide in the circumferential pressure resistance section 51 must be trained. Therefore, the barrier metal layer must 213b after the formation of the passivation film 17 be formed, since the barrier metal layer 213b as a seed layer for plating.
[0100] In 14 ist ein Halbleiterchip 500 gemäß einerfünftenAusführungsformder vorliegenden Erfindung gezeigt. Der Halbleiterchip enthält eineEmitterelektrode 513 mit einer Schaltungsverdrahtungselektrode 513a,einer Sperrmetallschicht 513b, einer Oberflächenschutzschicht 513c undeiner vierten Schicht 513d.In 14 is a semiconductor chip 500 according to a fifth embodiment of the present invention. The semiconductor chip includes an emitter electrode 513 with a circuit wiring electrode 513a , a barrier metal layer 513b , a surface protection layer 513c and a fourth layer 513d ,
[0101] DieSchaltungsverdrahtungselektrode 513a dient als die ersteLeitungsschicht, die der Schaltungsverdrahtungselektrode 213a der 5 ähnelt, d.h., die Schaltungsverdrahtungselektrode 513a entsprichtder ersten Metallschicht 13a in 1. Die Dicke der Schaltungsverdrahtungselektrode 513a beträgt etwa3 μm, unddie Schaltungsverdrahtungselektrode 513a wird durch einSputterverfahren oder ähnlichemaus einer Aluminium-Legierung (d.h. Al-Legierung) wie z.B. einerAl-Si-Cu-Legierung gefertigt.The circuit wiring electrode 513a serves as the first conductor layer, that of the circuit wiring electrode 213a of the 5 that is, the circuit wiring electrode 513a corresponds to the first metal layer 13a in 1 , The thickness of the circuit wiring electrode 513a is about 3 μm, and the circuit wiring electrode 513a is made by a sputtering method or the like from an aluminum alloy (ie, Al alloy) such as an Al-Si-Cu alloy.
[0102] DieSperrmetallschicht 513b dient als ein Substrat (d.h. eineKeimschicht fürdas Plattieren) zum Ausbilden der Oberflächenschutzschicht 513c durchein stromloses Nassplattierverfahren. Die Sperrmetallschicht 513b dientals die dritte Leitungsschicht, die der Sperrmetallschicht 213b der 5 ähnelt, und entspricht nichtder dritten Metallschicht 13c der 1. Die Sperrmetallschicht 513b isteine Leitungsmetallschicht zur elektrischen Verbindung mit der Schaltungsverdrahtungselektrode 513a.Die Sperrmetallschicht 513b wird z.B. durch das Sputterverfahrenaus einer Titan-Schicht (d.h. Ti) und einer Titannitrid-Schicht(d.h. TiN) gefertigt.The barrier metal layer 513b serves as a substrate (ie, a seed layer for plating) for forming the surface protective layer 513c by an electroless wet plating process. The barrier metal layer 513b serves as the third conductive layer, that of the barrier metal layer 213b of the 5 is similar, and does not correspond to the third metal layer 13c of the 1 , The barrier metal layer 513b is a wiring metal layer for electrical connection to the circuit wiring electrode 513a , The barrier metal layer 513b For example, the sputtering method is made of a titanium layer (ie, Ti) and a titanium nitride layer (ie, TiN).
[0103] DieOberflächenschutzschicht 513c dientals die zweite Leitungsschicht, die der Oberflächenschutzschicht 213c der 5 ähnelt, d.h. die Oberflächenschutzschicht 513c entsprichtder zweiten Metallschicht 13b der 1. Die Oberflächenschutzschicht 513c wirddurch das stromlose Nassplattierverfahren ausgebildet. Die Oberflächenschutzschicht 513c kanngelötetwerden und besitzt einen großen Young-Modul.Die Oberflächenschutzschicht 513c bestehtaus einem harten Material wie z.B. Ni oder Cu, d.h. einem metallischenMaterial. Die Dicke der Oberflächenschutzschicht 513c istz.B. gleich oder größer als5 μm.The surface protection layer 513c serves as the second conductive layer, that of the surface protective layer 213c of the 5 similar, ie the surface protective layer 513c corresponds to the second metal layer 13b of the 1 , The surface protection layer 513c is formed by the electroless wet plating method. The surface protection layer 513c can be soldered and has a large Young's modulus. The surface protection layer 513c consists of a hard material such as Ni or Cu, ie a metallic material. The thickness of the surface protection layer 513c is for example equal to or greater than 5 microns.
[0104] DerYoung-Modul der Oberflächenschutzschicht 513c wirddurch E dargestellt, und die Filmdicke der Oberflächenschutzschicht 513c wirddurch T dargestellt. Außerdemwird der Young-Modul des Halbleitersubstrats, d.h. des Substratsvom P⁺-Typ 2 und der Driftschichtvom N^–-Typ 3 durchEsub dargestellt, und die Dicke des Halbleitersubstrats wird durchTsub dargestellt. Das Material, das die Oberflächenschutzschicht 513c bildet,wird so bestimmt, dass die Beziehung E × T ≅ Esub × Tsub erfüllt ist.The Young's modulus of the surface protection layer 513c is represented by E, and the film thickness of the surface protective layer 513c is represented by T. In addition, the Young's modulus of the semiconductor substrate, ie, the P ⁺ -type substrate, becomes 2 and the N ^- -type drift layer 3 by Esub, and the thickness of the semiconductor substrate is represented by Tsub. The material that the surface protection layer 513c is determined so that the relation E × T ≅ Esub × Tsub is satisfied.
[0105] Dievierte Metallschicht 513d besteht aus Au und wird durchein Plattierverfahren ausgebildet. Das plattierte Au verhindert,dass das Ni oxidiert, und schafft eine ausgezeichnete Lötbenetzbarkeitder Lötschicht 514.Die Filmdicke der vierten Metallschicht 513d beträgt z.B.etwa 0,1 μm.Die vierte Metallschicht 513d entspricht der dritten Metallschicht 13c der 1.The fourth metal layer 513d consists of Au and is formed by a plating process. The plated Au prevents the Ni from oxidizing and provides excellent solder wettability of the solder layer 514 , The film thickness of the fourth metal layer 513d is for example about 0.1 microns. The fourth metal layer 513d corresponds to the third metal layer 13c of the 1 ,
[0106] Aufder Emitterelektrode 513 ist eine Lötschicht 514 ausgebildet.Die Lötschicht 514 besteht auseinem ternärenLötmaterial,das aus Sn, Cu und Ni zusammengesetzt ist. D.h., dass die Lötschicht 514 auseinem ternärenSn-Cu-Ni-Materialbesteht. Die Zusammensetzung der Lötschicht 514 ist z.B. derart,dass das Cu in der Lötschicht 514 ineinem Bereich zwischen 0,5 Gew.-% und 2,0 Gew.-% liegt, das Ni ineinem Bereich zwischen 0,05 Gew.-%und 0,1 Gew.-% liegt, das Sn den Rest bildet sowie eine geringeMenge von Zusätzenenthalten sein können. DieLötschicht 514,die die obige Zusammensetzung aufweist, besitzt eine geringe Fließspannung,die kleiner als diejenige der Schaltungsverdrahtungselektrode 513a ist.Die Schaltungsverdrahtungselektrode 513a besteht aus einerAl-Legierung, so dass die Fließspannungder Al-Legierung der Schaltungsverdrahtungselektrode 513a größer alsdiejenige der Lötschicht 514 ist.On the emitter electrode 513 is a solder layer 514 educated. The solder layer 514 consists of a ternary solder material composed of Sn, Cu and Ni. Ie that the solder layer 514 consists of a ternary Sn-Cu-Ni material. The composition of the solder layer 514 is such that the Cu in the solder layer 514 is in a range between 0.5 wt.% and 2.0 wt.%, Ni is in a range between 0.05 wt.% and 0.1 wt.%, Sn forms the balance, and a small amount of additives can be included. The solder layer 514 that have the above composition has a low yield stress smaller than that of the circuit wiring electrode 513a is. The circuit wiring electrode 513a is made of an Al alloy so that the yield stress of the Al alloy of the circuit wiring electrode 513a larger than that of the solder layer 514 is.
[0107] Inder ausgeformten Leistungsvorrichtung besteht die Lötschicht 514 zurelektrischen Verbindung mit dem IGBT, der in dem Halbleiterchip 500 angeordnetist, aus der ternärenSn-Cu-Ni-Legierung, die eine kleine Fließspannung aufweist, die kleiner alsdiejenige der Schaltungsverdrahtungselektrode 513a ist.Daher wird die Scherspannung, die in der Nähe der Oberfläche desHalbleitersub strats erzeugt wird, klein. Somit wird sogar dann,wenn der Halbleiterchip 500 mit der Harzform 20 abgedichtetwird, verhindert, dass die Schaltungsverdrahtungselektrode 513a bricht.Somit wird die Emitterelektrode 513 nicht von dem Halbleitersubstratentfernt bzw. abgelöst,und der IGBT wird vor einer Beschädigung geschützt. Außerdem wirddie Oberflächedes IGBT vor einer Beschädigunggeschützt,so dass die Halbleiterverpackung 21 vor einer Beschädigung geschützt wird,die durch eine Unterbrechung des Stromflusses oder des Wärmeflussesverursacht wird.In the molded power device, there is the solder layer 514 for electrical connection to the IGBT included in the semiconductor chip 500 is made of the ternary Sn-Cu-Ni alloy having a small yield stress smaller than that of the circuit wiring electrode 513a is. Therefore, the shearing stress generated in the vicinity of the surface of the semiconductor substrate becomes small. Thus, even if the semiconductor chip 500 with the resin mold 20 is sealed, prevents the circuit wiring electrode 513a breaks. Thus, the emitter electrode becomes 513 not removed from the semiconductor substrate, and the IGBT is protected from being damaged. In addition, the surface of the IGBT is protected from damage, leaving the semiconductor packaging 21 is protected from damage caused by interruption of the flow of current or heat flow.
[0108] Außerdem wirddie Schaltungsverdrahtungselektrode 513a gegenüber einerBeeinflussung durch die Spannung geschützt, die auf der Differenzder linearen Ausdehnungskoeffizienten basiert. Dementsprechend wirddie Schaltungsverdrahtungselektrode 513a vor einem Bruchgeschützt,so dass die Schaltungsverdrahtungselektrode 513a vor einerBeschädigunggeschütztwird.In addition, the circuit wiring electrode becomes 513a protected against being influenced by the voltage based on the difference of the linear expansion coefficients. Accordingly, the circuit wiring electrode becomes 513a protected from breakage, so that the circuit wiring electrode 513a is protected from damage.
[0109] Derartige Änderungenund Modifikationen sollen als innerhalb des Bereichs der vorliegenden Erfindung,wie er durch die zugehörigenAnsprüche definiertist, liegend verstanden werden.Such changesand modifications are intended to be within the scope of the present invention,as he through the associatedClaims definedis to be understood lying.

权利要求:
Claims (34)
[1]
Ausgeformte Halbleitervorrichtung, die aufweist: einenHalbleiterchip (1) mit einem Halbleiterteil, eineMetallschicht (13, 13a–13c), eine Lötschicht(14), und ein Metallelement (24), das durchdie Metallschicht (13, 13a–13c) und die Lötschicht(14) mit dem Halbleiterchip (1) verbunden ist, wobeidie Lötschicht(14) aus einem Lötmaterialbesteht, das eine Fließspannungaufweist, die kleiner als diejenige der Metallschicht (13, 13a–13c)ist.A molded semiconductor device comprising: a semiconductor chip ( 1 ) with a semiconductor part, a metal layer ( 13 . 13a - 13c ), a solder layer ( 14 ), and a metal element ( 24 ) passing through the metal layer ( 13 . 13a - 13c ) and the solder layer ( 14 ) with the semiconductor chip ( 1 ), wherein the solder layer ( 14 ) consists of a brazing material having a yield stress smaller than that of the metal layer ( 13 . 13a - 13c ).
[2]
Vorrichtung nach Anspruch 1, wobei die Lötschicht(14) aus einer ternärenSn-Cu-Ni-Legierung besteht.Apparatus according to claim 1, wherein the solder layer ( 14 ) consists of a ternary Sn-Cu-Ni alloy.
[3]
Vorrichtung nach Anspruch 1 oder 2, wobei die Metallschicht(13, 13a–13c)eine Aluminiumschicht (13a) aus einer ternären Al-Si-Cu-Legierungenthält.Device according to claim 1 or 2, wherein the metal layer ( 13 . 13a - 13c ) an aluminum layer ( 13a ) of a ternary Al-Si-Cu alloy.
[4]
Vorrichtung nach einem der Ansprüche 1 bis 3, wobei dieMetallschicht (13, 13a–13c) auf einer Oberfläche desHalbleiterteils angeordnet ist, wobei die Metallschicht (13, 13a–13c)eine erste Metallschicht (13a) enthält, die mit dem Halbleiterteil elektrischverbunden ist, und wobei die Fließspannung der Lötschicht(14) kleiner als diejenige der ersten Metallschicht (13a)ist.Device according to one of claims 1 to 3, wherein the metal layer ( 13 . 13a - 13c ) is arranged on a surface of the semiconductor part, wherein the metal layer ( 13 . 13a - 13c ) a first metal layer ( 13a ), which is electrically connected to the semiconductor part, and wherein the yield stress of the solder layer ( 14 ) smaller than that of the first metal layer ( 13a ).
[5]
Vorrichtung nach Anspruch 4, wobei die Metallschicht(13, 13a–13c)eine mehrschichtige Metallschicht mit der ersten Metallschicht (13a)und einer zweiten Metallschicht (13b) ist, und wobeidie zweite Metallschicht (13b) auf der ersten Metallschicht(13a) angeordnet ist und aus einem Metallmaterial besteht,das sich von demjenigen der ersten Metallschicht (13a)unterscheidet.Device according to claim 4, wherein the metal layer ( 13 . 13a - 13c ) a multilayer metal layer with the first metal layer ( 13a ) and a second metal layer ( 13b ), and wherein the second metal layer ( 13b ) on the first metal layer ( 13a ) and is made of a metal material different from that of the first metal layer ( 13a ) is different.
[6]
Vorrichtung nach Anspruch 5, wobei die erste Metallschicht(13a) Aluminium enthält,und wobei die zweite Metallschicht (13b) Nickel enthält.Device according to claim 5, wherein the first metal layer ( 13a ) Aluminum, and wherein the second metal layer ( 13b ) Contains nickel.
[7]
Vorrichtung nach Anspruch 5 oder 6, wobei die ersteMetallschicht (13a) eine Aluminiumschicht mit einer Dickeenthält,die gleich oder größer. als2 μm ist.Apparatus according to claim 5 or 6, wherein the first metal layer ( 13a ) contains an aluminum layer having a thickness equal to or greater than. than 2 microns.
[8]
Vorrichtung nach Anspruch 6 oder 7, wobei die zweiteMetallschicht (13b) durch ein Nassprozessverfahren ausgebildetist.Apparatus according to claim 6 or 7, wherein the second metal layer ( 13b ) is formed by a wet process method.
[9]
Vorrichtung nach Anspruch 5, wobei die erste Metallschicht(13a) Kupfer enthält,und wobei die zweite Metallschicht (13b) Nickel enthält.Device according to claim 5, wherein the first metal layer ( 13a ) Contains copper, and wherein the second metal layer ( 13b ) Contains nickel.
[10]
Vorrichtung nach Anspruch 9, wobei die zweite Metallschicht(13b) durch ein Nassprozessverfahren ausgebildet ist.Apparatus according to claim 9, wherein the second metal layer ( 13b ) is formed by a wet process method.
[11]
Vorrichtung nach Anspruch 9 oder 10, wobei das Nassprozessverfahrenein stromloses Nassplattierverfahren ist.Apparatus according to claim 9 or 10, wherein the wet process methodis an electroless wet-plating process.
[12]
Vorrichtung nach einem der Ansprüche 9 bis 11, wobei die Lötschicht(14) aus einer ternären Sn-Ag-Cu-Legierung besteht.Device according to one of claims 9 to 11, wherein the solder layer ( 14 ) consists of a ternary Sn-Ag-Cu alloy.
[13]
Ausgeformte Halbleitervorrichtung, die aufweist: einenHalbleiterchip (200, 300, 400, 500)mit einem Halbleiterteil, eine Leitungsschicht (213, 213a–213c, 513, 513a–513d), einVerbindungselement (14, 514), und ein Metallelement(24), das durch die Leitungsschicht (213, 213a–213c, 513, 513a–513d)und das Verbindungselement (14, 514) mit dem Halbleiterchip(200, 300, 400, 500) verbundenist, wobei der Halbleiterchip (200, 300, 400, 500)außerdementhält: einHalbleitersubstrat (2, 3) mit dem Halbleiterteil, eineerste Leitungsschicht (213a, 513a), die auf dem Halbleitersubstrat(2, 3) angeordnet ist, zur Bereitstellung einesTeils der Leitungsschicht (213, 213a–213c, 513, 513a–513d),der elektrisch mit dem Halbleiterteil verbunden ist; und einezweite Leitungsschicht (213c, 513c), die auf der erstenLeitungsschicht (213a, 513a) gegenüber dem Halbleitersubstrat(2, 3) angeordnet ist, zur Bereitstellung einesanderen Teils der Leitungsschicht (213, 213a–213c, 513, 513a, 513b), wobeidie zweite Leitungsschicht (213c, 513c) einen Young-Modulaufweist, der gleich oder größer als derjenigedes Halbleitersubstrats (2, 3) ist, und wobeidie zweite Leitungsschicht (213c, 513c) eine Oberfläche undeine Kante der ersten Leitungsschicht (213a, 513a)bedeckt.A molded semiconductor device comprising: a semiconductor chip ( 200 . 300 . 400 . 500 ) with a semiconductor part, a conductor layer ( 213 . 213a - 213c . 513 . 513a - 513d ), a connecting element ( 14 . 514 ), and a metal element ( 24 ) passing through the conductor layer ( 213 . 213a - 213c . 513 . 513a - 513d ) and the verbin element ( 14 . 514 ) with the semiconductor chip ( 200 . 300 . 400 . 500 ), wherein the semiconductor chip ( 200 . 300 . 400 . 500 ) also contains: a semiconductor substrate ( 2 . 3 ) with the semiconductor part, a first conductive layer ( 213a . 513a ) on the semiconductor substrate ( 2 . 3 ) is arranged to provide a part of the conductive layer ( 213 . 213a - 213c . 513 . 513a - 513d ) electrically connected to the semiconductor part; and a second conductive layer ( 213c . 513c ), on the first conductor layer ( 213a . 513a ) with respect to the semiconductor substrate ( 2 . 3 ) is arranged to provide another part of the conductive layer ( 213 . 213a - 213c . 513 . 513a . 513b ), wherein the second conductive layer ( 213c . 513c ) has a Young's modulus equal to or greater than that of the semiconductor substrate ( 2 . 3 ), and wherein the second conductive layer ( 213c . 513c ) a surface and an edge of the first conductive layer ( 213a . 513a ) covered.
[14]
Vorrichtung nach Anspruch 13, wobei die erste Leitungsschicht(213a, 513a) aus einem metallischen Material mitAluminium besteht.Apparatus according to claim 13, wherein the first conductive layer ( 213a . 513a ) consists of a metallic material with aluminum.
[15]
Vorrichtung nach Anspruch 13 oder 14, wobei diezweite Leitungsschicht (213c, 513c) aus einem metallischenMaterial mit Nickel oder Kupfer besteht.Apparatus according to claim 13 or 14, wherein the second conductive layer ( 213c . 513c ) consists of a metallic material with nickel or copper.
[16]
Vorrichtung nach einem der Ansprüche 13 bis 15, wobei die zweiteLeitungsschicht (213c, 513c) eine Dicke von gleichoder größer als5 μm besitzt.Device according to one of claims 13 to 15, wherein the second conductive layer ( 213c . 513c ) has a thickness equal to or greater than 5 μm.
[17]
Vorrichtung nach einem der Ansprüche 13 bis 16, wobei dasHalbleitersubstrat (2, 3) einen Young-Modul aufweist, derdurch Esub dargestellt wird, und eine Filmdicke, die durch Tsubdargestellt wird, wobei die zweite Leitungsschicht (213c, 513c)einen anderen Young-Modul aufweist, der durch E dargestellt wird,und eine andere Filmdicke, die durch T dargestellt wird, und wobeidie Young-Module und die Filmdicken des Halbleitersubstrats (2, 3)und der zweiten Leitungsschicht (213c, 513c) diefolgende Beziehung zueinander aufweisen: E × T ≅ Esub × Tsub. Device according to one of claims 13 to 16, wherein the semiconductor substrate ( 2 . 3 ) has a Young's modulus represented by Esub and a film thickness represented by Tsub, the second conductive layer ( 213c . 513c ) has another Young's modulus represented by E and another film thickness represented by T, and wherein the Young's moduli and the film thicknesses of the semiconductor substrate ( 2 . 3 ) and the second conductive layer ( 213c . 513c ) have the following relationship to each other: E × T ≅ Esub × Tsub.
[18]
Vorrichtung nach Anspruch 13, wobei das Verbindungselement(514) aus einem Lötmaterialbesteht, das eine Fließspannungaufweist, die kleiner als diejenige der Leitungsschicht (513, 513a–513d) ist.Apparatus according to claim 13, wherein the connecting element ( 514 ) consists of a solder material having a yield stress smaller than that of the conductive layer ( 513 . 513a - 513d ).
[19]
Vorrichtung nach Anspruch 18, wobei das Verbindungselement(514) aus einer ternären Sn-Cu-Ni-Legierungbesteht.Device according to claim 18, wherein the connecting element ( 514 ) consists of a ternary Sn-Cu-Ni alloy.
[20]
Vorrichtung nach Anspruch 18 oder 19, wobeidie Leitungsschicht (513, 513a–513d) auf einer Oberfläche desHalbleiterteils angeordnet ist, wobei die erste Leitungsschicht(513a) mit dem Halbleiterteil elektrisch verbunden ist,und wobei die Fließspannungdes Verbindungselements (514) kleiner als diejenige derersten Leitungsschicht (513a) ist.Apparatus according to claim 18 or 19, wherein the conductive layer ( 513 . 513a - 513d ) is arranged on a surface of the semiconductor part, wherein the first conductive layer ( 513a ) is electrically connected to the semiconductor part, and wherein the yield stress of the connecting element ( 514 ) smaller than that of the first conductive layer ( 513a ).
[21]
Vorrichtung nach Anspruch 20, wobei die Leitungsschicht(513, 513a–513c)eine mehrschichtige Metallschicht mit der ersten Leitungsschicht(513a) und der zweiten Leitungsschicht (513c)ist, und wobei die zweite Leitungsschicht (513c) aufder ersten Leitungsschicht (513a) angeordnet ist und auseinem metallischen Material besteht, das sich von demjenigen derersten Leitungsschicht (513a) unterscheidet.Apparatus according to claim 20, wherein the conductive layer ( 513 . 513a - 513c ) a multilayer metal layer with the first conductive layer ( 513a ) and the second conductive layer ( 513c ), and wherein the second conductive layer ( 513c ) on the first conductor layer ( 513a ) is arranged and consists of a metallic material, which differs from that of the first conductive layer ( 513a ) is different.
[22]
Vorrichtung nach Anspruch 21, wobei die ersteLeitungsschicht (513a) Aluminium enthält, und wobei die zweiteLeitungsschicht (513c) Nickel enthält.Apparatus according to claim 21, wherein the first conductive layer ( 513a ) Aluminum, and wherein the second conductive layer ( 513c ) Contains nickel.
[23]
Vorrichtung nach Anspruch 21 oder 22, wobei dieerste Leitungsschicht (513a) eine Aluminiumschicht enthält, derenDicke gleich oder größer als2 μm ist.Apparatus according to claim 21 or 22, wherein the first conductive layer ( 513a ) contains an aluminum layer whose thickness is equal to or greater than 2 microns.
[24]
Verfahren zur Herstellung einer ausgeformten Halbleitervorrichtung,die einen Halbleiterchip (1) mit einem Halbleiterteil undein Metallelement (24), das mit dem Halbleiterchip (1)durch eine Metallschicht (13, 13a–13c)und eine Lötschicht(14) verbunden ist, enthält, wobei das Verfahren diefolgenden Schritte aufweist: Ausbilden des Halbleiterteilsauf einer Hauptebene eines Halbleitersubstrats (2, 3),so dass ein Zellabschnitt (50) geschaffen wird, Ausbildender Metallschicht (13, 13a–13c) auf der Hauptebenedes Halbleitersubstrats (2, 3), Ausbildeneiner ersten resistiven Schicht, um einen Teil der Metallschicht(13, 13a–13c)zu bedecken, wobei der Teil dem Zellabschnitt (50) entspricht, Ätzen derMetallschicht (13, 13a–13c) mit der ersten resistivenSchicht als Maske, so dass eine erste Metallschicht (13a)geschaffen wird, Entfernen der ersten resistiven Schicht, Ausbildeneiner zweiten Metallschicht (13b), um eine Oberfläche undeine Kante der ersten Metallschicht (13a) zu bedecken,und Ausbilden der Lötschicht(14) auf der zweiten Metallschicht (13b), wobeidie Lötschicht(14) aus einem Lötmaterialbesteht, das eine Fließspannungaufweist, die kleiner als diejenige der ersten Metallschicht (13a)ist.Method for producing a molded semiconductor device comprising a semiconductor chip ( 1 ) with a semiconductor part and a metal element ( 24 ) connected to the semiconductor chip ( 1 ) through a metal layer ( 13 . 13a - 13c ) and a solder layer ( 14 ), the method comprising the following steps: forming the semiconductor part on a main plane of a semiconductor substrate ( 2 . 3 ), so that a cell section ( 50 ), forming the metal layer ( 13 . 13a - 13c ) on the main plane of the semiconductor substrate ( 2 . 3 ), Forming a first resistive layer around a portion of the metal layer ( 13 . 13a - 13c ), the part of the cell section ( 50 ), etching the metal layer ( 13 . 13a - 13c ) with the first resistive layer as a mask, so that a first metal layer ( 13a ), removing the first resistive layer, forming a second metal layer ( 13b ) to a surface and an edge of the first metal layer ( 13a ) and forming the solder layer ( 14 ) on the second metal layer ( 13b ), wherein the solder layer ( 14 ) consists of a solder material having a yield stress smaller than that of the first metal layer ( 13a ).
[25]
Verfahren nach Anspruch 24, wobei der Halbleiterchip(1) außerdemeinen Umfangsdruckwiderstandsabschnitt (51) enthält, deraußerhalbdes Zellabschnitts (50) angeordnet ist, und wobeider Schritt des Schaffens der ersten Metallschicht (13a)im Zellabschnitt (50) außerdem den Schritt enthält: Ausbildeneiner Elektrode (15, 16) des Umfangsdruckwiderstandsabschnitts(51).Method according to claim 24, wherein the semiconductor chip ( 1 ) also has a peripheral pressure resistance section ( 51 ) outside the cell section ( 50 ), and wherein the step of creating the first metal layer (14) is arranged 13a ) in the cell section ( 50 ) further comprises the step of: forming an electrode ( 15 . 16 ) of the circumferential pressure resistance section (FIG. 51 ).
[26]
Verfahren nach Anspruch 24 oder 25, wobei derSchritt des Ausbildens der zweiten Metallschicht (13b)außerdemden Schritt enthält: Ausbildeneiner dritten Leitungsschicht (13c) auf einer Oberfläche derzweiten Metallschicht (13b).A method according to claim 24 or 25, wherein the step of forming the second metal layer ( 13b ) further comprises the step of: forming a third conductive layer ( 13c ) on a surface of the second metal layer ( 13b ).
[27]
Verfahren nach Anspruch 26, das außerdem denSchritt aufweist: Ausbilden eines Schutzfilms (17)auf dem Umfangsdruckwiderstandsabschnitt (51) nach demSchritt des Entfernens der ersten resistiven Schicht.The method of claim 26, further comprising the step of: forming a protective film ( 17 ) on the circumferential pressure resistance section (FIG. 51 ) after the step of removing the first resistive layer.
[28]
Verfahren nach Anspruch 26 oder 27, wobei die zweiteMetallschicht (13b) auf der Oberfläche der ersten Metallschicht(13a) durch ein stromloses Nassplattierverfahren im Schrittdes Ausbildens der zweiten Metallschicht (13b) ausgebildetwird.A method according to claim 26 or 27, wherein the second metal layer ( 13b ) on the surface of the first metal layer ( 13a ) by an electroless wet-plating method in the step of forming the second metal layer ( 13b ) is formed.
[29]
Verfahren zur Herstellung einer ausgeformten Halbleitervorrichtung,die einen Halbleiterchip (200, 300, 400, 500)mit einem Halbleiterteil und ein Metallelement (24), dasdurch eine Leitungsschicht (213, 213a–213c, 513, 513a–513d)und ein Verbindungselement (14, 514) mit dem Halbleiterchip(200, 300, 400, 500) verbundenist, enthält,wobei das Verfahren die Schritte aufweist: Ausbilden einesHalbleiterteils auf einer Hauptebene eines Halbleitersubstrats (2, 3),so dass ein Zellabschnitt (50) geschaffen wird, Ausbildender Leitungsschicht (213, 213a–213c, 513, 513a–513d)auf der Hauptebene des Halbleitersubstrats (2, 3), Ausbildeneiner ersten resistiven Schicht (230), um einen Teil derLeitungsschicht (213, 213a–213c, 513, 513a–513d)zu bedecken, wobei der Teil dem Zellabschnitt (50) entspricht, Ätzen derLeitungsschicht (213, 213a–213c, 513, 513a–513d)mit der ersten resistiven Schicht (230) als Maske, so dasseine erste Leitungsschicht (213a, 513a) geschaffenwird, Entfernen der ersten resistiven Schicht (230),und Ausbilden einer zweiten Leitungsschicht (213c, 513c),um eine Oberflächeund eine Kante der ersten Leitungsschicht (213a, 513a)zu bedecken, wobei die zweite Leitungsschicht (213c, 513c)einen Young-Modul aufweist, der gleich oder größer als derjenige des Halbleitersubstrats(2, 3) ist.Method for producing a molded semiconductor device comprising a semiconductor chip ( 200 . 300 . 400 . 500 ) with a semiconductor part and a metal element ( 24 ) passing through a conductor layer ( 213 . 213a - 213c . 513 . 513a - 513d ) and a connecting element ( 14 . 514 ) with the semiconductor chip ( 200 . 300 . 400 . 500 ), the method comprising the steps of: forming a semiconductor part on a main plane of a semiconductor substrate ( 2 . 3 ), so that a cell section ( 50 ), forming the conductor layer ( 213 . 213a - 213c . 513 . 513a - 513d ) on the main plane of the semiconductor substrate ( 2 . 3 ), Forming a first resistive layer ( 230 ) to a part of the conductor layer ( 213 . 213a - 213c . 513 . 513a - 513d ), the part of the cell section ( 50 ), etching the conductor layer ( 213 . 213a - 213c . 513 . 513a - 513d ) with the first resistive layer ( 230 ) as a mask, so that a first conductor layer ( 213a . 513a ), removing the first resistive layer ( 230 ), and forming a second conductive layer ( 213c . 513c ) to a surface and an edge of the first conductive layer ( 213a . 513a ), the second conductive layer ( 213c . 513c ) has a Young's modulus equal to or greater than that of the semiconductor substrate ( 2 . 3 ).
[30]
Verfahren nach Anspruch 29, wobei der Halbleiterchip(200, 300, 400, 500) außerdem einenUmfangsdruckwiderstandsabschnitt (51) enthält, deraußerhalbdes Zellabschnitts (50) angeordnet ist, und wobeider Schritt des Schaffens der ersten Leitungsschicht (213a, 513a)im Zellabschnitt (50) außerdem den Schritt enthält: Ausbildeneiner Elektrode (15, 16) des Umfangsdruckwiderstandsabschnitts(51).The method of claim 29, wherein the semiconductor chip ( 200 . 300 . 400 . 500 ) also has a peripheral pressure resistance section ( 51 ) outside the cell section ( 50 ), and wherein the step of creating the first conductive layer (14) is arranged 213a . 513a ) in the cell section ( 50 ) further comprises the step of: forming an electrode ( 15 . 16 ) of the circumferential pressure resistance section (FIG. 51 ).
[31]
Verfahren nach Anspruch 29 oder 30, wobei derSchritt des Ausbildens der zweiten Leitungsschicht (213c, 513c)außerdemden Schritt enthält: Ausbildeneiner dritten Leitungsschicht (213b, 513b) aufeiner Oberflächeder ersten Leitungsschicht (213a, 513a), und Ausbildender zweiten Leitungsschicht (13c, 513c) auf einerOberflächeder dritten Leitungsschicht (213b, 513b).A method according to claim 29 or 30, wherein the step of forming the second conductive layer ( 213c . 513c ) further comprises the step of: forming a third conductive layer ( 213b . 513b ) on a surface of the first conductive layer ( 213a . 513a ), and forming the second conductive layer ( 13c . 513c ) on a surface of the third conductive layer ( 213b . 513b ).
[32]
Verfahren nach Anspruch 31, das außerdem denSchritt aufweist: Ausbilden eines Schutzfilms (17)auf dem Umfangsdruckwiderstandsabschnitt (51) nach demSchritt des Entfernens der ersten resistiven Schicht (230), wobeidie zweite Leitungsschicht (213c) die erste Leitungsschicht(213a) und die Schutzschicht (17) in dem Schrittdes Ausbildens der zweiten Leitungsschicht (213c) bedeckt.The method of claim 31, further comprising the step of: forming a protective film ( 17 ) on the circumferential pressure resistance section (FIG. 51 ) after the step of removing the first resistive layer ( 230 ), wherein the second conductive layer ( 213c ) the first conductive layer ( 213a ) and the protective layer ( 17 ) in the step of forming the second conductive layer ( 213c ) covered.
[33]
Verfahren nach Anspruch 31 oder 32, wobei die zweiteLeitungsschicht (213c, 513c) auf der Oberfläche derdritten Leitungsschicht (213b, 513b) durch einstromloses Nassplattierverfahren im Schritt des Ausbildens der zweitenLeitungsschicht (213c, 513c) ausgebildet wird.A method according to claim 31 or 32, wherein the second conductive layer ( 213c . 513c ) on the surface of the third conductive layer ( 213b . 513b ) by an electroless wet-plating method in the step of forming the second conductive layer (FIG. 213c . 513c ) is formed.
[34]
Verfahren nach einem der Ansprüche 30 bis 33, wobei derSchritt des Ausbildens der dritten Leitungsschicht (213b, 513b)außerdemden Schritt enthält: Ausbildeneiner zweiten resistiven Schicht (232) auf der Oberfläche derersten Leitungsschicht (213a, 513a), wobeidie erste resistive Schicht (230) mit einer Fotomaske imSchritt des Ausbildens der ersten resistiven Schicht (230)gemustert wird, und wobei die zweite resistive Schicht (232)mit der Fotomaske im Schritt des Ausbildens der zweiten resistivenSchicht (232) gemustert wird.A method according to any one of claims 30 to 33, wherein the step of forming the third conductive layer (16) 213b . 513b ) further comprises the step of: forming a second resistive layer ( 232 ) on the surface of the first conductive layer ( 213a . 513a ), wherein the first resistive layer ( 230 ) with a photomask in the step of forming the first resistive layer (FIG. 230 ) is patterned, and wherein the second resistive layer ( 232 ) with the photomask in the step of forming the second resistive layer (FIG. 232 ) is patterned.

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US20040256730A1|2004-12-23|

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DE102004030056B4|2014-02-13|

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CN1574326A|2005-02-02|

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CN100353541C|2007-12-05|

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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法律状态:
2010-09-16| 8110| Request for examination paragraph 44|

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2012-01-19| R016| Response to examination communication|

---

2012-10-01| R016| Response to examination communication|

---

2013-08-21| R016| Response to examination communication|

---

2013-10-21| R018| Grant decision by examination section/examining division|

---

2014-09-09| R084| Declaration of willingness to licence|

---

2014-11-14| R020| Patent grant now final|

---

2015-02-05| R020| Patent grant now final|Effective date: 20141114 |

---

2022-01-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|

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---

申请号 | 申请日 | 专利标题

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