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    • 专利摘要:
    DieErfindung bezieht sich auf ein Verfahren zum Testen eines Speicherzellenfeldes(10) eines Halbleiterspeicherbausteins in einem parallelen Bittestmodusund auf eine zugehörigeTestvorrichtung und einen zugehörigenHalbleiterspeicherbaustein.Erfindungsgemäß werden erste Daten aus einemvon mehreren Speicherbereichen (S1 bis S8) in dem Speicherzellenfeld(10) zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss(DQ1 bis DQ16) und zweite Daten aus einem anderen der mehreren Speicherbereichedes Speicherzellenfeldes zur Ausgabe aus dem Speicherbaustein über denEingabe-/Ausgabeanschluss (DQ1 bis DQ16) ausgewählt.Verwendung in derHalbleiterspeichertechnologie.
    公开号:DE102004029845A1
    申请号:DE200410029845
    申请日:2004-06-16
    公开日:2005-01-20
    发明作者:Joung-Yeal Kim；Kyoung-Ho Kim
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C29-00
    专利说明:
    [0001] DieErfindung betrifft ein Testverfahren für einen Halbleiterspeicherbaustein,eine zugehörige Testvorrichtungund einen zugehörigenHalbleiterspeicherbaustein.
    [0002] Inkommerziellen elektronischen Geräten undelektronischen Konsumgerätensind integrierte Speicherbausteine weit verbreitet. Mit der Zunahme derIntegrationsdichte dieser Gerätekann auch die Anzahl von Speicherzellen in einem Speicherzellenfeldweiter ansteigen. Mit der zunehmenden Anzahl von Speicherzellenkann es immer schwieriger werden, das Speicherzellenfeld zu überprüfen.
    [0003] Wiedem Fachmann bekannt ist, umfassen Speicherzellenfelder allgemeineine Mehrzahl von Datenleitungsausgängen. Im Normalbetrieb, d.h. wennkeine Testbetriebsart ausgeführtwird, können Datenauf den Datenleitungsausgängenzu globalen Ausgabeleitungen übertragenwerden. Im Gegensatz dazu könnenin einer parallelen Bittestbetriebsart eine Mehrzahl von Datenbitsgleichzeitig an eine separate parallele Bittestschaltung für einenVergleichstest ausgegeben werden.
    [0004] EinherkömmlichesHalbleiterspeicherbaustein-Testgerät kann eine parallele Bittesttechnik (PBT-Technik)benutzen, um mehr als einen Halbleiterspeicherbaustein gleichzeitigzu überprüfen. Die PBT-Technikempfängtnicht überalle Dateneingabe-/Datenausgabeanschlüsse Daten oder gibt nicht über allediese Dateneingabe-/Datenausgabeanschlüsse des HalbleiterspeicherbausteinsDaten aus, sondern nur übereine vorbestimmte Anzahl von Dateneingabe-/Datenausgabeanschlüssen, wodurch einegrößere Anzahlvon Halbleiterspeicherbausteinen gleichzeitig überprüft werden können.
    [0005] Hatein Testgerätbeispielsweise 32 Dateneingabe-/Datenausgabeanschlüsse undarbeitet ein Halbleiterspeicherbaustein mit einer einfachen Datenrate(SDR) und empfängtoder gibt 16-Bit-Daten aus, dann können nur zwei Halbleiterspeicherbausteinegleichzeitig überprüft werden.Durch Anwenden der PBT-Technik könnenjedoch 4 oder 8 Halbleiterspeicherbausteine gleichzeitig überprüft werden, wennDaten jeweils über8 bzw. 4 Dateneingabe-/Datenausgabeanschlüsse empfangen oder ausgegebenwerden.
    [0006] 1 zeigt ein Blockschaltbildeines herkömmlichenHalbleiterspeicherbausteins mit einer doppelten Datenrate. Der Halbleiterspeicherbaustein aus 1 umfasst ein Speicherzellenfeld 10,ein spaltenredundantes Speicherzellenfeld 12, ein zeilenredundantesSpeicherzellenfeld 14, einen Komparator und einen Schreibdatenmultiplexer 18.
    [0007] In 1 repräsentieren DQ1 bis DQ16 Dateneingabe-/Datenausgabeanschlüsse. DerHalbleiterspeicherbaustein aus 1 empfängt undgibt 16-Bit breite Daten mit einer doppelten Datenrate über dieDateneingabe-/Datenausgabeanschlüsse DQ1bis DQ16 aus. Das Spei cherzellenfeld 10 umfasst ein geradesSpeicherzellenfeld 10-1 und ein ungerades Speicherzellenfeld 10-2.Das gerade Speicherzellenfeld 10-1 umfasst vier SpeicherzellenbereicheS1 bis S4 und das ungerade Speicherzellenfeld 10-2 umfasstvier Speicherzellenbereiche S5 bis S8. Das Bezugszeichen ECLS1 repräsentierteine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungenaus jedem der Speicherzellenbereiche S1 und S3 des geraden Speicherzellenfeldes 10-1 und dasBezugszeichen ECLS2 repräsentierteine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungenaus jedem der Speicherzellenbereiche S2 und S4 des geraden Speicherzellenfeldes 10-1.Das Bezugszeichen OCLS1 repräsentierteine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungenaus jedem der Speicherzellenbereiche S5 und S7 des ungeraden Speicherzellenfeldes 10-2 unddas Bezugszeichen OCLS2 repräsentierteine Spaltenauswahlsignalleitung zum Auswählen von vier Bitleitungenaus jedem der Speicherzellenbereiche S6 und S8 des ungeraden Speicherzellenfeldes 10-2.Das Bezugszeichen WL1 repräsentierteine Zeilenauswahlsignalleitung zum Auswählen von Wortleitungen ausjedem der Speicherzellenbereiche S1, S2, S5 und S6 des Speicherzellenfeldes 10 und dasBezugszeichen WL2 repräsentierteine Zeilenauswahlsignalleitung zum Auswählen von Wortleitungen ausjedem der Speicherzellenbereiche S3, S4, S7 und S8 des Speicherzellenfeldes 10.Das Bezugszeichen RCSL repräsentierteine redundante Spaltenauswahlsignalleitung des spaltenredundantenSpeicherzellenfeldes 12 und das Bezugszeichen RWL repräsentierteine redundante Zeilenauswahlsignalleitung des zeilenredundantenSpeicherzellenfeldes 14. Schließlich repräsentiert das Bezugszeichen BLeine Bitleitung des Speicherzellenfeldes 10.
    [0008] Wieaus 1 ersichtlich ist,umfasst das Speicherzellenfeld 10 das gerade Speicherzellenfeld 10-1 unddas ungerade Speicherzellenfeld 10-2 wobei das gerade Speicherzellenfeld 10-1 vierSpeicherzellenbereiche S1 bis S4 zum Speichern von Daten in Speicherplätzen umfasst,die von den Zeilenauswahlsignalleitungen WL1 und WL2 und den SpaltenauswahlsignalleitungenECSL1 und ECSL2 ausgewähltwerden. Die vier Speicherzellenbereiche S1 bis S4 empfangen jeweils4-Bit breite Daten EDI1~4, EDI5~8, EDI9~12 und EDI13~16 in einemSchreibmodus und geben jeweils 4-Bit-Daten EDO1~4, EDO5~8, EDO9~12und EDO13~16 in einem Lesemodus aus. Das ungerade Speicherzellenfeld 10-2 umfasstvier Speicherzellenbereiche S5 bis S8 zum Speichern von Daten inSpeicherplätzen,die von den Zeilenauswahlsignalleitungen WL1 und WL2 und den SpaltenauswahlsignalleitungenOCSL1 und OCSL2 ausgewähltwerden. Die vier Speicherzellenbereiche S5 bis S8 empfangen jeweils4-Bit breite Daten ODI1~4, ODI5~8, ODI9~12 und ODI13~16 in einem Schreibmodusund geben jeweils 4-Bit breite Daten ODO1~4, ODO5~8, ODO9~12 undODO13~16 in einem Lesemodus aus.
    [0009] Dasspaltenredundante Speicherzellenfeld 12 wird benutzt, umeine Spaltenauswahlsignalleitung durch eine redundante Spaltenauswahlsignalleitungzu ersetzen, wenn ein Defekt in den mit den SpaltenauswahlsignalleitungenECSL1, ECSL2, OCSL1 und OCSL2 des Speicherzellenfeldes 10 verbundenenSpeicherzellen auftritt. Das zeilenredundante Speicherzellenfeld 14 wirdbenutzt, um eine Zeilenauswahlsignalleitung durch eine redundante Zeilenauswahlsignalleitungzu ersetzen, wenn ein Defekt in den mit den Zeilenauswahlsignalleitungen WL1und WL2 des Speicherzellenfeldes 10 verbundenen Speicherzellenauftritt.
    [0010] DerKomparator 16 vergleicht jeweils 4-bitweise die TestdatenEDO1~4, EDO5~8, EDO9~12, EDO13~16, ODO1~4, ODO5~8, ODO9~12 und ODO13~16,die von den Speicherzellenbereichen S1 bis S8 ausgegeben werden,um 8-Bit breite Vergleichsergebnisdaten MA1 bis MA8 in einer parallelenBittestbetriebsart zu erzeugen. Die 8-Bit breiten VergleichsergebnisdatenMA1 bis MA8 werden vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgegeben. Das bedeutet,dass die Ver gleichsergebnisdaten, die beim Vergleich der 4-Bit breitenDaten erzeugt werden, die von den Speicherzellenbereichen S1 bisS8 ausgegeben werden, vom Speicherbaustein durch die acht Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgegeben werden. Der Schreibdatenmultiplexer 18 bautin einer parallelen Bittestbetriebsart die 4-Bit breiten oder 8-Bitbreiten Daten, die von den Dateneingabe-/Datenausgabeanschlüssen DQ1,DQ5, DQ9 und DQ13 oder DQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15empfangen werden, zu 32-Bit breiten Daten aus und gibt dann jeweilsdie 4-Bit breiten Daten EDI1~4, EDI5~8, EDI9~12, EDI13~16, ODI1~4, ODI5~8,ODI9~12 und ODI13~16 an die Speicherzellenbereiche S1 bis S8 aus.Hierbei werden die 4-Bit breiten Testdaten gleichwertig in den entsprechendenSpeicherzellenbereichen S1 bis S8 gespeichert.
    [0011] 2 zeigt ein Blockschaltbilddes Komparators 16 des Halbleiterspeicherbausteins aus 1. Der Komparator 16 aus 2 umfasst eine erste Komparatorschaltung,welche Blöcke 30-1 bis 30-16 umfasst,und eine zweite Komparatorschaltung, welche Blöcke 32-1 bis 32-8 umfasst.Nachfolgend wird die Funktionsweise des Komparators 16 beschrieben.
    [0012] Wieaus 2 ersichtlich ist,vergleichen die Komparatorblöcke 30-1 bis 30-8 2-Bitbreite Datenpaare EDO1,2 bis EDO15,16, die vom geraden Speicherzellenfeld 10-1 ausgegebenwerden, um die Vergleichsergebnisdaten zu erzeugen. Stimmen diebeiden Bits des jeweiligen Paares überein, dann werden Vergleichsergebnisdatenmit einem hohen Pegel erzeugt. Stimmen die beiden Bits des jeweiligenPaares nicht überein,dann werden Vergleichsergebnisdaten mit einem niedrigen Pegel erzeugt.Analog vergleichen die Komparatorblöcke 30-9 bis 30-16 2-Bit breiteDatenpaare ODO1,2 bis ODO15,16, die vom ungeraden Speicherzellenfeld 10-2 ausgegebenwerden, um die Vergleichsergebnisdaten zu erzeugen. Stimmen diebeiden Bits des jeweiligen Paares überein, dann werden Vergleichsergebnisdatenmit einem hohen Pegel er zeugt. Stimmen die beiden Bits des jeweiligenPaares nicht überein,dann werden Vergleichsergebnisdaten mit einem niedrigen Pegel erzeugt.Die Komparatorblöcke 32-1 bis 32-4 vergleichendie 2-Bit breiten Vergleichsergebnisdaten, die von den Komparatorblöcken 30-1 bis 30-8 ausgegebenwerden, um jeweils die Vergleichsergebnisdaten MA1 bis MA4 vom Speicherbaustein über dieDateneingabe-/DatenausgabeanschlüsseDQ1, DQ3, DQ5 und DQ7 auszugeben. Die Komparatorblöcke 32-5 bis 32-8 vergleichendie 2-Bit breiten Vergleichsergebnisdaten, die von den Komparatorblöcken 30-9 bis 30-16 ausgegebenwerden, um jeweils die Vergleichsergebnisdaten MA5 bis MA8 vom Speicherbaustein über dieDateneingabe-/DatenausgabeanschlüsseDQ9, DQ11, DQ13 und DQ15 auszugeben.
    [0013] Dasbedeutet, dass der Komparator 16 aus 2 die 4-Bit breiten Daten vergleicht,die von den Speicherzellenbereichen S1 bis S8 ausgegeben werden,und die Vergleichsergebnisdaten MA1 bis MA8 vom Speicherbausteinan das Testgerät über dieDateneingabe-/DatenausgabeanschlüsseDQ1, DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgibt.
    [0014] DasHalbleiterspeicherbaustein-Testgerät bestimmt die Adressen vondefekten Speicherzellen in den Speicherzellenbereichen S1 bis S8,basierend auf den Vergleichsergebnisdaten MA1 bis MA8, die über dieDateneingabe-/Datenausgabeanschlüsse DQ1,DQ3, DQ5, DQ7, DQ9, DQ11, DQ13 und DQ15 ausgegeben werden. Habenbeispielsweise die Vergleichsergebnisdaten MA1, die vom Dateneingabe-/DatenausgabeanschlussDQ1 ausgegeben werden, einen niedrigen Pegel, dann werden die Speicherplätze innerhalbdes Speicherzellenbereichs S1 als defekt betrachtet.
    [0015] Werdenjedoch die 8-Bit breiten Daten MA1 bis MA8, die von den Komparatorblöcken 32-1 bis 32-8 ausgegebenwerden, nochmals 2-bitweise verglichen, um die Anzahl der Dateneingabe-/Datenausgabeanschlüsse für einenLesevorgang zu reduzieren, dann kann es sein, dass das Testgerät Adressen vondefekten Speicherzellen innerhalb der Bereiche S1 bis S8 nicht mehrrichtig bestimmen kann. Daher sind für herkömmliche Halbleiterspeicherbausteine, die16-Bit breite Daten empfangen und ausgeben können, wenigstens acht Dateneingabe-/Datenausgabeanschlüsse für den parallelenBittest erforderlich. Daraus resultiert, dass die Anzahl von Halbleiterspeicherbausteinen,die gleichzeitig getestet werden können, begrenzt ist.
    [0016] Esist Aufgabe der Erfindung, ein Testverfahren für Halbleiterspeicherbausteineanzugeben sowie eine zugehörigeTestvorrichtung und einen zugehörigenHalbleiterspeicherbaustein zur Verfügung stellen, die es ermöglichen,relativ viele Speicherzellen bzw. Speicherbausteine gleichzeitigmit möglichst wenigenDateneingabe-/Datenausgabeanschlüssen zutesten.
    [0017] DieErfindung löstdiese Aufgabe durch ein Testverfahren mit den Merkmalen des Patentanspruchs1, 10, 11 oder 13, durch eine Testvorrichtung mit den Merkmalendes Patentanspruchs 17 oder 27 und durch einen Halbleiterspeicherbausteinmit den Merkmalen des Patentanspruchs 28 oder 30.
    [0018] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0019] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte,herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt. Es zeigen:
    [0020] 1 ein Blockschaltbild einesherkömmlichenHalbleiterspeicherbausteins mit einer doppelten Datenrate,
    [0021] 2 ein Blockschaltbild einesKomparators des Halbleiterspeicherbausteins aus 1
    [0022] 3 ein Blockschaltbild eineserfindungsgemäßen Halbleiterspeicherbausteinsmit einer doppelten Datenrate,
    [0023] 4 ein Blockschaltbild einesKomparators und einer Auswahlschaltung des Halbleiterspeicherbausteinsaus 3,
    [0024] 5 ein Blockschaltbild einesweiteren erfindungsgemäßen Halbleiterspeicherbausteinsmit einer doppelten Datenrate und
    [0025] 6 ein Blockschaltbild einesKomparators und einer Auswahlschaltung des Halbleiterspeicherbausteinsaus 5.
    [0026] 3 zeigt ein Blockschaltbildeines erfindungsgemäßen Halbleiterspeicherbausteinsmit einer doppelten Datenrate. Der Halbleiterspeicherbaustein aus 3 umfasst eine Auswahlschaltung 20, während eransonsten weitestgehend dem Baustein von 2 entspricht, so dass insoweit auf derenobige Beschreibung verwiesen werden kann. Nachfolgend wird die Funktionsweiseder Auswahlschaltung 20 aus 3 beschrieben.
    [0027] Wieaus 3 ersichtlich ist,empfängtdie Auswahlschaltung 20 die 8-Bit breiten VergleichsergebnisdatenMA1 bis MA8, die vom Komparator 16 ausgegeben werden, undwählt 4-Bitbreite Vergleichsergebnisdaten MA1 bis MA4 aus, die mit dem geradenSpeicherzellenfeld 10-1 korrespondieren und als Daten ma1bis ma4 ausgegeben werden, wenn ein Steuersignal CON während einerParallelbittestbetriebsart auf einen niedrigen Pegel gesetzt wird.Die 4-Bit breiten Daten ma1 bis ma4 werden dann vom Speicherbaustein über dieDateneingabe-/DatenausgabeanschlüsseDQ1, DQ5, DQ9 und DQ13 an das Testgerät ausgegeben.
    [0028] Wieweiter aus 3 ersichtlichist, empfängtdie Auswahlschaltung 20 die 8-Bit breiten VergleichsergebnisdatenMA1 bis MA8, die vom Komparator 16 ausgegeben werden, undwählt 4-Bitbreite Vergleichsergebnisdaten MA5 bis MA8 aus, die mit dem ungeradenSpeicherzellenfeld 10-2 korrespondieren und als Daten ma1bis ma4 ausgegeben werden, wenn das Steuersignal CON während einerParallelbittestbetriebsart auf einen hohen Pegel gesetzt wird. Die4-Bit breiten Daten ma1 bis ma4 werden dann vom Speicherbaustein über dieDateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9 und DQ13 an das Testgerätausgegeben.
    [0029] DieAuswahlschaltung 20 gibt daher die 8-Bit breiten VergleichsergebnisdatenMA1 bis MA8 nicht gleichzeitig überacht Dateneingabe-/Datenausgabeanschlüsse aus,sondern sie gibt entweder die 4-Bit breiten VergleichsergebnisdatenMA1 bis MA4 oder die 4-Bit breiten Vergleichsergebnisdaten MA5 bis MA8als 4-Bit breite Daten ma1 bis ma4 in Reaktion auf das SteuersignalCON aus. Die 4-Bit breiten Daten ma1 bis ma4 werden über dievier Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13ausgegeben.
    [0030] In 3 kann das SteuersignalCON durch Eingabe eines Modussetzcodes in ein Modussetzregisterdes Halbleiterspeicherbausteins während eines Modussetzvorgangsauf einen hohen oder auf einen niedrigen Pegel gesetzt werden.
    [0031] Zusammengefasstwird das Steuersignal CON auf einen niedrigen Pegel gesetzt, wennder Halbleiterspeicherbaustein aus 3 ineiner Parallelbittestbetriebsart betrieben wird, und die Vergleichsergebnisdaten MA1bis MA4, die mit den Speicherzellenbereichen S1 bis S4 des geradenSpeicherzellenfeldes 10-1 korrespondieren, werden vom Baustein über vierDateneingabe-/Datenausgabeanschlüsseausgegeben. Anschließendwird das Steuersignal CON auf einen hohen Pegel gesetzt und die VergleichsergebnisdatenMA5 bis MA8, die mit den Speicherzellenbereichen S5 bis S8 des ungeraden Speicherzellenfeldes 10-2 korrespondieren,werden vom Baustein überdie vier gleichen Dateneingabe-/Datenausgabeanschlüsse ausgegeben.
    [0032] Daherführt dasParallelbittestverfahren des erfindungsgemäßen Halbleiterspeicherbausteinsaus 3 einen Testlesevorgangfür dasgerade Speicherzellenfeld 10-1 vor dem ungeraden Speicherzellenfeld 10-2 aus,so dass eine kleinere Anzahl von Dateneingabe-/Datenausgabeanschlüssen während desTests benutzt wird. Daher kann das Testgerät eine größere Anzahl von erfindungsgemäßen Halbleiterspeicherbausteinengleichzeitig testen.
    [0033] 4 zeigt ein Blockschaltbilddes Komparators 16 und der Auswahlschaltung 20 desHalbleiterspeicherbausteins aus 3.Der Komparator 16 entspricht weitestgehend demjenigen von 2, worauf verwiesen werdenkann, und umfasst die Komparatorblöcke 30-1 bis 30-16 und 32-1 bis 32-8.Die Auswahlschaltung 20 umfasst Auswahlschaltkreise bzw.Auswahlblöcke 40-1 bis 40-4.
    [0034] Wieaus 4 ersichtlich ist,geben die Auswahlblöcke 40-1 bis 40-4 dieVergleichsergebnisdaten MA1 bis MA4 von den Komparatorblöcken 32-1 bis 32-4 alsDaten ma1 bis ma4 aus, die vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9, DQ13 ausgegeben werden, wenn das Steuersignal CON aufeinen niedrigen Pegel gesetzt ist. Die Auswahlblöcke 40-1 bis 40-4 gebendie Vergleichsergebnisdaten MA5 bis MA8 von den Komparatorblöcken 32-5 bis 32-8 als Datenma1 bis ma4 aus, die vom Speicherbaustein über die gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9, DQ13 ausgegeben werden, wenn das Steuersignal CON aufeinen hohen Pegel gesetzt ist.
    [0035] Dasbedeutet, dass der Komparator und die Auswahlschaltung aus 4 die VergleichsergebnisdatenMA1 bis MA4, die mit den Speicherzellenbereichen S1 bis S4 des geradenSpeicherzellenfeldes 10-1 korrespondieren, über dievier Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13ausgeben, wenn das Steuersignal CON auf einen niedrigen Pegel gesetztist. Wird das Steuersignal CON andererseits auf einen hohen Pegelgesetzt, dann geben der Komparator und die Auswahlschaltung aus 4 die VergleichsergebnisdatenMA5 bis MA8, die mit den Speicherzellenbereichen S5 bis S8 des ungeradenSpeicherzellenfeldes 10-2 korrespondieren, über dievier gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9 und DQ13 aus. Daher kann der Halbleiterspeicherbausteinaus 3 einen parallelenBittestvorgang mit nur vier Dateneingabe-/Datenausgabeanschlüssen durchführen, wodurchdoppelt so viele erfindungsgemäße Bausteinewie herkömmlicheBausteine gleichzeitig getestet werden können.
    [0036] Obwohlnicht dargestellt, kann der Halbleiterspeicherbaustein alternativzwei Auswahlschaltungen und zwei Steuersignale umfassen, so dassder Lesevorgang füreinen parallelen Bittest viermal durchgeführt wird und die Vergleichsergebnisdaten als2-Bit breite Daten vom Speicherbaustein über nur zwei Dateneingabe-/Datenausgabeanschlüsse ausgegebenwerden. In anderen Worten ausgedrückt können durch diesen Aufbau gleichzeitigzwei Bits anstatt vier Bits ausgegeben werden, wie oben ausgeführt ist.Daher könnenmehr Halbleiterspeicherbausteine gleichzeitig getestet werden.
    [0037] Obwohlals AusführungsbeispielHalbleiterspeicherbausteine mit doppelter Datenrate beschriebensind, kann die Erfindung entsprechend auch bei Halbleiterspeicherbausteinenmit einfacher Datenrate angewendet werden.
    [0038] Soempfängtbeispielsweise ein Speicherzellenfeld eines Halbleiterspeicherbausteins,der mit einfacher Datenrate betrieben wird, 32-Bit breite Datenoder gibt 32-Bit breite Daten aus, die Anzahl der ausgewählten Zeilenauswahlsignalleitungenist zwei und die Anzahl von ausgewählten Spaltenauswahlsignalleitungenist vier. Wird ein Test durch ein herkömmliches paralleles Bittestverfahrendurchgeführt, sosind wenigstens acht Dateneingabe-/Datenausgabeanschlüsse erforderlich,währendbei einem erfindungsgemäßen Testnur zwei oder vier Dateneingabe-/Datenausgabeanschlüsse erforderlichsind. Weitere erfindungsgemäße Ausführungsbeispielekönnenso betrieben werden, dass so lange Lesevorgänge nacheinander ausgeführt werden,bis alle Testdaten von der Auswahlschaltung gelesen und ausgegebensind.
    [0039] 5 zeigt ein Blockschaltbildeines weiteren erfindungsgemäßen Halbleiterspeicherbausteins miteiner doppelten Datenrate. Der Halbleiterspeicherbaustein aus 5 entspricht weitgehend demjenigenvon 1, worauf verwiesenwerden kann, und umfasst eine Auswahlschaltung 24 und einenzweiten Komparator 26.
    [0040] Wieaus 5 ersichtlich ist,empfängtdie Auswahlschaltung 24 die 8-Bit breiten VergleichsergebnisdatenMA1 bis MA8, die vom Komparator 16 ausgegeben werden. Istein Steuersignal CON auf einen niedrigen Pegel gesetzt, dann wählt dieAuswahlschaltung 24 die Vergleichsergebnisdaten 2-bitweiseaus, d.h. als Daten (MA1, MA5), (MA2, MA6) und (MA3, MA7), (MA4,MA8), die jeweils mit den Speicherzellenbereichen S1, S5, S2, S6bzw. S3, S7, S4, S8 korrespondieren und mit den ZeilenauswahlleitungenWL1 und WL2 des Speicherzellenfeldes 10 verbunden sind.Ist das Steuersignal CON andererseits auf einem hohen Pegel gesetzt,dann wähltdie Auswahlschaltung 24 die Vergleichser gebnisdaten 2-bitweiseaus, d.h. als Daten (MA1, MA3), (MA2, MA4) und (MA5, MA7), (MA6,MA8), die jeweils mit den Speicherzellenbereichen (S1, S3), (S2,S4), (S5, S7) und (S6, S8) korrespondieren und mit den SpaltenauswahlleitungenECSL1, ECSL2, OCSL1 bzw. OCSL2 des Speicherzellenfeldes 10 verbundensind.
    [0041] Wieweiter aus 5 ersichtlichist, gibt der Komparator 26 erste Vergleichsergebnisdaten MAA1,MAA2, MAA3 und MAA4 aus, die durch einen Vergleich der 2-Bit breitenVergleichsergebnisdaten (MA1, MA5), (MA2, MA6) und (MA3, MA7), (MA4, MA8)erzeugt werden, die von der Auswahlschaltung 24 an dieDateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9 und DQ13 ausgegeben werden, wenn das Steuersignal CON einenniedrigen Pegel hat. Danach gibt der Komparator 26 zweiteVergleichsergebnisdaten MAA1, MAA2, MAA3 und MAA4 aus, die durcheinen Vergleich der 2-Bit breiten Vergleichsergebnisdaten (MA1,MA3), (MA2, MA4), (MA5, MA7) und (MA6, MA8) erzeugt und an die gleichen Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5,DQ9 und DQ13 ausgegeben werden, wenn das Steuersignal CON einenhohen Pegel hat. Die Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9 und DQ13 geben die entsprechenden Vergleichsergebnisdatenvom Speicherbaustein an das externe Halbleiterspeicherbaustein-Testgerät aus.
    [0042] Daherkann das Testgerätbasierend auf den Vergleichsergebnisdaten, die vom Speicherbaustein über dieDateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9 und DQ13 ausgegeben werden, die Adressen von Speicherzellenbestimmen, die mit einer defekten Wortleitung verbunden sind, wenndas Steuersignal CON auf einen niedrigen Pegel gesetzt ist. Analogkann das Testgerätbasierend auf den Vergleichsergebnisdaten, die vom Speicherbaustein über diegleichen Dateneingabe-/Datenausgabeanschlüsse DQ1, DQ5, DQ9 und DQ13ausgegeben werden, die Adressen von Speicherzellen bestimmen, diemit einer de fekten Bitleitung verbunden sind, wenn das SteuersignalCON auf einen hohen Pegel gesetzt ist.
    [0043] Zusätzlich kanndas Testgerätdie defekte Wortleitung durch eine redundante Wortleitung aus demzeilenredundanten Speicherzellenfeld 14 ersetzen und dadurchden Halbleiterspeicherbaustein reparieren, wenn das Steuersignalauf einem niedrigen Pegel gesetzt ist. Repariert das Ersetzen derdefekten Wortleitung den Halbleiterspeicherbaustein jedoch nichtvollständig,dann wird das Steuersignal CON auf einen hohen Pegel gesetzt unddas Testgerätkann eine defekte Bitleitung durch eine redundante Bitleitung ausdem spaltenredundanten Speicherzellenfeld 12 ersetzen unddadurch den Halbleiterspeicherbaustein reparieren. In anderen Wortenausgedrückt,kann der Halbleiterspeicherbaustein durch Ersetzen einer Bitleitungrepariert werden, wenn er nicht durch Ersetzen der Wortleitungenrepariert wird.
    [0044] Zusammengefasstgibt der Halbleiterspeicherbaustein aus 5 überdie Dateneingabe-/Datenausgabeanschlüsse die Vergleichsergebnisdatenaus, die durch den Vergleich von Daten erzeugt werden, die von Speicherzellenbereichenausgegeben werden, die mit den gleichen Zeilenauswahlleitungen verbundensind, bevor überdie Dateneingabe-/Datenausgabeanschlüsse dieVergleichsergebnisdaten ausgegeben werden, die durch den Vergleichvon Daten erzeugt werden, die von Speicherzellenbereichen ausgegebenwerden, die mit den gleichen Spaltenauswahlleitungen verbunden sind.Die Anzahl von Dateneingabe-/Datenausgabeanschlüssen ist von der Anzahl derZeilenauswahlleitungen und der Anzahl der Spaltenauswahlleitungen abhängig. DerHalbleiterspeicherbaustein aus 5 umfasstzwei Zeilenauswahlleitungen und vier Spaltenauswahlleitungen, sodass vier Dateneingabe-/Datenausgabeanschlüsse zurDurchführungdes parallelen Bittests erforderlich sind. Daher kann das Testgerät acht Bausteinegleichzeitig testen, da der Halbleiterspeicherbaustein aus 5 nur vier Datenein gabe-/Datenausgabeanschlüsse für den parallelenBittest benutzt. Dies sind doppelt so viele Bausteine wie beim Standder Technik.
    [0045] 6 zeigt ein Blockschaltbildder beiden Komparatoren und der Auswahlschaltung des Halbleiterspeicherbausteinsaus 5. Der erste Komparatorentspricht demjenigen von 2.Der zweite Komparator aus 6 umfasstKomparatorblöcke 46-1 bis 46-4 unddie Auswahlschaltung aus 6 umfasstAuswahlblöcke 44-1 bis 44-4.
    [0046] Wieaus 6 ersichtlich ist,wählt derAuswahlblock 44-1 2-Bit breite Vergleichsergebnisdaten (MA1,MA5) oder (MA1, MA3) aus, die in Reaktion auf das Steuersignal CONals Daten maa1 ausgegeben werden. Der Auswahlblock 44-2 wählt 2-Bitbreite Vergleichsergebnisdaten (MA2, MA6) oder (MA2, MA4) aus, diein Reaktion auf das Steuersignal CON als Daten maa2 ausgegeben werden.Der Auswahlblock 44-3 wählt2-Bit breite Vergleichsergebnisdaten (MA3, MA7) oder (MA5, MA7)aus, die in Reaktion auf das Steuersignal CON als Daten maa3 ausgegebenwerden. Der Auswahlblock 44-4 wählt 2-Bit breite Vergleichsergebnisdaten(MA4, MA8) oder (MA6, MA8) aus, die in Reaktion auf das SteuersignalCON als Daten maa4 ausgegeben werden.
    [0047] Wieweiter aus 6 ersichtlichist, vergleichen die Komparatorblöcke 46-1 bis 46-4 dieDaten maa1 bis maa4 2-bitweise, die von den Auswahlblöcken 44-1 bis 44-4 ausgegebenwerden, um jeweils die Vergleichsergebnisdaten MAA1 bis MAA4 zuerzeugen, die vom Speicherbaustein über die Dateneingabe-/Datenausgabeanschlüsse DQ1,DQ5, DQ9 und DQ13 ausgegeben werden.
    [0048] Obwohloben als Ausführungsbeispiele Halbleiterspeicherbausteinemit doppelter Datenrate beschrieben sind, kann die Erfindung auchzur Reduzierung der Anzahl an erforderlichen Dateneingabe-/Datenausgabe anschlüssen für einenparallelen Bittest bei Halbleiterspeicherbausteinen mit einfacherDatenrate angewendet werden.
    [0049] Soempfängtbeispielsweise ein Speicherzellenfeld eines Halbleiterspeicherbausteins,der mit einfacher Datenrate betrieben wird, 32-Bit breite Datenoder gibt 32-Bit breite Daten aus, die Anzahl der ausgewählten Zeilenauswahlsignalleitungenist zwei und die Anzahl von ausgewählten Spaltenauswahlsignalleitungenist vier. Wird ein Test durch ein herkömmliches paralleles Bittestverfahrendurchgeführt, sosind wenigstens acht Dateneingabe-/Datenausgabeanschlüsse erforderlich,währendbei einem erfindungsgemäßen Testnur zwei oder vier Dateneingabe-/Datenausgabeanschlüsse erforderlichsind. Weitere erfindungsgemäße Ausführungsbeispielekönnenso betrieben werden, dass so lange Lesevorgänge wiederholt ausgeführt werden,bis alle Vergleichsergebnisdaten von der Auswahlschaltung gelesen undausgegeben sind.
    权利要求:
    Claims (33)
    [1] Verfahren zum Testen eines Speicherzellenfeldes(10) eines Halbleiterspeicherbausteins in einem parallelenBittestmodus, gekennzeichnet durch die Schritte: – Auswählen vonersten Daten aus einem von mehreren Speicherbereichen (S1 bis S8)in dem Speicherzellenfeld (10) zur Ausgabe aus dem Speicherbaustein über einenEingabe-/Ausgabeanschluss (DQ1bis DQ16) und dann – Auswählen vonzweiten Daten aus einem anderen der mehreren Speicherbereiche (S1bis S8) des Speicherzellenfeldes (10) zur Ausgabe aus dem Speicherbaustein über denEingabe-/Ausgabeanschluss (DQ1 bis DQ16).
    [2] Testverfahren nach Anspruch 1, dadurch gekennzeichnet,dass Daten aus den mehreren Speicherbereichen (S1 bis S8) des Speicherzellenfeldes(10) vor der Auswahl der ersten und zweiten Daten gelesenwerden.
    [3] Testverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die ersten und zweiten Daten aus Speicherbereichen mit einergemeinsamen Zeilenauswahlsteuerleitung (WL1, WL2) und/oder einergemeinsamen Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1, OCSL2)ausgewähltwerden.
    [4] Testverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die einen der ersten und zweiten Daten aus Speicherbereichenmit einer gemeinsamen Zeilenauswahlsteuerleitung (WL1, WL2) ausgewählt werdenund die anderen aus Speicherbereichen mit einer gemeinsamen Spaltenauswahlsteuerleitung(ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt werden.
    [5] Testverfahren nach einem der Ansprüche 1 bis 4,dadurch gekennzeichnet, dass eine defekte Zeilenauswahlsteuerleitung(WL1, WL2) durch eine redundante Zeilenauswahlsteuerleitung (RWL)aus einem zeilenredundanten Speicherzellenfeld (14) ersetztwird.
    [6] Testverfahren nach einem der Ansprüche 1 bis 5,dadurch gekennzeichnet, dass eine defekte Spaltenauswahlsteuerleitung(ECSL1, ESCL2, OCSL1, OCSL2) durch eine redundante Spaltenauswahlsteuerleitung(RCSL) aus einem spaltenredundanten Speicherzellenfeld (12)ersetzt wird.
    [7] Testverfahren nach einem der Ansprüche 1 bis 6,dadurch gekennzeichnet, dass die ersten Daten in Reaktion auf einerstes Steuersignal und die zweiten Daten in Reaktion auf ein zweitesSteuersignal ausgewähltwerden.
    [8] Testverfahren nach einem der Ansprüche 1 bis 7,dadurch gekennzeichnet, dass der Speicherbaustein mit einer einfachenDatenrate betrieben wird.
    [9] Testverfahren nach einem der Ansprüche 1 bis 7,dadurch gekennzeichnet, dass der Speicherbaustein mit einer doppeltenDatenrate betrieben wird.
    [10] Verfahren zum Testen eines Speicherzellenfeldes(10) eines Halbleiterspeicherbausteins in einem parallelenBittestmodus, gekennzeichnet durch die Schritte: – Schreibenvon Testdaten in mehrere Speicherbereiche (S1 bis S8) des Speicherzellenfeldes(10), – Lesender Testdaten aus den mehreren Speicherbereichen, – Vergleichender Testdaten aus den mehreren Speicherbereichen zum Erzeugen vonVergleichsdaten, die mit den mehreren Speicherbereichen korrespondieren, – Auswählen vonersten Vergleichsdaten, die mit einem der mehreren Speicherbereichekorrespondieren, zur Ausgabe aus dem Speicherbaustein über einenEingabe-/Ausgabeanschluss (DQ1 bis DQ16) und dann – Auswählen vonzweiten Vergleichsdaten, die mit einem anderen der mehreren Speicherbereichekorrespondieren, zur Ausgabe aus dem Speicherbaustein über denEingabe-/Ausgabeanschluss (DQ1 bis DQ16).
    [11] Verfahren zum Testen eines Halbleiterspeicherbausteinsmit nm-Speicherzellenfeldern(10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2)und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt sind,wobei n, m und x ganze Zahlen größer alseins sind, gekennzeichnet durch – einen Testdatenschreibschrittmit Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und Schreibender x-Bit-Daten in die nm-Speicherzellenfelder (10) und – einenTestdatenleseschritt zum Vergleichen der von den nm-Speicherzellenfeldern(10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen,und jeweiliges Ausgeben von ausgewählten der y-Bit-Vergleichsergebnisdaten,die aus den nm-Bit-Vergleichsergebnisdaten in Einheiten von y Bitsausgewähltwerden, zu den jeweiligen y Dateneingabe-/Datenausgabeanschlüssen (DQ1 bis DQ16) in Reaktionauf ein Steuersignal (CON).
    [12] Testverfahren nach Anspruch 11, dadurch gekennzeichnet,dass der Testdatenleseschritt folgende Schritte umfasst: – einenVergleichsschritt, in dem die jeweiligen, von den nm-Speicherzellenfeldernausgegebenen x-Bit-Daten verglichen werden, um die nm-Bit-Vergleichsergebnisdatenzu erzeugen, und – einenAuswahlschritt zum Ausgeben der ausgewählten y-Bit-Vergleichsergebnisdaten, die in Einheitenvon y Bits aus den nm-Vergleichsergebnisdaten ausgewählt werden, über diey Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) in Reaktion aufein Steuersignal (CON).
    [13] Verfahren zum Testen eines Halbleiterspeicherbausteinsmit nm-Speicherzellenfeldern(10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2)und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2) ausgewählt sind,wobei n, m und x ganze Zahlen größer alseins sind, gekennzeichnet durch – einen Testdatenschreibschrittmit Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und Schreibender x-Bit-Daten in die nm-Speicherzellenfelder (10), wobei nm eine Zahlgrößer alsy ist, und – einenTestdatenleseschritt zum Vergleichen der von den nm-Speicherzellenfeldern(10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen,Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdaten in yGruppen durch Bitdaten, die entsprechend korrespondierender n Wortleitungen(WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen(ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf einSteuersignal (CON) und Ausgeben der y-Bit-Vergleichsergebnisdaten, die durch einenjeweiligen Vergleich der y gruppierten Bitdaten erzeugt werden, über diey Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16).
    [14] Testverfahren nach einem der Ansprüche 11 bis13, dadurch gekennzeichnet, dass die während des Testdatenschreibschrittes,in dem x-Bit-Daten in die jeweiligen nm-Speicherzellenfelder (10)geschrieben werden, in die jeweiligen nm-Speicherzellenfelder geschriebenenx-Bit-Daten die gleichen Bitdaten sind.
    [15] Testverfahren nach Anspruch 13 oder 14, dadurchgekennzeichnet, dass der Testdatenleseschritt folgende Schritteumfasst: – einenersten Vergleichsschritt, in dem jeweils die von jedem der nm-Speicherzellenfelder(10) ausgegebenen x-Bit-Daten verglichen werden, – einenAuswahlschritt zum Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdatenin y Gruppen durch Bitdaten, die entsprechend korrespondierendern Wortleitungen (WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen(ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf einSteuersignal (CON) und – einenzweiten Vergleichsschritt zum Ausgeben der y-Bit-Vergleichsergebnisdaten, die durch jeweiliges Vergleichender y gruppierten Bitdaten erzeugt werden, über die y Dateneingabe-/Datenausgabeanschlüsse (DQ1bis DQ16)
    [16] Testverfahren nach Anspruch 15, dadurch gekennzeichnet,dass y wenigstens auf den Wert n gesetzt wird, wenn n größer alsm ist, und wenigstens auf den Wert m gesetzt wird, wenn m größer alsn ist.
    [17] Vorrichtung zum Testen eines Speicherzellenfeldeseines Halbleiterspeicherbausteins in einem parallelen Bittestmodus, gekennzeichnetdurch – eineAuswahlschaltung (20), die darauf ausgelegt ist, ersteDaten aus einem von mehreren Speicherbereichen (S1 bis S8) in demSpeicherzellenfeld (10) zur Ausgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss(DQ1 bis DQ16) auszuwählenund dann zweite Daten aus einem anderen der mehreren Speicherbereichedes Speicherzellenfeldes zur Ausgabe aus dem Speicherbaustein über denEingabe-/Ausgabeanschluss(DQ1 bis DQ16) auszuwählen.
    [18] Testvorrichtung nach Anspruch 17, gekennzeichnetdurch eine Vergleichsschaltung (16), die darauf ausgelegtist, Daten aus den mehreren Speicherbereichen zu lesen und Vergleichsdatenzu erzeugen, die mit den mehreren Speicherbereichen korrespondieren,wobei die Auswahlschaltung (20) die ersten und zweitenDaten aus den Vergleichsdaten auswählt.
    [19] Testvorrichtung nach Anspruch 17 oder 18, dadurchgekennzeichnet, dass die Auswahlschaltung (20) die erstenund zweiten Daten aus Speicherbereichen mit einer gemeinsamen Zeilenauswahlsteuerleitung(WL1, WL2) und/oder einer gemeinsamen Spaltenauswahlsteuerleitung(ECSL1, ESCL2, OCSL1, OCSL2) auswählt.
    [20] Testvorrichtung nach Anspruch 17 oder 18, dadurchgekennzeichnet, dass die Auswahlschaltung (20) die einender ersten und zweiten Daten aus Speicherbereichen mit einer gemeinsamenZeilenauswahlsteuerleitung (WL1, WL2) auswählt und die anderen aus Speicherbereichenmit einer gemeinsamen Spaltenauswahlsteuerleitung (ECSL1, ESCL2, OCSL1,OCSL2) auswählt.
    [21] Testvorrichtung nach einem der Ansprüche 17 bis20, gekennzeichnet durch ein zeilenredundantes Speicherzellenfeld(14) zum Ersetzen einer defekten Zeilenauswahlsteuerleitung(WL1, WL2) durch eine redundante Zeilenauswahlsteuerleitung (RWL).
    [22] Testvorrichtung nach einem der Ansprüche 17 bis21, gekennzeichnet durch ein spaltenredundantes Speicherzellenfeld(12) zum Ersetzen einer defekten Spaltenauswahlsteuerleitung(ECSL1, ESCL2, OCSL1, OCSL2) durch eine redundante Spaltenauswahlsteuerleitung(RCSL).
    [23] Testvorrichtung nach einem der Ansprüche 17 bis22, dadurch gekennzeichnet, dass der Speicherbaustein mit einereinfachen Datenrate arbeitet.
    [24] Testvorrichtung nach einem der Ansprüche 17 bis22, dadurch gekennzeichnet, dass der Speicherbaustein mit einerdoppelten Datenrate arbeitet.
    [25] Testvorrichtung nach einem der Ansprüche 17 bis24, dadurch gekennzeichnet, dass die Auswahlschaltung (20)die ersten Daten in Reaktion auf ein erstes Steuersignal und diezweiten Daten in Reaktion auf ein zweites Steuersignal auswählt.
    [26] Testvorrichtung nach einem der Ansprüche 17 bis25, dadurch gekennzeichnet, dass die Testvorrichtung in einen Halbleiterspeicherbausteinintegriert ist.
    [27] Vorrichtung zum Testen eines Speicherzellenfeldes(10) eines Halbleiterspeicherbausteins in einem parallelenBittestmodus, gekennzeichnet durch – einen Multiplexer (18),der darauf ausgelegt ist, Testdaten in eine Mehrzahl von Speicherbereichen (S1bis S8) des Speicherzellenfeldes (10) zu schreiben, – eine Komparatorschaltung(16), die darauf ausgelegt ist, die Testdaten aus der Mehrzahlvon Speicherbereichen zu lesen und Vergleichsdaten zu erzeugen,die mit den mehreren Speicherbereichen korrespondieren, und – eine Auswahlschaltung(20), die darauf ausgelegt ist, erste Vergleichsdaten zurAusgabe aus dem Speicherbaustein über einen Eingabe-/Ausgabeanschluss(DQ1 bis DQ16) auszuwählen,die mit einem der mehreren Speicherbereiche korrespondieren, unddann zweite Vergleichsdaten zur Ausgabe aus dem Speicherbaustein über denEingabe-/Ausgabeanschluss (DQ1 bis DQ16) auszuwählen, die mit einem anderender mehreren Speicherbereiche korrespondieren.
    [28] Halbleiterspeicherbaustein mit – nm-Speicherzellenfeldern(10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2)und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2)ausgewähltsind, wobei n, m und x ganze Zahlen größer als eins sind, gekennzeichnetdurch – eineTestdatenschreibschaltung zum Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und zum Schreibender x-Bit-Daten in die nm-Speicherzellenfelder (10), und – eine Testdatenleseschaltungzum Vergleichen der von den nm-Speicherzellenfeldern(10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen,und zum jeweiligen Ausgeben von y-Bit-Vergleichsergebnisdaten, diein Einheiten von y Bits aus den nm-Bit-Vergleichsergebnisdaten ausgewählt werden, über diey Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) in Reaktionauf ein Steuersignal (CON).
    [29] Halbleiterspeicherbaustein nach Anspruch 28, dadurchgekennzeichnet, dass die Testdatenleseschaltung folgende Komponentenumfasst: – einenKomparator (16) zum jeweiligen Vergleichen der von dennm-Speicherzellenfeldern (10) ausgegebenen x-Bit-Daten,um die nm-Bit-Vergleichsergebnisdaten zu erzeugen, und – eine Auswahlschaltung(20) zum Ausgeben der y-Bit-Vergleichsergebnisdaten, die in Einheitenvon y Bits der nm-Vergleichsergebnisdatenausgewählt werden, über diey Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16) in Reaktionauf ein Steuersignal (CON).
    [30] Halbleiterspeicherbaustein mit – nm-Speicherzellenfeldern(10) zum jeweiligen Ausgeben von x-Bit-Daten, wenn n Wortleitungen (WL1, WL2)und m Spaltenauswahlsignalleitungen (ECSL1, ESCL2, OCSL1, OCSL2)ausgewähltsind, wobei n, m und x ganze Zahlen größer als eins sind, gekennzeichnetdurch – eineTestdatenschreibschaltung zum Erweitern von y-Bit-Daten, die über y Dateneingabe-/Datenausgabeanschlüsse (DQ1bis DQ16) empfangen werden, auf (nm·x)-Bit-Daten und Schreibender x-Bit-Daten in die nm-Speicherzellenfelder (10), wobeinm eine Zahl größer alsy ist, und – eineTestdatenleseschaltung zum Vergleichen der von den nm-Speicherzellenfeldern(10) ausgegebenen x-Bit-Daten, um nm-Bit-Vergleichsergebnisdaten zu erzeugen,Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdaten in yGruppen durch Bitdaten, die entsprechend korrespondierender n Wortleitungen(WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen(ECSL1, ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf ein Steuersignal(CON) und Ausgeben der y-Bit-Vergleichsergebnisdaten,die durch einen entsprechenden Vergleich der y gruppierten Bitdatenerzeugt werden, überdie y Dateneingabe-/Datenausgabeanschlüsse (DQ1 bis DQ16).
    [31] Halbleiterspeicherbaustein nach einem der Ansprüche 28 bis30, dadurch gekennzeichnet, dass die Testdatenschreibschaltung,wenn x-Bit-Daten in die jeweiligen nm-Speicherzellenfelder (10)geschrieben werden, die gleichen Bitdaten in die nm-Speicherzellenfelder(10) schreibt.
    [32] Halbleiterspeicherbaustein nach Anspruch 30 oder31, dadurch gekennzeichnet, dass die Testdatenleseschaltung folgendeKomponenten umfasst: – einenersten Komparator (16) zum jeweiligen Vergleichen der vonjedem der nm-Speicherzellenfelder (10) ausgegebenen x-Bit-Daten, – eine Auswahlschaltung(24) zum Gruppieren und Ausgeben der nm-Bit-Vergleichsergebnisdatenin y Gruppen durch Bitdaten, die entsprechend korrespondierendern Wortleitungen (WL1, WL2) oder korrespondierender m Spaltenauswahlsignalleitungen (ECSL1,ESCL2, OCSL1, OCSL2) erzeugt werden, in Reaktion auf ein Steuersignal(CON) und – einenzweiten Komparator (26) zum Ausgeben der y-Bit-Vergleichsergebnisdaten,die durch jeweiliges Vergleichen der y gruppierten Bitdaten erzeugtwerden, überdie y Dateneingabe-/Datenausgabeanschlüsse (DQ1bis DQ16).
    [33] Halbleiterspeicherbaustein nach Anspruch 32, dadurchgekennzeichnet, dass y wenigstens auf den Wert n gesetzt ist, wennn größer alsm ist, und wenigstens auf den Wert m gesetzt ist, wenn m größer alsn ist.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-01-20| OP8| Request for examination as to paragraph 44 patent law|
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    优先权:
    申请号 | 申请日 | 专利标题
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