Electric amplifier and method for its control

专利摘要:
Bei einem Verfahren zum Steuern eines elektrischen Verstärkers (EV), bei dem ein eine Endstufe (ES) des Verstärkers (EV) ansteuerndes Regelersignal (RS) überwacht wird, wird das Reglersignal (RS) in Abhängigkeit eines Ausgangssignals (U_out) der Endstufe (ES) eingestellt. Dabei wird das Reglersignal (RS) mit einem Referenzsignal (REFS) verglichen, wobei beim Durchschreiten eines Amplitudengrenzwertes (REF_O, REF_U) und eines Periodendauergrenzwertes (PGW) des Referenzsignals (REFS) vom jeweiligen Amplitudenwert (AW) bzw. Periodendauerwert (PW) des Reglersignals (RS) die Endstufe (ES) eingangsseitig sperrend angesteuert wird.In a method for controlling an electrical amplifier (EV), in which a control signal (RS) controlling an output stage (ES) of the amplifier (EV) is monitored, the regulator signal (RS) is determined in dependence on an output signal (U_out) of the output stage (ES ). In this case, the controller signal (RS) is compared with a reference signal (REFS), wherein upon passing through an amplitude limit value (REF_O, REF_U) and a period duration limit value (PGW) of the reference signal (REFS) from the respective amplitude value (AW) or period duration value (PW) of the controller signal (RS) the output stage (ES) is driven blocking on the input side.
公开号:DE102004029413A1
申请号:DE200410029413
申请日:2004-06-18
公开日:2006-01-12
发明作者:Helmut Lenz
申请人:Siemens AG；
IPC主号:G01R33-385

专利说明:
[0001] DieErfindung betrifft ein Verfahren zur Steuerung eines elektrischenVerstärkers,bei dem ein eine Endstufe des Verstärkers ansteuerndes Reglersignal überwachtwird. Sie bezieht sich weiter auf einen nach diesem Verfahren arbeitendenVerstärker. UnterVerstärkerwird hierbei insbesondere ein Gradientenverstärker für beispielsweise ein Kernspintomographiegerät verstanden.TheThe invention relates to a method for controlling an electricalamplifier,in which monitors a control stage driving a final stage of the amplifierbecomes. It further refers to a person working according to this methodAmplifier. UnderamplifierIn this case, in particular, a gradient amplifier for, for example, a magnetic resonance tomography device is understood.
[0002] Einderartiger elektrischer Verstärkerist häufigzweistufig aufgebaut. In einer ersten Stufe erzeugt ein Zwischenkreisgeneratoroder ein Netzteil eine Versorgungsspannung mittelmäßiger Präzision.Das Netzteil versorgt eine Endstufe, die die Aufgabe hat, ein Ausgangsignalmit den gewünschtenEigenschaften zu generieren. Das Ausgangsignal kann – je nach Anforderungen – eine gegenüber derVersorgungsspannung hochtransformierte Spannung aufweisen und jenach Anwendung vorgebbare konstante oder zeitlich veränderlicheSignalverläufeaufweisen.Onesuch electrical amplifieris commonconstructed in two stages. In a first stage, a DC link generator generatesor a power supply a supply voltage of mediocre precision.The power supply provides an output stage to a power amplifier that has the taskwith the desiredTo generate properties. The output signal can - depending on requirements - one compared to theSupply voltage have highly transformed voltage and eachafter application definable constant or temporally variablewaveformsexhibit.
[0003] Für die Verwendungdes elektrischen Verstärkersals Gradientenverstärkerfür Gradientenspulenin beispielsweise Magnetresonanzgeräten müssen besonders schnell veränderlicheund präziseeinzuhaltende zeitliche Ausgangsignalverläufe gewährleistbar sein. Schaltelementein einer in der Endstufe vorgesehene Brückenschaltung können dabeiderart angesteuert werden, dass bei Versorgung mit der erforderlichenVersorgungsspannung das Ausgangsignal mit den gewünschtenEigenschaften erzeugbar ist.For the useof the electric amplifieras a gradient amplifierfor gradient coilsin, for example, magnetic resonance devices, changes must be particularly rapidand preciseto be maintained temporal output waveforms guaranteed. switching elementsin a provided in the final stage bridge circuit can therebybe controlled so that when supplied with the requiredSupply voltage the output signal with the desiredProperties can be generated.
[0004] DiePräzision,mit der die gewünschtenParameterwerte des Ausgangsignals eingehalten werden können, hängt insbesonderevon den Eigenschaften einer die Schaltelemente der Endstufe deselektrischen Verstärkersansteuernden Vorrichtung ab.ThePrecision,with the desired onesParameter values of the output signal can be maintained depends in particularfrom the characteristics of a the switching elements of the final stage of theelectric amplifierdriving device off.
[0005] DieseVorrichtung umfasst eine Steuereinrichtung zur Ansteuerung der beispielsweiseals Halbleiterbauelemente ausgeführtenSchaltelemente und einen der Steuereinrichtung vorgeschalteten Regler,der der Steuereinrichtung ein Reglersignal in Abhängigkeitdes von der Endstufe abgegebenen Ausgangsignals zur Verfügung stellt.Dabei bildet der Regler mit der Steuereinrichtung und der Endstufeeinen Regelkreis. Der Regler vergleicht eine Sollwertgröße mit eineram Ausgangsignal der Endstufe gemessenen Regel- oder Istwertgröße und gibtabhängigvon einer Regelabweichung, unter der die Differenz von Sollwertgröße und Istwertgröße zu verstehenist, eine Stellwertgröße ab. Für den Fall,dass die Istwertgröße ansteigt,nimmt die Regelabweichung einen negativen Wert an. Dadurch verkleinertder Regler die Stellwertgröße in verstärktem Maße. Die Abnahmeder Stellwertgröße wirktdem Anstieg der Istwertgröße entgegen.Dies wird als Gegenkopplung bezeichnet.TheseDevice comprises a control device for controlling the exampledesigned as semiconductor devicesSwitching elements and a controller upstream of the controller,the control device a controller signal in dependenceof the output signal output by the output stage.In this case, the controller forms with the control device and the power amplifiera control loop. The controller compares a setpoint value with aat the output signal of the final stage measured control or actual value and sizedependentof a control deviation, which is to be understood as the difference between setpoint value and actual value variableis, a manipulated variable from. In the case,that the actual value increases,the deviation assumes a negative value. As a result, downsizedthe controller increases the manipulated variable size. The decreasethe manipulated variable size actscontrary to the increase in the actual value.This is called negative feedback.
[0006] Gehtbedingt durch eine Fehleinstellung des Reglers die Gegenkopplungin eine Mitkopplung über,so wird der Regelkreis beispielsweise eines Gradientenverstärkers instabilund beginnt zu schwingen. Unter einer Mitkopplung ist zu verstehen, dassdie Stellwertgröße, diedem vom Regler abgegebenen Reglersignal entspricht, bei ansteigender Istwertgröße ebensoansteigt. Die Ursache einer Mitkopplung kann am Regler selbst, beispielsweisean einer zu hohen Reglerverstärkung,liegen und äußert sichin stetig ansteigender Amplitude und Frequenz des Reglersignals,mit der Folge, dass der Regler übersteuert.Durch das in Mitkopplung des Reglers oszillierende ReglersignalkönnenBauelemente in der Steuereinrichtung aufgrund der breiten Amplitude inder erhöhtenFrequenz beschädigtbzw. überlastet werden.goingcaused by a misadjustment of the controller, the negative feedbackinto a co-coupling via,For example, the control loop of a gradient amplifier becomes unstableand starts to swing. By a positive feedback is to be understood thatthe manipulated variable, thecorresponds to the controller signal output, as the actual value increasesincreases. The cause of a positive feedback can be on the controller itself, for exampleat a too high controller gain,lie and express themselvesin steadily increasing amplitude and frequency of the control signal,with the result that the controller overdrives.By the feedback signal oscillating in positive feedback of the controllercanComponents in the controller due to the wide amplitude inthe heightenedFrequency damagedor overloaded.
[0007] DerErfindung liegt die Aufgabe zu Grunde, ein Verfahren zur verbessertenStabilisierung eines Regelkreises in einem elektrischen Verstärker undeinen nach diesem Verfahren arbeitenden Verstärker anzugeben.Of theThe invention is based on the object, a method for improvedStabilization of a control loop in an electrical amplifier andspecify an amplifier operating according to this method.
[0008] Bezüglich desVerfahrens wird die genannte Aufgabe erfindungsgemäß gelöst durchdie Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen sindGegenstand der hierauf rückbezogenenUnteransprüche.Regarding theMethod, the object is achieved by the inventionthe features of claim 1. Advantageous developments areSubject of this referencedDependent claims.
[0009] Bezüglich deselektrischen Verstärkerswird die genannte Aufgabe erfindungsgemäß gelöst durch die Merkmale des Anspruchs9. Zweckmäßige Ausgestaltungensind Gegenstand der hierauf rückbezogenenUnteransprüche.So umfasst der elektrische Verstärkereine Endstufe, die eingangsseitig mit einer Steuereinrichtung verbundenist, der wiederum ein Regler vorgeschaltet ist, an dem ausgangsseitigeine Überwachungseinrichtungzur Überwachungeines vom Regler zur Verfügunggestellten Reglersignals vorgesehen ist.Regarding theelectric amplifierthe object is achieved according to the invention by the features of the claim9. Expedient refinementsare the subject of this referenceDependent claims.So includes the electric amplifieran output stage, the input side connected to a control deviceis, in turn, a regulator is connected upstream, on the output sidea monitoring devicefor monitoringone available from the regulatorprovided regulator signal is provided.
[0010] DasVerfahren umfasst dabei die Überwachungdes in Abhängigkeiteines Ausgangssignals der Endstufe eingestellten Reglersignals durcheinen Vergleich mit einem Referenzsignal. Dabei wird die Endstufeeingangsseitig sperrend oder eingangs- und ausgangsseitig sperrendangesteuert, wenn ein Amplitudenwert und ein Periodendauerwert desReglersignals den jeweiligen Amplitudengrenzwert bzw. Periodendauergrenzwertdes Referenzsignals durchschreiten. Unter dem Begriff „Amplitudenwert" soll dabei ein vonder Amplitude abhängigerParameterwert des Reglersignals verstanden werden; unter „Periodendauerwert" soll ein vom zeitlichenVerlauf des Reglersignals abhängigerParameterwert verstanden werden, insbesondere Periodendauer oder Frequenz.Alternativ oder zusätzlichzu diesem Eingriff in die Ansteuerung der Endstufe kann auch der Reglerbzw. der Regelkreis gesperrt werden. Unter dem Begriff „Sperren" wird dabei im wesentlichenein Deaktivieren oder auf Null stellen verstanden.In this case, the method comprises the monitoring of the controller signal adjusted as a function of an output signal of the output stage by comparison with a reference signal. In this case, the output stage on the input side blocking or input and output side blocking is controlled when an amplitude value and a period value of the controller signal the respective amplitude limit or period duration limit of the reference signal. The term "amplitude value" is to be understood as meaning a parameter value of the controller signal dependent on the amplitude, and "period duration value" is intended to mean a parameter value dependent on the time profile of the controller signal stand, in particular period duration or frequency. Alternatively or in addition to this intervention in the control of the output stage and the controller or the control loop can be locked. The term "blocking" is understood to mean essentially deactivating or zeroing.
[0011] Diemit der Erfindung erzielten Vorteile bestehen insbesondere darin,dass das Verfahren zur Schwingungsüberwachung und die Vorrichtungzu dessen Durchführungfür sowohlanaloge als auch digital arbeitende Regler einsetzbar ist. Ob derRegel kreis schwingt, hängtvon einer Schwingbedingung ab, die eine Amplitudenbedingung undeine Phasenbedingung umfasst. Ist die Schwingbedingung erfüllt, wirddas Reglersignal, das durch eine Instabilität des Reglers hervorgerufenwird, von der Überwachungseinrichtungvorteilhafterweise in Amplitude und in Frequenz überwacht. Oszilliert das Reglersignal,so liegt Mitkopplung statt Gegenkopplung mit wachsender Frequenzund ansteigender Amplitude vor.Theparticular advantages of the invention arethat the procedure for vibration monitoring and the devicefor its implementationfor bothAnalog as well as digitally working controller can be used. If heUsually circle swinging, hangsfrom an oscillation condition having an amplitude condition andincludes a phase condition. If the oscillation condition is fulfilled,the regulator signal, caused by instability of the regulatoris from the monitoring deviceadvantageously monitored in amplitude and in frequency. Oscillates the controller signal,Thus, positive feedback instead of negative feedback with increasing frequencyand increasing amplitude.
[0012] Desweiteren sind durch die Überwachungseinrichtungauch Bauelemente der Steuereinrichtung durch zu große Amplitudenund zu hohe Frequenz des Reglersignals vor Beschädigung geschützt. Kommtes zu einem oszillierenden Reglersignal, so stellt die Überwachungseinrichtungder Steuereinrichtung ein Überwachungssignalzum Ansteuern von in der Endstufe vorgesehenen Schaltelementen zurVerfügung.Folglich übernimmtdie Überwachungseinrichtungfür denFall eines oszillierenden Reglersignals die Ansteuerung der Steuereinrichtung undveranlaßtdiese, die Schaltelemente in der Endstufe sperrend anzusteuern.Außerdemsteuert die Steuereinrichtung die Schaltelemente in der Endstufederart an, dass die Endstufe lediglich eingangsseitig gesperrt wird,um eine abrupt abfallende Flanke der Stromamplitude eines Ausgangsignalsder Endstufe zu vermeiden.Ofothers are through the monitoring devicealso components of the control device by excessive amplitudesand excessive frequency of the controller signal protected from damage. comesit to an oscillating controller signal, so does the monitoring devicethe control device, a monitoring signalfor driving provided in the power amplifier switching elements forAvailable.Consequently takes overthe monitoring devicefor theCase of an oscillating controller signal, the control of the control device andcausesthis, the switching elements in the final stage blocking to control.Furthermorethe controller controls the switching elements in the power amplifiersuch that the output stage is only blocked on the input side,around an abruptly falling edge of the current amplitude of an output signalto avoid the power amplifier.
[0013] Gemäß einerbesonders vorteilhaften Ausgestaltung umfasst die Überwachungseinrichtung eineKomparatorschaltung zur Überwachungder Amplitude des Reglersignals. Die Komparatorschaltung vergleichtdabei den Spannungsverlauf des Reglersignals mit jeweils einer oberenund einer unteren Referenzspannung. Dazu weist die Komparatorschaltungzweckmäßigerweiseeinen ersten und einen zweiten Grenzwertkomparator auf, wobei das Reglersignalbeiden Grenzwertkomparatoren gleichzeitig zugeführt wird. Der erste Grenzwertkomparator vergleichtdie Amplitude des Reglersignals mit einem oberen Amplitudengrenzwertund ändertden Wert seines Ausgangsignal ab, sobald die Amplitude des Reglersignals über denoberen Amplitudengrenz wert ansteigt. Im Gegensatz zum ersten Grenzwertkomparator überwachtder zweite Grenzwertkomparator die Amplitude des Reglersignals miteinem unteren Amplitudengrenzwert. Der zweite Grenzwertkomparator ändert denWert seines Ausgangssignals, wenn die Amplitude des Reglersignalsunter den unteren Amplitudengrenzwert sinkt.According to oneParticularly advantageous embodiment, the monitoring device comprises aComparator circuit for monitoringthe amplitude of the controller signal. The comparator circuit compareswhile the voltage curve of the controller signal, each with an upperand a lower reference voltage. For this purpose, the comparator circuitexpedientlya first and a second threshold comparator, wherein the controller signalboth limit comparators is supplied simultaneously. The first limit comparator comparesthe amplitude of the regulator signal with an upper amplitude limitand changesthe value of its output signal as soon as the amplitude of the control signal on theupper amplitude limit value increases. In contrast to the first limit comparator monitoredthe second limit comparator with the amplitude of the control signala lower amplitude limit. The second limit comparator changes theValue of its output signal when the amplitude of the regulator signalfalls below the lower amplitude limit.
[0014] Umdie Ausgangsignale des ersten und des zweiten Grenzwertkomparatorszusammenzuführen, umfasstdie Überwachungseinrichtungzweckmäßigerweiseein Flip-Flop mit einem Setzeingang bzw. einem Rücksetzeingang. Das Ausgangsignaldes ersten Grenzwertkomparators wird dem Setzeingang des Flip-Flopund das Ausgangsignal des zweiten Grenzwertkomparators wird demRücksetzeingang desFlip-Flop zugeführt.Aroundthe output signals of the first and the second limit comparatorincludesthe monitoring deviceexpedientlya flip-flop with a set input or a reset input. The output signalof the first limit comparator becomes the set input of the flip-flopand the output of the second threshold comparator is theReset input of theFed to flip-flop.
[0015] Istbei dem elektrischen Verstärkerein analog arbeitender Regler verwendet, kann zweckmäßiger einungetaktetes Flip-Flopeingesetzt werden. Stellt der erste Grenzwertkomparator bei Überschreitender Amplitude des Reglersignals von einem oberen Amplitudengrenzwertdem Set-Eingang des Flip-Flop sein Ausgangsignal zur Verfügung, sowird ein Ausgang des Flip-Flopgesetzt. Erreicht die Spannungsamplitude des Reglersignals einenunteren Amplitudengrenzwert, so stellt der zweite Grenzwertkomparatordem Reset-Eingang des Flip-Flop sein Ausgangsignal zur Verfügung.isat the electric amplifieran analog operating controller used, may be more appropriateunlatched flip-flopbe used. Sets the first limit comparator when exceededthe amplitude of the regulator signal from an upper amplitude limitthe set input of the flip-flop its output signal available, sobecomes an output of the flip-flopset. If the voltage amplitude of the controller signal reaches onelower amplitude limit, so does the second limit comparatorthe reset input of the flip-flop its output signal available.
[0016] Für den Fall,dass der erste und der zweite Grenzwertkomparator zwei gleichartigeKomparatoren sind, ist in zweckmäßiger Weiterbildungzwischen den zweiten Grenzwertkomparator ausgangsseitig und demReset-Eingang des Flip-Flop ein Inverter geschaltet, der den Spannungswertdes Ausgangsignals des zweiten Grenzwertkomparators derart invertiert,dass der Ausgang des Flip-Flop überden Reset-Eingang zurückgesetztwird.In the case,the first and second limit comparators are two similar onesComparators are, is in appropriate trainingbetween the second limit comparator output side and theReset input of the flip-flop connected to an inverter, which determines the voltage valuethe output signal of the second limit comparator such inverted,that the output of the flip-flop overreset the reset inputbecomes.
[0017] Istbei dem elektrischen Verstärkerein digital arbeitender Regler verwendet, ist zusätzlich zuden digitalen Grenzwertkomparatoren ein getaktetes Flip-Flop eingesetzt.In vorteil hafter Weiterbildung weist dieses Flip-Flop zusätzlich zueinem Takteingang, dem ein Taktsignal von einer Takterzeugungsschaltungzugeführtist, einen Taktaktivierungseingang auf. Dem Taktaktivierungseingangwird zweckmäßigerweiseein Reglertakt von dem Regler zugeführt. Dies ist dahingehend vonVorteil, dass der Takteingang nur dann aktiviert ist, und das Flip-Flop demnachnur dann auf Signale an dem Set- und dem Reset-Eingang reagiert,wenn zeitlich nach dem Reglertakt ein Reglersignal zur Verfügung gestellt wurde.isat the electric amplifierA digitally used controller is in addition tothe digital Grenzwertkomparatoren a clocked flip-flop used.In an advantageous development, this flip-flop in addition toa clock input receiving a clock signal from a clock generating circuitsuppliedis on, a clock enable input. The clock enable inputis expedientlya regulator clock supplied from the controller. This is due toAdvantage that the clock input is only activated, and the flip-flop accordinglyonly then respond to signals at the Set and Reset inputs,if a controller signal was made available in time after the controller clock.
[0018] Sobeeinflussen Störungen,die sich beispielsweise als Spannungsspitzen – auch Glitche genannt – auf demReglersignal äußern, nichtdas Setzen und Zurücksetzendes Flip-Flop. Die Frequenz des oszillierenden Reglersignals, dasdurch erhöhte Spannungsamplitudenan den Ausgängender Grenzwertkomparatoren die Ausgangssignale ändern – beispielsweise von einerlogischen "0" auf eine logische "1" -, entspricht demnach der Frequenzeines am Ausgang des Flip-Flop zur Verfügung gestellten Auswertesignals,das zur Frequenzüberwachung verwendetwird.Thus disturbances, which manifest themselves as voltage spikes - also called glitches - on the control signal, do not influence the setting and resetting of the flip-flop. The frequency of the oscillating controller signal, the än by increased voltage amplitudes at the outputs of the limit comparators the output signals For example, from a logical "0" to a logical "1", the frequency of an evaluation signal provided at the output of the flip-flop is used for frequency monitoring.
[0019] Umnach der Überwachungder Amplitude des Reglersignals durch die Komparatorschaltung eine Überwachungder Frequenz desselben durchzuführen,umfasst die Überwachungseinrichtung zweckmäßigerweiseeine Zählerschaltung.Der Zählerschaltungwird das von dem Flip-Flop zur Verfügung gestellte Auswertesignalzugeführt,welches dann dem oszillierenden Reglersignal entspricht, wenn dasReglersignal mit steigender Amplitude oszilliert.Aroundafter the surveillancethe amplitude of the controller signal by the comparator circuit monitoringto carry out the frequency of the sameincludes the monitoring device expedientlya counter circuit.The counter circuitbecomes the evaluation signal provided by the flip-flopsuppliedwhich then corresponds to the oscillating controller signal when theRegulator signal oscillates with increasing amplitude.
[0020] Gemäß einervorteilhaften Ausgestaltung umfasst die Zählerschaltung zwei Zähler, nämlich einenVorgabezählerund einen Überwachungszähler. Aneinem Takteingang des Vorgabezählersist ein Referenzsignal zugeführt.Der Vorgabezählerzählt diePerioden des Referenzsignals und wird über einen Vorgabekomparator,der ausgangsseitig an den Vorgabezähler angeschlossen ist, abeiner vorgegebenen Anzahl von Perioden über einen Rücksetz-Eingang am Vorgabezähler zurückgesetzt.Der Vorgabekomparator vergleicht dabei kontinuierlich den Zählerstanddes Vorgabezählersmit einem vorgegebenen Wert. Ist dieser Wert erreicht, ändert der Vorgabekomparatorden Spannungswert seines Ausgabesignals – beispielsweise von einerlogischen Null ("0") auf eine logischeEins ("1") – und setztnicht nur den Vorgabezähler,sondern auch den Überwachungszähler über einenReset-Eingang zurück.According to oneadvantageous embodiment, the counter circuit comprises two counters, namely onedefault counterand a watch counter. Ata clock input of the default countera reference signal is supplied.The default countercounts thePeriods of the reference signal and is a default comparator,the output is connected to the default counter, froma predetermined number of periods via a reset input at the default counter reset.The default comparator continuously compares the meter readingthe default counterwith a given value. When this value is reached, the default comparator changesthe voltage value of its output signal - for example, from alogical zero ("0") to a logical oneOne ("1") - and setnot just the default counter,but also the monitoring counter over oneReset input back.
[0021] Der Überwachungskomparatorselbst überwachtdie Frequenz des Reglersignals derart, dass das Reglersignal aneinem Takteingang des Überwachungszählers zugeführt wirdund die Perioden des Reglersignals gezählt werden sowie der Zählerstand stetigdurch einen an dem Überwachungszähler ausgangsseitigangeschlossenen Überwachungskomparatormit einem vorgegebenen Überwachungsgrenzwertverglichen wird. Erreicht der Vorgabezähler einen eingestellten Vorgabegrenzwertdurch Zählender Perioden des Referenzsignals, so setzt der Vorgabekomparatorzusätzlichzum Vorgabezähler auchden Überwachungszähler über eindem Rücksetz-EingangzugeführtesRücksetzsignalzurück.The monitoring comparatorself-monitoredthe frequency of the controller signal such that the controller signal toa clock input of the monitoring counter is suppliedand the periods of the controller signal are counted and the count is continuousby one on the monitoring counter output sideconnected monitoring comparatorwith a predetermined monitoring limitis compared. If the preset counter reaches a preset preset limit valueby countingthe periods of the reference signal, so sets the default comparatoradditionallyto the default counter toothe monitoring counter via athe reset inputsuppliedReset signalback.
[0022] Demzufolgebeginnt der Überwachungszähler nachjedem Rücksetzenerneut, die Perioden des Reglersignals zu zählen. Erreicht der Zählerstand des Überwachungszählers innerhalbeines Intervalls zwischen zwei Rücksetzsignalendes Vorgabekomparators einen Wert, der einen vorgegebenen Grenzwert überschreitet,so stellt der Überwachungskomparatordas Steuersignal zur Verfügung,das der Steuereinrichtung zugeführtwird, um die Endstufe eingangsseitig zu sperren.As a result,the monitoring counter starts afterevery resetagain to count the periods of the controller signal. If the counter reading of the monitoring counter reaches withinan interval between two reset signalsof the default comparator exceeds a value that exceeds a predetermined threshold,so does the monitoring comparatorthe control signal available,that supplied to the control deviceis to lock the power amplifier input side.
[0023] Inzweckmäßiger Weiterbildungist der für denelektrischen Verstärkerverwendete Regler als PI- oder PID-Regler ausgeführt. Demnach ist es zweckmäßig, dieoben beschriebene Regelabweichung als Überwachungssignal zu verwenden.Alternativ kann auch die integrierte Regelabweichung oder -differenzverwendet werden.Inappropriate trainingis the one for theelectric amplifiercontroller used as a PI or PID controller. Accordingly, it is appropriate thatto use the control deviation described above as a monitoring signal.Alternatively, the integrated control deviation or differencebe used.
[0024] Gemäß einervorteilhaften Ausgestaltung der Überwachungseinrichtungist als getaktetes Flip-Flop ein JK-Flip-Flop mit Taktaktivierungsfunktionund als ungetaktetes Flip-Flop ein RS-Flip-Flop verwendet.According to oneadvantageous embodiment of the monitoring deviceis a clocked flip-flop, a JK flip-flop with clock activation functionand uses an RS flip-flop as the non-clocked flip-flop.
[0025] Nachfolgendwird ein Ausführungsbeispiel derErfindung anhand einer Zeichnung näher erläutert. Darin zeigen:followingis an embodiment ofInvention explained in more detail with reference to a drawing. Show:
[0026] 1 ineinem Blockschaltbild einen elektrischen Verstärker mit einer zwischen einenRegler und eine Steuereinrichtung geschalteten Überwachungseinrichtung, 1 1 is a block diagram of an electrical amplifier with a monitoring device connected between a controller and a control device;
[0027] 2 ineinem Blockschaltbild die Überwachungseinrichtunggemäß 1 miteiner Komparatorschaltung, einem Flip-Flop und einer Zählerschaltung, 2 in a block diagram of the monitoring device according to 1 with a comparator circuit, a flip-flop and a counter circuit,
[0028] 3 einSchaltbild der Komparatorschaltung und des Flip-Flop gemäß 2, 3 a circuit diagram of the comparator circuit and the flip-flop according to 2 .
[0029] 4 Graphenzu Signalverläufenbei der Komparatorschaltung an in 3 angegebenen Messpunkten, 4 Graphs of waveforms in the comparator circuit to in 3 specified measuring points,
[0030] 5 ineinem Blockschaltbild den Reglers des elektrischen Verstärkers gemäß 1, 5 in a block diagram of the controller of the electric amplifier according to 1 .
[0031] 6 einSchaltbild der Zählerschaltunggemäß 2 miteinem Vorgabe- und einem Überwachungszähler, 6 a circuit diagram of the counter circuit according to 2 with a default and a monitoring counter,
[0032] 7, 8 einErsatzschaltbild einer Endstufe des elektrischen Verstärkers gemäß 1. 7 . 8th an equivalent circuit diagram of an output stage of the electric amplifier according to 1 ,
[0033] Einanderentsprechende Teile sind in allen Figuren mit den gleichen Bezugszeichenversehen.each othercorresponding parts are in all figures with the same reference numeralsMistake.
[0034] 1 zeigtein Blockschaltbild eines elektrischen Verstärkers EV mit einer EndstufeES, die an eine Spannungsquelle SQ mit einer VersorgungsspannungU_0 angeschlossen ist, und die eine Ausgangsspannung U_out zum Betreibeneines Verbrauchers L – hierals Spule GS dargestellt – generiert. DesWeiteren umfasst der VerstärkerEV einen Regler R, der zur Steuerung des Verstärkers EV und zur Präzisierungder Ausgangsspannung U_out ein Reglersignal RS in Abhängigkeiteines mit einer Strommesseinrichtung SME aus dem Ausgangsignal der EndstufeES ermittelten Strom-Istwertes IST durch Vergleich mit einem Strom-SollwertSOLL einstellt und das Reglersignal RS einer Steuereinrichtung SE zurVerfügungstellt. Die Steuereinrichtung SE wiederum erzeugt durch Pulsweitenmodulationdes Reglersignals RS Ansteuersignale AS1, AS2, AS3, AS4, um SchaltelementeS1, S2, S3, S4 einer in der Endstufe ES vorgesehenen BrückenschaltungBS, mit der die Ausgangsspannung U_out eingestellt wird, leitendund sperrend anzusteuern. 1 shows a block diagram of an electric amplifier EV with an output stage ES, which is connected to a voltage source SQ with a supply voltage U_0, and an output voltage U_out for operating a load L - shown here as coil GS - generated. Furthermore, the amplifier EV comprises a regulator R which controls the amplifier EV and specifies the output voltage U_out lersignal RS as a function of a determined with a current measuring device SME from the output signal of the power amplifier ES current actual value IST sets by comparison with a current setpoint SOLL and the controller signal RS a control device SE is available. The control device SE in turn generated by pulse width modulation of the control signal RS control signals AS1, AS2, AS3, AS4 to control elements S1, S2, S3, S4 provided in the final stage ES bridge circuit BS, with the output voltage U_out is set to control conductive and blocking.
[0035] Außerdem weistder elektrische Verstärker EVeine ÜberwachungseinrichtungUE auf, der das Reglersignal RS zur Überwachung eingangsseitig zugeführt istund die abhängigvon dem Reglersignal RS als Reaktion auf die Überwachung ein SteuersignalSL an die Steuereinrichtung SE abgibt, wenn das Reglersignal RSdurch beispielsweise eine Fehleinstellung im Regler mit ansteigenderAmplitude oszilliert. Weist das Reglersignal RS unerwartet große Spannungshübe auf,so kann dies zur Beschädigung vonBauelementen der Endstufe ES führen.Hohe Frequenzen des Reglersignals RS können Ursache für eine Überlastungder Schaltelemente S1, S2, S3, S4 oder des Kondensators Co durchzu schnellen Schalttakt sein, fürden Fall, dass in der BrückenschaltungBS eines VerstärkersEV fürVerbraucher L, wie beispielsweise Elektromotoren oder Kernspintomographiegeräten, Spannungenund Strömein der Größenordnungvon 300 V bzw. 300 A oder höhergeschaltet werden.In addition, pointsthe electric amplifier EVa monitoring deviceUE on which the controller signal RS is fed to the input side for monitoringand the dependentfrom the regulator signal RS in response to the monitoring, a control signalSL to the controller SE outputs when the controller signal RSfor example, a misadjustment in the controller with increasingAmplitude oscillates. If the control signal RS has unexpectedly large voltage swings,this can damage youComponents of the power amplifier ES lead.High frequencies of the control signal RS can cause an overloadthe switching elements S1, S2, S3, S4 or the capacitor Co byto be fast switching clock, forthe case that in the bridge circuitBS of an amplifierEV forConsumer L, such as electric motors or magnetic resonance imaging devices, voltagesand streamsin the order of magnitudeof 300V or 300A or higherbe switched.
[0036] Diemit wenig Logikaufwand realisierbare Überwachungseinrichtung UE kannin einfacher Art und Weise in die als Pulsweitenmodulator fungierendeSteuereinrichtung SE integriert werden.Thewith little logic effort feasible monitoring device UE canin a simple manner in the functioning as a pulse width modulatorControl device SE are integrated.
[0037] 2 zeigtdie Überwachungseinrichtung UE,der das Reglersignal RS zugeführtist, und die in Abhängigkeitvon den Eigenschaften des Reglersignals RS ein Steuersignal SL ausgibt.Zur Überwachungdes Reglersignals RS sind in der Überwachungseinrichtung UE eineKomparatorschaltung KS und eine Zählerschaltung ZS vorgesehen,die die Amplitude bzw. die Frequenz des Reglersignals RS überwachen.Amplitude und Frequenz sind die für ein oszillierendes Signalkennzeichnenden Parameterwerte. Des Weiteren umfasst die ÜberwachungseinrichtungUE ein Flip-Flop FF, dem ein erstes Auswertesignal AWS1 der KomparatorschaltungKS zugeführtwird, wenn die Spannungsamplitude des Reglersignals RS sowohl einenoberen Amplitudengrenzwert REF_O als auch einen unteren AmplitudengrenzwertREF_U durchschreitet. 2 shows the monitoring device UE, which is supplied to the controller signal RS, and outputs a control signal SL depending on the characteristics of the control signal RS. For monitoring the control signal RS, a comparator circuit KS and a counter circuit ZS are provided in the monitoring device UE, which monitor the amplitude or the frequency of the control signal RS. Amplitude and frequency are the parameter values indicative of an oscillating signal. Furthermore, the monitoring device UE comprises a flip-flop FF to which a first evaluation signal AWS1 is supplied to the comparator circuit KS when the voltage amplitude of the control signal RS passes through both an upper amplitude limit REF_O and a lower amplitude limit REF_U.
[0038] Für den Falleines im VerstärkerEV digital arbeitenden Reglers R, sind auch die in der KomparatorschaltungKS vorgesehenen Komparatoren digital ausgeführt. Demzufolge ist zur Weiterverarbeitung desersten Auswertesignals AWS1 ein JK-Flip-Flop JK_FFE mit sowohl einem TakteingangTE_FF als auch einem Taktaktivierungseingang ENA vorgesehen, demein vom Regler R zur Verfügunggestellter Takt RTS zugeführtist. Bei einem digital arbeitenden Regler R und digital arbeitendenKomparatoren ist dahingehend ein getaktetes JK-Flip-Flop JK_FFE zweckmäßig, alswährendSchaltvorgängenim Regler R und in den Komparatoren unerwünschte Spannungspitzen, sogenannteGlitche, auftreten können. Diesewerden an einem getakteten Flip-Flop JK_FF dann gestoppt, wenn dasTaktsignal TS am Takteingang TE_FF eine logische Null aufweist unddas Flip-Flop JK_FF somit nicht auf Eingangssignale an den Eingängen J undK, wie dem in 2 gezeigten ersten AuswertesignalAWS1, reagiert.In the case of a regulator R operating in digital mode in the amplifier EV, the comparators provided in the comparator circuit KS are also implemented digitally. Accordingly, for further processing of the first evaluation signal AWS1, a JK flip-flop JK_FFE is provided with both a clock input TE_FF and a clock activation input ENA to which a clock RTS provided by the controller R is supplied. In a digitally operating controller R and digitally operating comparators to a clocked JK flip-flop JK_FFE is appropriate, as during switching operations in the controller R and in the comparators unwanted voltage spikes, so-called glitches can occur. These are then stopped at a clocked flip-flop JK_FF when the clock signal TS at the clock input TE_FF has a logical zero and the flip-flop JK_FF thus does not respond to input signals at the inputs J and K, as in FIG 2 shown first evaluation signal AWS1, responds.
[0039] Fernerumfasst die Überwachungseinrichtungeinen Eingang füreine Takterzeugungsschaltung TES, die dem JK-Flip-Flop JK_FFE einTaktsignal TS zur Verfügungstellt. Vorzugsweise sei TS ein übergeordneterSystemtakt, aus dem andere Takte wie z.B. der Reglertakt RTS abgeleitetsind. Das JK-Flip-Flop JK_FFE ist ausgangsseitig mit der ZählerschaltungZS verbunden, welche die Frequenz des Reglersignals RS überwacht.Furtherincludes the monitoring devicean entrance fora clock generation circuit TES which inputs the JK flip-flop JK_FFEClock signal TS availableprovides. Preferably, TS is a parentSystem clock from the other clocks such. derived from the controller clock RTSare. The JK flip-flop JK_FFE is the output side with the counter circuitZS connected, which monitors the frequency of the control signal RS.
[0040] Für den Falleines im Verstärkeranalog arbeitenden Reglers R, sind die in der KomparatorschaltungKS vorgesehenen Komparatoren analog und das Flip-Flop als ungetaktetesRS-Flip-Flop ausgeführt, dasin der Zeichnung nicht näherdargestellt ist.In the caseone in the amplifieranalog operating regulator R, are the in the comparator circuitKS provided comparators analog and the flip-flop as untactedRS flip-flop running thatnot closer in the drawingis shown.
[0041] 3 zeigtdie Komparatorschaltung KS und das JK-Flip-Flop JK_FFE für einenin dem Verstärker EVdigital arbeitenden Regler R detailliert. Dabei weist die KomparatorschaltungKS einen ersten Grenzwertkomparator C1 und einen zweiten GrenzwertkomparatorC2 auf. Beiden Grenzwertkomparatoren C1, C2 ist das ReglersignalRS gleichzeitig am nicht-invertierenden Eingang NIE zugeführt. Das ReglersignalRS wird einerseits vom ersten Grenzwertkomparator C1 mit einem aminvertierenden Eingang IE des ersten Grenzwertkomparators C1 zugeführten oberenAmplitudengrenzwert REF_O und andererseits vom zweiten GrenzwertkomparatorC2 mit einem am invertierenden Eingang IE des zweiten GrenzwertkomparatorsC2 zugeführtenunteren Amplitudengrenzwert REF_U verglichen. Beide GrenzwertkomparatorenC1, C2 sind in 3 digitale Grenzwertkomparatorenund stellen somit als Ausgangsignale eine logische Eins und einelogische Null zur Verfügung. 3 shows the comparator circuit KS and the JK flip-flop JK_FFE for a in the amplifier EV digitally operating regulator R detail. In this case, the comparator circuit KS has a first limit value comparator C1 and a second limit value comparator C2. Both limit comparators C1, C2, the control signal RS is fed simultaneously at the non-inverting input NIE. The regulator signal RS is compared on the one hand by the first limit comparator C1 with an upper amplitude limit REF_O fed to the inverting input IE of the first limit comparator C1 and on the other hand by the second limit comparator C2 with a lower amplitude limit REF_U supplied to the inverting input IE of the second limit comparator C2. Both limit comparators C1, C2 are in 3 digital limit comparators and thus provide as output signals a logical one and a logical zero.
[0042] 4 zeigtdie an den Ausgängenbeider Grenzwertkomparatoren C1, C2 messbaren Spannungverläufe, wobeian Messpunkten MPC1, MPC2 und MPIV gegen Masse gemessen ist. Dabeistellt MPC1 den Messpunkt am Ausgang des ersten Grenzwertkomparatorsdar. Graph A in 4 zeigt den Verlauf einer AusgangsspannungUout_C1 des ersten Grenzwertkomparators C1 zusammen mit dem Werteverlaufdes Reglersignals RS überdie Zeit t. Sobald die Amplitude des Reglersignals RS einen oberenAmplitudengrenzwert REF_O überschreitet, ändert dererste Komparator C1 sein Ausgangsignal Sout_C1 von einer logischenNull auf eine logische Eins. Ebenso wechselt der erste GrenzwertkomparatorC1 sein Ausgangsignal von einer logischen Eins auf eine logischNull unmittelbar dann, wenn das Reglersignal RS den oberen Amplitudengrenzwert REF_Ounterschreitet. 4 shows the measurable at the outputs of both limit comparators C1, C2 voltage waveforms, which is measured at measuring points MPC1, MPC2 and MPIV to ground. It puts MPC1 is the measuring point at the output of the first limit comparator. Graph A in 4 shows the course of an output voltage Uout_C1 of the first limit comparator C1 together with the value curve of the control signal RS over the time t. As soon as the amplitude of the regulator signal RS exceeds an upper amplitude limit REF_O, the first comparator C1 changes its output signal Sout_C1 from a logic zero to a logical one. Likewise, the first threshold comparator C1 changes its output signal from a logical one to a logical zero immediately when the regulator signal RS falls below the upper amplitude limit REF_O.
[0043] GraphB in 4 zeigt den Verlauf einer Ausgangsspannung Uout_C2des zweiten Grenzwertkomparators C2 zusammen mit dem Werteverlaufdes Reglersignals RS überdie Zeit t. Wichtig dabei ist die Beschaltung des zweiten GrenzwertkomparatorsC2 gemäß 3.Dem nicht-invertierenden Eingang NIE des zweiten GrenzwertkomparatorsC2 ist das Reglersignal RS zugeführtund an dem invertierenden Eingang IE ist ein unterer AmplitudengrenzwertREF_U zugeführt.Solange das Reglersignal RS überdem unteren Amplitudengrenzwert REF_U liegt, stellt der zweite Grenzwertkomparator C2ein Ausgangsignal Sout_C2 mit einer logischen Eins zur Verfügung. Erstwenn das Reglersignal RS den unteren Amplitudengrenzwert REF_U unterschreitet,stellt der zweite Grenzwertkomparator C2 ein Ausgangsignal Sout_C2mit einer logischen Null zur Verfügung. Graph B in 4 zeigtdementsprechend den Verlauf des Ausgangsignals Sout_C2 des zweitenGrenzwertkomparators C2 zusammen mit dem Verlauf des ReglersignalsRS überdie Zeit t, gemessen an dem Messpunkt MPC2 am Ausgang des GrenzwertkomparatorsC2.Graph B in 4 shows the course of an output voltage Uout_C2 of the second limit comparator C2 together with the value curve of the control signal RS over the time t. Important here is the wiring of the second limit comparator C2 according to 3 , The non-inverting input NIE of the second limit comparator C2, the regulator signal RS is supplied and at the inverting input IE, a lower amplitude limit REF_U is supplied. As long as the regulator signal RS is above the lower amplitude limit REF_U, the second limit comparator C2 provides an output signal Sout_C2 with a logical one. Only when the regulator signal RS falls below the lower amplitude limit REF_U, the second limit comparator C2 provides an output signal Sout_C2 with a logical zero. Graph B in 4 shows accordingly the course of the output signal Sout_C2 of the second limit comparator C2 together with the course of the control signal RS over the time t, measured at the measuring point MPC2 at the output of the limit comparator C2.
[0044] Umder ZählerschaltungZS ein Auswertesignal zur Überwachungder Frequenz des Reglersignals RS zur Verfügung zu stellen, werden dieAusgangsignale Sout_C1, Sout_C2 der Grenzwertkomparatoren C1, C2durch das der Komparatorschaltung KS nachgeschaltete JK-Flip-FlopJK_FFE derart weiterverarbeitet, dass ein zweites Auswertesignal AWS2an einem Ausgang Q des JK-Flip-Flop JK_FFEin der Frequenz der des Reglersignals RS entspricht. Dabei ist angenommen,dass die Amplitude des Reglersignals RS sowohl den oberen AmplitudengrenzwertREF_O als auch den unteren Amplitudengrenzwert REF_U durchschreitetund an beiden Grenzwertkomparatoren C1, C2 jeweils eine logischeEins auslöst.Um zu erreichen, dass das JK-Flip-Flop JK_FFE an seinem AusgangQ bei Überschreitendes oberen Amplitudengrenzwertes REF_O durch die Amplitude des ReglersignalsRS eine logische Eins und bei Unterschreiten des unteren AmplitudengrenzwertesREF_U durch die Amplitude des Reglersignals RS eine logische Nullausgibt, werden den EingängenJ, K des JK-Flip-Flop JK_FFE die Ausgangsignale Sout_C1 und Sout_C2zugeführt.Aroundthe counter circuitZS an evaluation signal for monitoringthe frequency of the control signal RS to be provided, theOutput signals Sout_C1, Sout_C2 of the limit comparators C1, C2by the comparator circuit KS downstream JK flip-flopJK_FFE further processed such that a second evaluation signal AWS2at an output Q of the JK flip-flop JK_FFEin the frequency corresponding to the control signal RS. It is assumedthat the amplitude of the control signal RS both the upper amplitude limitREF_O and the lower amplitude limit REF_Uand at both limit comparators C1, C2 each a logicalOne triggers.To achieve that JK flip-flop JK_FFE at its outputQ when crossingof the upper amplitude limit REF_O by the amplitude of the controller signalRS is a logical one and falls below the lower amplitude limitREF_U by the amplitude of the control signal RS a logical zerowill be the inputsJ, K of the JK flip-flop JK_FFE the output signals Sout_C1 and Sout_C2fed.
[0045] Weistdas Ausgangsignal Sout_C1 des ersten Grenzwertkomparators C1 nach Überschreiten desoberen Amplitudengrenzwertes REF_O durch die Amplitude des ReglersignalsRS eine logische Eins auf, so wird das JK-Flip-Flop JK_FFE gesetzt, sodass dieses am Ausgang Q eine logische Eins zur Verfügung stellt.Weist das Ausgangsignal Sout_C2 des zweiten GrenzwertkomparatorsC2 nach Unterschreiten des unteren Amplitudengrenzwertes REF_U durchdie Amplitude des Reglersignals RS eine logische Null auf, so wirddiese logische Null durch einen zwischen den zweiten GrenzwertkomparatorC2 ausgangsseitig und den Eingang K des JK-Flip-Flop JK_FFE geschaltetenInverter IV in eine logische Eins umgewandelt. Ein am Ausgang desInverters IV zur Verfügunggestelltes Ausgangsignal Sout_IV weist genau dann eine logischeEins auf, wenn die Spannungsamplitude des Reglersignals RS den unterenAmplitudengrenzwert REF_U unterschreitet – wie in Graph C im Vergleichzu Graph B gezeigt. Das Ausgangssignal Sout_IV wird dem EingangK des JK-Flip-FlopJK_FFE zugeführt,wobei der eine logische Eins aufweisende Eingang K das JK-Flip-FlopJK_FFE am Ausgang Q auf eine logische Null zurücksetzt.hasthe output signal Sout_C1 of the first limit comparator C1 after exceeding theupper amplitude limit REF_O by the amplitude of the controller signalRS is a logical one, so the JK flip-flop JK_FFE is set, sothat this provides a logical one at the output Q.Indicates the output signal Sout_C2 of the second threshold comparatorC2 after falling below the lower amplitude limit REF_Uthe amplitude of the control signal RS to a logic zero, so isthis logical zero by a between the second limit comparatorC2 output side and the input K of the JK flip-flop JK_FFE switchedInverter IV converted to a logical one. One at the exit of theInverters IV availableprovided output signal Sout_IV has exactly then a logicalOne on when the voltage amplitude of the control signal RS the lowerAmplitude limit REF_U below - as in graph C in comparisonto Graph B shown. The output signal Sout_IV becomes the inputK of the JK flip-flopFed to JK_FFE,wherein the one logic input K has the JK flip-flopJK_FFE resets Q to a logic zero at output Q.
[0046] Wirdalternativ zu den beiden Grenzwertkomparatoren C1, C2 ein Fensterkomparatorverwendet, kann der Inverter IV entfallen.BecomesAlternatively to the two limit comparators C1, C2, a window comparatorused, the inverter IV can be omitted.
[0047] Wirdalternativ zu den genannten Komparatoren ein Komparator mit Hystereseverwendet, der die Referenzwerte REF_O und REF_U durch die Hysteresefür sichselbst erzeugt, so kann auch das Flip-Flop entfallen.BecomesAlternatively to the comparators mentioned a comparator with hysteresisuses the reference values REF_O and REF_U through the hysteresisfor themselveseven generated, so the flip-flop can be omitted.
[0048] Zusätzlich zuden EingängenJ und K des in 3 gezeigten JK-Flip-Flop JK_FFEumfasst dieses den Takteingang TE_FF und den TaktaktivierungseingangENA. Das am Takteingang TE_FF dem JK-Flip-Flop JK_FFE zugeführte TaktsignalTS dient dazu, den Ausgang des JK-Flip-Flop JK_FFE nur dann aufSignale an den EingängenJ und K reagieren zu lassen, wenn das Taktsignal TS eine Flanke vonlogisch Null nach logisch Eins aufweist. Dies ist dahingehend vonVorteil, als beispielsweise unerwünschte Störimpulse, sogenannte Glitche,die währendSchaltvorgängenin digitalen Schaltungen verursacht werden, am Ausgang Q des JK-Flip-Flop JK_FFEkeine Reaktion hervorrufen sollen und damit das zweite AusgangsignalAWS2 in der Frequenz verfälschen.In addition to the inputs J and K of in 3 JK flip-flop JK_FFE shown this includes the clock input TE_FF and the clock enable input ENA. The clock signal TS supplied to the JK flip-flop JK_FFE at the clock input TE_FF serves to allow the output of the JK flip-flop JK_FFE to respond to signals at the inputs J and K only when the clock signal TS has a transition from logic zero to logically one. This is advantageous in that, for example, unwanted interference pulses, so-called glitches, which are caused during switching operations in digital circuits, at the output Q of the JK flip-flop JK_FFE should cause no reaction and thus distort the second output signal AWS2 in frequency.
[0049] DemTaktaktivierungseingang ENA ist ein Reglertaktsignal RTS zugeführt, dasden Takteingang TE_FF des JK-Flip-Flop JK_FFE genau dann aktiviert,wenn das Reglersignal RS vom Regler R zur Überwachung zur Verfügung gestelltwird. Somit reagiert der Ausgang Q des JK-Flip-Flop JK_FFE nichtauf gegebenenfalls von Störimpulsenbeeinflusste Signale an den EingängenJ und K, wenn der Takteingang TE_FF durch das Reglertaktsignal RTS inaktivist. Die Überwachungdes Reglersignal RS erfolgt also sequentiell, aktiviert und deaktiviertdurch das Reglertaktsignal RTS.The clock activation input ENA is supplied with a regulator clock signal RTS which is the clock input TE_FF of the JK flip-flop JK_FFE exactly then activated when the controller signal RS is provided by the controller R for monitoring. Thus, the output Q of the JK flip-flop JK_FFE does not respond to possibly affected by glitches signals at the inputs J and K when the clock input TE_FF is inactive by the regulator clock signal RTS. The monitoring of the control signal RS thus takes place sequentially, activated and deactivated by the regulator clock signal RTS.
[0050] 5 zeigteinen fürden elektrischen VerstärkerEV verwendbaren Reglertyp in Form eines PI-Reglers PI mit D-Steueranteil D. DasReglersignal RS wird dadurch erzeugt, dass der Regler PID aus demStrom-Istwert IST und einem durch ein Verzögerungsglied DEL verzögerten Strom-SollwertSOLL eine Regeldifferenz DIFF erzeugt. Das Reglersignal RS entsprichtentweder der Regeldifferenz DIFF (Verstärkung ist gleich 1) oder einerdurch den Multiplizierer 18 verstärkten Regeldifferenz PS. Für den Fall,dass der verzögerteStrom-Sollwert SOLLgleich dem Strom-Istwert IST ist, ist die Regeldifferenz DIFF gleichnull. 5 shows a usable for the electrical amplifier EV controller type in the form of a PI controller PI with D-control component D. The controller signal RS is generated by the fact that the controller PID from the actual current value IST and delayed by a delay element DEL current setpoint SOLL generates a control difference DIFF. The control signal RS corresponds either to the control difference DIFF (gain equals 1) or one through the multiplier 18 increased control difference PS. In the event that the delayed current setpoint is equal to the current actual value IST, the control difference DIFF is equal to zero.
[0051] DesWeiteren ist eine integrierte Regeldifferenz DIFF_I oder eine durcheinen Multiplizierer 20 verstärkte und durch den Integrator 19 integrierteRegeldifferenz IS zur Schwingungsüberwachung durch die ÜberwachungseinrichtungUE geeignet. Ein in 5 gezeigter DS-Anteil, der einemdurch einen Multiplizierer 17 verstärkten und durch einen Differentiator 16 ausdem Strom-Sollwert SOLL ermittelten D-Steueranteil D entspricht,eignet sich nicht zur Schwingungsüberwachung, da dieser DS-Anteillediglich von dem Strom-Sollwert SOLL abhängt und keine Anteile in Abhängigkeitdes Strom-Istwertes IST aufweist. Das Reglersignal RS, das der SteuereinrichtungSE generell zugeführtist, wird durch den Summierer SUM aus dem DS-Anteil, der verstärkten RegeldifferenzPS und der verstärktenintegrierten Regeldifferenz IS erzeugt. Alternativ kann auch ein PI-Reglerverwendet werden.Furthermore, an integrated control difference DIFF_I or one by a multiplier 20 reinforced and by the integrator 19 integrated control difference IS suitable for vibration monitoring by the monitoring device UE. An in 5 shown DS-portion, the one by a multiplier 17 reinforced and by a differentiator 16 from the current setpoint SOLL determined D-control component D corresponds, is not suitable for vibration monitoring, since this DS component depends only on the current setpoint SOLL and has no shares depending on the current actual value IST. The control signal RS, which is generally supplied to the control device SE, is generated by the summer SUM from the DS component, the amplified control difference PS and the amplified integrated control difference IS. Alternatively, a PI controller can be used.
[0052] Dader in 2 und 3 gezeigten KomparatorschaltungKS ein oberer und ein unterer Amplitudengrenzwert REF_O, REF_U jeweilsin gleichem Abstand AB (4) zur Spannungsnulllinie vorgegebenist, ist ein keinen Nutzanteil tragendes Signal zur Schwingungsüberwachungdurch die ÜberwachungseinrichtungUE besonders geeignet. Da der Nutzanteil des Reglersignals RS überwiegenddurch die verstärkte,integrierte Regeldifferenz IS bestimmt ist, eignet sich besondersdie Regeldifferenz DIFF oder deren Verstärkung PS zur Schwingungsüberwachung.Alternativ kann das Reglersignal RS durch ein Hochpaßfiltervor den Komparatoren C1 und C2 von einem eventuell störenden Nutzanteilbefreit werden.Since the in 2 and 3 comparator circuit KS shown an upper and a lower amplitude limit REF_O, REF_U each at the same distance AB ( 4 ) to the voltage zero line, a signal carrying no useful component is particularly suitable for vibration monitoring by the monitoring device UE. Since the useful portion of the control signal RS is predominantly determined by the amplified, integrated control difference IS, the control difference DIFF or its gain PS is particularly suitable for vibration monitoring. Alternatively, the regulator signal RS can be freed from a possibly interfering useful component by means of a high-pass filter in front of the comparators C1 and C2.
[0053] 6 zeigtdie ZählerschaltungZS aus 2, welche einen Vorgabezähler VZ und einen Überwachungszähler UZumfasst, dem das zweite Auswertesignal AWS2, dessen Frequenz beieinem oszillierenden Reglersignal RS der Frequenz des ReglersignalsRS entspricht, vom Flip-Flop FF zur Verfügung gestellt und an einemTakteingang TE_UZ des Überwachungszählers UZzugeführtist. 6 shows the counter circuit ZS 2 which comprises a preset counter VZ and a monitoring counter UZ, to which the second evaluation signal AWS2, the frequency of which corresponds to the frequency of the control signal RS in the case of an oscillating control signal RS, is provided by the flip-flop FF and fed to a clock input TE_UZ of the monitoring counter UZ.
[0054] Umdie Frequenz des Reglersignals RS zu überwachen, wird zunächst einReferenzsignal REFS auf einen Takteingang TE_VZ des Vorgabezählers VZgegeben. Währendder VorgabezählerVZ einen ZählerstandY_0 durch Zählenvon Perioden des Referenzsignals REFS erhöht, vergleicht ein an den Vorgabezähler VZausgangsseitig angeschlossener Vorgabekomparator VK unmittelbarnach jedem Zählschrittdes VorgabezählersVZ den ZählerstandY_0 des VorgabezählersVZ mit einem vorgegebenen Vorgabegrenzwert VW. Erreicht der Wert desZählerstandsY_0 den Vorgabegrenzwert VW, so stellt der Vorgabekomparator VKsowohl dem VorgabezählerVZ als auch dem Überwachungszähler UZ einRücksetzsignalRSL zur Verfügung,das jeweils dem Reset-Eingangdes VorgabezählersVZ und des Überwachungszählers UZzugeführtwird. Dadurch wird sowohl der Vorgabezähler VZ als auch der Überwachungszähler UZ,der Perioden des am Takteingang TE_UZ zugeführten zweiten Auswertesignals AWS2zählt,zurückgesetzt.AroundTo monitor the frequency of the control signal RS, is first aReference signal REFS to a clock input TE_VZ the default counter VZgiven. Whilethe default counterVZ a meter readingY_0 by countingof periods of the reference signal REFS, compares to the preset counter VZon the output side connected default comparator VK directlyafter each counting stepthe default counterVZ the meter readingY_0 of the default counterVZ with a predetermined default limit VW. Achieved the value ofcountY_0 the default limit VW, so the default comparator VKboth the default counterVZ and the monitoring counter UZReset signalRSL available,each the reset inputthe default counterVZ and the surveillance counter UZsuppliedbecomes. As a result, both the preset counter VZ and the monitoring counter UZ,the periods of the second evaluation signal AWS2 supplied to the clock input TE_UZcountsreset.
[0055] Weistdas Referenzsignal REFS beispielsweise eine Frequenz von 10 kHzauf und beträgtder Vergleichwert VW "10000", so wird der Vorgabezähler beidem ZählerstandY_0 mit dem Wert "10000" zurückgesetzt.Dies erfolgt bei einem Referenzsignal REFS mit 10 kHz automatischnach genau einer Sekunde. Gleichzeitig mit dem Vorgabezähler VZwird auch der Überwachungszähler UZunabhängigvon seinem ZählerstandZ_0 zurückgesetztund beginnt nach jedem Rücksetzenerneut mit dem Zählender Perioden des zweiten Auswertesignals AWS2.hasthe reference signal REFS, for example, a frequency of 10 kHzup and upthe comparison value VW "10000", the default counter is includedthe meter readingY_0 is reset with the value "10000".This is done automatically with a reference signal REFS with 10 kHzafter exactly one second. Simultaneously with the default counter VZis also the monitoring counter UZindependentlyfrom his meter readingZ_0 resetand starts after each resetagain with the countingthe periods of the second evaluation signal AWS2.
[0056] Zur Überwachungdes zweiten Auswertesignals AWS2, das dem Reglersignal RS bei Oszillation desReglersignals RS mit ansteigender Amplitude entspricht, ist an den Überwachungszähler UZzur Überwachungdes ZählerstandsZ_0 ausgangsseitig ein ÜberwachungskomparatorUK angeschlossen. Erreicht der ZählstandZ_0 des Überwachungszählers UZeinen vorgegebenen ÜberwachungsgrenzwertGW, so gibt der ÜberwachungskomparatorUK ein Steuersignal SL ab, das der in 1 gezeigten Steu ereinrichtungSE zur Ansteuerung der Endstufe ES des Verstärkers EV zugeführt wird.For monitoring the second evaluation signal AWS2, which corresponds to the control signal RS with oscillation of the control signal RS with increasing amplitude, a monitoring comparator UK is connected to the monitoring counter UZ for monitoring the counter reading Z_0 on the output side. If the count Z_0 of the monitoring counter UZ reaches a predetermined monitoring limit value GW, then the monitoring comparator UK outputs a control signal SL which corresponds to the control signal 1 shown STEU ereinrichtung SE for controlling the output stage ES of the amplifier EV is supplied.
[0057] Weistdas Reglersignal RS beispielsweise eine Frequenz von 2 kHz auf undist dem ÜberwachungskomparatorUK der Überwachungsgrenzwert GW "5000" vorgegeben, so erreichtder Zählstand Z_0des Überwachungszählers UZbei beispielsweise oben genanntem Referenzsignal von 10 kHz und VorgabegrenzwertVW von "10000" nicht den ÜberwachungsgrenzwertGW "5000", da der Überwachungszähler UZvorher durch das Rücksetzsignal RSLdes Vorgabekomparators VK zurückgesetzt wird.Dies gilt deshalb, da nach oben genanntem Beispiel die Rücksetzungdes Überwachungszählers UZ sowiedes VorgabezählersVZ nach genau einer Sekunde geschieht. Nach genau einer Sekundehat der Überwachungszähler UZmit dem zweiten Auswertesignal AWS2 von 2 kHz lediglich einen Zählerstand Z_0mit einem Wert von "2000" erreicht, nichtaber mit einem Wert von "5000", der dem ÜberwachungsgrenzwertGW entspricht.If the regulator signal RS has, for example, a frequency of 2 kHz and the monitoring comparator UK has the monitoring limit GW "5000", the count Z_0 of the monitor counter UZ reaches, for example, the above-mentioned reference signal of 10 kHz and Default limit value VW of "10000" does not exceed the monitoring limit value GW "5000" since the monitor counter UZ is previously reset by the reset signal RSL of the default comparator VK. This is true because in the above example, the reset of the monitoring counter UZ and the default counter VZ is done after exactly one second. After exactly one second, the monitoring counter UZ has reached with the second evaluation signal AWS2 of 2 kHz only a count Z_0 with a value of "2000", but not with a value of "5000", which corresponds to the monitoring limit GW.
[0058] Beträgt die Frequenzdes zweiten Auswertesignals AWS2 beispielsweise 20 kHz, so würde der ZählerstandZ_0 in genau einer Sekunde bis zur von dem Vorgabekomparator VKveranlassten Rücksetzungdes Überwachungszählers UZeinen Wert von "20000" aufweisen. Da der Überwachungsgrenzwert GWjedoch "5000" beträgt, gibtder ÜberwachungskomparatorUK bei einem zweiten Auswertesignal AWS2 mit der Frequenz von 20kHz bei Erreichen des Wertes "5000" durch den ZählerstandsZ_0 das Steuersignal SL an die Steuereinrichung SE ab.Is the frequencyof the second evaluation signal AWS2, for example, 20 kHz, the count would beZ_0 in exactly one second to that of the default comparator VKprompted resetthe monitoring counter UZhave a value of "20000". Since the monitoring limit GWhowever, is "5000", givesthe monitoring comparatorUK with a second evaluation signal AWS2 with the frequency of 20kHz when the value "5000" is reached by the meter readingZ_0 the control signal SL to the control device SE from.
[0059] Vorteilhafterweisespeichert die Steuereinrichtung SE das Auftreten des SteuersignalsSL, bei dem die Endstufe ES einen nachfolgend in 7 oder 8 beschriebenenSchaltzustand einnimmt, bis durch ein weiteres Steuersignal derVerstärker wiederin Betrieb gehen soll.Advantageously, the control device SE stores the occurrence of the control signal SL, in which the output stage ES a below in 7 or 8th described switching state until the amplifier is to go into operation again by another control signal.
[0060] Inden 7 und 8 ist der Aufbau der in derEnstufe ES vorgesehenen BrückenschaltungBS als Ersatzschaltbild ge zeigt. Gezeigt sind des Weiteren zweiunterschiedliche Schaltzuständeder in der BrückenschaltungBS vorgesehenen Schaltelemente S1, S2, S3 und S4 bei einem der Steuereinrichtung SEvon der ÜberwachungseinrichtungUE zugeführtenSteuersignal SL. Dabei ist die Brückenschaltung BS, an der einepotentialfreie Versorgungsspannung U_0 anliegt, als H-Brücke mitden vier Schaltelementen S1, S2, S3 und S4 ausgeführt, dieauf je ein pulsweitenmoduliertes Ansteuersignal AS1, AS2, AS3 undAS4 der als Pulsweitenmodulator fungierenden Steuereinrichtung SEansprechen. Die Schaltelemente S1, S2, S3 und S4 sind beispielsweiseals MOS-FET Transistoren oder als bipolare Transistoren mit Freilaufdiodenausgeführt.Je zwei der Schaltelemente S1 und S3 sowie S2 und S4 sind mit dem positivenbzw. dem negativen Anschluss der Versorgungsspannung U_0 verbunden.Die verbleibenden Anschlüssevon je zwei in einem Brückenzweigangeordneten Schaltelementen (S1 und S3 bzw. S2 und S4) sind paarweisemiteinander und mit je einer Verbindungsleitung 30, 40 verbunden.Die Verbindungsleitung 30 führt an einen Ausgang QA derEndstufe ES, wohingegen die Verbindungsleitung 40 an einen AusgangQB der Endstufe ES führt.Antiparallel zu den Schaltelementen S1, S2, S3 und S4 ist jeweils eineFreilaufdiode V1, V2, V3 und V4 angeordnet. Zur Pufferung der potentialfreienVersorgungsspannung U_0 dient der Kondensator Co, wodurch an der BrückenschaltungBS eine Zwischenkreisspannung anliegt. Die Ausgänge QA, QB der Endstufe ESsind mit einem im wesentlichen induktiven Verbraucher L, beispielsweiseeiner Gradientenspule GS, verbunden.In the 7 and 8th is the structure of provided in the power stage ES bridge circuit BS as an equivalent circuit diagram shows GE. In addition, two different switching states of the switching elements S1, S2, S3 and S4 provided in the bridge circuit BS are shown in a control signal SL supplied by the monitoring device UE to the control device SE. In this case, the bridge circuit BS, to which a potential-free supply voltage U_0 is applied, is designed as an H-bridge with the four switching elements S1, S2, S3 and S4, each of which has a pulse-width-modulated drive signal AS1, AS2, AS3 and AS4 of the control device SE functioning as a pulse width modulator speak to. The switching elements S1, S2, S3 and S4 are designed, for example, as MOS-FET transistors or as bipolar transistors with freewheeling diodes. Each two of the switching elements S1 and S3 and S2 and S4 are connected to the positive and the negative terminal of the supply voltage U_0. The remaining terminals of two each arranged in a bridge branch switching elements (S1 and S3 or S2 and S4) are in pairs with each other and each with a connecting line 30 . 40 connected. The connection line 30 leads to an output QA of the output stage ES, whereas the connecting line 40 to an output QB of the output stage ES leads. Antiparallel to the switching elements S1, S2, S3 and S4, a freewheeling diode V1, V2, V3 and V4 is arranged in each case. To buffer the potential-free supply voltage U_0, the capacitor Co is used, whereby an intermediate circuit voltage is applied to the bridge circuit BS. The outputs QA, QB of the output stage ES are connected to a substantially inductive load L, for example a gradient coil GS.
[0061] Beieinem Schaltzustand gemäß 7 sind dieSchaltelemente S2 und S4 eingeschaltet, also geschlossen. Der Stromfließt,wie in 7 gezeigt, in der Endstufe E vom Ausgang QB über dasSchaltelement S4 und die Freilaufdiode V2 zum Ausgang QA der EndstufeES. Falls es sich bei dem Schaltelement S2 um einen MOS-FET Transistorhandelt, kann dieser einen Teil des Diodenstromes der Freilaufdiode V2 übernehmen.Der Ausgang QB der Endstufe ES ist dann minimal positiv gegenüber demAus gang QA. Der in der 7 gezeigte Schaltzustand der EndstufeES wird als "untererFreilaufbetrieb" bezeichnet.In a switching state according to 7 the switching elements S2 and S4 are turned on, so closed. The current flows as in 7 shown in the output stage E from the output QB via the switching element S4 and the freewheeling diode V2 to the output QA of the final stage ES. If the switching element S2 is a MOS-FET transistor, it can take over part of the diode current of the freewheeling diode V2. The output QB of the output stage ES is then minimally positive compared to the output QA. The Indian 7 shown switching state of the output stage ES is referred to as "lower freewheeling operation".
[0062] Dieser "untere Freilaufbetrieb" ist eine erste Alternativebei Ansteuerung der Steuereinrichtung SE mit dem Steuersignal SLzum Sperren der Endstufe. Im "unterenFreilaufbetrieb" klingtder Ausgangsstrom I_OUT der Endstufe ES weniger steil ab, was für einigeVerbraucher L, beispielsweise einem Kernspintomographiegerät, von besondererBedeutung ist.This "lower freewheeling operation" is a first alternativeupon activation of the control device SE with the control signal SLto lock the power amplifier. At the bottomFreewheeling operation "soundsthe output current I_OUT of the output stage ES decreases less steeply, which for someConsumer L, for example, a magnetic resonance imaging device, of particularMeaning is.
[0063] 8 zeigteine Alternative zum "unteren Freilaufbetrieb". Hier sind die SchaltelementeS1 und S3 eingeschaltet, also geschlossen. Der Strom fließt in derEndstufe ES vom Ausgang QB überdie Freilaufdiode V3 und das Schaltelement S1 zum Ausgang QA derEndstufe ES. Falls es sich bei dem Schaltelement S3 um einen MOS-FETTransistor handelt, kann dieser einen Teil des Diodenstromes derFreilaufdiode V3 übernehmen.Der in der 8 gezeigte Schaltzustand derEndstufe ES wird als "obererFreilaufbetrieb" bezeichnet. 8th shows an alternative to the "lower freewheeling operation". Here, the switching elements S1 and S3 are turned on, so closed. The current flows in the output stage ES from the output QB via the freewheeling diode V3 and the switching element S1 to the output QA of the output stage ES. If the switching element S3 is a MOS-FET transistor, it can take over part of the diode current of the freewheeling diode V3. The Indian 8th shown switching state of the output stage ES is referred to as "upper freewheeling operation".
[0064] ImFreilaufbetrieb ist die Endstufe lediglich eingangsseitig gesperrt,denn ein in der Last zum Zeitpunkt der eingangsseitigen Sperrungfließender Stromwird nicht durch eine hohe Gegenspannung abgebaut.in theFreewheel mode, the output stage is only locked on the input side,because one in the load at the time of the input-side blockingflowing electricityis not degraded by a high reverse voltage.
[0065] Alternativzu den in 7 und 8 dargestelltenSchaltzuständenist auch ein Sperren aller Schaltelemente S1, S2, S3 und S4 möglich, wasjedoch bei einem Kernspintomographiegerät zu einer Stimulation desPatienten führenkann.Alternatively to the in 7 and 8th Switching states shown is also a blocking of all switching elements S1, S2, S3 and S4 possible, but this can lead to a stimulation of the patient in a magnetic resonance tomography device.
[0066] Alternativzu einem Eingriff in die Ansteuerung der Endstufe kann auch derRegelkreis gesperrt werden, z.B. dadurch, daß das Reglersignal RS auf einenWert geschaltet wird, der am Ausgang der Endstufe ES eine AusgangsspannungU_out null bewirkt, wodurch der Regler abgeschaltet ist.As an alternative to an intervention in the control of the output stage and the control loop can be locked, for example, characterized in that the controller signal RS on a value is switched, which causes an output voltage U_out zero at the output of the output stage ES, whereby the regulator is switched off.

权利要求:
Claims (23)
[1]
Verfahren zum Steuern eines elektrischen Verstärkers (EV),bei dem ein eine Endstufe (ES) des Verstärkers (EV) ansteuerndes Reglersignal(RS) eines Reglers (R) überwachtwird, – wobeidas Reglersignal (RS) in Abhängigkeiteines Ausgangssignals (S_out) der Endstufe (ES) eingestellt wird, – wobeidas Reglersignal (RS) mit einem Referenzsignal (REFS) verglichenwird, und – wobeibeim Durchschreiten eines Amplitudengrenzwertes (REF_O, REF_U) undeines Periodendauergrenzwertes (PGW) des Referenzsignals (REFS)vom jeweiligen Amplitudenwert (AW) bzw. Periodendauerwert (PW) desReglersignals (RS) die Endstufe (ES) eingangsseitig sperrend angesteuert und/oderder Regler (R) gesperrt wird.Method for controlling an electric amplifier (EV),in which a regulator signal driving an output stage (ES) of the amplifier (EV)(RS) of a controller (R) monitorsbecomes,- in whichthe controller signal (RS) dependingan output signal (S_out) of the output stage (ES) is set,- in whichthe controller signal (RS) compared with a reference signal (REFS)will, and- in whichwhen passing through an amplitude limit value (REF_O, REF_U) anda period duration limit value (PGW) of the reference signal (REFS)from the respective amplitude value (AW) or period value (PW) of theControl signal (RS) activates the power amplifier (ES) on the input side and / orthe controller (R) is disabled.
[2]
Verfahren nach Anspruch 1, bei dem eine Komparatorschaltung(KS) ein erstes Auswertesignal (AWS1) einem Flip-Flop (FF) zur Verfügung stellt, wennder Amplitudenwert (AW) des Reglersignals (RS) einen oberen Amplitudengrenzwert(REF_O) überschreitet,und wenn der Amplitudenwert (AW) des Reglersignals (ES) einen unterenAmplitudengrenzwert (REF_U) unterschreitet.Method according to claim 1, wherein a comparator circuit(KS) a first evaluation signal (AWS1) a flip-flop (FF) provides, ifthe amplitude value (AW) of the controller signal (RS) has an upper amplitude limit valueExceeds (REF_O),and if the amplitude value (AW) of the controller signal (ES) is a lower oneAmplitude limit (REF_U) falls below.
[3]
Verfahren nach Anspruch 2, bei dem ein von dem Flip-Flop(FF) zur Verfügunggestelltes zweites Auswertesignal (AWS2) einen oberen Grenzwert (AWS_O)annimmt, wenn der Amplitudenwert (AW) den oberen Amplitudengrenzwert(REF_O) überschreitet,und einen unteren Grenzwert (AWS_U) annimmt, wenn der Amplitudenwert(AW) den unteren Amplitudengrenzwert (REF_U) unterschreitet.The method of claim 2, wherein one of the flip-flop(FF) availablesecond evaluation signal (AWS2) set an upper limit (AWS_O)assumes that the amplitude value (AW) is the upper amplitude limitExceeds (REF_O),and assumes a lower limit (AWS_U) when the amplitude value(AW) falls below the lower amplitude limit (REF_U).
[4]
Verfahren nach Anspruch 3, bei dem das aus einemdigitalen Reglersignal (RS) hervorgehende zweite Auswertesignal(AWS2) von dem Flip-Flop (FF) dann zur Verfügung gestellt wird, wenn das Flip-Flop(FF) mittels eines Taktsignals (TS) des Reglers (R) aktiviert ist.The method of claim 3, wherein the from adigital control signal (RS) resulting second evaluation signal(AWS2) is then provided by the flip-flop (FF) when the flip-flop(FF) by means of a clock signal (TS) of the controller (R) is activated.
[5]
Verfahren nach Anspruch 2 oder 3, bei dem ein Steuersignal(SL) zur Ansteuerung der Endstufe (ES) erzeugt wird, wenn die zeitlicheDauer des Periodendauerwertes (PW) des bei erzeugtem ersten Auswertesignal(AWS1) mit dem zweiten Auswertesignal (AWS2) übereinstimmenden Reglersignals(RS) geringer ist als die zeitliche Dauer des Periodendauergrenzwertes(PGW) des Referenzsignals (REFS).Method according to Claim 2 or 3, in which a control signal(SL) to control the power amplifier (ES) is generated when the temporalDuration of the period value (PW) of the first evaluation signal generated(AWS1) with the second evaluation signal (AWS2) matching controller signal(RS) is less than the duration of the period duration limit(PGW) of the reference signal (REFS).
[6]
Verfahren nach Anspruch 5, bei dem eine zum Periodendauerwert(PW) reziproke Reglersignalfrequenz (RS_F) des Reglersignals (RS)mit einer zum Periodendauergrenzwert (PGW) reziproken Referenzsignalfrequenz(REFS_F) des Referenzsignals (REFS) dahingehend überwacht wird, als das Steuersignal(SL) bei Überschreiteneines durch Aufsummierung von Perioden des Referenzsignals (REFS) innerhalbeines einstellbaren Zeitintervalls (ZI) gebildeten Überwachungsgrenzwertes(GW) von einem durch Aufsummierung von Perioden des Reglersignals(RS) innerhalb des Zeitintervalls (ZI) gebildeten Vorgabegrenzwert(VW) erzeugt wird.The method of claim 5, wherein one to the period value(PW) reciprocal controller signal frequency (RS_F) of the controller signal (RS)with a reference signal frequency reciprocal to the period duration limit value (PGW)(REFS_F) of the reference signal (REFS) is monitored as the control signal(SL) when exceededone by summing periods of the reference signal (REFS) withinan adjustable time interval (ZI) formed monitoring limit(GW) of one by summing up periods of the controller signal(RS) within the time interval (ZI) formed default limit(VW) is generated.
[7]
Verfahren nach einem der Ansprüche 1 bis 6, bei dem das Reglersignal(RS) eine Regeldifferenz aufweist, deren Regeldifferenzsignal (RDIFF)mit dem Referenzsignal (REFS) verglichen wird.Method according to one of claims 1 to 6, wherein the controller signal(RS) has a control difference whose control difference signal (RDIFF)is compared with the reference signal (REFS).
[8]
Verfahren nach Anspruch 7, bei dem ein aus dem Regeldifferenzsignal(RDIFF) durch Integration gebildetes integriertes Regeldifferenzsignal (RDIFF_I)mit dem Referenzsignal (REFS) verglichen wird.The method of claim 7, wherein one of the control difference signal(RDIFF) Integration-Integrated Control Difference Signal (RDIFF_I)is compared with the reference signal (REFS).
[9]
Elektrischer Verstärker (EV) mit einer Endstufe (ES),die eingangsseitig mit einer Steuereinrichtung (SE) verbunden ist,der ein Regler (R) vorgeschaltet ist, dadurch gekennzeichnet, dasseine an den Regler (R) ausgangsseitig angeschlossene Überwachungsein richtung(UE) zur Überwachungeines vom Regler (R) zur Verfügunggestellten Reglersignals (RS) vorgesehen ist.Electric amplifier (EV) with one final stage (ES),the input side is connected to a control device (SE),a regulator (R) is connected upstream, characterized in thatan output connected to the controller (R) monitoring device(UE) for monitoringone of the controller (R) availableprovided controller signal (RS) is provided.
[10]
Elektrischer Verstärker (EV) nach Anspruch 9,dadurch gekennzeichnet, dass die Überwachungseinrichtung (UE)eine Komparatorschaltung (KS) zur Überwachung der Amplitude desReglersignals (RS) umfasst.Electrical amplifier (EV) according to claim 9,characterized in that the monitoring device (UE)a comparator circuit (KS) for monitoring the amplitude of theRegulator signal (RS) includes.
[11]
Elektrischer Verstärker (EV) nach Anspruch 9 oder10, dadurch gekennzeichnet, dass die Überwachungseinrichtung (UE)eine Zählerschaltung(ZS) zur Überwachungder Frequenz des Reglersignals (RS) umfasst.An electrical amplifier (EV) according to claim 9 or10, characterized in that the monitoring device (UE)a counter circuit(ZS) for monitoringthe frequency of the control signal (RS).
[12]
Elektrischer Verstärker (EV) nach Anspruch 11,dadurch gekennzeichnet, dass die Zählerschaltung (ZS) eingangsseitig über einFlip-Flop (FF) mit der Komparatorschaltung (KS) verbunden ist.Electrical amplifier (EV) according to claim 11,characterized in that the counter circuit (ZS) on the input side via aFlip-flop (FF) is connected to the comparator circuit (KS).
[13]
Elektrischer Verstärker (EV) nach Anspruch 12,dadurch gekennzeichnet, dass die Komparatorschaltung (KS) eineneingangsseitig mit dem Regler (R) und ausgangsseitig mit einem Eingang(J) des Flip-Flop (FF) verbundenen ersten Grenzwertkomparator (C1)zum Vergleichen der Amplitude des Reglersignals (RS) mit einem oberenAmplitudengrenzwert (REF_O) aufweist.An electrical amplifier (EV) according to claim 12,characterized in that the comparator circuit (KS) aon the input side with the controller (R) and on the output side with an input(J) of the first flip-flop (FF) limit comparator (C1)for comparing the amplitude of the regulator signal (RS) with an upper oneAmplitude limit (REF_O) has.
[14]
Elektrischer Verstärker (EV) nach Anspruch 12oder 13, dadurch gekennzeichnet, dass die Komparatorschaltung (KS)einen eingangsseitig mit dem Regler (R) und ausgangsseitig mit einemweiteren Eingang (K) des Flip-Flop(FF) verbundenen zweiten Grenzwertkomparator (C2) zum Vergleichender Amplitude des Reglersignals (RS) mit einem unteren Amplitudengrenzwert(REF_U) aufweist.Electrical amplifier (EV) according to claim 12 or 13, characterized in that the comparator circuit (KS) has an input side with the Controller (R) and the output side with a further input (K) of the flip-flop (FF) connected second Grenzwertkomparator (C2) for comparing the amplitude of the controller signal (RS) with a lower amplitude limit value (REF_U).
[15]
Elektrischer Verstärker (EV) nach Anspruch 14,dadurch gekennzeichnet, dass der zwei te Grenzwertkomparator (C2)ausgangsseitig übereinen Inverter (IV) an den weiteren Eingang (K) des Flip-Flop (FF)angeschlossen ist.An electrical amplifier (EV) according to claim 14,characterized in that the second threshold comparator (C2)on the output sidean inverter (IV) to the further input (K) of the flip-flop (FF)connected.
[16]
Elektrischer Verstärker (EV) nach einem der Ansprüche 12 bis15, dadurch gekennzeichnet, dass die Zählerschaltung (ZS) einen Überwachungszähler (UZ)umfasst, der eingangsseitig einen mit dem Flip-Flop (FF) verbundenenTakteingang (TE_UZ) und einen mit einem Vorgabekomparator (VK) verbundenenRücksetzeingang(RST) aufweist, und der ausgangsseitig über einen Überwachungskomparator (UK)an die Steuereinrichtung (SE) angeschlossen ist.An electrical amplifier (EV) according to any one of claims 12 to15, characterized in that the counter circuit (ZS) has a monitoring counter (UZ)comprises, on the input side one connected to the flip-flop (FF)Clock input (TE_UZ) and one connected to a default comparator (VK)Reset input(RST), and the output side via a monitoring comparator (UK)is connected to the control device (SE).
[17]
Elektrischer Verstärker (EV) nach Anspruch 16,dadurch gekennzeichnet, dass die Zählerschaltung (ZA) einen Vorgabezähler (VS)umfasst, der einen Referenzeingang (TE_VZ) für ein Referenzsignal (REFS)und einen Rücksetzeingang(RESET) für einRücksetzsignal(RSL) aufweist, das von dem an den Vorgabezähler (VZ) ausgangsseitig angeschlossenenVorgabekomparator (VK) zur Verfügunggestellt ist.An electrical amplifier (EV) according to claim 16,characterized in that the counter circuit (ZA) has a preset counter (VS)comprising a reference input (TE_VZ) for a reference signal (REFS)and a reset input(RESET) for oneReset signal(RSL), which from the output to the default counter (VZ) connectedPredictive comparator (VK) availableis placed.
[18]
Elektrischer Verstärker (EV) nach einem der Ansprüche 12 bis17, dadurch gekennzeichnet, dass das Flip-Flop (FF) bei einem integrierten digitalen Regler(R) einen Taktaktivierungseingang (ENA) aufweist, der mit einereinen Reglertakt (RTS) zur Verfügungstellenden Takterzeugungsschaltung (TES) verbunden ist.An electrical amplifier (EV) according to any one of claims 12 to17, characterized in that the flip-flop (FF) in an integrated digital controller(R) has a clock enable input (ENA) connected to a clock enable input (ENA)a controller clock (RTS) availableadjusting clock generating circuit (TES) is connected.
[19]
Elektrischer Verstärker (EV) nach einem der Ansprüche 12 bis18, dadurch gekennzeichnet, dass das Flip-Flop (FF) als JK-Flip-Flop ausgeführt ist.An electrical amplifier (EV) according to any one of claims 12 to18, characterized in that the flip-flop (FF) is designed as a JK flip-flop.
[20]
Elektrischer Verstärker (EV) nach einem der Ansprüche 12 oder18, dadurch gekennzeichnet, dass das Flip-Flop (FF) bei einem integriertenanalogen Regler (R) als ungetaktetes RS-Flip-Flop ausgeführt ist.An electrical amplifier (EV) according to one of claims 12 or18, characterized in that the flip-flop (FF) in an integratedanalog controller (R) is designed as an uncorrected RS flip-flop.
[21]
Elektrischer Verstärker (EV) nach einem der Ansprüche 9 bis20, dadurch gekennzeichnet, dass der Überwachungseinrichtung (UE)ein vom Regler (R) zur Verfügunggestelltes Regeldifferenzsignal (RDIFF) zugeführt ist.An electrical amplifier (EV) according to any one of claims 9 to20, characterized in that the monitoring device (UE)one from the controller (R)supplied control difference signal (RDIFF) is supplied.
[22]
Medizinische Diagnose- oder Therapie-Einrichtung,die einen elektrischen Verstärker(EV) nach einem der Ansprüche9 bis 21 aufweist.Medical diagnostic or therapeutic device,the one electric amplifier(EV) according to one of the claims9 to 21.
[23]
Medizinische Diagnose- oder Therapie-Einrichtungnach Anspruch 22, die als Magnetresonanzgerät (MR) ausgebildet ist.Medical diagnostic or therapy facilityaccording to claim 22, which is designed as a magnetic resonance device (MR).

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2015-06-03| R016| Response to examination communication|

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