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    • 专利摘要:
    Es wird ein Verfahren zur Ausbildung einer zusammengesetzten intermetallischen dielektrischen Struktur bereitgestellt. Eine anfängliche intermatallische dielektrische Struktur wird bereitgestellt, die eine erste dielektrische Schicht und zwei Leiterbahnen umfasst. Die zwei Leiterbahnen befinden sich in der ersten dielektrischen Schicht. Ein Abschnitt der ersten dielektrischen Schicht wird zwischen den Leiterbahnen entfernt, um eine Vertiefung auszubilden. Die Vertiefung wird mit einem zweiten dielektrischen Material gefüllt. Das zweite dielektrische Material ist ein Dielektrikum mit niedrigem k, das eine geringere Dielektrizitätskonstante als die der ersten dielektrischen Schicht aufweist.
    公开号:DE102004028057A1
    申请号:DE200410028057
    申请日:2004-06-09
    公开日:2005-02-03
    发明作者:Andy Cowley；Sun-Oo Kim；Markus Naujok
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-768
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf Herstellungsprozesse undStrukturen fürHalbleitervorrichtungen. In einer Ausgestaltung betrifft sie eine zusammengesetztedielektrische Struktur mit niedrigem k (composite low-k dielectricstructure).
    [0002] DielektrischeMaterialien mit niedrigem k sind dielektrische Materialien, dieeine niedrigere Dielektrizitätskonstante(k) als die von thermischem Siliziumdioxid aufweisen (d.h. k < 3,9). Der minimale Wertvon k ist 1,0 fürLuft. Folglich handelt es sich bei dielektrischen Materialien mitniedrigem k um dielektrisches Material, das eine Dielektrizitätskonstante zwischen1,0 und 3,9 aufweist.
    [0003] DieVerwendung von dielektrischen Materialien mit niedrigem k ist beider Weiterentwicklung von Anwendungen mit integrierter Schaltungfür Halbleitervorrichtungenwichtig. Eine vorteilhafte Verwendung von Materialien mit niedrigemk in Halbleitervorrichtungen ist zwischen Leiterbahnen (conductorlines) oder Strukturen (z.B. intermetallischen dielektrischen Strukturen).Die RC-Verzögerungbei einem Schalten ist ein Faktor, der die Arbeitsgeschwindigkeitvon Halbleitervorrichtungen beschränkt. Im allgemeinen nimmt diemaximale Arbeitsgeschwindigkeit einer Halbleitervorrichtung ab,währenddie RC-Verzögerungzunimmt. Die RC-Verzögerungkann verringert werden, indem der Widerstand (R) in den Leiterbahnen/Strukturenvermindert wird und/oder die zwischen Leiterbahnen/Strukturen entwickelteparasitäreKapazität(C) ver mindert wird. Diese parasitäre Kapazität kann verringert werden, indemdielektrische Materialen mit kleineren Permittivitätswerten, diedielektrische Materialien mit niedrigem k bereitstellen, verwendetwerden.
    [0004] Einesder primärenzur Wahl stehenden dielektrischen Materialien zur Verwendung zwischen Leiterbahnenin einer intermetallischen dielektrischen Struktur ist wegen seinerdielektrischen Eigenschaften, seiner mechanischen Stärke undder Leichtigkeit seiner Verarbeitung Siliziumdioxid (SiO2) gewesen. Siliziumdioxid weist jedoch abhängig von demVerfahren seiner Ausbildung typischerweise eine von k = 3,9 bis4,5 reichende Dielektrizitätskonstanteauf. Dieser Wert von k ist zu hoch für die meisten Anwendungen mitintegrierter Schaltung unterhalb von etwa 0,18 μm. Somit ist während desfortgesetzten Schrumpfens der Geometrien von Halbleitervorrichtungenein Anstoß zumEntwickeln und Verwenden neuer dielektrischer Materialien mit vielniedrigeren Dielektrizitätskonstantenwertenals dem Wert von Siliziumdioxid, d.h. dielektrischen Materialienmit niedrigem k, vorhanden gewesen.
    [0005] Essind viele Kompromisse vorhanden, die berücksichtigt werden müssen, wennversucht wird, ein dielektrisches Material mit niedrigem k zu realisieren.Beispielsweise nehmen typischerweise die mechanische Stärke unddie mechanische Leistungsfähigkeitvon Materialien mit niedrigem k ab, während der Wert von k abnimmt.Ferner könnenviele dielektrische Materialien mit niedrigem k, die wünschenswerteelektrische Eigenschaften aufweisen, mit anderen angrenzenden Materialienund/oder zum Ausbilden oder Verarbeiten derartiger angrenzenderMaterialien verwendeten Prozessen inkompatibel sein. Somit bestehtein Bedarf an Wegen zum Realisieren dielektrischer Materialien mitniedrigem k zum Erhalten der Vorteile einer gesenkten parasitären Kapazität, selbstwenn derartige dielektrische Materialien mit niedrigem k Problemeeiner geringeren mechanischen Stärkeund/oder Inkompatibilitätaufweisen können.
    [0006] 1 zeigt eine z.B. unterVerwendung von Single-Damascene- undDual-Damascene-Prozessen (single damascene and dual damascene processes)ausgebildete bekannte intermetallische dielektrische Struktur 20.Bei dem Ausbilden der Struktur 20 gemäß 1 unter Verwendung bekannter Prozesse wirdtypischerweise eine dielektrische Schicht 21 zuerst ausgebildet.Daraufhin wird eine Hardmask-Schicht bzw. Hartmaskenschicht (hardmask layer) 24 ausgebildet und mit einem Muster versehen bzw.gemustert (patterned). Als nächsteswerden Öffnungenfür Leiterbahnen 26 undDurchkontaktierungen (vias) 28 gemustert, geätzt undmit einer Mantelschicht (liner layer) 30 und einem leitfähigen Material (z.B.Aluminium, Kupfer und/oder Wolfram) gefüllt. Somit ist die dielektrischeSchicht 21 währendmehrerer aufeinanderfolgender Verarbeitungsschritte vorhanden, vondenen jeder das Potential zum Beschädigen, Ändern oder negativen Beeinflussender dielektrischen Schicht 21 aufweisen kann (d.h. mit derdielektrischen Schicht 21 inkompatibel sein kann).
    [0007] Üblicherweisemüssenbei einem bekannten Damascene-Prozess des Ausbildens einer intermetallischendielektrischen Struktur 20 (z.B. wie in 1 gezeigt) mehrere Integrationsfragenmit Bezug auf die Wahl von fürdie dielektrische Schicht 21 genutztem dielektrischem Materialmit niedrigem k behandelt werden. Das dielektrische Material mitniedrigem k muss üblicherweisemechanisch stark und strukturell stabil sein. Das dielektrischeMaterial mit niedrigem k muss typischerweise CMP-kompatibel (chemischund mechanisch) sein, um CMP-Prozessenzu widerstehen, die beteiligt sind, während das dielektrische Materialvorhanden ist. Da währendder Damascene-Verarbeitung häufigeine Hartmaske 24 verwendet wird, kann es sein, dass dasdielektrische Material mit niedrigem k mit dem Hartmaskenmaterial undProzessen zum Ausbilden, Mustern und/oder Entfernen der Hartmaskenschicht 24 kompatibelsein muss. Ferner muss das gewähltedielektrische Material mit niedrigem k üblicherweise mit den Mantelablagerungs-und/oder Leiterablagerungsprozessen kompatibel sein.
    [0008] Daso viele Kompatibilitätsfragenzu berücksichtigensind, wenn versucht wird, ein neues dielektrisches Material mitniedrigem k in einer bekannten intermetallischen dielektrischenStruktur 20 (siehe z.B. 1)zu realisieren, einzuführenoder zu testen, könnendie Kompliziertheit, die Zeit und die Kosten des Entwickelns undTestens neuer Dielektrika mit niedrigem k ziemlich beträchtlichsein. Folglich besteht ein Bedarf an einem Weg zum Verringern der Kompliziertheit,der Zeit und der Kosten des Testens und Realisierens neuer Materialienmit niedrigem k.
    [0009] DieProbleme und der Bedarf, die vorstehend umrissen sind, werden durchdie vorliegende Erfindung behandelt. Gemäß einer Ausgestaltung der vorliegendenErfindung wird ein Verfahren zur Ausbildung einer zusammengesetztenintermetallischen dielektrischen Struktur bereitgestellt. DieseVerfahren umfasst die folgenden Schritte, deren Reihenfolge variierenkann. Eine anfänglicheintermetallische dielektrische Struktur wird bereitgestellt, dieeine erste dielektrische Schicht und zwei Leiterbahnen umfasst. Diezwei Leiterbahnen befinden sich in der ersten dielektrischen Schicht.Ein Abschnitt der ersten dielektrischen Schicht wird zwischen denLeiterbahnen entfernt, um eine Vertiefung (trench) auszubilden.Die Vertiefung wird mit einem zweiten dielektrischen Material gefüllt. Daszweite dielektrische Material ist ein Dielektrikum mit niedrigemk, das eine geringere Dielektrizitätskonstante als die der erstendielektrischen Schicht aufweist.
    [0010] Dieanfänglicheintermetallische dielektrische Struktur kann ferner eine zwischenjeder der Leiterbahnen und der ersten dielektrischen Schicht ausgebildeteMantelschicht umfassen, und die Vertiefung kann zwischen den Mantelschichtenausgebildet werden. Die anfänglicheintermetallische dielektrische Struktur kann ferner eine Hartmaskenschichtoben auf der ersten dielektrischen Schicht umfassen, und das Entfernendes Abschnitts der ersten dielektrischen Schicht kann ein Entferneneines Abschnitts der Hartmaskenschicht zum Ausbilden der Vertiefungumfassen. Eine Abdeckschicht (cap layer) kann über dem zweiten dielektrischenMaterial ausgebildet werden. Das zweite dielektrische Material kanngeätztwerden, so dass es relativ zu den Leiterbahnen zurückgesetztwird, eine Abdeckschicht kann überdem zweiten dielektrischen Material ausgebildet werden, und dieAbdeckschicht kann derart planar ausgebildet bzw. planarisiert (planarized)werden, dass sie im wesentlichen koplanar mit den Leiterbahnen ist.Die erste dielektrische Schicht besteht vorzugsweise aus einem dielektrischenMaterial mit niedrigem k. Eine Abdeckschicht kann über derzusammengesetzten intermetallischen dielektrischen Struktur ausgebildetwerden. Das zweite dielektrische Material kann mit dem Prozess (denProzessen) zum Ablagern bzw. Abscheiden der Leiterbahnen, dem Prozess(den Prozessen) zum Planarisieren der Leiterbahnen kompatibel seinoder nicht. Das zweite dielektrische Material kann porös sein.Die erste dielektrische Schicht besteht vorzugsweise aus einem Materialmit einer größeren mechanischenStärkeals der des zweiten dielektrischen Materials.
    [0011] Gemäß einerweiteren Ausgestaltung der vorliegenden Erfindung wird ein Verfahrenzur Herstellung einer Halbleitervorrichtung bereitgestellt. DiesesVerfahren umfasst die folgenden Schritte, deren Reihenfolge variierenkann. Eine erste dielektrische Schicht wird ausgebildet. Öffnungenwerden unter Verwendung eines Damascene-Prozesses in der erstendielektrischen Schicht ausgebildet. Die Öffnungen werden mit leitfähigem Materialgefüllt,um Leiterbahnen und/oder Durchkontaktierungen auszubilden. Ein chemisch-mechanischesPolieren (CMP, chemical mechanical polish) wird ausgeführt, um überschüssiges leitfähiges Material(falls vorhanden) zu entfernen und eine im wesentlichen planareobere Flächebereitzustellen. AusgewählteAbschnitte der ersten dielektrischen Schicht zwischen zumindest zweiLeiterbahnen werden gemustert und weggeätzt, um Vertiefungen auszubilden.Ein zweites dielektrisches Material wird in den Vertiefungen ausgebildet. Daszweite dielektrische Material ist ein dielektrisches Material mitniedrigem k, das einen geringeren Dielektrizitätskonstantenwert als den derersten dielektrischen Schicht aufweist. Das leitfähige Material kannz.B. Kupfer umfassen. Bei der ersten dielektrischen Schicht handeltes sich vorzugsweise um ein dielektrisches Material mit niedrigemk.
    [0012] Gemäß noch einerweiteren Ausgestaltung der vorliegenden Erfindung wird ein Verfahrenzur Herstellung einer Halbleitervorrichtung bereitgestellt. EineDeckschicht (blanket layer) aus leitfähigem Material wird ausgebildet.Leiterbahnen werden in der Schicht aus leitfähigem Material ausgebildet.Eine erste dielektrische Schicht wird zwischen und neben den Leiterbahnenausgebildet. AusgewählteAbschnitte der ersten dielektrischen Schicht zwischen zumindestzwei Leiterbahnen werden gemustert und weggeätzt, um Vertiefungen auszubilden.Ein zweites dielektrisches Material wird in den Vertiefungen abgelagert.Das zweite dielektrische Material ist ein dielektrisches Materialmit niedrigem k, das einen geringeren Dielektrizitätskonstantenwertals den der ersten dielektrischen Schicht aufweist. Das leitfähige Materialkann z.B. Aluminium umfassen. Bei der ersten dielektrischen Schichthan delt es sich vorzugsweise um ein dielektrisches Material mitniedrigem k.
    [0013] AndereZiele und Vorteile der Erfindung werden bei einem Lesen der folgendenausführlichenBeschreibung und bei einer Bezugnahme auf die beigefügten Zeichnungenersichtlich, in denen:
    [0014] 1 eine schematische Querschnittsdarstellungzeigt, die eine bekannte intermetallische dielektrische Strukturdarstellt;
    [0015] 2 und 3 einen Prozess für ein erstes Ausführungsbeispielder vorliegenden Erfindung veranschaulichen;
    [0016] 4 die Struktur gemäß 3 mit einer darauf ausgebildetenAbdeckschicht zeigt;
    [0017] 5 und 6 einen Teil eines Prozesses für ein zweitesAusführungsbeispielder vorliegenden Erfindung veranschaulichen;
    [0018] 7 eine gemäß einemdritten Ausführungsbeispielder vorliegenden Erfindung ausgebildete Struktur zeigt;
    [0019] 8 eine gemäß einemvierten Ausführungsbeispielder vorliegenden Erfindung ausgebildete Struktur zeigt;
    [0020] 9 eine gemäß einemfünftenAusführungsbeispielder vorliegenden Erfindung ausgebildete Struktur zeigt;
    [0021] 10 eine gemäß einemsechsten Ausführungsbeispielder vorliegenden Erfindung ausgebildete Struktur zeigt; und
    [0022] 11-17 andere Ausführungsbeispiele der vorliegendenErfindung veranschaulichen.
    [0023] Nachstehendauf die Zeichnungen Bezug nehmend, wobei gleiche Bezugszeichen dabeizum Bezeichnen gleicher Elemente überall in den verschiedenenAnsichten verwendet sind, sind veranschaulichende Ausführungsbeispieleder vorliegenden Erfindung gezeigt und beschrieben. Die Figuren sindnicht notwendigerweise maßstabsgerechtgezeichnet, und in einigen Fällensind die Zeichnungen nur zu Veranschaulichungszwecken stellenweise übertriebenund/oder vereinfacht. Der Durchschnittsfachmann erkennt die vielenmöglichenAnwendungen und Variationen der vorliegenden Erfindung basierendauf den folgenden veranschaulichenden Ausführungsbeispielen der vorliegendenErfindung.
    [0024] Imallgemeinen stellt ein Ausführungsbeispielder vorliegenden Erfindung eine zusammengesetzte Struktur mit niedrigemk und Verfahren zur Herstellung derselben bereit. 1-3 veranschaulichenein Verfahren zur Herstellung einer zusammengesetzten magnetischenStruktur mit niedrigem k gemäß einemersten Ausführungsbeispielder vorliegenden Erfindung. 1 zeigteine Querschnittsansicht eines Abschnitts von einer Halbleitervorrichtung,die sich auf eine intermetallische dielektrische Struktur 20 konzentriert.Die in 1 gezeigte bekannteintermetallische dielektrische Struktur 20 kann z.B. durchSingle-Damascene- und/oder Dual-Damascene-Prozesse ausgebildet wordensein. Die in 1 gezeigtebekannte Struktur 20 stellt eine anfängliche intermetallische dielektrischeStruktur bereit, aus der eine zusammengesetzte intermetallischedielektrische Struktur des ersten Ausführungsbeispiels aufzubauenist. Die anfänglicheintermetallische dielektrische Struktur 20 kann z.B. unterVerwendung bekannter Prozesse hergestellt werden. Die Erfindungist jedoch nicht durch die zum Erhalten der anfänglichen intermetallischendielektrischen Struktur 20 verwendeten Prozesse beschränkt.
    [0025] Dieanfänglicheintermetallische dielektrische Struktur 20 gemäß 1 weist eine erste dielektrischeSchicht 21 auf, die aus einem dielektrischen Material mitniedrigem k ausgebildet sein kann oder nicht sein kann. Leiterbahnen 26 sindin der ersten dielektrischen Schicht 21 ausgebildet. Wiehäufig benötigt befindetsich eine Mantelschicht 30 zwischen den Leiterbahnen 26 undder ersten dielektrischen Schicht 21. Bei einigen Anwendungenkann jedoch die Mantelschicht 30 nicht vorhanden sein.Eine Durchkontaktierung 28 ist gezeigt, die sich von einer derLeiterbahnen 26 in 1 auserstreckt. Eine Hartmaske 24 befindet sich oben auf derersten dielektrischen Schicht 21. Diese Hartmaske 24 kann mehrereFunktionen haben. Beispielsweise kann die Hartmaske 24 zumMustern von Öffnungenin der ersten dielektrischen Schicht 21, wo die Leiterbahnen 26 unddie Durchkontaktierung 28 ausgebildet sind, verwendet wordensein. Ferner kann die Hartmaske 24 als eine Abdeckschichtoder Sperrschicht (barrier layer) für das Material der ersten dielektrischenSchicht 21 fungieren, um sie vor Beschädigung, Erosion, oder Materialänderungenwährend andererVerarbeitungsschritte, die nach der Ausbildung der ersten dielektrischenSchicht 21 auftreten, zu schützen.
    [0026] DieLeiterbahnen 26 und die Durchkontaktierung 28 deranfänglichenintermetallischen dielektrischen Struktur 20 (siehe 1) können aus einer Vielfalt vonMaterialien bestehen, umfassend aber nicht beschränkt auf:z.B. Kupfer, Kupferlegierungen, Aluminium, Aluminiumlegierungen,Gold, Silber, Platin, Wolfram, Wolframlegierungen, stark dotiertesPolysi lizium oder eine beliebige Kombination davon. Vorzugsweisebestehen die Leiterbahnen 26 aus einem Material mit einemniedrigen Widerstand, um bei dem Verringern der RC-Verzögerung zuhelfen. Vorzugsweise bestehen die Leiterbahnen 26 z.B.aus Kupfer oder einer Kupferlegierung. Die Mantelschicht 30 (fallsvorhanden) kann aus einer Vielfalt von Materialien bestehen, umfassendaber nicht beschränkt auf:z.B. Tantal, Tantalnitrid, Tantal-Silizium-Nitrid, Wolfram, Wolframnitrid,hochschmelzendes Metall oder eine beliebige Kombination davon.
    [0027] Istdie anfänglicheintermetallische dielektrische Struktur 20 gemäß 1 gegenwärtig, werden wie in 2 gezeigt Vertiefungen 40 inder Struktur ausgebildet. Die Vertiefungen 40 können unterVerwendung bekannter Muster- und Ätztechniken ausgebildet werden.Beispielsweise kann eine (nicht gezeigte) Photoresistschicht über derStruktur 20 gemäß 1 ausgebildet werden. Daraufhinkann die Photoresistschicht unter Verwendung von Photolithographiegemustert werden, und die Vertiefungen 40 können ineiner Richtung mit der (nicht gezeigten) gemusterten Photoresistschichtgeätztwerden. Nach dem Ausbilden der Vertiefungen 40 kann diePhotoresistschicht daraufhin entfernt werden, um die in 2 gezeigte Struktur 42 bereitzustellen.Das Ätzender Vertiefungen 40 kann unter Verwendung einer beliebigen Ätztechnikeiner Vielfalt von Ätztechnikenwie z.B. Nassätzen(wet etching), reaktives Ionenätzen(RIE, reactive ion etching) und/oder Ionenfräsen (ion milling) ausgeführt werden.Vorzugsweise wird das Ätzender Vertiefungen 40 unter Verwendung von RIE ausgeführt, umein anisotropes Ätzen bereitzustellen.Der Durchschnittsfachmann erkennt, dass viele verschiedene Muster-und Ätzprozesse und/oder Ätzchemikalienverwendet werden können, umdie Vertiefungen 40 auszubilden.
    [0028] Wiein 2 gezeigt werdendie Seiten 44 der Vertiefungen 40 vorzugsweiseentlang der Mantelschicht 30 ausgebildet. Die Vertiefungen 40 können jedochauch z.B. in oder durch die Mantelschicht 30, an der Kanteeiner Leiterbahn 26 oder teilweise innerhalb einer Leiterbahn 26 ausgebildetwerden. Bei anderen nicht gezeigten Ausführungsbeispielen können dieVertiefungen 40 nur innerhalb der ersten dielektrischenSchicht 21 derart ausgebildet werden, dass ein Abschnittder ersten dielektrischen Schicht zwischen einer Seite 44 derVertiefung 40 und der Mantelschicht 30 (oder zwischeneiner Seite 44 der Vertiefung 40 und der Leiterbahn 26,wo keine Mantelschicht 30 vorhanden ist) bleibt. Bei einigenAnwendungen kann es abhängigvon den verwendeten Materialien möglich sein, eine Ätzung zuverwenden, die z.B. selektiv gegen ein Ätzen der Mantelschicht 30 ist,um zu der Ätzsteuerungbeizutragen.
    [0029] Essind mehrere Techniken vorhanden, die zum Steuern des Stoppunktsdes Ätzenszum Steuern der Tiefe der Vertiefungen 40 verwendet werden können, obwohldie Genauigkeit der Vertiefungstiefe für einige Anwendungen mit intermetallischerdielektrischer Schicht nicht entscheidend sein kann. Die Ätztiefekann z.B. unter Verwendung eines zeitlich festgelegten Prozesses,einer Endpunktsignalsteuerung, einer Ätzstopschicht oder einer beliebigen Kombinationdavon gesteuert werden. Die Tiefe der Vertiefungen 40 kannfür verschiedeneAusführungsbeispieleoder verschiedene Anwendungen wie benötigt variieren.
    [0030] Nachdemdie Vertiefungen 40 ausgebildet sind, wird ein zweitesdielektrisches Material 52 innerhalb der Vertiefungen 40 abgelagertwie in 3 gezeigt. Daszweite dielektrische Material 52 ist ein dielektrischesMaterial mit niedrigem k mit einer geringeren Dielektrizitätskonstante(k) als der der ersten dielektrischen Schicht 21. Es isteine Anzahl von Techniken vorhanden, die zum Ablagern des zweiten dielektri schenMaterials 52 in den Vertiefungen 40 verwendetwerden können,umfassend (aber nicht notwendigerweise beschränkt auf): z.B. chemische Gasphasenabscheidung(CVD, chemical vapor deposition), physikalische Beschichtung ausder Gasphase (PVD, physical vapor deposition), Schleuderablagerung(spinon deposition) oder Kathodenzerstäubung (sputtering). Wenn daszweite dielektrische Material 52 in den Vertiefungen 40 abgelagertwird, kann das zweite dielektrische Material 52 die Vertiefungen 40 ungenügend füllen, glattfüllenoder überfüllen. Fallsdas zweite dielektrische Material 52 die Vertiefungen 40 überfüllt, kannz.B. ein Planarisierungsprozess (z.B. chemisch-mechanisches Polieren(CMP) oder Rückätzen) verwendetwerden, um eine im wesentlichen planare obere Fläche 54 wie in 3 gezeigt bereitzustellen.
    [0031] Dieerste dielektrische Schicht 21 kann aus einer Vielfaltvon Materialien bestehen, umfassend aber nicht beschränkt auf:z.B. Siliziumoxid, Siliziumnitrid oder dielektrisches Material mitniedrigem k. Das zweite dielektrische Material 52 kannaus einer Vielfalt von Materialien mit niedrigem k bestehen. Vorzugsweisesind die erste dielektrische Schicht 21 und das zweitedielektrische Material 52 aus verschiedenen Materialienmit niedrigem k ausgebildet. Es wird vorgezogen, dass das für die erstedielektrische Schicht 21 verwendete Material mechanisch stärker alsdas zweite dielektrische Material 52 ist. Es wird ebenfallsvorgezogen, dass die erste dielektrische Schicht 21 kompatiblermit anderen nach der Ausbildung der ersten dielektrischen Schicht 21 auftretendenProzessen ist als es das zweite dielektrische Material 52 wäre, fallses bei der Ausbildung der ersten dielektrischen Schicht 21 ausgebildetwerden würde.
    [0032] Eskann jedoch ein Fall vorhanden sein, in dem die erste dielektrischeSchicht 21 aus dem gleichen dielektrischen Material mitniedrigem k wie dem des zweiten dielektrischen Materi als 52 besteht.Es wird z.B. angenommen, dass das Material der ersten dielektrischenSchicht 21 nicht mit allen Prozessen im Anschluss an seineAusbildung kompatibel ist und ein Abschnitt der ersten dielektrischenSchicht 21 beschädigtoder geändertwird. Das zweite dielektrische Material 52 kann für einigeoder alle der beschädigtenoder geändertenAbschnitte der ersten dielektrischen Schicht 21 eingesetztwerden (z.B. in entscheidenden Bereichen, in denen die Verwendungvon Material mit niedrigem k zum Verringern der RC-Verzögerung amwirksamsten ist).
    [0033] DieHartmaske 24 gemäß 1 kann aus einer Vielfaltvon Materialien bestehen, umfassend aber nicht beschränkt auf:z.B. Siliziumnitrid oder Siliziumoxid. Die Hartmaske 24 kannfür dieVerwendung wichtig sein, falls die erste dielektrische Schicht 21 nichtmit nachfolgenden Metallablagerungsschritten wie beispielsweiseUVD, IPUVD oder CVD kompatibel ist oder diesen gegenüber intolerantist. Es könnenjedoch Ausführungsbeispielevorhanden sein, bei denen die Hartmaske 24 abhängig vonz.B. der Materialwahl fürdie erste dielektrische Schicht 21 und den nachfolgendenMetallablagerungsschritten vor der Ausbildung der Vertiefungen 40 für das zweite dielektrischeMaterial 52 entfernt werden kann.
    [0034] Eskann auch wünschenswertsein, eine Abdeckschicht oder Sperrschicht 58 über derzweiten dielektrischen Schicht 52 auszubilden, um sie voreiner Beschädigungoder Änderungenwährendnachfolgender Prozesse zu schützen. 4 zeigt die zusammengesetzteintermetallische dielektrische Struktur 60 gemäß 3 mit einer über derStruktur 60 ausgebildeten Abdeckschicht 58. Fallseine (nicht gezeigte) weitere intermetallische dielektrische Schichtstruktur über dervorhandenen intermetallischen dielektrischen Struktur 60 (z.B. 3) auszubilden ist, wirdhäufigohnehin aus anderen Gründen wiebeispielsweise eine Ätzstopschichtzu sein eine Sperrschicht 58 über der vorhandenen intermetallischendielektrischen Struktur ausgebildet. Somit kann die Abdeckschicht 58 gemäß 4 innerhalb der Gesamtstrukturder Halbleitervorrichtung zahlreiche Funktionen erfüllen.
    [0035] 5 und 6 veranschaulichen ein zweites Ausführungsbeispielder vorliegenden Erfindung. Bei dem zweiten Ausführungsbeispiel ist das zweitedielektrische Material 52 relativ zu der oberen Fläche 54 derStruktur 60 und/oder relativ zu den Leiterbahnen 26 zurückgesetzt.Eine derartige Aussparung 62 kann z.B. verursacht durchein beabsichtigtes (oder unbeabsichtigtes) ungenügendes Füllen der Vertiefungen 40 mitdem zweiten dielektrischen Material 52 vorhanden sein.Ferner kann eine derartige Aussparung 62 ausgebildet werden,nachdem das zweite dielektrische Material 52 mit einemglatten Füllenoder Überfüllen derVertiefungen 40 abgelagert ist, indem das zweite dielektrischeMaterial 52 geätztwird, nachdem es abgelagert ist. Ein derartiges Ätzen kann z.B. unter Verwendungeiner selektiven Ätzung und/oderunter Verwendung einer Technik mit gemusterter Maskierung ausgeführt werden.
    [0036] Beidem zweiten Ausführungsbeispielwird der Aussparungsbereich 62 oberhalb des zweiten dielektrischenMaterials 52 mit einer Abdeckschicht oder Sperrschicht 58 obenauf dem zweiten dielektrischen Material 52 gefüllt wiein 6 gezeigt. Es kannnotwendig oder wünschenswertsein, die intermetallische dielektrische Struktur 60 nachder Ablagerung der Abdeckschicht 58 zu planarisieren, um eineplanare obere Fläche 54 wiein 6 gezeigt bereitzustellen.
    [0037] Beieinem dritten Ausführungsbeispielder vorliegenden Erfindung könnendas zweite dielektrische Material 52 und die Hartmaske 24 relativzu den Leiterbahnen 26 zurückgesetzt und daraufhin miteiner Abdeckschicht 58 bedeckt werden wie in 7 gezeigt. 8 zeigt ein viertes Ausführungsbeispiel dervorliegenden Erfindung, bei dem die Hartmaske 24 nichtin der zusammengesetzten intermetallischen dielektrischen Struktur 60 vorhandenist (z.B. kann die Hartmaske 24 vor dem Ausbilden der zweitendielektrischen Schicht 52 entfernt worden sein).
    [0038] 9 zeigt ein fünftes Ausführungsbeispiel dervorliegenden Erfindung, bei dem keine Hartmaskenschicht 24 über derersten dielektrischen Schicht 21 vorhanden ist, aber daszweite dielektrische Material 52 relativ zu der erstendielektrischen Schicht 21 und den Leiterbahnen 26 zurückgesetztist und das zweite dielektrische Material 52 mit einerAbdeckschicht 58 bedeckt ist. 10 zeigt ein sechstes Ausführungsbeispielder vorliegenden Erfindung, bei dem keine Hartmaske 24 über derersten dielektrischen Schicht 21 vorhanden ist, aber daszweite dielektrische Material 52 und die erste dielektrische Schicht 21 relativzu den Leiterbahnen 26 zurückgesetzt sind und eine Abdeckschicht 58 obenauf dem zweiten dielektrischen Material 52 und oben aufder ersten dielektrischen Schicht 21 ausgebildet ist. Mit demNutzen dieser Offenbarung kann der Durchschnittsfachmann sich vieleandere Ausführungsbeispielevon gemäß Herstellungsverfahrender vorliegenden Erfindung hergestellten zusammengesetzten intermetallischendielektrischen Strukturen 60 vorstellen.
    [0039] VerschiedeneVerfahren und Ausführungsbeispieleder vorliegenden Erfindung könneneine beliebige Kombination der folgenden Vorteile bereitstellen.Eine zusammengesetzte intermetallische dielektrische Struktur 60 ermöglicht angepassteelektrische Eigenschaften bei ausgewählten Bereichen. Die Einfügung vondielektrischen Materialien mit sehr niedrigem k 52 an ausgewählten Stellennach der Ausbildung anderer Strukturen verringert und/oder beseitigtKompatibilitätsproblemebei der Verarbeitung. Ein Grund für verringerte Kompatibilitätsproblemebesteht darin, dass die anfänglicheintermetallische dielektrische Struktur 20 (mit den Leiterbahnen 26 undDurchkontaktierungen 28 am Platze) vor der Ausbildung deszweiten dielektrischen Materials 52 (z.B. dielektrischenMaterials mit sehr niedrigem k) ausgebildet wird. Folglich mussdas zweite dielektrische Material 52 nicht mit den zumAusbilden der Mantelschicht 30, der Leiterbahnen 26 und/oderder Durchkontaktierungen 28 verwendeten Prozessen kompatibelsein. Ein weiterer Vorteil besteht darin, dass bereits getesteteund entwickelte Verfahren zur Ausbildung der anfänglichen intermetallischendielektrischen Struktur 20 (siehe z.B. 1) in Verbindung mit einem Ausführungsbeispielder vorliegenden Erfindung verwendet werden können.
    [0040] Nochein weiterer Vorteil besteht darin, dass das zweite dielektrischeMaterial 52 ein dielektrisches Material mit niedrigem ksein kann, das relativ zu der ersten dielektrischen Schicht 21 mechanisch schwachist (z.B. niedriges Modul, niedrige Härte, weich und/oder zum Brechenneigend). In einem derartigen Fall kann sich auf die erste dielektrische Schicht 21 gestützt werden,um eine strukturelle Stabilitätfür diezusammengesetzte intermetallische dielektrische Struktur 60 bereitzustellen,währenddas zweite dielektrische Material 52 wünschenswerte elektrische Eigenschaftenin ausgewähltenBereichen bereitstellt (z.B. wo RC-Verzögerungsfaktoren zwischen Leiterbahnen 26 verringertwerden müssen).
    [0041] Miteiner bekannten intermetallischen dielektrischen Struktur 20 erfordertdie Einführungeines neuen Materials mit niedrigem k typischerweise die Behandlungzahlreicher Integrations- undKompatibilitätsfragenwie z.B. Kompatibilitätmit nachfolgenden CMP-Prozessen, Kompatibilität mit nachfolgenden Metallablagerungsprozessenund/oder Kompatibilität mitnachfolgenden Ätzprozessen.Die Prozesse und Strukturen von Ausführungsbeispielen für die vorliegendeErfindung könnenden Vorteil des Vermeidens oder deutlichen Verringerns dieser In tegrations- und/oderKompatibilitätsfragenbereitstellen. Die Fähigkeitzum schnellen und leichten Integrieren, Einführen und/oder Testen neuerMaterialien mit niedrigem k in einer zusammengesetzten intermetallischen dielektrischenStruktur 60 unter Verwendung eines Prozesses und einerStruktur der vorliegenden Erfindung kann die Zeit und die Kostendes Entwickelns und Verwendens neuer Materialien mit niedrigem k sehrverringern.
    [0042] DieVerwendung einer zusammengesetzten intermetallischen dielektrischenStruktur 60 gemäß einemAusführungsbeispielder vorliegenden Erfindung stellt den Vorteil des Erhaltens einerim Vergleich zu der Verwendung des gleichen Materials mit niedrigemk (wie fürdas zweite dielektrische Material verwendet) in einer bekanntenStruktur 20 gemäß 1 (d.h. der Verwendung desMaterials mit sehr niedrigem k des zweiten dielektrischen Materials 52 alsdas Material fürdie erste dielektrische Schicht 21 in einer bekannten Struktur 20)widerstandsfähigeren undstrukturell stabileren Struktur mit niedrigem k mit guter elektrischerLeistungsfähigkeitund besserer Baugruppenzuverlässigkeitbereit. Somit stellt ein Ausführungsbeispielder vorliegenden Erfindung eine strukturell intakte intermetallischedielektrische Struktur bereit, währendangepasste Bereiche mit wünschenswertenelektrischen Eigenschaften (d.h. niedriges k) erhalten werden. Dieskann außerdem eineverbesserte mechanische Stabilitätfür denganzen Stapel von intermetallischen dielektrischen Schichten bereitstellen.
    [0043] Fernermuss das zweite dielektrische Material 52 z.B. nicht miteinem bei dem Ausbilden der Leiterbahnen 26 verwendetenKupfer-CMP-Prozess kompatibel sein. Eine durch schwache Schnittstellen zwischenSchichten verursachte Delaminierung kann unter Verwendung einesaggressiveren Kupfer-CMP-Prozessesbei der ersten dielektrischen Schicht 21 überwunden werden.Daraufhin kann ein milderer CMP-Prozess zum Planarisieren des zweitendielektrischen Materials 52 verwendet werden. Da das zweitedielektrische Material 52 während des aggressiveren Kupfer-CMP-Prozessesnicht vorhanden ist, ist die Kompatibilität des zweiten dielektrischenMaterials 52 mit dem Kupfer-CMP-Prozess kein Problem. Dieskann auch eine Störungdünner Leiterbahnen 26 wegendes Fehlens einer Unterstützungvon umgebendem Material mit niedrigem k während der Verarbeitung derLeiterbahnen 26 (z.B. CMP) verringern oder beseitigen,da das erste dielektrische Material 21 aus einem stärkeren Materialals dem des zweiten dielektrischen Materials 52 bestehenkann.
    [0044] Daszweite dielektrische Material 52 muss auch nicht mit Prozessendes Ablagerns eines „liners" bzw. einer Mantelschicht 30 kompatibelsein, da es nach der Ablagerung der Mantelschicht ausgebildet wird.Folglich würdenin dem Fall der Verwendung porösenMaterials mit niedrigem k als das zweite dielektrische Material 52 diePoren nicht störend aufden Mantelablagerungsprozess einwirken.
    [0045] Wennein Ausführungsbeispielder vorliegenden Erfindung verwendet wird, muss das zweite dielektrischeMaterial 52 nicht mit einer während der Ausbildung der Leiterbahnen 26 aufder ersten dielektrischen Schicht 21 verwendeten Hartmaske 24 kompatibelsein. Die Hartmaske 24 kann z.B. vor der Ausbildung deszweiten dielektrischen Materials 52 entfernt werden. Dadie Hartmaske 24 vor der Ausbildung des zweiten dielektrischenMaterials 52 entfernt werden kann oder da ein Teil derHartmaske 24 währendder Ausbildung der Vertiefungen 40 für das zweite dielektrischeMaterial 52 weggeätztwerden kann (siehe z.B. 2),muss ferner die Hartmaske 24 nicht bleiben, um den Gesamtdielektrizitätskonstantenwertfür dasMaterial zwischen den Leiterbahnen 26 auf der zusammengesetztenStruktur 60 zu erhöhen.
    [0046] ObwohlzusätzlicheVerarbeitungsschritte nötigsein können,um eine zusammengesetzte intermetallische dielektrische Struktur 60 unterVerwendung eines Prozesses der vorliegenden Erfindung auszubilden(z.B. ein Maskierungsschritt, ein Ätzschritt, ein Ablagerungsschrittund ein Planarisierungsschritt), können die Ergebnisse derartigezusätzlicheVerarbeitungsschritte rechtfertigen. Ferner können die Vorteile der vorliegendenErfindung die fürzum Realisieren eines Ausführungsbeispielsder vorliegenden Erfindung benötigtezusätzlicheVerarbeitungsschritte erforderlichen Kosten und erforderliche Zeit überwiegen.
    [0047] Jedesder veranschaulichten Ausführungsbeispielein 1-10 zeigt Leiterbahnen 26 undeine Durchkontaktierung 28, die basierend auf der anfänglichenintermetallischen dielektrischen Struktur 20 gemäß 1 unter Verwendung einesDamascene-Prozesseserzeugt werden. Es ist jedoch selbstverständlich, dass die vorliegendeErfindung auch mit Leitern verwendet werden kann, die durch eineDeckablagerung (blanket deposition) und ein Mustern (wie es gewöhnlich zumAusbilden von Aluminiumbahnen verwendet wird) ausgebildet werden. Indiesem Fall kann die erste dielektrische Schicht 21 (siehe 1) z.B. nach dem Musternder Leiterbahnen 26 ausgebildet werden, und diese erstedielektrische Schicht 21 kann mit einer oberen Fläche der Leiterbahnen 26 planarisiertwerden oder nicht.
    [0048] 11-17 veranschaulichen ein Verfahren gemäß zusätzlichenAusführungsbeispielender vorliegenden Erfindung. 11-13 veranschaulichen bekannteVerarbeitungsschritte, die häufigfür z.B. ausAluminium bestehende Leiterbahnen verwendet werden. Eine Deckschichtaus leitfähigemMaterial 26 wird auf einer darunterliegenden Schicht 67 abgelagertwie in 11 gezeigt. Diedarunterliegende Schicht 67 ist in diesem Fall lediglichzu Veranschaulichungszwecken gezeigt. Die darunterliegende Schicht 67 kanneine beliebige andere Schicht wie z.B. ein Substrat, eine weitereintermetallische dielektrische Schicht oder eine auf oder in einemSubstrat ausgebildete Vorrichtung sein. Die Deckschicht aus leitfähigem Materialwird daraufhin gemustert und geätzt,um wie in 12 gezeigtLeiterbahnen 26 auszubilden, die z.B. unter Verwendungbekannter Prozesse bereitgestellt werden können. Als nächstes wird eine erste dielektrischeSchicht 21 überden Leiterbahnen 26 abgelagert, um eine bekannte intermetallischedielektrische Struktur 120 bereitzustellen, die in 13 gezeigt ist. Folglichstellt die bekannte intermetallische dielektrische Struktur 120 gemäß 13 eine anfänglicheintermetallische dielektrische Struktur für ein Ausführungsbeispiel der vorliegendenErfindung bereit.
    [0049] Nachstehendauf 14 Bezug nehmend werdenausgewählteAbschnitte der ersten dielektrischen Schicht 21 entfernt(z.B. gemustert und geätzt),um Vertiefungen 40 auszubilden. Wie in 15 gezeigt werden die Vertiefungen 40 miteinem zweiten dielektrischen Material 52 gefüllt, umeine zusammengesetzte intermetallische dielektrische Struktur 160 auszubilden.Das zweite dielektrische Material 52 ist ein dielektrischesMaterial mit niedrigem k, das einen geringeren Wert der Dielektrizitätskonstante(k) als den der ersten dielektrischen Schicht 26 aufweist. Nachdem Ausbilden der zusammengesetzten intermetallischen dielektrischenStruktur 160 gemäß 15 kann die Struktur 160 planarisiertwerden oder nicht (z.B. CMP, Rückätzen), umdie Struktur 160 auf nachfolgende Schichten oder Prozessevorzubereiten. 16 veranschaulichtein Ausführungsbeispiel,bei dem die zusammengesetzte intermetallische dielektrische Struktur 160 z.B.planarisiert worden ist. Falls benötigt oder erwünscht kannferner eine Abdeckschicht oder Sperrschicht 58 oben auf derzusammengesetzten intermetallischen dielektrischen Struktur 160 ausgebildet werdenwie in 17 gezeigt. Fernerkönnenvor der Ausbildung der Vertiefungen 40 und vor dem Füllen derVertiefungen 40 mit einem zweiten dielektrischen Material 52 (nicht gezeigte)leitfähigeDurchkontaktierungen in der ersten dielektrischen Schicht ausgebildetwerden.
    [0050] DerFachmann mit dem Nutzen dieser Offenbarung erkennt, dass Ausführungsbeispieleder vorliegenden Erfindung eine zusammengesetzte dielektrische Strukturmit niedrigem k bereitstellen. Es ist selbstverständlich,dass die Zeichnungen und die ausführliche Beschreibung dabeieher in einer veranschaulichenden als in einer beschränkendenArt und Weise zu betrachten sind und die Erfindung nicht auf dieoffenbarten speziellen Formen und Beispiele beschränken sollen.Die Erfindung umfasst im Gegenteil dem Fachmann ersichtliche beliebigeweitere Modifikationen, ÄnderungenNeuanordnungen, Ersetzungen, Alternativen, Entwurfswahlen und Ausführungsbeispiele,ohne von dem Rahmen des Inhalts und Schutzbereichs der Erfindungwie durch die folgenden Patentansprüche definiert abzuweichen.Somit sollen die folgenden Patentansprüche derart interpretiert werden,dass sie alle derartigen weiteren Modifikationen, Änderungen,Neuanordnungen, Ersetzungen, Alternativen, Entwurfswahlen und Ausführungsbeispieleumfassen.
    权利要求:
    Claims (19)
    [1] Verfahren zur Ausbildung einer zusammengesetztenintermetallischen dielektrischen Struktur, mit: Bereitstelleneiner anfänglichenintermetallischen dielektrischen Struktur mit einer ersten dielektrischen Schichtund zwei Leiterbahnen, wobei die zwei Leiterbahnen sich in der erstendielektrischen Schicht befinden; Entfernen eines Abschnittsder ersten dielektrischen Schicht zwischen den Leiterbahnen zumAusbilden einer Vertiefung; und Füllen der Vertiefung mit einemzweiten dielektrischen Material, wobei das zweite dielektrischeMaterial ein Dielektrikum mit niedrigem k ist, das eine geringereDielektrizitätskonstanteals die der ersten dielektrischen Schicht aufweist.
    [2] Verfahren nach Anspruch 1, wobei die anfänglicheintermetallische dielektrische Struktur ferner eine zwischen jederder Leiterbahnen und der ersten dielektrischen Schicht ausgebildeteMantelschicht umfasst, und wobei die Vertiefung zwischen den Mantelschichtender Leiterbahnen ausgebildet wird.
    [3] Verfahren nach Anspruch 2, wobei das Bereitstellender anfänglichenintermetallischen dielektrischen Struktur umfasst: Ablagernder Mantelschicht, wobei das zweite dielektrische Material nichtmit der Ablagerung der Mantelschicht kompatibel ist.
    [4] Verfahren nach Anspruch 1, wobei die anfänglicheintermetallische dielektrische Struktur ferner eine Hartmaskenschichtoben auf der ersten dielektrischen Schicht umfasst, und wobei dasEntfernen des Abschnitts der ersten dielektrischen Schicht ein Entferneneines Abschnitts der Hartmaskenschicht zum Ausbilden der Vertiefungumfasst.
    [5] Verfahren nach Anspruch 4, wobei das Bereitstellender anfänglichenintermetallischen dielektrischen Struktur umfasst Ablagernder Hartmaskenschicht, wobei das zweite dielektrische Material nichtmit der Ablagerung der Hartmaskenschicht kompatibel ist.
    [6] Verfahren nach Anspruch 1, ferner mit: Ausbildeneiner Abdeckschicht überdem zweiten dielektrischen Material.
    [7] Verfahren nach Anspruch 1, ferner mit: Ätzen deszweiten dielektrischen Materials, so dass es relativ zu den Leiterbahnenzurückgesetztwird; Ausbilden einer Abdeckschicht über dem zweiten dielektrischenMaterial; und Planarisieren der Abdeckschicht derart, dasssie im wesentlichen koplanar mit den Leiterbahnen ist.
    [8] Verfahren nach Anspruch 1, wobei die erste dielektrischeSchicht aus einem dielektrischen Material mit niedrigem k besteht.
    [9] Verfahren nach Anspruch 1, ferner mit: Ausbildeneiner Abdeckschicht überder zusammengesetzten intermetallischen dielektrischen Struktur.
    [10] Verfahren nach Anspruch 1, wobei das Bereitstellender anfänglichenintermetallischen dielektrischen Struktur umfasst: AblagernleitfähigenMaterials zum Ausbilden der Leiterbahnen, wobei das zweite dielektrischeMaterial nicht mit der Ablagerung des leitfähigen Materials kompatibelist.
    [11] Verfahren nach Anspruch 1, wobei das Bereitstellender anfänglichenintermetallischen dielektrischen Struktur umfasst: Ausführen einesPlanarisierungsprozesses bei den Leiterbahnen, wobei das zweitedielektrische Material nicht mit dem Planarisierungsprozess für die Leiterbahnenkompatibel ist.
    [12] Verfahren nach Anspruch 1, wobei das zweite dielektrischeMaterial porösist.
    [13] Verfahren nach Anspruch 1, wobei die erste dielektrischeSchicht aus einem Material mit einer größeren mechanischen Stärke alsder des zweiten dielektrischen Materials besteht.
    [14] Verfahren zur Herstellung einer Halbleitervorrichtung,mit: Ausbilden einer ersten dielektrischen Schicht; Ausbildenvon Öffnungenin der ersten dielektrischen Schicht unter Verwendung eines Damascene-Prozesses; Füllen der Öffnungenmit leitfähigemMaterial zum Ausbilden von Leiterbahnen und/oder Durchkontaktierungen; Ausführen eineschemisch-mechanischen Polierens zum Entfernen von überschüssigem leitfähigem Materialund zum Bereitstellen einer im wesentlichen Planaren oberen Fläche; Musternund WegätzenausgewählterAbschnitte der ersten dielektrischen Schicht zwischen zumindest zweiLeiterbahnen zum Ausbilden von Vertiefungen; und Ablagern eineszweiten dielektrischen Materials in den Vertiefungen, wobei daszweite dielektrische Material ein dielektrisches Material mit niedrigemk ist, das einen geringeren Dielektrizitätskonstantenwert als den derersten dielektrischen Schicht aufweist.
    [15] Verfahren nach Anspruch 14, wobei das leitfähige MaterialKupfer umfasst.
    [16] Verfahren nach Anspruch 14, wobei es sich bei derersten dielektrischen Schicht um ein dielektrisches Material mitniedrigem k handelt.
    [17] Verfahren zur Herstellung einer Halbleitervorrichtung,mit: Ausbilden einer Deckschicht aus leitfähigem Material; Ausbildenvon Leiterbahnen in der Schicht aus leitfähigem Material; Ablagerneiner ersten dielektrischen Schicht zwischen und neben den Leiterbahnen; Musternund WegätzenausgewählterAbschnitte der ersten dielektrischen Schicht zwischen zumindest zweiLeiterbahnen zum Ausbilden von Vertiefungen; und Ablagern eineszweiten dielektrischen Materials in den Vertiefungen, wobei daszweite dielektrische Material ein dielektrisches Material mit niedrigemk ist, das einen geringeren Dielektrizitätskonstantenwert als den derersten dielektrischen Schicht aufweist.
    [18] Verfahren nach Anspruch 17, wobei das leitfähige MaterialAluminium umfasst.
    [19] Verfahren nach Anspruch 17, wobei es sich bei derersten dielektrischen Schicht um ein dielektrisches Material mitniedrigem k handelt. Zusammenfassung
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