Integrierte Speicherschaltungsbausteine und Betriebsverfahren, die ausgeführt sind, um Datenbits mit

专利摘要:
Integrierte Schaltungsbausteine umfassen ein Speicherzellenfeld, das ausgeführt ist, eine Mehrzahl von Datenbits mit einer ersten Datenrate parallel auszugeben. Eine Ausgabeschaltung ist ausgeführt, um in einer normalen Betriebsart die Datenbits an einen externen Anschluss seriell mit der ersten Datenrate auszugeben und in einer Testbetriebsart die Datenbits an den externen Anschluss seriell mit einer zweiten Datenrate auszugeben, die niedriger als die erste Datenrate ist. Entsprechend kann das Speicherzellenfeld mit einer ersten Datenrate betrieben werden, während der Ausgabeschaltung in einer Testbetriebart ermöglicht wird, Daten mit einer zweiten Datenrate, die niedriger als die erste Datenrate ist, an einen externen Anschluss auszugeben.
公开号:DE102004027883A1
申请号:DE102004027883
申请日:2004-05-28
公开日:2005-02-10
发明作者:Sang-Seok Kang；Chi-Wook Kim；Jae-Woong Lee
申请人:Samsung Electronics Co Ltd；
IPC主号:G01R31-28

专利说明:
[0001] DieseErfindung betrifft integrierte Speicherschaltungsbausteine und Betriebsverfahrenhierfür, insbesondereSchaltungen und Verfahren zum Testen integrierter Schaltungsbausteine.
[0002] IntegrierteSpeicherschaltungsbausteine sind in vielen kommerziellen und Verbraucherapplikationenweit verbreitet. Ein weit verbreiteter integrierter Speicherschaltungsbausteinist ein dynamischer Speicherbaustein mit direktem Zugriff (DRAM). Zudemwurden synchrone DRAM-Bausteine (SDRAM-Bausteine)entwickelt, die in der Lage sind, das Lesen und Schreiben von Datensynchronisiert mit der ansteigenden oder abfallenden Flanke eines Taktsignalsdurchzuführen. Überdieswurden SDRAM-Bausteine mit doppelter Datenrate (DDR) entwickelt,die durch Lesen und/oder Schreiben von Daten in Reaktion auf dieansteigende und die abfallende Flanke eines Taktsignals mit einerhöheren Frequenzals herkömmlicheSDRAM arbeiten können,die auch als SDRAM mit einfacher Datenrate (SDR) bezeichnet werden.Wie dem hier maßgeblichenFachmann allgemein bekannt ist, meint der Begriff „Datenrate" die Anzahl von anoder von einem externen Eingabe-/Ausgabeanschlussdurch einen Speicherbaustein währendeiner Taktperiode übertragenenBits.
[0003] 1 zeigt ein Zeitablaufdiagramm,das den Betrieb eines herkömmlichenSDR-SDRAM mit demjenigen eines herkömmlichen DDR-SDRAM vergleicht.Diese beiden SDRAM umfassen eine Bündellänge (BL) von vier und eineSpaltenadressenabtastlatenz (CAS-Latenz) (CL) von zwei. Daher werden,wie aus 1 ersichtlichist, bei dem SDRAM mit BL=4 und CL=2 vier Datenbits Q0, Q1, Q2 und Q3in Reaktion auf einen Lesebefehl R gelesen, wobei jedes DatenbitQ0 bis Q3 in Reaktion auf die ansteigende Flanke eines TaktsignalsCLK ausgegeben wird. Analog werden in Reaktion auf einen SchreibbefehlW vier Datenbits sequentiell in Reaktion auf die ansteigende Flankedes Taktsignals CLK eingegeben.
[0004] ImGegensatz dazu werden, wie ebenfalls aus 1 ersichtlich ist, bei dem DDR-SDRAMgespeicherte Daten Q0 bis Q3 in Reaktion auf die ansteigende unddie abfallende Flanke eines Datenabtastsignals (DQS), das seinerseitsaus dem Taktsignal CLK erzeugt wird, aus dem Speicherbaustein ausgegeben.Ebenso werden Daten D0 bis D3 in Reaktion auf einen Schreibbefehlin den Speicherbaustein in Reaktion auf die ansteigende und dieabfallende Flanke des DQS geschrieben, so dass eine doppelte Datenrateim Vergleich mit dem SDR-SDRAM erhalten wird. Auslegung und Funktionsweisevon SDRAM-Bausteinen, welche SDR-SDRAM-Bausteine und DDR-SDRAM-Bausteineumfassen, sind dem Fachmann allgemein bekannt und brauchen hiernicht weiter beschrieben werden.
[0005] Durchdie hohen Datenraten kann es schwierig sein, einen Hochfrequenzspeicherbaustein,wie einen DDR-SDRAM, zu testen. Zudem kann es insbesondere schwierigsein, einen Hochfrequenzspeicherbaustein, wie einen DDR-SDRAM, miteiner Testausrüstungzu testen, die eine relativ niedrige Frequenz benutzt, wie eineTestausrüstung,die zum Testen eines SDR-SDRAM-Bausteins ausgelegt ist. Das US-Patent5.933.379 von Park et al., das auf die Anmelderin der vorliegendenAnmeldung übertragen ist,stellt beispielsweise ein „Verfahrenund Schaltung zum Testen eines Halbleiterspeicherbausteins bei hoherFrequenz" zur Verfügung, wieaus dem Titel des Patents von Park et al. ersichtlich ist. Wie inder Zusammenfassung des Patents von Park et al. beschrieben wird,umfasst eine Testschaltung füreinen Halbleiterspeicherbaustein eine Latenzsteuerschaltung zumSteuern der Latenz des externen Taktsignals, einen internen Spaltenadressengeneratorzum Erzeugen eines Spaltenadressensignals im Speicherbaustein undein Modusregister zum Erzeugen eines Modussignals. Zudem umfasstdie Schaltung zum Testen von Halbleiterspeicherbausteinen einenSpaltenadressendecoder zum Decodieren des Ausgabeadressensignalsdes internen Spaltenadressengenerators, eine Speicherzelle zum Lesenund Schreiben von Daten, eine Eingabe-/Ausgabesteuereinheit zumSteuern der Dateneingabe/-ausgabe für die Speicherzelle gemäß dem Ausgabesignalder Latenzsteuerschaltung, einen Dateneingabepuffer und einen Datenausgabepuffer.Zusätzlichwird ein Frequenzmultiplizierer zum Erzeugen eines internen Taktsignalszur Verfügunggestellt, dessen Frequenz gleich „n" Mal der Frequenz des externen Taktsignals ist.Durch das Bereitstellen der oben erwähnten Verbesserungen kann dasherkömmlicheTestgerätzum Testen von Hochfrequenzspeicherbausteinen benutzt werden.
[0006] DasUS-Patent 6.163.491 von Iwotomo et al. beschreibt einen „synchronenHalbleiterspeicherbaustein, der sogar mit einem Testgerät niedrigerGeschwindigkeit überprüft werdenkann", wie aus dem Titeldes Patentes von Iwotomo et al. ersichtlich ist. Wie in der Zusammenfassungdes Patents von Iwotomo et al. erwähnt wird, umfasst ein synchroner Halbleiterspeicherbausteineine Vorabrufauswahlschaltung, die erste und zweite Daten empfängt, die ausersten bzw. zweiten Speicherzellen gelesen werden, die mit geradzahligenund ungeradzahligen Adressen korrespondieren, um sie an einen Eingabe-/Ausgabeanschlussauszugeben. Die Vorabrufauswahlschaltung gibt in einer normalenBetriebsart die ersten und zweiten Daten sequentiell während einerPeriode eines Taktsignals an den Eingabe-/Ausgabeanschluss aus,bestimmt in einer Testbetriebsart, ob die ersten und zweiten Daten übereinstimmen, undgibt das Bestimmungsergebnis in einer Periode des Taktsignals anden Eingabe-/Ausgabe-anschluss aus.
[0007] Schließlich beschreibtdas US-Patent 6.212.113 von Mader eine „Halbleiterspeicherbaustein-Eingabeschaltung", wie aus dem Titeldes Mader-Patentsersichtlich ist. In der Zusammenfassung des Mader-Patents wird einSpeicherbaustein mit doppelter Datenrate (DDR) beschrieben, derzum Testen mit einem normalen Speichertester konfiguriert sein kann.Der DDR-Speicher kann eine DDR-Eingabeschaltung, eine Eingabe schaltungmit einfacher Datenrate, eine Wortleitungssteuerschaltung, eineBitleitungssteuerschaltung und ein Speicherzellenfeld umfassen.Normale Schreibvorgänge können durchAuswahl der DDR-Eingabeschaltung ausgeführt werden. Testschreibvorgänge können durchAuswahl der SDR-Eingabeschaltung ausgeführt werden. Eine solche Anordnungkann es einem DDR-Speicherbaustein ermöglichen, mit einem gewöhnlichenSDR-Speichertester überprüft zu werden.
[0008] Zudemkann es schwierig sein, einen Hochfrequenzspeicherbaustein, wieeinen DDR-SDRAM, zu testen, da der Hochfrequenzspeicherbausteineinen relativ kleinen gültigenDatenfensterspielraum haben kann, was durch Prozessschwankungenin der Bauelement-Fabrikationslinie verursacht werden kann. Daherkann es, selbst wenn ein Hochfrequenzbaustein, wie ein DDR-SDRAM,mit einer Hochfrequenztestausrüstungfür einenDDR-SDRAM getestet werden kann, schwierig sein, tatsächlich mehrere DDR-SDRAM-Bausteineparallel zu testen.
[0009] EinigeAusführungsbeispieleder vorliegenden Erfindung stellen integrierte Speicherschaltungsbausteinezur Verfügung,die ein Speicherzellenfeld umfassen, das dafür ausgeführt ist, eine Mehrzahl vonDatenbits mit einer ersten Datenrate parallel auszugeben. Eine Ausgabeschaltungist dazu ausgeführt,in einer normalen Betriebsart die Mehrzahl von Datenbits an einenexternen Anschluss seriell mit der ersten Datenrate auszugeben undin einer Testbetriebsart die Mehrzahl von Datenbits an den externen Anschlussseriell mit einer zweiten Datenrate auszugeben, die niedriger alsdie erste Datenrate ist. In einigen Ausführungsformen reagiert das Speicherzellenfeldauf ein Taktsignal, das eine ansteigende und eine abfallende Flankehat, wobei die erste Datenrate in Reaktion auf die ansteigende unddie abfallende Flanke des Taktsignals erzeugt wird und die zweite Datenratein Reak tion auf die ansteigende Flanke oder die abfallende Flankedes Taktsignals erzeugt wird. In anderen Ausführungsformen ist das Speicherzellenfelddazu ausgeführt,die Mehrzahl von Datenbits parallel mit der ersten Datenrate über eine korrespondierendeMehrzahl von ersten Datenleitungen auszugeben, wobei die Ausgabeschaltungdazu ausgeführtist, die Mehrzahl von Datenbits in der normalen Betriebsart mitder ersten Datenrate übereine korrespondierende Mehrzahl von zweiten Datenleitungen seriellan den externen Anschluss auszugeben und in der Testbetriebsartdie Mehrzahl von Datenbits mit der zweiten Datenrate, die niedrigerals die erste Datenrate ist, überdie korrespondierende Mehrzahl von zweiten Datenleitungen seriellan den externen Anschluss auszugeben.
[0010] EinigeAusführungsbeispieleder vorliegenden Erfindung könnenes demgemäß dem Speicherzellenfeldermöglichen,mit einer ersten Datenrate zu arbeiten, während der Ausgabeschaltungin einer Testbetriebsart ermöglichtwird, Daten mit einer zweiten Datenrate, die kleiner als die ersteDatenrate ist, an einen externen Anschluss auszugeben. Ein DDR-SDRAMkann dadurch beispielsweise von einer Testausrüstung für einen SDR-SDRAM überprüft werdenund/oder es könnenmehrere SDR-SRAM-Bausteine parallel auf einer SDR-SDRAM-Testausrüstung überprüft werden,da das Datenfenster vergrößert ist.
[0011] Ineinigen Ausführungsformender vorliegenden Erfindung ist die Ausgabeschaltung dazu ausgeführt, inder Testbetriebsart einen ersten Teil der Mehrzahl von Datenbits,die vom Speicherzellenfeld parallel ausgegeben werden, zu replizieren,um dadurch den ersten Teil der Mehrzahl von Datenbits seriell mitder zweiten Datenrate, die niedriger als die erste Datenrate ist,an den externen Anschluss auszugeben, und einen zweiten Teil derMehrzahl von Datenbits, die vom Speicherzellenfeld parallel ausgegebenwerden, zu replizieren, um dadurch den zweiten Teil der Mehrzahlvon Datenbits seriell mit der zweiten Daten rate, die niedriger alsdie erste Datenrate ist, an den externen Anschluss auszugeben. Insbesondereist in einigen dieser Ausführungsformen dasSpeicherzellenfeld dazu ausgeführt,die Mehrzahl von Datenbits mit der ersten Datenrate parallel über eineentsprechende Mehrzahl von ersten Datenleitungen auszugeben, unddie Ausgabeschaltung weist einen Multiplexer, der ausgeführt ist,Lesedaten auf den ersten Datenleitungen auf eine korrespondierendeMehrzahl von zweiten Datenleitungen zu multiplexen, und einen Ausgabepufferauf, der dazu ausgeführtist, Ausgabedaten auf den zweiten Datenleitungen seriell an denexternen Anschluss auszugeben.
[0012] Ineinigen dieser Ausführungsformenist der Multiplexer dazu ausgeführt,in der normalen Betriebsart eine jeweilige erste Datenleitung miteiner entsprechenden zweiten Datenleitung zu koppeln, in einer erstenUnterbetriebsart der Testbetriebsart jeweilige geradzahlige ersteDatenleitungen mit entsprechenden geradzahligen zweiten Datenleitungen undentsprechenden benachbarten ungeradzahligen zweiten Datenleitungenzu koppeln und in einer zweiten Unterbetriebsart der Testbetriebsartjeweilige ungeradzahlige erste Datenleitungen mit entsprechendenungeradzahligen zweiten Datenleitungen und entsprechenden benachbartengeradzahligen zweiten Datenleitungen zu koppeln. Es versteht sich, dassdie hier verwendeten Begriffe „geradzahlig" und „ungeradzahlig" benutzt werden,um abwechselnde Datenleitungen zu bezeichnen, unabhängig vonder Datenleitungsnummernbezeichnung, die benutzt wird, um die Datenleitungzu bezeichnen. In einigen Ausführungsformenumfasst der Multiplexer einen ersten Schalter, der dazu ausgeführt ist,in der ersten Unterbetriebsart eine jeweilige geradzahlige erste Datenleitungmit einer entsprechenden geradzahligen zweiten Datenleitung zu koppeln,einen zweiten Schalter, der dazu ausgeführt ist, in der zweiten Unterbetriebsarteine jeweilige ungeradzahlige erste Datenleitung mit einer entsprechendeungeradzahligen zweiten Datenleitung zu koppeln, und eine Ausgleichsschaltung,die dazu ausgeführt ist,in der ersten und zweiten Unterbetriebsart eine jeweilige ungeradzahligezweite Datenleitung mit einer entsprechenden benachbarten geradzahligenzweiten Datenleitung zu koppeln. Ein Modusregistersatz kann ebenfallszur Verfügunggestellt werden, der auf eine Mehrzahl von Befehlssignalen reagiertund dazu ausgeführtist, erste und zweite Testbetriebsartsignale zu erzeugen, um denMultiplexer jeweils in die erste bzw. zweite Unterbetriebsart derTestbetriebsart zu setzen.
[0013] Inanderen Ausführungsformenist der Multiplexer dazu ausgeführt,in der normalen Betriebsart eine jeweilige erste Datenleitung miteiner entsprechenden zweiten Datenleitung zu koppeln, in einer erstenUnterbetriebsart der Testbetriebsart eine jeweilige erste Datenleitungmit einer entsprechenden zweiten Datenleitung zu koppeln und ineiner zweiten Unterbetriebsart der Testbetriebsart jeweilige ungeradzahligeund geradzahlige erste Datenleitungen mit entsprechenden geradzahligenbzw. ungeradzahligen zweiten Datenleitungen über Kreuz zu koppeln. In diesenAusführungsformenkann vorgesehen sein, dass der Ausgabepuffer in der normalen Betriebsart aufein erstes internes Taktsignal, welches in Reaktion auf die ansteigendeFlanke des Taktsignals erzeugt wird, und auf ein zweites internesTaktsignal reagiert, welches in Reaktion auf die abfallende Flanke desTaktsignals erzeugt wird, und in der ersten und zweiten Unterbetriebsartder Testbetriebsart nur auf das erste interne Taktsignal oder aufdas zweite interne Taktsignal reagiert. Es versteht sich, dass diehier verwendeten Begriffe „ansteigend" und „abfallend" benutzt werden,um unterschiedliche Flanken eines Taktsignals zu bezeichnen, undauch vertauscht werden können.
[0014] Überdieskann in diesen Ausführungsformen derMultiplexer einen ersten Schalter, der dazu ausgeführt ist,in der normalen Betriebsart und in der ersten Unterbetriebsart einejeweilige erste Datenleitung mit einer entsprechenden zweiten Datenleitungzu koppeln, und einen zweiten Schalter umfassen, der dazu ausgeführt ist,in der zweiten Unter betriebsart jeweilige ungeradzahlige und geradzahligeerste Datenleitungen mit entsprechenden geradzahligen und ungeradzahligenzweiten Datenleitungen überKreuz zu koppeln. In einigen Ausführungsformen umfasst der Ausgabepufferdes Weiteren eine korrespondierende Mehrzahl von Registern, vondenen ein jeweiliges dazu ausgeführtist, Lesedaten von einer entsprechenden ersten Datenleitung zu speichern,und einen Zwischenspeicher, der einem entsprechenden Paar benachbarterRegister zugeordnet ist, wobei ein jeweiliger Zwischenspeicher dazuausgeführtist, Daten von einem ersten benachbarten Register in Reaktion aufdas erste interne Taktsignal zwischenzuspeichern und Daten von einemzweiten benachbarten Register in Reaktion auf das zweite interneTaktsignal zwischenzuspeichern. Der Ausgabepuffer kann außerdem einenParallel/Seriell-Wandler umfassen, der auf die Zwischenspeichersowie auf das erste und zweite interne Taktsignal während dernormalen Betriebsart und währendder ersten und zweiten Unterbetriebsart nur auf das erste oder zweiteinterne Taktsignal reagiert.
[0015] Innoch anderen Ausführungsformender vorliegenden Erfindung reagiert die Ausgabeschaltung in dernormalen Betriebsart auf ein erstes internes Taktsignal, das inReaktion auf die ansteigende Flanke des Taktsignals erzeugt wird,und auf ein zweites internes Taktsignal, das in Reaktion auf dieabfallende Flanke des Taktsignals erzeugt wird, und reagiert inder Testbetriebsart alternativ auf das erste interne Taktsignalund das zweite interne Taktsignal. Insbesondere ist das Speicherzellenfeldin einigen Ausführungsformendazu ausgeführt,die Mehrzahl von Datenbits mit der ersten Datenrate über einekorrespondierende Mehrzahl von ersten Datenleitungen auszugeben,und die Ausgabeschaltung umfasst einen Ausgabepuffer, der dazu ausgeführt ist,Daten seriell an den externen Anschluss auszugeben.
[0016] Ineinigen Ausführungsformenreagiert der Ausgabepuffer in der normalen Betriebsart auf ein erstesinternes Taktsignal, welches in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignal,welches in Reaktion auf die abfallende Flanke des Taktsignals erzeugtwird, in einer ersten Unterbetriebsart der Testbetriebsart auf nureines der beiden internen Taktsignale und in einer zweiten Unterbetriebsartder Testbetriebsart nur auf das andere der beiden internen Taktsignale.In einigen Ausführungsformenumfasst der Ausgabepuffer eine korrespondierende Mehrzahl von Registern,von denen ein jeweiliges dazu ausgeführt ist, Lesedaten von einerentsprechenden ersten Datenleitung zu speichern, und einen Zwischenspeicher,der einem jeweiligen Paar benachbarter Register zugeordnet ist,wobei ein entsprechender Zwischenspeicher dazu ausgeführt ist, Datenvon einem ersten benachbarten Register in Reaktion auf das ersteinterne Taktsignal zwischenzuspeichern und Daten von einem zweitenbenachbarten Register in Reaktion auf das zweite interne Taktsignalzwischenzuspeichern. Ein Parallel/Seriell-Wandler reagiert auf dieZwischenspeicher und auf das erste und zweite interne Taktsignalwährend dernormalen Betriebsart, währendder ersten Unterbetriebsart nur auf eines der beiden internen Taktsignaleund währendder zweiten Unterbetriebsart nur auf das andere der beiden internenTaktsignale.
[0017] Gemäß noch anderenAusführungsformen dervorliegenden Erfindung reagiert die Ausgabeschaltung in der normalenBetriebsart auf ein erstes internes Taktsignal, welches in Reaktionauf die ansteigende Flanke des Taktsignals erzeugt wird, und aufein zweites internes Taktsignal, welches in Reaktion auf die abfallendeFlanke des Taktsignals erzeugt wird, und in der Testbetriebsartauf ein geteiltes erstes internes Taktsignal, welches aus dem ersten internenTaktsignal erzeugt wird, und auf ein geteiltes zweites internesTaktsignal, welches aus dem zweiten internen Taktsignal erzeugtwird. Insbesondere reagiert der Ausgabepuffer in einigen Ausführungsformenin der normalen Betriebsart auf ein erstes internes Taktsignal,welches in Reaktion auf die ansteigende Flanke des Taktsignals erzeugtwird, und auf ein zweites internes Taktsignal, welches in Reaktion aufdie abfallende Flanke des Taktsignals erzeugt wird, und in der Testbetriebsartauf ein geteiltes erstes internes Taktsignal und auf ein geteilteszweites internes Taktsignal. In einigen Ausführungsformen haben das geteilteerste interne Taktsignal und das geteilte zweite interne Taktsignaljeweils die halbe Frequenz des ersten internen Taktsignals und des zweiteninternen Taktsignals.
[0018] Überdieskann eine erste Teilerschaltung zur Verfügung gestellt werden, die dazuausgeführtist, das geteilte erste interne Taktsignal in Reaktion auf die ansteigendeFlanke des Taktsignals und auf das Testbetriebsartauswahlsignalzu erzeugen. Eine zweite Teilerschaltung kann zur Verfügung gestellt werden,die dazu ausgeführtist, das geteilte erste interne Taktsignal in Reaktion auf die abfallendeFlanke des Taktsignals und auf das Testbetriebsartauswahlsignalzu erzeugen. In einigen Ausführungsformen umfasstdie erste Teilerschaltung einen ersten Teiler, der auf die ansteigendeFlanke des Taktsignals und das Testbetriebsartsignal reagiert. Diezweite Teilerschaltung umfasst einen zweiten Teiler, der auf die abfallendeFlanke des Taktsignals und auf das Testbetriebsartsignal reagiert,und ein Verzögerungselement,das auf den zweiten Teiler reagiert.
[0019] AndereAusführungsformender vorliegenden Erfindung stellen Betriebsverfahren für einenintegrierten Speicherschaltungsbaustein mit einem Speicherzellenfeldzur Verfügung,der dazu ausgeführtist, eine Mehrzahl von Datenbits mit einer ersten Datenrate parallelauszugeben. Gemäß einigenAusführungsformender vorliegenden Erfindung wird die Mehrzahl von Datenbits seriellaus dem Speicherzellenfeld an einen externen Anschluss mit der ersten Datenratein einer normalen Betriebsart ausgegeben. In einer Testbetriebsartwird die Mehrzahl von Daten bits seriell aus dem Speicherzellenfeldan den externen Anschluss mit einer zweiten Datenrate ausgegeben,die niedriger als die erste Datenrate ist. Zu den oben beschriebenenkönnenauch analoge Ausführungrungsformenvon erfindungsgemäßen Verfahren zurVerfügunggestellt werden.
[0020] 1 ist ein Zeitablaufdiagrammvon Vorgängen,die von herkömmlichenSpeicherbausteinen mit doppelter und einfacher Datenrate ausführbar sind,
[0021] 2 ist ein Blockschaltbildintegrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß Ausführungsformender vorliegenden Erfindung,
[0022] 3 ist ein Blockschaltbildintegrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß anderenAusführungsformender vorliegenden Erfindung,
[0023] 4 ist eine schematischeDarstellung von Multiplexern, die in Ausführungsformen aus 3 gemäß anderen Ausführungsformender vorliegenden Erfindung benutzbar ist,
[0024] 5 und 6 sind Zeitablaufdiagramme von Vorgängen, dievon Ausführungsformenaus 3 und 4 gemäß verschiedenen Ausführungsformender vorliegenden Erfindung ausführbarsind,
[0025] 7 ist ein Blockschaltbildintegrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß anderenAusführungsformender Erfindung,
[0026] 8 ist eine schematischeDarstellung eines Multiplexers, der in Ausführungsformen aus 7 gemäß anderen Ausführungsformender vorliegenden Erfindung benutzbar ist,
[0027] 9 ist eine schematischeDarstellung eines Ausgabepuffers, der in Ausführungsformen aus 7 gemäß anderen Ausführungsformender vorliegenden Erfindung benutzbar ist,
[0028] 10 ist ein Zeitablaufdiagrammvon Vorgängen,die von Ausführungsformenaus 7 bis 9 gemäß anderen Ausführungsformender vorliegenden Erfindung ausführbarsind,
[0029] 11 ist ein Blockschaltbildintegrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß noch weiterenAusführungsformender vorliegenden Erfindung,
[0030] 12 ist eine schematischeDarstellung eines Ausgabepuffers, der in Ausführungsformen aus 11 gemäß weiteren Ausführungsformender vorliegenden Erfindung benutzbar ist,
[0031] 13 ist ein Zeitablaufdiagrammvon Vorgängen,die von Ausführungsformenaus 11 und 12 gemäß anderen Ausführungsformender vorliegenden Erfindung ausführbarsind,
[0032] 14 ist ein Blockschaltbildintegrierter Schaltungsbausteine und Betriebsverfahren gemäß noch weiterenAusführungsformender vorliegenden Erfindung,
[0033] 15A und 15B sind Blockschaltbilder von Teilerschaltungen,die in Ausführungsformenaus 14 gemäß weiterenAusführungsformender vorliegenden Erfindung benutzbar sind,
[0034] 16 ist ein Zeitablaufdiagrammvon Vorgängen,die von Ausführungsformenaus 14, 15A und 15B gemäß noch weiterenAusführungsformender vorliegenden Erfindung ausführbarsind,
[0035] 17 ist ein Flussdiagrammvon Vorgängen,die gemäß verschiedenenAusführungsformen dervorliegenden Erfindung ausführbarsind.
[0036] Nachfolgendwird die Erfindung unter Bezugnahme auf die zugehörigen Zeichnungenausführlicherbeschrieben, die Ausführungsformender Erfindung zeigen. Die Erfindung kann jedoch in vielen verschiedenenFormen ausgeführtwerden und ist nicht auf die dargestellten Ausführungsformen beschränkt. DieseAusführungsformenwerden vielmehr füreine gründlicheund ausführlicheOffenbarung zur Verfügunggestellt, so dass sich der Gegenstand der Erfindung für den Fachmannvollständigerschließt.In den Zeichnungen könnenAbmessungen und relative Abmessungen von Elementen zur Klarheit übertrieben dargestelltsein. Überdiesumfasst jede hier dargestellte und beschriebene Ausführungsformauch ihre Ausführungsformmit komplementäremLeitfähigkeitstyp.Gleiche Bezugszeichen beziehen sich durchgängig auf gleiche Elemente.
[0037] 2 zeigt ein Blockschaltbildintegrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß verschiedenenAusführungsformender vorliegenden Erfindung. Wie aus 2 ersichtlichist, umfasst ein integrierter Speicherschaltungsbaustein 200 einSpeicherzellenfeld 211, das dazu ausgeführt ist, eine Mehrzahl vonDatenbits parallel mit einer ersten Datenrate DR1 auszugeben. DerEntwurf des Speicherzellenfeldes 211 ist dem Fachmann allgemeinbekannt und braucht hier nicht weiter beschrieben werden.
[0038] Wieweiter aus 2 ersichtlichist, ist eine Ausgabeschaltung 213 so ausgeführt, dasssie die Mehrzahl von Datenbits seriell an einen externen Anschluss 217 mitder ersten Datenrate DR1 in einer normalen Betriebsart und die Mehrzahlvon Datenbits mit einer zweiten Datenrate DR2, die niedriger alsdie erste Datenrate ist, in einer Testbetriebsart seriell an denexternen Anschluss 217 ausgibt. In anderen Worten ausgedrückt, ist,wie aus 2 ersichtlich, DR2kleiner als DR1. Wie dem Fachmann klar ist, können in einigen Ausführungsformender vorliegenden Erfindung eine Mehrzahl von Speicherzellenfeldern 211,eine Mehrzahl von Ausgabeschaltungen 213 und/oder eineMehrzahl von externen Anschlüssen 217 ineinem einzelnen integrierten Speicherschaltungsbaustein 200 vorgesehensein. Überdies können dieFunktionalitätund der Schaltungsaufbau der Ausgabeschaltung 213 für jedesSpeicherzellenfeld 211 und/oder für jeden externen Anschluss 217 repliziertsein und/oder wenigstens von einem Teil der Mehrzahl von Speicherzellenfeldern 211 und/oderexternen Anschlüssen 217 gemeinsamgenutzt werden.
[0039] Wieweiter aus 2 ersichtlichist, ist in einigen Ausführungsformender vorliegenden Erfindung das Speicherzellenfeld 211 dazuausgeführt, dieMehrzahl von Datenbits parallel mit der ersten Datenrate DR1 über einekorrespondierende Mehrzahl von ersten Datenleitungen 212 auszugeben.Daher gibt es fürjedes Bit, das parallel vom Speicherzellenfeld ausgegeben wird,eine erste Datenleitung 212. Mehr noch ist in einigen Ausführungsbeispielen dieAusgabeschaltung 213 dazu ausgeführt, seriell die Mehrzahl vonDatenbits an den externen Anschluss 217 mit der erstenDatenrate in einer normalen Betriebsart durch Benutzen einer korrespondierendenMehrzahl von zweiten Datenleitungen 214 in der Ausgabeschaltung 213 auszugebenund seriell die Mehrzahl von Datenbits an den externen Anschluss 217 mitder zweiten Datenrate DR2, die niedriger als die erste DatenrateDR1 ist, in der Testbetriebsart durch Benutzen der korrespondierenden Mehrzahlvon zweiten Datenleitungen 214 in der Ausgabeschaltungauszugeben. Daher könnenbeispielsweise vier erste Datenleitungen 212 und vier zweiteDatenleitungen 214 benutzt werden.
[0040] 3 zeigt ein Blockschaltbildintegrierter Speicherschaltungsbausteine und Betriebsverfahren gemäß einigenAusführungsformender vorliegenden Erfindung. Wie allgemein aus 3 ersichtlich ist, ist eine Ausgabeschaltung 313 dazuausgeführt,einen ersten Teil der Mehrzahl von Datenbits, die vom Speicherzellenfeld 211 parallelausgegeben werden, zu replizieren, um so den ersten Teil der Mehrzahlvon Datenbits seriell an den externen Anschluss 217 mit derzweiten Datenrate, die niedriger als die erste Datenrate ist, inder Testbetriebsart auszugeben. Die Ausgabeschaltung 313 istzudem dazu ausgeführt, einenzweiten Teil der Mehrzahl von Datenbits, die vom Speicherzellenfeld 211 parallelausgegeben werden, zu replizieren, um so den zweiten Teil der Mehrzahlvon Datenbits seriell an den externen Anschluss mit der zweitenDatenrate, die niedriger als die erste Datenrate DR1 ist, in derTestbetriebsart auszugeben.
[0041] Insbesondereist das Speicherzellenfeld 211, wie aus 3 ersichtlich, dazu ausgeführt, dieMehrzahl von Datenbits parallel mit der ersten Datenrate über eineentsprechende Mehrzahl von ersten Datenleitungen 212 auszugeben.In 3 sind die erstenDatenleitungen 212 mit RDIO_0 bis RDIO_3 bezeichnet. Eskann jedoch bei anderen Ausführungsformeneine größere oderkleinere Anzahl von ersten Datenleitungen 212 benutzt werden. Überdiesumfasst, wie aus 3 ersichtlichist, die Ausgabeschaltung 313 einen Multiplexer 313a,der dazu ausgeführt ist,Lesedaten auf den ersten Datenleitungen 212 auf eine korrespondierendeMehrzahl von zweiten Datenleitungen 214 zu multiplexen,die in 3 mit DO_0 bisDO_3 bezeichnet sind. Die Ausgabeschaltung 313 umfasstaußerdemeinen Ausgabepuffer 313b, der dazu ausgeführt ist,die Daten auf den zweiten Datenleitungen DO_0 bis DO_3 seriell an denexternen Anschluss 217 auszugeben. Wiederum sind in 3 nur vier zweite Datenleitungen 214 dargestellt.Es kann jedoch eine größere oderkleinere Anzahl von zweiten Datenleitungen benutzt werden.
[0042] Wieaus 3 noch speziellerersichtlich ist, ist der Multiplexer 313 dazu ausgeführt, inder normalen Betriebsart eine jeweilige erste Datenleitung 212 miteiner entsprechenden zweiten Datenleitung 214 zu koppeln,wie aus dem oberen Drittel des Multiplexers 313a ersichtlichist, jeweilige geradzahlige erste Datenleitungen mit entsprechendengeradzahligen zweiten Datenleitungen und entsprechenden benachbartenungeradzahligen zweiten Datenleitungen in einer ersten Unterbetriebsartder Testbetriebsart zu koppeln, die auch als Testmodus 1 bezeichnetund im mittleren Drittel des Multiplexers 313a dargestellt ist,und jeweilige ungeradzahlige erste Datenleitungen mit entsprechendenungeradzahligen zweiten Datenleitungen und entsprechenden benachbarten geradzahligenzweiten Datenleitungen in einer zweiten Unterbetriebsart der Testbetriebsartzu koppeln, die auch als Testmodus 2 bezeichnet und im unteren Dritteldes Multiplexers 313a dargestellt ist. Es versteht sich,dass auch mehr als zwei Testbetriebsarten unterstützt werdenkönnen.
[0043] Wieaus 3 ersichtlich ist,werden dementsprechend in einer normalen Betriebsart erste DatenleitungenRDIO mit korrespondierenden zweiten Datenleitungen DO gekoppelt,um eine Ausgabe des Ausgabepuffers 313 mit einer erstenDatenrate, wie der Datenrate eines DDR-SDRAM, zur Verfügung zu stellen. Während desersten Testmodus oder der ersten Unterbetriebsart werden Daten vongeradzahligen ersten Datenleitungen RDIO_0 und RDIO_2 auf die geradzahligenund ungeradzahligen zweiten Datenleitungen DO_0 bis DO_3 repliziert,so dass diese Daten dem Ausgabepuffer 313b in replizierterForm zur Verfügunggestellt und dadurch an den externen Anschluss 217 miteiner zweiten Datenrate ausgegeben werden, die niedriger als dieerste Datenrate ist, wie einer Datenrate eines SDR-SDRAM. Schließlich werdenwährendeines zweiten Testmodus oder einer zweiten Unterbetriebsart Datenvon ungeradzahligen ersten Datenleitungen RDIO_1 und RDIO_3 aufdie ungeradzahligen und geradzahligen zweiten Datenleitungen DO_0bis DO_3 repliziert, so dass diese Daten dem Ausgabepuffer 313b mitder zweiten Datenrate zur Verfügunggestellt werden, die niedriger als die erste Datenrate ist. Dadurchwird in der Testbetriebsart das Datenfenster der Ausgabedaten DOUTdes Ausgabepuffers 313b gegenüber dem Datenfenster der ausdem Speicherzellenfeld 211 ausgelesenen Daten vergrößert, ineinigen Ausführungsformenverdoppelt. Ein DDR-SDRAMkann somit durch eine DDR-SDRAM-Testausrüstung und/oder durch mehrereSDR-SDRAM-Testausrüstungengetestet werden, da das Datenfenster vergrößert wurde.
[0044] Wieweiter aus 3 ersichtlichist, reagiert ein Modusregistersatz (MRS) 315 auf eineMehrzahl von Befehlssignalen und ist dazu ausgeführt, ein erstes und ein zweitesTestmodussignal TM1, TM2 zu erzeugen, um den Multiplexer 313a indie erste bzw. zweite Unterbetriebsart der Testbetriebsart zu versetzen.Die Befehlssignale könnenein Zeilenadressenabtastsignal RASB, ein SpaltenadressenabtastsignalCASB, ein Schreibfreigabesignal WEB und Adressensignale umfassen.Da der MRS 315 im integrierten Speicherschaltungsbaustein 300 gemäß einigerAusführungsformender vorliegenden Erfindung zur Verfügung gestellt wird, kann die Überprüfung nachdem Packen ausgeführtwerden.
[0045] 4 zeigt eine schematischeDarstellung eines Multiplexers 313, der gemäß einigerAusführungsformender vorliegenden Erfindung zur Verfügung gestellt werden kann,wie der Multiplexer 313a aus 3.Wie aus 4 ersichtlichist, umfasst der Multiplexer 313a einen ersten Schalter 420,der ausgeführtist, um eine jeweilige geradzahlige erste Datenleitung RDIO_0, RDIO_2mit einer entsprechenden geradzahligen zweiten Datenleitung DO_0, DO_2in der ersten Unterbetriebsart TM1 zu koppeln. Ein zweiter Schalter 430 istausgeführt,um eine jeweilige ungeradzahlige erste Datenleitung RDIO_1, RDIO_3mit einer entsprechenden ungeradzahligen zweiten Datenleitung DO_1,DO_3 in der zweiten Unterbetriebsart TM2 zu koppeln. Eine Ausgleichsschaltung 440 istausgeführt,um eine jeweilige ungeradzahlige zweite Datenleitung DO_0, DO_3mit einer entsprechenden benachbarten geradzahligen zweiten DatenleitungDO_0, DO_2 in der ersten und zweiten Unterbetriebsart zu koppeln.Entsprechend werden, wie in 4 dargestelltist, erste Lesedaten RDIO_0, RDIO_2, die vom Speicherzellenfeld 211 erzeugtwerden, auf den ersten Datenleitungen 212 in Reaktion aufdas erste Testmodussignal TM1 jeweils zu zweiten Lesedaten DO_0,DO_2 auf den zweiten Datenleitungen 214 transferiert. Gleichzeitig wirddie Ausgleichsschaltung 440 aktiviert, so dass jedes Paarvon geradzahligen/ungeradzahligen zweiten Lesedaten (DO_0/1, DO_2/3)auf dem gleichen Pegel gehalten wird, während der zweite Schalter 430,der ein zweites Testmodussignal TM2 empfängt, deaktiviert ist. Die ungeradzahligenLesedaten RDIO_1, RDIO_3 könnenin gleicher Weise verarbeitet werden, so dass das gültige Datenfensterder Ausgabedaten DOUT gegenüberder normalen Betriebsart verdoppelt werden kann. In der normalen Betriebsartist die Ausgleichsschaltung 440 deaktiviert.
[0046] 5 zeigt ein Zeitablaufdiagrammder normalen Betriebsart und der Testbetriebsart zum Lesen von Datenaus einem Speicherbaustein gemäß einigenAusführungsformender vorliegenden Erfindung, wie den in Verbindung mit den 3 und 4 beschriebenen. Wie aus 5 ersichtlich ist, werden in der normalenBetriebsart Lesedaten D0 bis D3 in Reaktion auf die ansteigendenund abfallenden Flanken eines Taktsignals CLK mit einem gültigen Datenfenster W1zum externen Anschluss DOUT übertragen. Überdieswerden, wie auch aus 5 ersichtlichist, die geradzahligen bzw. ungeradzahligen Daten (DO_0/2, DO_1/3)zum externen Anschluss DOUT mit einem vergrößerten Datenfester W2 in derTestbetriebsart in Reaktion auf die ansteigende Flanke eines externenTaktsignals übertragen.
[0047] 6 zeigt ein detaillierteresZeitablaufdiagramm, das Vorgängedarstellt, die von Ausgabeschaltungen gemäß Ausführungsformen der vorliegendenErfindung ausführbarsind, die beispielsweise im Zusammenhang mit den 3 bis 5 beschriebenwurden. Wie aus 6 ersichtlichist, wird ein erstes internes Taktsignal CDQ_F in Reaktion auf die ansteigendeFlanke des Taktsignals CLK erzeugt. Ein zweites internes TaktsignalCDQ_S wird in Reaktion auf die abfallende Flanke des TaktsignalsCLK erzeugt. In der normalen Betriebsart werden die AusgabedatenD0 bis D3 in Reaktion auf die Signale CDQ_F und CDQ_S korrespondierendmit den ansteigenden und abfallenden Flanken des Taktsignals CLKzum externen Anschluss DOUT übertragen.Im Testmodus 1 werden die Ausgabedaten D0 und D2 an den externenAnschluss DOUT mit einem vergrößerten Datenfenster übertragen,da die geradzahligen und ungeradzahligen Daten auf dem gleichen Pegelgehalten werden. Analoge Vorgängesind im Testmodus 2 fürdie Ausgabedaten D1 und D3 vorgesehen.
[0048] DemFachmann ist klar, dass die Ausgabe am DOUT im Testmodus 1 und imTestmodus 2 allgemein in versetzten Taktzyklen statt in der gleichen oderin überlappendenTaktzyklen erfolgt, wie in 5 und 6 dargestellt ist. In 5 und 6 sind überlappende Taktzyklen dargestellt,um einen Vergleich zwischen der normalen Betriebsart und der Testbetriebsartmachen zu können,ohne die Breite der Zeitablaufdiagramme weiter zu vergrößern.
[0049] Die 7 bis 10 zeigen integrierte Speicherschaltungsbausteineund Betriebsverfahren gemäß andererAusführungsformender Erfindung. Allgemein reagiert bei diesen Ausführungsformendas Speicherzellen feld auf ein Taktsignal mit ansteigenden und abfallendenFlanken. Die Ausgabeschaltung reagiert in der normalen Betriebsartauf ein erstes internes Taktsignal, das in Reaktion auf die ansteigendeFlanke des Taktsignals erzeugt wird, und auf ein zweites internesTaktsignal, das in Reaktion auf die abfallende Flanke des Taktsignalserzeugt wird. In der Testbetriebsart reagiert die Ausgabeschaltungjedoch nur entweder auf das erste interne Taktsignal oder auf daszweite interne Taktsignal. Die Datenbits können dadurch in der Testbetriebsartmit einer zweiten Datenrate ausgegeben werden, die niedriger als dieerste Datenrate ist.
[0050] Insbesondereumfasst bei diesen Ausführungsformen,wie aus 7 ersichtlichist, die Ausgabeschaltung 733 einen Multiplexer 733a,der ausgeführtist, um in der normalen Betriebsart eine jeweilige erste Datenleitung 212 miteiner entsprechenden zweiten Datenleitung 214 zu koppeln,wie beispielsweise im oberen Drittel des Multiplexers 733a gezeigt ist.In einer ersten Unterbetriebsart der Testbetriebsart, die in 7 auch als Testmodus 1 bezeichnetist, wird eine jeweilige erste Datenleitung 212 mit einer entsprechendenzweiten Datenleitung gekoppelt, wie im mittleren Drittel des Multiplexers 733a dargestellt ist.Schließlichwerden in einer zweiten Unterbetriebsart der Testbetriebsart, diein 7 auch als Testmodus2 bezeichnet ist, jeweilige ungeradzahlige und geradzahlige ersteDatenleitungen 212 über Kreuzmit entsprechenden geradzahligen und ungeradzahligen zweiten Datenleitungen 214 gekoppelt, wiees im unteren Drittel des Multiplexers 733a dargestelltist.
[0051] Weitermit der Beschreibung von 7 fortsetzend,wird in der Ausgabeschaltung 733 auch ein Ausgabepuffer 733b zurVerfügunggestellt. Der Ausgabepuffer 733b reagiert in der normalenBetriebsart auf ein erstes internes Taktsignal CDQ_F, das in Reaktionauf die ansteigende Flanke des Taktsignals erzeugt wird, und aufein zweites internes Taktsignal CDQ_S, das in Reaktion auf die abfallendeFlanke des Taktsignals CLK erzeugt wird. In der Testbetriebsartund insbesondere in der ersten und zweiten Unterbetriebsart derTestbetriebsart reagiert der Ausgabepuffer 733b entwederauf das erste interne Taktsignal CDQ_F oder auf das zweite interneTaktsignal CDQ_S. In einigen Ausführungsformen reagiert der Ausgabepuffer,wie aus 7 ersichtlichist, in der Testbetriebsart nur auf das erste interne Taktsignal CDQ_Fund das zweite interne Taktsignal CDQ_S ist in der ersten und zweitenUnterbetriebsart der Testbetriebsart gesperrt.
[0052] Entsprechendzeigt 7, wie ein gültiges Datenfensterfür AusgabedatenDOUT des Ausgabepuffers 733b durch Sperren des zweiteninternen Taktsignals CDQ_S währendder Testbetriebsart um einen vorbestimmten Wert vergrößert werdenkann, beispielsweise verdoppelt, im Vergleich zu dem gültigen Datenfensterder Lesedaten RDIO_0 bis RDIO_3, die vom Speicherzellenfeld 211 ausgegebenwerden. Daher wird der Ausgabepuffer 733b nicht durch daszweite interne Taktsignal CDQ_S betrieben, so dass die LesedatenDO_0 bis DO_3 mit einem vergrößerten gültigen Datenfensteran den externen Anschluss 217 ausgegeben werden können.
[0053] 8 zeigt eine schematischeDarstellung von Ausführungsformeneines Multiplexers, wie eines Multiplexers 733a aus 7, gemäß diesen Ausführungsformender vorliegenden Erfindung. Wie aus 8 ersichtlichist, umfasst der Multiplexer einen ersten Schalter 820,der ausgeführtist, um eine jeweilige erste Datenleitung RDIO_0 bis RDIO_3 mit einerentsprechenden zweiten Datenleitung DO_0 bis DO_3 in der normalenBetriebsart und in der ersten Unterbetriebsart TM1 zu koppeln. Einzweiter Schalter 830 ist ausgeführt, um jeweilige ungeradzahligeund geradzahlige erste Datenleitungen mit entsprechenden geradzahligenund ungeradzahligen zweiten Datenleitungen in der zweiten UnterbetriebsartTM2 überKreuz zu koppeln. Entsprechend werden die ersten Lesedaten RDIO_0bis RDIO_3, die vom Speicherzellenfeld erzeugt werden, auf den erstenDatenleitungen 212 zu entsprechenden zweiten Datenleitungen 214 (DO_0bis DO_3) in Reaktion auf das erste Testmodussignal TM1 übertragen.Ebenso werden alle ersten Lesedaten RDIO_0 bis RDIO_3, die vom Speicherzellenfelderzeugt werden, auf den ersten Datenleitungen 212 zu entsprechendenbenachbarten zweiten Datenleitungen 214 (DO_1/DO_0, DO_3/DO_2)in Reaktion auf das zweite Testmodussignal TM2 übertragen.
[0054] 9 zeigt eine schematischeDarstellung eines Ausgabepuffers, wie beispielsweise des Ausgabepuffers 733b aus 7, gemäß diesen Ausführungsformender vorliegenden Erfindung. Insbesondere umfasst der Ausgabepuffer 733b,wie aus 9 ersichtlichist, eine korrespondierende Mehrzahl von Registern 910a bis 910d,die jeweils so ausgeführt sind,dass sie Lesedaten von einer entsprechenden ersten Datenleitung 212 speichern.Ein Zwischenspeicher 920a, 920b ist einem entsprechendenPaar von benachbarten Registern 910a/910b, 910c/910d zugeordnet.Ein jeweiliger Zwischenspeicher 920a bis 920b istso ausgeführt,dass er Daten von einem ersten benachbarten Register in Reaktionauf das erste interne Taktsignal (1. F CLK, 2. F CLK) zwischenspeichertund Daten von einem zweiten benachbarten Register in Reaktion aufdas zweite interne Taktsignal (1. S CLK, 2. S CLK) zwischenspeichert.Ein Parallel/Seriell-Wandler umfasst einen Multiplexer 930,der auf die Zwischenspeicher 920a, 920b und daserste und zweite interne Taktsignal in der normalen Betriebsartreagiert. Der Multiplexer 930 reagiert in der ersten undzweiten Unterbetriebsart nur auf entweder das erste oder das zweiteinterne Taktsignal.
[0055] Detailliertergesagt, werden die zweiten Lesedaten DO_0 bis DO_3 auf den zweitenLesedatenleitungen 214 parallel in Reaktion auf das interne TaktsignalINTCLK zu den Registern 910a bis 910d übertragen.In der normalen Betriebsart werden die in den oberen zwei Registern 910a, 910b aus 9 gespeicherten Daten DO_0und DO_1 in Reaktion auf das Auftreten der ersten ansteigenden undder ersten abfallenden Taktflanke (1. F CLK, 1. S CLK) sequentiellzum ersten Zwischenspeicher 920a übertragen, während diein den unteren zwei Registern 910c, 910d gespeichertenDaten DO_2 und DO_3 in Reaktion auf das Auftreten der zweiten ansteigendenund der zweiten abfallenden Taktflanke (2. F CLK, 2. S CLK) ebenfallssequentiell zum zweiten Zwischenspeicher 920b übertragenwerden. Daher werden in der normalen Betriebsart alle Daten DO_0bis DO_3 in Reaktion auf das erste und zweite interne TaktsignalCDQ_F, CDQ_S, die sequentiell aktiviert werden, an den externenAnschluss 217 ausgegeben.
[0056] Inder Testbetriebsart jedoch werden, obwohl die in den oberen zweiRegistern 910a, 910b aus 9 gespeicherten Daten DO_0 und DO_1 inReaktion auf das Auftreten der ersten ansteigenden und der erstenabfallenden Taktflanke (1. F CLK, 1. S CLK) sequentiell zum erstenZwischenspeicher 920a übertragenwerden, nur die Daten DO_0 zum externen Anschluss 217 mitder zweiten Datenrate übertragen,die niedriger als die erste Datenrate DR1 ist, da nur das ersteinterne Taktsignal CDQ_F aktiviert ist. Überdies werden, obwohl diein den unteren zwei Registern 910c, 910d gespeichertenDaten DO_2 und DO_3 in Reaktion auf das Auftreten der zweiten ansteigendenund der zweiten abfallenden Taktflanke (2. F CLK, 2. S CLK) ebenfallssequentiell zum zweiten Zwischenspeicher 920b übertragenwerden, nur die Daten DO_2 zum externen Anschluss 217 mitder zweiten Datenrate übertragen,die niedriger als die erste Datenrate DR1 ist. Das bedeutet, dassdie Daten DO_0 ausgegeben werden, bis die nächste ansteigende TaktflankeCDQ_F fürdie Daten DO_2 eingegeben wird. Dadurch wird das gültige Datenfenster vergrößert. Alleersten Lesedaten RDIO_1, 3 werden ebenfalls zu zweiten LesedatenDO_0, 2 im zweiten Testmodus TM2 transferiert. Dann werden die Daten DO_0,2 mit einem vergrößerten Datenfesteran den externen Anschluss 217 übertragen. Daher können alleLesedaten RDIO_0 bis RDIO_3 in den beiden Test betriebsarten TM1,TM2 nach extern ausgegeben werden. 9 zeigtauch eine Logikschaltung 940, die benutzt werden kann,um die abfallende Taktflanke CDQ_S während der ersten und zweiten Testbetriebsartzu sperren.
[0057] 10 zeigt ein Zeitablaufdiagramm,das die Erzeugung von Ausgabedaten während normalen Betriebsvorgängen undwährendder Testbetriebsart darstellt, beispielsweise unter Verwendung vonAusführungsformenaus 7 bis 9. Wie aus der oberen Hälfte der 10 ersichtlich ist, reagiertdie Ausgabeschaltung 733 während einer normalen Betriebsartauf ein erstes internes Taktsignal CDQ_F, das in Reaktion auf dieansteigende Flanke des Taktsignals CLK erzeugt wird, und auf einzweites internes Taktsignal CDQ_S, das in Reaktion auf die abfallendeFlanke des Taktsignals CLK erzeugt wird, um die Mehrzahl von DatenbitsD0 bis D3 seriell an den externen Anschluss mit der ersten Datenrateauszugeben.
[0058] Während derTestbetriebsart reagiert, wie aus der unteren Hälfte der 10 ersichtlich ist, die Ausgabeschaltung 733 nurauf entweder das erste interne Taktsignal oder das zweite interneTaktsignal, hier wie dargestellt auf das erste interne Taktsignal CDQ_F.Währendder Testbetriebsart Testmodus 1 werden, wie aus der unteren Hälfte der 10 ersichtlich ist, Datenauf geradzahligen der zweiten Datenleitungen DO_0 und DO_2 mit derzweiten Datenrate ausgegeben, die niedriger als die erste Datenrateist. Obwohl in 10 nichtdargestellt, können ähnlicheVorgängeim Testmodus 2 ausgeführtwerden, außerdass die Daten auf den ungeradzahligen zweiten Datenleitungen DO_1und DO_3 zu den geradzahligen Testleitungen übertragen werden. Entsprechendkönnendie Vorgängewährenddes Testmodus 2 die gleichen sein, wie sie im Testmodus 1 dargestelltsind, außerdass die Daten D1 und D3 ausgegeben werden.
[0059] Die 11 bis 13 zeigen integrierte Speicherschaltungsbausteineund Betriebsverfahren gemäß noch anderenAusführungsformender vorliegenden Erfindung. Wie nachfolgend beschrieben wird, reagiertbei diesen Ausführungsformendie Ausgabeschaltung in der normalen Betriebsart auf ein erstesinternes Taktsignal, das in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignal,das in Reaktion auf die abfallende Flanke des Taktsignals erzeugt wird.In der Testbetriebsart reagiert die Ausgabeschaltung alternativauf das erste interne Taktsignal und auf das zweite interne Taktsignal.Insbesondere ist das Speicherzellenfeld 211, wie aus 11 ersichtlich ist, dazuausgeführt,die Mehrzahl von Datenbits parallel mit der ersten Datenrate über eine korrespondierendeMehrzahl von ersten Datenleitungen 212 auszugeben. DieAusgabeschaltung umfasst einen Ausgabepuffer 1143, derdazu ausgeführt ist,Daten seriell an den externen Anschluss auszugeben.
[0060] Wienoch weiter aus der 11 ersichtlich ist,reagiert das Speicherzellenfeld 211 auf ein Taktsignalmit ansteigenden und abfallenden Flanken. Der Ausgabepuffer 1143 reagiertin der normalen Betriebsart auf ein erstes internes Taktsignal CDQ_F, dasin Reaktion auf die ansteigende Flanke des Taktsignals erzeugt wird,und auf ein zweites internes Taktsignal CDQ_S, das in Reaktion aufdie abfallende Flanke des Taktsignals CLK erzeugt wird. In der erstenUnterbetriebsart TM1 der Testbetriebsart reagiert der Ausgabepuffer 1143 nurauf entweder das erste interne Taktsignal CDQ_F oder auf das zweite interneTaktsignal CDQ_S, im gezeigten Fall nur auf das erste interne TaktsignalCDQ_F. In der zweiten Unterbetriebsart der Testbetriebsart, diein 11 als Testmodus2 bezeichnet ist, reagiert der Ausgabepuffer 1143 nur aufdas andere der beiden internen Taktsignale, im gezeigten Fall nurauf das zweite interne Taktsignal CDQ_S.
[0061] Daherkann in 11 das gültige Datenfensterfür dieAusgabedaten DOUT eines Ausgabepuffers 1143 durch alternativesSperren der Signale CDQ_F und CDQ_S in der Testbetriebsart vergrößert werden.In einigen Ausführungsformenist das erste interne Taktsignal CDQ_F in der zweiten Testbetriebsartgesperrt, währenddas zweite interne Taktsignal CDQ_S in der ersten Testbetriebsartgesperrt ist. Daher könnendie Lesedaten mit einem vergrößerten Fenster ausgegeben werden.
[0062] 12 zeigt ein Blockdiagrammeines Ausgabepuffers, wie beispielsweise des Ausgabepuffers 1143 aus 11, gemäß einigen Ausführungsformender vorliegenden Erfindung. Wie aus 12 ersichtlichist, umfasst der Ausgabepuffer 1143 eine korrespondierendeMehrzahl von Registern 1210a bis 1210d, die jeweilsso konfiguriert sind, dass sie Lesedaten von einer entsprechendenersten Datenleitung speichern. Ein Zwischenspeicher 1220a, 1220b isteinem entsprechenden Paar von benachbarten Registern 1210a/1210b, 1210c/1210d zugeordnet.Ein Zwischenspeicher 1220a ist dazu ausgeführt, Datenvon einem ersten benachbarten Register 1210a, 1210b inReaktion auf das erste ansteigende und das erste abfallende Taktsignal(1. F CLK, 1. S CLK) zwischenzuspeichern, und ein Zwischenspeicher 1220b istausgeführt,um Daten von einem zweiten benachbarten Register 1210c, 1210d inReaktion auf das zweite ansteigende und das zweite abfallende Taktsignal(2. F CLK, 2. S CLK) zwischenzuspeichern. Ein Parallel/Seriell-Wandler 1230 reagiertin der normalen Betriebsart auf die Zwischenspeicher 1220a, 1220b unddas erste und zweite interne Taktsignal CDQ_F und CDQ_S, in derersten Unterbetriebsart nur auf entweder das erste oder das zweite interneTaktsignal, wie auf das Signal CDQ_F, und während der zweiten Unterbetriebsartnur auf das andere der beiden internen Taktsignale, wie auf dasSignal CDQ_S. Zudem zeigt 12 Logikschaltungen 1240 und 1250,die jeweils ausgeführtsind, das erste Taktsignal CDQ_F während der zweiten Betriebsart unddas zweite Taktsignal CDQ_S währendder ersten Testbetriebsart zu sperren.
[0063] 13 zeigt ein Zeitablaufdiagrammvon Vorgängen,die gemäß diesenAusführungsformen dervorliegenden Erfindung ausgeführtwerden können,beispielsweise von den Ausgabeschaltungen aus 11 und 12.Wie aus dem oberen Drittel der 13 ersichtlichist, reagiert die Ausgabeschaltung während der normalen Betriebsartauf das erste und das zweite interne Taktsignal CDQ_F', CDQ_S'. Das erste interneTaktsignal CDQ_F oder CDQ_F' reagiertauf die ansteigende Flanke des Taktsignals CLK und das zweite internesTaktsignal CDQ_S oder CDQ_S' reagiertauf die abfallende Flanke des Taktsignals CLK. Während der ersten Testbetriebsartist, wie aus dem mittleren Drittel der 13 ersichtlich ist, das zweite interneTaktsignal CDQ_S' gesperrt unddie Ausgabeschaltung reagiert nur auf das erste interne TaktsignalCDQ_F'. Während derzweiten Testbetriebsart reagiert, wie aus dem unteren Drittel der 13 ersichtlich ist, dieAusgabeschaltung nur auf das zweite interne Taktsignal CDQ_S'. Daher werden, wiezu 12 beschrieben wurde,die in den Registerschaltungen 1210a, 1210c gespeicherten DatenDO_0 und DO_2 in Reaktion auf das erste und zweite ansteigende Taktsignal(1. F CLK, 2. F CLK) in die Zwischenspeicherschaltungen 1220a und 1220b übertragen.Danach werden die Daten DO_0 ausgegeben, bis die nächste ansteigendeFlanke des ersten internen Taktsignals CDQ_F' auftritt, und zu diesem Zeitpunkt werdendie nächstenDaten DO_2 ausgegeben, so dass das gültige Datenfenster vergrößert ist.Im Testmodus 2 werden die in den Registerschaltungen 1210b, 1210d gespeichertenungeradzahligen Daten DO_1 und DO_3 in Reaktion auf das erste undzweite abfallende Taktsignal (1. S CLK, 2. S CLK) in die Zwischenspeicherschaltungen 1220a und 1220b übertragen.Danach werden die Daten DO_1 ausgegeben, bis die nächste ansteigendeFlanke des zweiten internen Taktsignals CDQ_S' auftritt, und zu diesem Zeitpunkt werdendie Daten DO_3 ausgegeben.
[0064] Daherwird das gültigeDatenfenster auch für dieungeradzahligen Daten vergrößert.
[0065] Die 14 bis 16 zeigen noch weitere integrierte Speicherschaltungsbausteineund Betriebsverfahren gemäß noch weiterenAusführungsformen dervorliegenden Erfindung. Allgemein reagiert bei diesen Ausführungsformendie Ausgabeschaltung in der normalen Betriebsart auf ein erstesinternes Taktsignal, das in Reaktion auf die ansteigende Flanke desTaktsignals erzeugt wird, und auf ein zweites internes Taktsignal,das in Reaktion auf die abfallende Flanke des Taktsignals erzeugtwird. In einer Testbetriebsart reagiert die Ausgabeschaltung aufein geteiltes erstes internes Taktsignal, das aus dem ersten internenTaktsignal erzeugt wird, und auf ein geteiltes zweites internesTaktsignal, das aus dem zweiten internen Taktsignal erzeugt wird.In einigen Ausführungsformenentspricht die Frequenz des geteilten ersten internen Taktsignalsund des geteilten zweiten internen Taktsignals der halben Frequenzdes ersten internen Taktsignals und des zweiten internen Taktsignals.
[0066] Insbesonderekann in einigen Ausführungsformender vorliegenden Erfindung, wie aus 14 ersichtlichist, ein Durchlauf(FIFO-)Register 1460 benutzt werden,um die Daten von den ersten Datenleitungen 212 zu speichern.Ein Ausgabepuffer 1463 reagiert in der normalen Betriebsartauf das erste und das zweite interne Taktsignal. In einer Testbetriebsart TMreagiert der Ausgabepuffer jedoch auf die geteilten ersten und zweiteninternen Taktsignale. Daher kann die Frequenz des Taktsignals inder Testbetriebsart geteilt werden, beispielsweise halbiert werden.
[0067] Daherkann ein gültigesDatenfenster fürdie Ausgabedaten DOUT eines Ausgabepuffers 1463 durch Teilender Frequenz von jedem der Signale CDQ_F und CDQ_S in der Testbetriebsartvergrößert werden.Das be deutet, dass die Frequenz von jedem der internen TaktsignaleCDQ_F und CDQ_S in Reaktion auf das Testmodussignal TM in eine kleinere Frequenzgeteilt werden kann. Das Testmodussignal kann von einem Modusregistersatz(MRS) erzeugt werden, der eine Mehrzahl von Befehlssignalen RASB,CASB, WEB und Adressensignale empfängt. Daher kann während derTestbetriebsart das Datenfenster der Ausgabedaten vergrößert werden.
[0068] Die 15A und 15B zeigen Blockdiagramme von Teilerschaltungen,die benutzt werden können,um währendder Testbetriebsart die geteilten internen Taktsignale aus den internenTaktsignalen zu erzeugen, gemäß diesenAusführungsformender vorliegenden Erfindung. Insbesondere ist, wie aus 15A ersichtlich ist, eineerste Teilerschaltung 1500a ausgeführt, um das geteilte ersteinterne Taktsignal CDQ_F' inReaktion auf das erste interne Taktsignal CDQ_F und ein TestmodusauswahlsignalTM zu erzeugen. Wie aus 15B ersichtlichist, ist eine zweite Teilerschaltung 1500b ausgeführt, umdas geteilte zweite interne Taktsignal CDQ_S' in Reaktion auf das zweite interneTaktsignal CDQ_S und das Testmodusauswahlsignal TM zu erzeugen.
[0069] Insbesondereumfasst in einigen Ausführungsformen,wie in 15A ersichtlichist, die erste Teilerschaltung 1500a einen ersten Teiler 1510,der auf die ansteigende Flanke des Taktsignals und auf das Testmodussignalreagiert. In einigen Ausführungsformenumfasst zudem die zweite Teilerschaltung 1500b einen zweitenTeiler 1520, der auf die abfallende Flanke des Taktsignalsund auf das Testmodussignal reagiert, und ein Verzögerungselement 1530,das auf den zweiten Teiler 1520 reagiert. Das Verzögerungselement 1530 kannbenutzt werden, um das Zeitintervall der ansteigenden Flanke zwischendem ersten und zweiten geteilten Taktsignal zu vergrößern, sodass in einigen Ausführungsformen dieAusgabedaten am externen Anschluss 217 mit dem vergrößerten gültigen Datenfensterausgegeben werden können.
[0070] 16 zeigt ein Zeitablaufdiagrammvon Vorgängen,die gemäß Ausführungsformender 14, 15A und 15B ausgeführt werdenkönnen. Wieaus den 14, 15A, 15B und 16 ersichtlichist, werden die Daten RDIO_0 bis RDIO_3 im FIFO-Register 1460 gespeichertund dann an einen Ausgabepuffer 1463 in Reaktion auf dasinterne Taktsignal übertragen.Danach werden alle Daten im Ausgabepuffer 1463 in Reaktionauf das erste und zweite interne Taktsignal CDQ_F und CDQ_S in dernormalen Betriebsart ausgegeben, wie in der oberen Hälfte der 16 dargestellt ist. Wiein der unteren Hälfteder 16 dargestellt ist,gibt der Ausgabepuffer 1463 in der Testbetriebsart LesedatenD0 bis D3 in Reaktion auf die geteilten ersten und zweiten internenTaktsignale CDQ_F',CDQ_S' nach externaus, so dass das gültigeDatenfenster vergrößert werdenkann. Daher kann bei diesen Ausführungsformender Ausgabepuffer mit halber Geschwindigkeit arbeiten, während dasSpeicherzellenfeld mit voller Geschwindigkeit wie in der normalenBetriebsart arbeitet.
[0071] 17 zeigt ein Flussdiagrammvon Vorgängen,die ausgeführtwerden können,um einen integrierten Speicherschaltungsbaustein mit einem Speicherzellenfeldzu betreiben, der ausgeführtist, eine Mehrzahl von Datenbits parallel mit einer ersten Datenrateauszugeben, gemäß verschiedenerAusführungsformender vorliegenden Erfindung. Diese Vorgänge können durch Benutzen irgendeinerder Ausführungsformenaus den 2 bis 16 ausgeführt werden, die oben beschriebenwurden. Wie aus 17 ersichtlichist, wird, wenn im Block 1710 eine normale Betriebsartausgewähltwird, im Block 1720 die Mehrzahl von Datenbits mit derersten Datenrate seriell aus dem Speicherzellenfeld an einen externen Anschlussausgegeben. Wenn im Block 1730 eine Testbetriebsart ausgewählt wird,wird im Block 1740 die Mehrzahl von Datenbits vom Speicherzellenfeld miteiner zweiten Datenrate, die niedriger als die erste Datenrate ist,an den externen Anschluss ausgegeben.
[0072] DieseVorgängekönnendurch Benutzen von Ausführungsformender 2, 3 bis 6, 7 bis 10, 11 bis 13 und/oder 14 bis 16 ausgeführt werden,gemäß irgendeinemder oben beschriebenen Ausführungsbeispieleder Erfindung.
[0073] Inden Zeichnungen und der Beschreibung sind Ausführungsformen der Erfindungbeschrieben und diese werden, obwohl spezielle Begriffe verwendetwerden, nur in einer übergeordnetenund beschreibenden Weise und nicht zur Einschränkung benutzt, während derUmfang der Erfindung durch die folgenden Ansprüche beschrieben wird.

权利要求:
Claims (32)
[1] Integrierter Schaltungsbaustein mit – einemSpeicherzellenfeld, das ausgeführtist, eine Mehrzahl von Datenbits mit einer ersten Datenrate parallelauszugeben, und – einerAusgabeschaltung, die ausgeführtist, in einer normalen Betriebsart die Mehrzahl von Datenbits an einenexternen Anschluss seriell mit der ersten Datenrate auszugeben undin einer Testbetriebsart die Mehrzahl von Datenbits an den externenAnschluss seriell mit einer zweiten Datenrate auszugeben, die niedrigerals die erste Datenrate ist.
[2] Integrierter Schaltungsbaustein nach Anspruch 1,dadurch gekennzeichnet, dass das Speicherzellenfeld auf ein Taktsignalreagiert, das eine ansteigende und eine abfallende Flanke hat, wobei dieerste Datenrate in Reaktion auf die ansteigende und die abfallendeFlanke des Taktsignals erzeugt wird und die zweite Datenrate inReaktion nur auf die ansteigende Flanke oder die abfallende Flankedes Taktsignals erzeugt wird.
[3] Integrierter Schaltungsbaustein nach Anspruch 1 oder2, dadurch gekennzeichnet, dass das Speicherzellenfeld ausgeführt ist,die Mehrzahl von Datenbits parallel mit der ersten Datenrate über eine korrespondierendeMehrzahl von ersten Datenleitungen auszugeben, wobei die Ausgabeschaltungausgeführtist, die Mehrzahl von Datenbits in der normalen Betriebsart mitder ersten Datenrate unter Benutzung einer korrespondierenden Mehrzahlvon zweiten Datenleitungen seriell an den externen Anschluss auszugebenund in der Testbetriebsart die Mehrzahl von Datenbits mit der zweitenDatenrate, die niedriger als die erste Datenrate ist, unter Benutzungder korrespondierenden Mehrzahl von zweiten Datenleitungen seriellan den externen Anschluss auszugeben.
[4] Integrierter Schaltungsbaustein nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass die Ausgabeschaltung ausgeführt ist,in der Testbetriebsart einen ersten Teil der Mehrzahl von Datenbits,die vom Speicherzellenfeld parallel ausgegeben werden, zu replizieren,um so den ersten Teil der Mehrzahl von Datenbits seriell mit derzweiten Datenrate, die niedriger als die erste Datenrate ist, an denexternen Anschluss auszugeben, und einen zweiten Teil der Mehrzahlvon Datenbits, die vom Speicherzellenfeld parallel ausgegeben werden,zu replizieren, um so den zweiten Teil der Mehrzahl von Datenbitsseriell mit der zweiten Datenrate, die niedriger als die erste Datenrateist, an den externen Anschluss auszugeben.
[5] Integrierter Schaltungsbaustein nach einem der Ansprüche 1 bis4, dadurch gekennzeichnet, dass das Speicherzellenfeld auf ein Taktsignalmit einer ansteigenden und einer abfallenden Flanke reagiert, wobeidie Ausgabeschaltung in der normalen Betriebsart auf ein erstesinternes Taktsignal, welches in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignalreagiert, welches in Reaktion auf die abfallende Flanke des Taktsignalserzeugt wird, und in der Testbetriebsart nur auf das erste interneTaktsignal oder auf das zweite interne Taktsignal reagiert.
[6] Integrierter Schaltungsbaustein nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass das Speicherzellenfeld auf ein Taktsignalmit einer ansteigenden und einer abfallenden Flanke reagiert, wobeidie Ausgabeschaltung in der normalen Betriebsart auf ein erstesinternes Taktsignal, welches in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignalreagiert, welches in Reaktion auf die abfallende Flanke des Taktsignalserzeugt wird, und in der Testbetriebsart alternierend auf das ersteinterne Taktsignal und auf das zweite interne Taktsignal reagiert.
[7] Integrierter Schaltungsbaustein nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass das Speicherzellenfeld auf ein Taktsignalmit einer ansteigenden und einer abfallenden Flanke reagiert, wobeidie Ausgabeschaltung in der normalen Betriebsart auf ein erstesinternes Taktsignal, welches in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignalreagiert, welches in Reaktion auf die abfallende Flanke des Taktsignalserzeugt wird, und in der Testbetriebsart auf ein geteiltes erstesinternes Taktsignal, welches aus dem ersten internen Taktsignal erzeugtwird, und auf ein geteiltes zweites internes Taktsignal reagiert,das aus dem zweiten internen Taktsignal erzeugt wird.
[8] Integrierter Schaltungsbaustein nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass – das Speicherzellenfeld ausgeführt ist,die Mehrzahl von Datenbits mit der ersten Datenrate parallel über eineentsprechende Mehrzahl von ersten Datenleitungen auszugeben, und – die Ausgabeschaltungeinen Multiplexer, der ausgeführtist, Lesedaten auf den ersten Datenleitungen auf eine korrespondierendeMehrzahl von zweiten Datenleitungen zu multiplexen, und einen Ausgabepufferumfasst, der ausgeführtist, um Ausgabedaten auf den zweiten Datenleitungen seriell an denexternen Anschluss auszugeben.
[9] Integrierter Schaltungsbaustein nach Anspruch 8,dadurch gekennzeichnet, dass der Multiplexer ausgeführt ist,in der normalen Betriebsart eine jeweilige erste Datenleitung miteiner entsprechenden zweiten Datenleitung zu koppeln, in einer ersten Unterbetriebsartder Testbetriebsart jeweilige geradzahlige erste Datenleitungenmit entsprechenden geradzahligen zweiten Datenleitungen zu koppelnund in einer zweiten Unterbetriebsart der Testbetriebsart jeweiligeungeradzahlige erste Datenleitungen mit entsprechenden ungeradzahligenzweiten Datenleitungen zu koppeln.
[10] Integrierter Schaltungsbaustein mit – einemSpeicherzellenfeld, das ausgeführtist, eine Mehrzahl von Datenbits mit einer ersten Datenrate über einekorrespondierende Mehrzahl von ersten Datenleitungen parallel auszugeben, – einerAusgabeschaltung, die ausgeführtist, in einer normalen Betriebsart die Mehrzahl von Datenbits an einenexternen Anschluss seriell mit der ersten Datenrate auszugeben undin einer Testbetriebsart die Mehrzahl von Datenbits an den externenAnschluss seriell mit einer zweiten Datenrate auszugeben, die niedrigerals die erste Datenrate ist, wobei die Ausgabeschaltung einen Multiplexer,der ausgeführtist, Lesedaten auf den ersten Datenleitungen auf eine korrespondierendeMehrzahl von zweiten Datenleitungen zu multiplexen, und einen Ausgabepufferumfasst, der ausgeführtist, um Ausgabedaten auf den zweiten Datenleitungen seriell an denexternen Anschluss auszugeben, – einem Modusregistersatz,der auf eine Mehrzahl von Befehlssignalen reagiert und ausgeführt ist,ein erstes und ein zweites Testbetriebsartensignal zu erzeugen,um den Multiplexer in eine erste bzw. eine zweite Unterbetriebsartder Testbetriebsart zu versetzen, – wobei der Multiplexer ausgeführt ist,in der normalen Betriebsart eine jeweilige erste Datenleitung mit einerentsprechenden zweiten Datenleitung zu koppeln, in der ersten Unterbetriebsartder Testbetriebsart jeweilige geradzahlige erste Datenleitungen mit entsprechendengeradzahligen zweiten Datenleitungen zu koppeln und in der zweitenUnterbetriebsart der Testbetriebsart jeweilige ungeradzahlige erste Datenleitungenmit entsprechenden ungeradzahligen zweiten Datenleitungen zu koppeln,und umfasst: – einenersten Schalter, der ausgeführtist, in der ersten Unterbetriebsart eine jeweilige geradzahligeerste Datenleitung mit einer entsprechenden geradzahligen zweitenDatenleitung zu koppeln, – einenzweiten Schalter, der ausgeführtist, in der zweiten Unterbetriebsart eine jeweilige ungeradzahligeerste Datenleitung mit einer entsprechenden ungeradzahligen zweitenDatenleitung zu koppeln, und – eine Ausgleichsschaltung,die ausgeführtist, in der ersten und zweiten Unterbetriebsart eine jeweilige ungeradzahligezweite Datenleitung mit einer entsprechenden benachbarten geradzahligenzweiten Datenleitung zu koppeln.
[11] Integrierter Schaltungsbaustein nach Anspruch 9,weiter gekennzeichnet durch – einen Modusregistersatz,der auf eine Mehrzahl von Befehlssignalen reagiert und ausgeführt ist,ein erstes und ein zweites Testbetriebsartensignal zu erzeugen,um den Multiplexer in die erste bzw. die zweite Unterbetriebsartder Testbetriebsart zu versetzen.
[12] Integrierter Schaltungsbaustein mit – einemSpeicherzellenfeld, das ausgeführtist, eine Mehrzahl von Datenbits mit einer ersten Datenrate über einekorrespondierende Mehrzahl von ersten Datenleitungen parallel auszugeben, – einerAusgabeschaltung, die ausgeführtist, in einer normalen Betriebsart die Mehrzahl von Datenbits an einenexternen Anschluss seriell mit der ersten Datenrate auszugeben undin einer Testbetriebsart die Mehrzahl von Datenbits an den externenAnschluss seriell mit einer zweiten Datenrate auszugeben, die niedrigerals die erste Datenrate ist, wobei die Ausgabeschaltung einen Multiplexer,der ausgeführtist, Lesedaten auf den ersten Datenleitungen auf eine korrespondierendeMehrzahl von zweiten Datenleitungen zu multiplexen, und einen Ausgabepufferumfasst, der ausgeführtist, um Ausgabedaten auf den zweiten Datenleitungen seriell an denexternen Anschluss auszugeben, – einem Modusregistersatz,der auf eine Mehrzahl von Befehlssignalen reagiert und ausgeführt ist,ein erstes und ein zweites Testbetriebsartensignal zu erzeugen,um den Multiplexer jeweils in eine erste bzw. eine zweite Unterbetriebsartder Testbetriebsart zu versetzen, – wobei der Multiplexer ausgeführt ist,in der normalen Betriebsart eine jeweilige erste Datenleitung mit einerentsprechenden zweiten Datenleitung zu koppeln, in der ersten Unterbetriebsartder Testbetriebsart eine jeweilige erste Datenleitung mit einerentsprechenden zweiten Datenleitung zu koppeln und in der zweitenUnterbetriebsart der Testbetriebsart jeweilige ungeradzahlige undgeradzahlige erste Datenleitungen mit entsprechenden geradzahligenund ungeradzahligen zweiten Datenleitungen über Kreuz zu koppeln.
[13] Integrierter Schaltungsbaustein nach Anspruch 12,dadurch gekennzeichnet, dass das Speicherzellenfeld auf ein Taktsignalmit einer ansteigenden und einer abfallenden Flanke reagiert, wobeidie Ausgabeschaltung in der normalen Betriebsart auf ein erstesinternes Taktsignal, welches in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignalreagiert, welches in Reaktion auf die abfallende Flanke des Taktsignalserzeugt wird, und in der ersten und zweiten Unterbetriebsart derTestbetriebsart nur auf das erste interne Taktsignal oder auf daszweite interne Taktsignal reagiert.
[14] Integrierter Schaltungsbaustein nach Anspruch 12oder 13, dadurch gekennzeichnet, dass der Multiplexer umfasst: – einenersten Schalter, der ausgeführtist, in der ersten Unterbetriebsart eine jeweilige erste Datenleitung miteiner entsprechenden zweiten Datenleitung zu koppeln, und – einenzweiten Schalter, der ausgeführtist, in der zweiten Unterbetriebsart jeweilige ungeradzahlige undgeradzahlige erste Datenleitungen mit entsprechenden geradzahligenund ungeradzahligen zweiten Datenleitungen über Kreuz zu koppeln.
[15] Schaltungsbaustein nach Anspruch 12, 13 oder 14,dadurch gekennzeichnet, dass der Ausgabepuffer umfasst: – eine korrespondierendeMehrzahl von Registern, von denen ein jeweiliges ausgeführt ist,um Lesedaten von einer entsprechenden ersten Datenleitung zu speichern, – einenZwischenspeicher, der einem entsprechenden Paar benachbarter Registerzugeordnet ist, wobei ein jeweiliger Zwischenspeicher ausgeführt ist, umDaten von einem ersten benachbarten Register in Reaktion auf einerstes Taktsignal zwischenzuspeichern und um Daten von einem zweitenbenachbarten Register in Reaktion auf ein zweites Taktsignal zwischenzuspeichern,und – einenParallel/Seriell-Wandler, der auf die Zwischenspeicher, das ersteund zweite interne Taktsignal währendder normalen Betriebsart reagiert und während der ersten und zweitenUnterbetriebsart nur auf das erste oder zweite interne Taktsignalreagiert.
[16] Integrierter Schaltungsbaustein nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass – das Speicherzellenfeld ausgeführt ist,die Mehrzahl von Datenbits mit der ersten Datenrate parallel über einekorrespondierende Mehrzahl von ersten Datenleitungen auszugeben,und – dieAusgabeschaltung einen Ausgabepuffer umfasst, der ausgeführt ist,Ausgabedaten seriell an den externen Anschluss auszugeben.
[17] Integrierter Schaltungsbaustein nach Anspruch 16,dadurch gekennzeichnet, dass das Speicherzellenfeld auf ein Taktsignalmit einer ansteigenden und einer abfallenden Flanke reagiert, wobeider Ausgabepuffer in der normalen Betriebsart auf ein erstes internesTaktsignal, welches in Reaktion auf die ansteigende Flanke des Taktsignalserzeugt wird, und auf ein zweites internes Taktsignal reagiert,welches in Reaktion auf die abfallende Flanke des Taktsignals erzeugtwird, in einer ersten Unterbetriebsart der Testbetriebsart nur aufeines der beiden internen Taktsignale reagiert und in einer zweitenUnterbetriebsart der Testbetriebsart nur auf das andere der beideninternen Taktsignale reagiert.
[18] Integrierter Schaltungsbaustein nach Anspruch 16oder 17, dadurch gekennzeichnet, dass der Ausgabepuffer umfasst: – eine korrespondierendeMehrzahl von Registern, von denen ein jeweiliges ausgeführt ist,um Lesedaten von einer entsprechenden ersten Datenleitung zu speichern, – einenZwischenspeicher, der einem entsprechenden Paar benachbarter Registerzugeordnet ist, wobei ein jeweiliger Zwischenspeicher ausgeführt ist, umDaten von einem ersten benachbarten Register in Reaktion auf einerstes Taktsignal zwischenzuspeichern und um Daten von einem zweitenbenach barten Register in Reaktion auf ein zweites Taktsignal zwischenzuspeichern,und – einenParallel/Seriell-Wandler, der auf die Zwischenspeicher, das ersteund zweite interne Taktsignal währendder normalen Betriebsart reagiert, während der ersten Unterbetriebsartnur auf eines der beiden internen Taktsignale reagiert und während der zweitenUnterbetriebsart nur auf das andere der beiden internen Taktsignalereagiert.
[19] Integrierter Schaltungsbaustein nach Anspruch 16,17 oder 18, gekennzeichnet durch – einen Modusregistersatz,der auf eine Mehrzahl von Befehlssignalen reagiert und ausgeführt ist,ein erstes und ein zweites Testbetriebsartsignal zu erzeugen, umden Ausgabepuffer in die erste bzw. die zweite Unterbetriebsartder Testbetriebsart zu versetzen.
[20] Integrierter Schaltungsbaustein nach einem der Ansprüche 16 bis19, dadurch gekennzeichnet, dass das Speicherzellenfeld auf einTaktsignal mit einer ansteigenden und einer abfallenden Flanke reagiert,wobei der Ausgabepuffer in der normalen Betriebsart auf ein erstesinternes Taktsignal, welches in Reaktion auf die ansteigende Flankedes Taktsignals erzeugt wird, und auf ein zweites internes Taktsignal reagiert,welches in Reaktion auf die abfallende Flanke des Taktsignals erzeugtwird, und in der Testbetriebsart auf ein geteiltes erstes internesTaktsignal und auf ein geteiltes zweites internes Taktsignal reagiert.
[21] Integrierter Schaltungsbaustein nach Anspruch 20,dadurch gekennzeichnet, dass das geteilte erste interne Taktsignalund das geteilte zweite interne Taktsignal jeweils die halbe Frequenzdes ersten internen Taktsignals und des zweiten internen Taktsignalshaben.
[22] Integrierter Schaltungsbaustein nach Anspruch 20oder 21, weiter gekennzeichnet durch – einen Modusregistersatz,der auf eine Mehrzahl von Befehlssignalen reagiert und ausgeführt ist,ein Testbetriebsartsignal zu erzeugen, um den Ausgabepuffer in dieTestbetriebsart zu versetzen.
[23] Integrierter Schaltungsbaustein nach Anspruch 20,21 oder 22, weiter gekennzeichnet durch – eine erste Teilerschaltung,die ausgeführtist, das geteilte erste interne Taktsignal in Reaktion auf die ansteigendeFlanke des Taktsignals und auf ein Testbetriebsartauswahlsignalzu erzeugen, und – einezweite Teilerschaltung, die ausgeführt ist, das geteilte zweiteinterne Taktsignal in Reaktion auf die abfallende Flanke des Taktsignalsund auf das Testbetriebsartauswahlsignal zu erzeugen.
[24] Integrierter Schaltungsbaustein nach Anspruch 23,dadurch gekennzeichnet, dass – die erste Teilerschaltungeinen ersten Teiler umfasst, der auf die ansteigende Flanke desTaktsignals und das Testbetriebsartauswahlsignal reagiert, und – die zweiteTeilerschaltung einen zweiten Teiler, der auf die abfallende Flankedes Taktsignals und auf das Testbetriebsartauswahlsignal reagiert,und ein Verzögerungselementumfasst, das auf den zweiten Teiler reagiert.
[25] Verfahren zum Betrieb eines integrierten Schaltungsbausteinsmit einem Speicherzellenfeld, das ausgeführt ist, eine Mehrzahl vonDatenbits mit einer ersten Datenrate parallel auszugeben, wobei dasVerfahren umfasst: – seriellesAusgeben der Mehrzahl von Datenbits aus dem Speicherzellenfeld aneinen externen Anschluss mit der ersten Datenrate in einer normalenBetriebsart und – seriellesAusgeben der Mehrzahl von Datenbits aus dem Speicherzellenfeld anden externen Anschluss mit einer zweiten Datenrate, die niedrigerals die erste Datenrate ist, in einer Testbetriebsart.
[26] Verfahren nach Anspruch 25, dadurch gekennzeichnet,dass – dieserielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan einen externen Anschluss mit der ersten Datenrate in einer normalen Betriebsarteine serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan einen externen Anschluss mit der ersten Datenrate in einer normalenBetriebsart in Reaktion auf ansteigende und abfallende Flanken einesTaktsignals umfasst und – dieserielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan den externen Anschluss mit einer zweiten Datenrate, die niedrigerals die erste Datenrate ist, in einer Testbetriebsart eine serielleAusgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeld anden externen Anschluss mit einer zweiten Datenrate, die niedrigerals die erste Datenrate ist, in einer Testbetriebsart in Reaktion aufnur die ansteigende oder die abfallende Flanke des Taktsignals umfasst.
[27] Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet,dass die serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeld anden externen Anschluss mit einer zweiten Datenrate, die niedrigerals die erste Datenrate ist, in einer Testbetriebsart umfasst: – Repliziereneines ersten Teils der Mehrzahl von Datenbits, die vom Speicherzellenfeldparallel ausgegeben werden, um dadurch den ersten Teil der Mehrzahlvon Datenbits seriell mit der zweiten Datenrate, die niedriger alsdie erste Datenrate ist, an den externen Anschluss auszugeben, und – Repliziereneines zweiten Teils der Mehrzahl von Datenbits, die vom Speicherzellenfeldparallel ausgegeben werden, um dabei den zweiten Teil der Mehrzahlvon Datenbits seriell mit der zweiten Datenrate, die niedriger alsdie erste Datenrate ist, an den externen Anschluss auszugeben.
[28] Verfahren nach Anspruch 25, 26 oder 27, dadurchgekennzeichnet, dass – dasSpeicherzellenfeld auf ein Taktsignal mit einer ansteigenden undeiner abfallenden Flanke reagiert, – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an einen externenAnschluss mit der ersten Datenrate in einer normalen Betriebsarteine serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan einen externen Anschluss mit der ersten Datenrate in Reaktionauf ein erstes internes Taktsignal, welches in Reaktion auf dieansteigende Flanke des Taktsignals erzeugt wird, und auf ein zweitesinternes Taktsignal umfasst, welches in Reaktion auf die abfallendeFlanke des Taktsignals erzeugt wird, und – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an den externen Anschlussmit einer zweiten Datenrate, die niedriger als die erste Datenrateist, in einer Testbetriebsart eine serielle Ausgabe der Mehrzahlvon Datenbits aus dem Speicherzellenfeld an den externen Anschlussmit einer zweiten Datenrate, die niedriger als die erste Datenrateist, in einer Testbetriebsart in Reaktion auf nur das erste interneTaktsignal oder das zweite interne Taktsignal umfasst.
[29] Verfahren nach einem der Ansprüche 25 bis 28, dadurch gekennzeichnet,dass – dasSpeicherzellenfeld auf ein Taktsignal mit einer ansteigenden undeiner abfallenden Flanke reagiert, – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an einen externenAnschluss mit der ersten Datenrate in einer normalen Betriebsarteine serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan einen externen Anschluss mit der ersten Datenrate in Reaktionauf ein erstes internes Taktsignal, welches in Reaktion auf dieansteigende Flanke des Taktsignals erzeugt wird, und auf ein zweitesinternes Taktsignal umfasst, welches in Reaktion auf die abfallendeFlanke des Taktsignals erzeugt wird, und – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an den externen Anschlussmit einer zweiten Datenrate, die niedriger als die erste Datenrateist, in einer Testbetriebsart eine serielle Ausgabe der Mehrzahlvon Datenbits aus dem Speicherzellenfeld an den externen Anschlussmit einer zweiten Datenrate, die niedriger als die erste Datenrateist, in Reaktion alternierend auf das erste interne Taktsignal unddas zweite interne Taktsignal umfasst.
[30] Verfahren nach einem der Ansprüche 25 bis 29, dadurch gekennzeichnet,dass – dasSpeicherzellenfeld auf ein Taktsignal mit einer ansteigenden undeiner abfallenden Flanke reagiert, – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an einen externenAnschluss mit der ersten Datenrate in einer normalen Betriebsarteine serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan einen externen Anschluss mit der ersten Datenrate in Reaktionauf ein erstes internes Taktsignal, welches in Reaktion auf dieansteigende Flanke des Taktsignals erzeugt wird, und auf ein zweitesinternes Taktsignal umfasst, welches in Reaktion auf die abfallendeFlanke des Taktsignals erzeugt wird, und – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an den externen Anschlussmit einer zweiten Datenrate, die niedriger als die erste Datenrateist, in einer Testbetriebsart eine serielle Ausgabe der Mehrzahlvon Datenbits aus dem Speicherzellenfeld an den externen Anschlussmit einer zweiten Datenrate, die niedriger als die erste Datenrateist, in Reaktion auf ein geteiltes erstes internes Taktsignal, dasaus dem ersten internen Taktsignal erzeugt wird, und auf ein geteiltes zweitesinternes Taktsignal umfasst, das aus dem zweiten internen Taktsignalerzeugt wird.
[31] Verfahren nach einem der Ansprüche 25 bis 30, dadurch gekennzeichnet,dass – dasSpeicherzellenfeld ausgeführtist, die Mehrzahl von Datenbits mit der ersten Datenrate parallel über einekorrespondierende Mehrzahl von ersten Datenleitungen auszugeben,und der Speicherbaustein ausgeführtist, die Mehrzahl von Bits übereine korrespondierende Mehrzahl von zweiten Datenleitungen an einenAusgabeanschluss auszugeben, – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an einen externenAnschluss mit der ersten Datenrate in einer normalen Betriebsartdie Kopplung einer jeweiligen ersten Datenleitung mit einer entsprechendenzweiten Datenleitung in der normalen Betriebsart umfasst, und – wobeidie serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan den externen Anschluss mit der zweiten Datenrate, die niedriger alsdie erste Datenrate ist, in einer Testbetriebsart die Kopplung vonjeweiligen geradzahligen ersten Datenleitungen mit entsprechendengeradzahligen zweiten Datenleitungen in einer ersten Unterbetriebsartder Testbetriebsart und von jeweiligen ungeradzahligen ersten Datenleitungenmit entsprechenden ungeradzahligen zweiten Datenleitungen in einer zweitenUnterbetriebsart der Testbetriebsart umfasst.
[32] Verfahren nach einem der Ansprüche 25 bis 31, dadurch gekennzeichnet,dass – dasSpeicherzellenfeld ausgeführtist, die Mehrzahl von Datenbits mit der ersten Datenrate parallel über einekorrespondierende Mehrzahl von ersten Datenleitungen auszugeben,und der Speicherbaustein ausgeführtist, die Mehrzahl von Bits übereine korrespondierende Mehrzahl von zweiten Datenleitungen an einenAusgabeanschluss auszugeben, – wobei die serielle Ausgabeder Mehrzahl von Datenbits aus dem Speicherzellenfeld an einen externenAnschluss mit der ersten Datenrate in einer normalen Betriebsartdie Kopplung einer jeweiligen ersten Datenleitung mit einer entsprechendenzweiten Datenleitung in der normalen Betriebsart umfasst, und – wobeidie serielle Ausgabe der Mehrzahl von Datenbits aus dem Speicherzellenfeldan den externen Anschluss mit einer zweiten Datenrate, die niedriger alsdie erste Datenrate ist, in einer Testbetriebsart die Kopplung einerjeweiligen ersten Datenleitung mit einer entsprechenden zweitenDatenleitung in einer ersten Unterbetriebsart der Testbetriebsartund in einer zweiten Unterbetriebsart der Testbetriebsart eine Überkreuzkopplungvon jeweiligen ungeradzahligen und geradzahligen ersten Datenleitungenmit entsprechenden geradzahligen und ungeradzahligen zweiten Datenleitungenumfasst.

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法律状态:
2005-02-10| OP8| Request for examination as to paragraph 44 patent law|

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2012-03-22| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|Effective date: 20111201 |

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申请号 | 申请日 | 专利标题

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