Frequency converter circuit and frequency converter circuit arrangement

专利摘要:
Zwischen einem Frequenzumsetzerelement und einem Energiezuführ-Anschluss sind ein ohmscher Widerstand und eine dazu in Serie gekoppelte Induktivität vorgesehen. Ferner ist mindestens eine zu dem ohmschen Widerstand parallel gekoppelte Kapazität vorgesehen, deren erster Anschluss zwischen den ohmschen Widerstand und die Induktivität gekoppelt ist und deren zweiter Anschluss mit einem Stromversorgungsanschluss gekoppelt ist.Between a frequency converter element and a power supply terminal, an ohmic resistor and an inductor coupled in series therewith are provided. Furthermore, at least one capacitance coupled in parallel to the ohmic resistance is provided, the first terminal of which is coupled between the ohmic resistance and the inductance and whose second terminal is coupled to a power supply terminal.
公开号:DE102004027809A1
申请号:DE200410027809
申请日:2004-06-08
公开日:2006-01-05
发明作者:Herbert Dr. Knapp；Martin Wurzer
申请人:Infineon Technologies AG；
IPC主号:H03K21-08

专利说明:
[0001] DieErfindung betrifft eine Frequenzumsetzerschaltung und eine Frequenzumsetzerschaltungs-Anordnung.TheThe invention relates to a frequency converter circuit and a frequency converter circuit arrangement.
[0002] EineFrequenzumsetzerschaltung ist eine elektronische Schaltung, beider mindestens ein Eingangssignal mit einer Eingangsfrequenz indie elektronische Schaltung eingespeist wird und von der elektronischen Schaltungin ein Ausgangssignal mit einer Ausgangsfrequenz umgewandelt wird,wobei sich der Wert der Eingangsfrequenz und der Wert der Ausgangsfrequenzvoneinander unterscheiden.AFrequency converter circuit is an electronic circuit, inthe at least one input signal having an input frequency inthe electronic circuit is fed in and from the electronic circuitis converted into an output signal having an output frequency,where the value of the input frequency and the value of the output frequencydiffer from each other.
[0003] EineFrequenzumsetzerschaltung, die eine Eingangsfrequenz in eine Ausgangsfrequenzumsetzt, wobei der Wert der Eingangsfrequenz und der Wert der Ausgangsfrequenzin einem fest vorgegebenen Verhältnis zueinanderstehen, wird als Frequenzteilerschaltung bezeichnet. GrundlegendeSchaltungselemente füreine Frequenzumsetzerschaltung, die eine Frequenzteilerschaltungrealisieren, sind Flip-Flop-Schaltungen.AFrequency converter circuit, which converts an input frequency into an output frequencywhere the value of the input frequency and the value of the output frequencyin a fixed predetermined relationship to each otherstand, is referred to as a frequency divider circuit. BasicCircuit elements fora frequency converter circuit comprising a frequency divider circuitrealize, are flip-flop circuits.
[0004] EinFlip-Flop ist eine bistabile Kippschaltung, d.h. eine Digitalschaltung.Die Ausgangsspannung einer bistabilen Kippschaltung wechselt zwischenzwei vorgegebenen Werten, die im Sinne der Boole'schen Algebra mit den logischen Werten "0" und "1" bezeichnetwerden. Der Umkippvorgang zwischen den beiden logischen Werten wirdmit Hilfe eines Eingangssignals in Form eines kurzen Impulses ausgelöst. Aus[1] ist eine kausale Verknüpfungzwischen einem Eingangssignal und einem Ausgangssignal mittels Logikgatterbekannt, die gemäß der Boole'schen Algebra Verknüpfungenzwischen dem Eingangssignal und dem Ausgangssignal herstellen. DieLogikgatter sind auf Transistorebene oder Diodenebene realisiert. Übliche Technologienvon Gatterrealisierungen sind Emitter Coupled Logic (ECL), Current-Mode-Logic(CML), Complementary Metal Oxid Semiconductor (CMOS), Widerstands-Transistor-Logik(RTL), Dioden-Transistor-Logik (DTL), Langsame StörsichereLogik (LSL), Transistor-Transistor-Logik (TTL), Open-Collector-Technik,Tristate-Technik, Wired-OR-Verknüpfungsowie NMOS-Logik. Flip-Flop-Schaltwerke, die auf der ECL basieren,weisen neben ohmschen WiderständenBipolartransistoren auf. Flip-Flop-Schaltwerke, die auf der CMOS-Technologieoder der NMOS-Technologie oder auf einer Kombination beider Technologienberuhen, weisen neben ohmschen Widerständen zusätzlich Feldeffekttransistorenauf.OneFlip-flop is a bistable flip-flop, i. a digital circuit.The output voltage of a bistable multivibrator alternatestwo predetermined values, which in the sense of Boolean algebra with the logical values "0" and "1" designatesbecome. The tipping operation between the two logical values becomestriggered by means of an input signal in the form of a short pulse. Out[1] is a causal linkbetween an input signal and an output signal by means of a logic gateknown, according to the Boolean algebra shortcutsbetween the input signal and the output signal. TheLogic gates are implemented at the transistor or diode level. Usual technologiesGate realizations include Emitter Coupled Logic (ECL), Current Mode Logic(CML), Complementary Metal Oxide Semiconductor (CMOS), Resistor Transistor Logic(RTL), Diode Transistor Logic (DTL), Slow Interference-ProofLogic (LSL), transistor-transistor logic (TTL), open-collector technique,Tristate technique, Wired OR linkageas well as NMOS logic. Flip-flop derailleurs based on the ECL,have in addition ohmic resistancesBipolar transistors on. Flip-flop rear derailleurs based on CMOS technologyor NMOS technology or a combination of bothare based, in addition to ohmic resistors in addition field effect transistorson.
[0005] Esgibt transparente Flip-Flop-Schaltungen. Transparente Flip-Flop-Schaltungensind Flip-Flop-Schaltungen, die ohne Zwischenspeicherung das Eingangssignalverarbeiten und am Ausgang sofort freigeben. Ferner sind Flip-Flop-Schaltungenmit Zwischenspeicherung, die das Eingangssignal zwischenspeichernund es erst an den Ausgang übertragen,wenn die Eingängebereits wieder verriegelt sind, in [1] beschrieben.ItThere are transparent flip-flop circuits. Transparent flip-flop circuitsare flip-flop circuits, which without latching the input signalprocess and release at the output immediately. Further, flip-flop circuitswith buffering, which buffer the input signaland only transfer it to the exit,if the inputsalready locked again, described in [1].
[0006] EinBeispiel fürtransparente Flip-Flop-Schaltungen sind einfache RS-Flip-Flop-Schaltungen.Eine RS-Flip-Flop-Schaltungbesitzt einen SET-Eingang S und einen RESET-Eingang R, sowie einen ersten Ausgang,an dem ein Ausgangssignal Q bereitgestellt wird und einen zweitenAusgang, an dem das zu dem Ausgangssignal Q invertierte AusgangssignalQN bereitgestellt wird. Häufigbenötigtman eine RS-Flip-Flop-Schaltung, die nur zu einer bestimmten Zeitauf ein anliegendes Eingangssignal reagiert. Diese Zeit wird durcheine zusätzlicheTaktvariable, d.h. einem anliegenden Taktsignal, oftmals mit CLKbezeichnet, bestimmt, wobei die mit dem Taktsignal getaktete RS-Flip-Flop-Schaltungals statisch getaktete RS-Flip-Flop-Schaltung bezeichnet wird. Wirdbei einer statisch getakteten RS-Flip-Flop-Schaltung der SET-EingangS mit einem Daten-Eingangssignal D und der RESET- Eingang R mit dem invertierten DateneingangssignalDN belegt, so entsteht eine taktzustandsgesteuerte Speicherzelle(DATA LATCH), die auch als transparente D-Flip-Flop-Schaltung bezeichnetwird.Oneexample fortransparent flip-flop circuits are simple RS flip-flop circuits.An RS flip-flop circuithas a SET input S and a RESET input R, as well as a first output,where an output Q is provided and a second oneOutput at which the output signal Q inverted to the output signalQN is provided. Oftenneededyou get an RS flip-flop circuit that only works at a certain timeresponds to an applied input signal. This time is going throughan additionalClock variable, i. an applied clock signal, often with CLKdesignated, wherein the clock signal clocked with the RS flip-flop circuitis referred to as a statically clocked RS flip-flop circuit. Becomesfor a statically clocked RS flip-flop the SET inputS with a data input signal D and the RESET input R with the inverted data input signalDN, this creates a state-of-the-art memory cell(DATA LATCH), also referred to as transparent D flip-flop circuitbecomes.
[0007] Einenicht transparente Flip-Flop-Schaltung wird üblicherweise aus zwei Flopsgebildet: dem "Master"-Flip-Flop am Eingangund dem "Slave"-Flip-Flop am Ausgang.Ein Beispiel füreine Master-Slave-Flip-Flop-Schaltung ist die JK-Flip-Flop-Schaltung: EineJK-Flip-Flop-Schaltung weist zwei statisch getaktete RS-Flip-Flop-Schaltungenauf, wobei die beiden statisch getakteten RS-Flip-Flop-Schaltungendurch das Taktsignal CLK komplementär zueinander verriegelt werden.Solange das Taktsignal CLK = 1 ("High") ist, wird die Eingangsinformation,d.h. das am Eingang anliegende Eingangssignal, in das Master-Flip-Flopeingelesen. Der Ausgangszustand, d.h. das am Ausgang bereitgestellteAusgangssignal, bleibt dabei unverändert, da das Slave-Flip-Flop blockiert ist.Wenn das Taktsignal auf CLK = 0 ("Low")wechselt, wird das Master-Flip-Flop blockiert, und auf diese Weisewird der Zustand der Flip-Flop-Schaltung eingefroren, der unmittelbarvor der negativen Taktsignalflanke angelegen hat. Gleichzeitig wirddas Slave-Flip-Flop freigegeben und damit der Zustand des Master-Flip-Flopsan den Ausgang der JK-Flip-Flop-Schaltung übertragen. Die Datenübertragung findetalso bei der negativen Taktflanke statt; es gibt jedoch keinen Taktzustandbei dem sich die Eingangsdaten, d.h. das anliegende Eingangssignal,unmittelbar auf den Ausgang auswirken, wie es bei einer transparentenFlip-Flop-Schaltungder Fall ist.A non-transparent flip-flop circuit is usually formed of two flops: the "master" flip-flop at the input and the "slave" flip-flop at the output. An example of a master-slave flip-flop circuit is the JK flip-flop circuit: A JK flip-flop circuit has two statically clocked RS flip-flop circuits, the two statically clocked RS Flip-flop circuits are locked by the clock signal CLK complementary to each other. As long as the clock signal CLK = 1 ("high"), the input information, ie the input signal present at the input, is read into the master flip-flop. The output state, ie the output signal provided at the output, remains unchanged since the slave flip-flop is blocked. When the clock signal changes to CLK = 0 ("Low"), the master flip-flop is blocked, thus freezing the state of the flip-flop circuit which has just before the negative clock signal edge. At the same time, the slave flip-flop is enabled, thereby transferring the state of the master flip-flop to the output of the JK flip-flop circuit. The data transmission takes place at the negative clock edge; However, there is no clock state in which the input data, ie the applied input signal, directly affect the output, as is the case with a transparent flip-flop circuit.
[0008] DieEingangskombinationen R = S = 1 führt zu einem undefiniertenVerhalten, weil die negierten Eingangssignale SN und RN im Master-Flip-Flopgleichzeitig von "00" auf "11" übergehen, wenn das Taktsignal CLK= 0 wird.TheInput combinations R = S = 1 leads to an undefinedBehavior, because the negated input signals SN and RN in the master flip-flopat the same time go from "00" to "11" when the clock signal CLK= 0.
[0009] Umdiese Eingangskombination sinnvoll zu nutzen, legt man die komplementären Ausgangsdatendes Slave-Flip-Flops mit Hilfe einer Rückkopplung zusätzlich andie Eingangsgatter des Master-Flip-Flops an. Die zusätzlichenRückkopplungseingänge am Master-Flip-Flopwerden üblicherweiseals J-Eingang bzw. K-Eingang bezeichnet. Der Ausgangszustand, d.h.das bereitgestellte Ausgangssignal für J = K = 1 wird bei jedem Taktimpulsinvertiert. Das ist gleichbedeutend mit einer Frequenzteilung durchden Wert zwei. Deshalb ermöglichteine JK-Master-Slave-Flip-Flop-Schaltung einen besonders einfachenAufbau eines Frequenzteilers.AroundTo use this input combination meaningful, you put the complementary output dataof the slave flip-flop by means of a feedback in additionthe input gates of the master flip-flop. The additionalFeedback inputs on the master flip-flopbecome commonreferred to as J input or K input. The initial state, i.the provided output for J = K = 1 will be at every clock pulseinverted. This is synonymous with a frequency division bythe value two. Therefore allowsa JK master-slave flip-flop circuit a particularly simpleStructure of a frequency divider.
[0010] Flip-Flop-Schaltungenmit Zwischenspeicherung lassen sich auch dadurch realisieren, dassman zwei transparente D-Flip-Flop-Schaltungenin Reihe schaltet und sie mit komplementärem Taktsignal ansteuert, wobeidie dadurch gebildete Flip-Flop-Schaltungals Master-Slave-D-Flip-Flop-Schaltung bezeichnet wird. Solangedas Taktsignal CLK = 0 ist, folgt das Master-Flip-Flop dem Eingangssignal und eswird Q = D. Das Slave-Flip-Flopspeichert den alten Zustand. Wenn das Taktsignal CLK auf den Wert1 übergeht,wird die zu diesem Zeitpunkt anliegende Dateninformation D im Master-Flip-Flop "eingefroren" und an das Slave-Flip-Flop unddamit an den Q-Ausgang übertragen.Die bei der positiven Taktflanke am D-Eingang anliegende Dateninformationwird somit an den Q-Ausgang übertragen.In der übrigenZeit ist der Zustand des D-Einganges, d.h. das an dem D-Einganganliegende Eingangssignal, ohne Einfluss auf das bereitgestellteAusgangssignal.Flip-flopswith caching can also be realized by thattwo transparent D flip-flop circuitsin series and drives them with complementary clock signal, whereinthe resulting flip-flop circuitis referred to as master-slave D flip-flop circuit. So longthe clock signal CLK = 0, the master flip-flop follows the input signal and itbecomes Q = D. The slave flip-flopsaves the old state. When the clock signal CLK to the value1 goes over,is the present at this time data information D "frozen" in the master flip-flop and to the slave flip-flop andthus transferred to the Q output.The data information applied to the positive clock edge at the D inputis thus transferred to the Q output.In the restTime is the state of the D input, i. that at the D entranceapplied input signal, without affecting the providedOutput.
[0011] Eineeinflankengetriggerte D-Flip-Flop-Schaltung lässt sich auch als sogenannteToggle-Flip-Flop-Schaltung betreiben. Dazu wird an den DateneingangD der invertierte Ausgang QN angeschlossen. Dann wird der Ausgangszustandbei jeder positiven Taktflanke des Taktsignals CLK invertiert. EineToggle-Flip-Flop-Schaltung stellt einen Grundbaustein für eine Frequenzteilerschaltungdar. Eine Frequenzteilerschaltung lässt sich dadurch realisieren,dass man eine Kette von Flip-Flop-Schaltungen aufbaut und deren Takteingangjeweils mit dem Ausgang Q der in Signalflussrichtung vorangegangenenFlip-Flop-Schaltungen gekoppelt ist. Damit sich eine Frequenzteilfunktionergibt müssendie Flip-Flops ihren Ausgangszustand ändern, wenn das ihnen jeweilszugeführteTaktsignal CLK von "1" auf "0" übergeht.Es werden somit üblicherweiseflankengesteuerte Flip-Flop-Schaltungen verwendet, z.B. JK-Master-Slave-Flip-Flop-Schaltungenmit J = K = 1. Die Frequenzteilerschaltung lässt sich grundsätzlich beliebigerweitern. Mit zehn in Serie gekoppelten Flip-Flop-Schaltungen kannman auf diese Weise die Eingangssignal-Taktfrequenz des an der ersten Flip-Flop-Schaltung anliegendenTaktsignals schon zehn-mal halbieren. Auch eine Flip-Flop-Schaltung,die auf positive Taktflanken triggert, also z.B. eine einflankengetriggerteD-Flip-Flop-Schaltung,ist verwendbar.AFlank-triggered D flip-flop circuit can also be called so-calledOperate toggle flip-flop circuit. This is done to the data inputD the inverted output QN connected. Then the initial stateinverted at every positive clock edge of the clock signal CLK. AToggle flip-flop circuit provides a basic building block for a frequency divider circuita frequency divider circuit can thereby be realizedthat builds a chain of flip-flop circuits and their clock inputeach with the output Q of the preceding in the signal flow directionFlip-flop circuits is coupled. So that a frequency subfunctionmust resultthe flip-flops change their initial state if that's theirssuppliedClock CLK goes from "1" to "0".It thus becomes commonedge-triggered flip-flop circuits are used, e.g. JK master-slave flip-flop circuitswith J = K = 1. The frequency divider circuit can basically be arbitraryexpand. With ten series-coupled flip-flops canin this way, the input signal clock frequency of the voltage applied to the first flip-flop circuitHalve the clock already ten times. Also a flip-flop circuit,which triggers on positive clock edges, e.g. a single-edge triggeredD flip-flop circuit,is usable.
[0012] DieFrequenz des am Ausgang des ersten Flip-Flop-Schaltung bereitgestelltenAusgangssignals ist die halbe Frequenz des am Eingang der erstenFlip-Flop-Schaltung angelegten Eingangssignals. Am Ausgang der zweitenFlip-Flop-Schaltung wird ein Signal bereitgestellt, dessen Frequenzein Viertel der Frequenz des am Eingang der ersten Flip-Flop-Schaltungangelegten Eingangssignals ist, am Ausgang der dritten Flip-Flop-Schaltung wirdein Signal bereitgestellt, dessen Frequenz ein Achtel der Frequenzdes am Eingang der ersten Flip-Flop-Schaltung angelegten Eingangssignalsist, usw. Diese Frequenzteiler-Eigenschaft von Toggle-Flip-Flopsmachen sich viele Frequenzteilerschaltungen zu Nutze.TheFrequency of the provided at the output of the first flip-flop circuitOutput signal is half the frequency of the input of the firstFlip-flop circuit applied input signal. At the exit of the secondFlip-flop circuit is provided a signal whose frequencya quarter of the frequency at the input of the first flip-flop circuitapplied input signal is, at the output of the third flip-flop circuitprovided a signal whose frequency is one eighth of the frequencyof the input signal applied to the input of the first flip-flop circuitis, etc. This frequency divider feature of toggle flip-flopsMany frequency divider circuits take advantage of this.
[0013] EineFrequenzteilerschaltung beruht somit häufig auf Flip-Flop-Schaltungen,wobei zur Erzielung höchsterArbeitsfrequenzen oftmals transparente D-Flip-Flop-Schaltungen verwendetwerden, bei denen das invertierte Ausgangssignal auf den Dateneingangzurückgekoppeltwird.AFrequency divider circuit is thus often based on flip-flop circuits,being to achieve the highestWorking frequencies often transparent D flip-flop circuits usedwhere the inverted output signal is on the data inputfed backbecomes.
[0014] ImGegensatz zu einer statischen Frequenzteilerschaltung besitzt einedynamische Frequenzteilerschaltung eine untere Grenzfrequenz. Einestatische Frequenzteilerschaltung wird mit Hilfe von Flip-Flop-Schaltungenrealisiert und kann bei beliebig tiefen Frequenzen betrieben werden,sofern die Anstiegszeit des Taktsignals CLK ausreichend kurz ist.Eine dynamische Frequenzteilerschaltung arbeitet je nach Funktionsweiseund Dimensionierung in einem Frequenzumsetzintervall von einigenProzent bis zu mehr als einer Oktave bezogen auf die Signalfrequenzdes zugeführtenEingangssignals. Sie kann jedoch häufig bei wesentlich höheren Arbeitsfrequenzenbetrieben werden als eine statische Frequenzteilerschaltung, deren maximaleArbeitsfrequenz durch die sogenannte Gatterverzögerungszeit τ auf einenWert von
[0015] Einedynamische Frequenzteilerschaltung beruht üblicherweise auf dem Prinzipder regenerativen Frequenzteilung oder auf zwei Inverterstufen,die durch das Taktsignal CLK wechselweise umgeschaltet werden, wiebeispielsweise in [5) beschrieben.ADynamic frequency divider circuit is usually based on the principleregenerative frequency division or two inverter stages,which are alternately switched by the clock signal CLK, such asfor example, in [5].
[0016] Aus[3] und [4] sind auf Flip-Flop-Schaltungen basierende dynamischebzw. statische Frequenzumsetzerschaltungen bekannt, die High-Electron-Mobility-Transistors(HEMT's) bzw. HeterojunctionBipolar Transistors (HBT's)aufweisen. Eine Beschränkungder maximalen Arbeitsfrequenz dieser Schaltungen ergibt sich durchparasitäreBauteil- und Metallisierungskapazitäten, die parallel zu den ohmschenLastwiderständender Laststufen der Frequenzumsetzerschaltungen liegen.Out[3] and [4] are dynamic based on flip-flop circuitsStatic frequency converter circuits known, the high-electron mobility transistor(HEMT's) or heterojunctionBipolar Transistors (HBTs)exhibit. A limitationthe maximum operating frequency of these circuits is given byparasiticComponent and Metallisierungskapazitäten parallel to the ohmicload resistorsthe load stages of the frequency converter circuits are.
[0017] DiesenparasitärenKapazitätenwird, wie in den 2 und 3 dargestellt, durch eineberücksichtigtefiktive Parasitär-Kapazität Rechnunggetragen. Aufgrund dieser Parasitär-Kapazität nimmt der Betrag der Lastimpedanzbei hohen Arbeitsfrequenzen ab. Dadurch sinkt der Spannungshub amAusgang der Frequenzumsetzerschaltung bei hohen Arbeitsfrequenzensoweit ab, dass eine korrekte Funktionsweise der Frequenzteilerschaltungoftmals nicht mehr gewährleistetist.These parasitic capacities, as in the 2 and 3 represented by a considered fictitious parasitic capacity. Due to this parasitic capacitance, the amount of load impedance decreases at high operating frequencies. As a result, the voltage swing at the output of the frequency converter circuit decreases at high operating frequencies to the extent that a correct operation of the frequency divider circuit is often no longer guaranteed.
[0018] Außerdem bewirktdie Parasitär-Kapazität eine zusätzlichePhasenverschiebung, die eine zeitliche Verzögerung des Ausgangssignalsverursacht und damit ebenfalls die maximale Arbeitsfrequenz derFrequenzteilerschaltung verringert.In addition causesthe parasitic capacity an additionalPhase shift, which is a time delay of the output signalcaused and thus also the maximum operating frequency ofFrequency divider circuit reduced.
[0019] Umdas bisher gemäß dem Standder Technik praktizierte Schaltungsdesign von Laststufen von Frequenzumsetzerschaltungendarstellen zu können,wird eine Frequenzumsetzerschaltung in Frequenzumsetzerelementeaufgeteilt. Die Frequenzumsetzerelemente werden in eine Laststufeund eine zweite Stufe aufgeteilt.Aroundso far according to the stateThe art practices circuit design of load stages of frequency converter circuitsto be able to representbecomes a frequency converter circuit in frequency converter elementsdivided up. The frequency converter elements are in a load stageand split a second stage.
[0020] ZweiBeispiele von schaltungstechnischen Realisierungen einer Laststufegemäß dem Standder Technik, wie sie in [2] und (3] beschrieben sind, sind in 2 und 3 dargestellt.Two examples of prior art power stage realizations as described in [2] and (3) are disclosed in U.S.P. 2 and 3 shown.
[0021] EinBeispiel einer schaltungstechnischen Realisierung einer Laststufeinnerhalb einer Frequenzumsetzerschaltung gemäß dem Stand der Technik istin 1 dargestellt.An example of a circuit implementation of a load stage within a frequency converter circuit according to the prior art is in 1 shown.
[0022] Vorzugsweisewerden die parasitärenEffekte des Frequenzumsetzerelementes in Form einer fiktiven Parasitär-Kapazität in derLaststufe der Frequenzumsetzerschaltung simuliert, wobei ein ohmscherWiderstand ein Lastwiderstand der Frequenzumsetzerschaltung ist.Preferablybecome the parasitic onesEffects of the frequency converter element in the form of a fictional parasitic capacitance in theLoad stage simulated the frequency converter circuit, wherein a resistiveResistor is a load resistor of the frequency converter circuit.
[0023] DieparasitärenEffekte des Frequenzumsetzerelementes werden in Form einer fiktivenParasitär-Kapazität in einerLaststufe einer Frequenzumsetzerschaltung simuliert, wobei ein ohmscherWiderstand ein Lastwiderstand des Frequenzumsetzerelementes ist.TheparasiticEffects of the frequency converter element are in the form of a fictionalParasitic capacity in oneLoad level simulated a frequency converter circuit, wherein an ohmicResistor is a load resistor of the frequency converter element.
[0024] 2 zeigt eine erste schaltungstechnischeRealisierung einer Laststufe 200 von Frequenzumsetzerschaltungenmit einem ohmschen Widerstand 202, der zwischen einem erstenKnoten 203 und einem zweiten Knoten 204 angeordnetist. Eine fiktive Parasitär-Kapazität C₀ 201 ist zwischen dem ersten Knoten 203 und demzweiten Knoten 204 angeordnet. Der zweite Knoten 204 liegtauf Massepotential. Die in 1 gezeigte undim Folgenden nähererläuterteLaststufe ist am ersten Knoten 203 an die zweite Stufedes Frequenzumsetzerelements gekoppelt. 2 shows a first circuit realization of a load stage 200 frequency converter circuits with an ohmic resistance 202 that is between a first node 203 and a second node 204 is arranged. A fictitious parasitic capacity C ₀ 201 is between the first node 203 and the second node 204 arranged. The second node 204 is at ground potential. In the 1 shown and explained in more detail below load level is at the first node 203 coupled to the second stage of the frequency converter element.
[0025] Gemäß einerin 3 gezeigten zweitenschaltungstechnischen Realisierung einer Laststufe 300 von Frequenzumsetzerschaltungenist eine Induktivität 302 zwischeneinem ersten Knoten 304 und einem zweiten Knoten 305 angeordnet.Ein ohmscher Widerstand 303 ist zwischen dem zweiten Knoten 305 undeinem dritten Knoten 306 angeordnet. Eine fiktive Parasitär-Kapazität 301 istzwischen dem ersten Knoten 304 und dem dritten Knoten 306 angeordnet.Währendder dritte Knoten 306 auf Masse liegt, wird die Laststufeam ersten Knoten 304 an die zweite Stufe des Frequenzumsetzerelementsgekoppelt.According to a in 3 shown second circuit realization of a load stage 300 of frequency converter circuits is an inductance 302 between a first node 304 and a second node 305 arranged. An ohmic resistance 303 is between the second node 305 and a third node 306 arranged. A fictional parasitic capacity 301 is between the first node 304 and the third node 306 arranged. While the third node 306 is at ground, the load level is at the first node 304 coupled to the second stage of the frequency converter element.
[0026] DieInduktivität 302 dientdazu, einerseits den Betrag der Lastimpedanz des Frequenzumsetzerelementesvorzugsweise bei hohen Arbeitsfrequenzen groß und andererseits die Phasenverschiebungder Lastimpedanz des Frequenzumsetzerelementes vorzugsweise beihohen Arbeitsfrequenzen möglichstgering zu halten.The inductance 302 serves on the one hand, the amount of the load impedance of the Frequenzumsetzerelementes preferably at high operating frequencies large and on the other hand, the phase shift of the Las Timing of the frequency converter element preferably to keep as low as possible at high operating frequencies.
[0027] In 1 ist eine bekannte Frequenzumsetzerschaltungs-Anordnung dargestellt.In der Frequenzumsetzerschaltungs- Anordnung ist die Laststufe der Frequenzumsetzerelementein Form von ohmschen Widerständenrealisiert, die zweite Stufe ist in Form von NMOS-Transistorlogikrealisiert; Die Frequenzumsetzerschaltungs-Anordnung stelltanschaulich eine einflankengetriggerte Master-Slave-D-Flip-Flop-Schaltung 100 dar.In 1 a known frequency converter circuit arrangement is shown. In the Frequenzumsetzerschaltungs- arrangement, the load stage of the frequency converter elements is implemented in the form of resistive resistors, the second stage is implemented in the form of NMOS transistor logic; The frequency converter circuit arrangement illustratively illustrates a single-edge triggered master-slave D flip-flop circuit 100 represents.
[0028] Einerster ohmscher Widerstand 101 ist zwischen einem erstenKnoten 119 und einem zweiten Knoten 120 angeordnet.Ein zweiter ohmscher Widerstand 102 ist zwischen dem erstenKnoten 119 und einem dritten Knoten 121 angeordnet.Ein dritter ohmscher Widerstand 103 ist zwischen dem erstenKnoten 119 und einem vierten Knoten 127 angeordnet.Ein vierter ohmscher Widerstand 104 ist zwischen dem erstenKnoten 119 und einem fünftenKnoten 126 angeordnet. Der Drain/Source-Bereich eines erstenTransistors 105 ist zwischen dem zweiten Knoten 120 undeinem sechsten Knoten 122 angeordnet. Der Gatebereich desersten Transistors 105 ist an einem siebten Knoten 124 angeschlossen.Der Drain/Source-Bereicheines zweiten Transistors 106 ist zwischen dem drittenKnoten 121 und dem sechsten Knoten 122 angeordnet.Der Gatebereich des zweiten Transistors 106 ist an einenachten Knoten 125 angeschlossen. Der Drain/Source-Bereicheines dritten Transistors 107 ist zwischen dem zweitenKnoten 120 und einem neunten Knoten 123 angeordnet.Der Gatebereich des dritten Transistors 107 ist am drittenKnoten 121 angeschlossen. Der Drain/Source-Bereich einesvierten Transistors 108 ist zwischen dem dritten Knoten 121 unddem neunten Knoten 123 angeordnet. Der Gatebereich desvierten Transistors 108 ist am zweiten Knoten 120 angeschlossen.Der Drain/Source-Bereich eines fünftenTransistors 109 ist zwischen dem vierten Knoten 127 undeinem zehnten Knoten 128 angeordnet. Der Gatebereich desfünftenTransistors 109 ist am dritten Knoten 121 angeschlossen.Der Drain/Source-Bereich eines sechsten Transistors 110 istzwischen dem fünftenKnoten 126 und dem zehnten Knoten 128 angeordnet.Der Gatebereich des sechsten Transistors 110 ist am zweitenKnoten 120 angeschlossen. Der Drain/Source-Bereich einessiebten Transistors 111 ist zwischen dem vierten Knoten 127 undeinem elften Knoten 129 angeordnet. Der Gatebereich dessiebten Transistors 111 ist am fünften Knoten 126 angeschlossen.Der Drain/Source-Bereich eines achten Transistors 112 istzwischen dem fünftenKnoten 126 und dem elften Knoten 129 angeordnet.Der Gatebereich des achten Transistors 112 ist am viertenKnoten 127 angeschlossen. Der Drain/Source-Bereich einesneunten Transistors 113 ist zwischen dem sechsten Knoten 122 undeinem zwölftenKnoten 130 angeordnet. Der Gatebereich des neunten Transistors 113 istan einen dreizehnten Knoten 133 angeschlossen. Der Drain/Source-Bereicheines zehnten Transistors 114 ist zwischen dem neunten Knoten 123 unddem zwölftenKnoten 130 angeordnet. Der Gatebereich des zehnten Transistors 114 istan einen vierzehnten Knoten 131 angeschlossen. Der Drain/Source-Bereicheines elften Transistors 115 ist zwischen dem zehnten Knoten 128 undeinem fünfzehntenKnoten 132 angeordnet. Der Gatebereich des elften Transistors 115 istam vierzehnten Knoten 131 angeschlossen. Der Drain/Source-Bereicheines zwölftenTransistors 116 ist zwischen dem elften Knoten 129 unddem fünfzehntenKnoten 132 angeordnet. Der Gatebereich des zwölften Transistors 116 istam dreizehnten Knoten 133 angeschlossen. Eine erste Konstantstromquelle 117 istzwischen dem zwölftenKnoten 130 und einem sechzehnten Knoten 134 angeordnet.Eine zweite Konstantstromquelle 118 ist zwischen dem fünfzehntenKnoten 132 und dem sechzehnten Knoten 134 angeordnet.Am ersten Knoten 119 wird ein Signal VDD bereitgestellt,wobei VDD eine Versorgungsspannung der Frequenzumsetzerschaltungdarstellt. Am siebten Knoten 124 wird ein Signal D bereitgestellt.Am achten Knoten 125 wird ein Signal D invertiert bereitgestellt.Am dreizehnten Knoten 133 wird ein Signal CLK bereitgestellt, wobeidas Signal CLK ein Taktsignal darstellt. Am vierzehnten Knoten 131 wirddas Signal CLK invertiert bereitgestellt. Am sechzehnten Knoten 134 wirdein Signal VSS bereitgestellt, wobei VSS eine weitere Versorgungsspannungder Frequenzumsetzerschaltung darstellt. Am fünften Knoten 126 wirdein Signal Q ausgegeben. Am vierten Knoten 127 wird einSignal Q invertiert ausgegeben.A first ohmic resistance 101 is between a first node 119 and a second node 120 arranged. A second ohmic resistance 102 is between the first node 119 and a third node 121 arranged. A third ohmic resistance 103 is between the first node 119 and a fourth node 127 arranged. A fourth ohmic resistance 104 is between the first node 119 and a fifth node 126 arranged. The drain / source region of a first transistor 105 is between the second node 120 and a sixth node 122 arranged. The gate region of the first transistor 105 is at a seventh node 124 connected. The drain / source region of a second transistor 106 is between the third node 121 and the sixth node 122 arranged. The gate region of the second transistor 106 is at an eighth node 125 connected. The drain / source region of a third transistor 107 is between the second node 120 and a ninth node 123 arranged. The gate region of the third transistor 107 is at the third node 121 connected. The drain / source region of a fourth transistor 108 is between the third node 121 and the ninth node 123 arranged. The gate region of the fourth transistor 108 is at the second node 120 connected. The drain / source region of a fifth transistor 109 is between the fourth node 127 and a tenth knot 128 arranged. The gate region of the fifth transistor 109 is at the third node 121 connected. The drain / source region of a sixth transistor 110 is between the fifth node 126 and the tenth node 128 arranged. The gate region of the sixth transistor 110 is at the second node 120 connected. The drain / source region of a seventh transistor 111 is between the fourth node 127 and an eleventh node 129 arranged. The gate region of the seventh transistor 111 is at the fifth node 126 connected. The drain / source region of an eighth transistor 112 is between the fifth node 126 and the eleventh node 129 arranged. The gate region of the eighth transistor 112 is at the fourth node 127 connected. The drain / source region of a ninth transistor 113 is between the sixth node 122 and a twelfth node 130 arranged. The gate region of the ninth transistor 113 is at a thirteenth node 133 connected. The drain / source region of a tenth transistor 114 is between the ninth node 123 and the twelfth node 130 arranged. The gate region of the tenth transistor 114 is at a fourteenth node 131 connected. The drain / source region of an eleventh transistor 115 is between the tenth node 128 and a fifteenth node 132 arranged. The gate region of the eleventh transistor 115 is at the fourteenth node 131 connected. The drain / source region of a twelfth transistor 116 is between the eleventh node 129 and the fifteenth node 132 arranged. The gate region of the twelfth transistor 116 is at the thirteenth node 133 connected. A first constant current source 117 is between the twelfth node 130 and a sixteenth node 134 arranged. A second constant current source 118 is between the fifteenth node 132 and the sixteenth node 134 arranged. At the first node 119 a signal VDD is provided, wherein VDD represents a supply voltage of the frequency converter circuit. At the seventh node 124 a signal D is provided. At the eighth node 125 a signal D is provided inverted. At the thirteenth node 133 a signal CLK is provided, the signal CLK representing a clock signal. At the fourteenth node 131 the signal CLK is provided inverted. At the sixteenth node 134 a signal VSS is provided, wherein VSS represents another supply voltage of the frequency converter circuit. At the fifth node 126 a signal Q is output. At the fourth node 127 a signal Q is output inverted.
[0029] DieLaststufe der Frequenzumsetzerschaltung wird durch den zweiten Knoten 120,den dritten Knoten 121, den vierten Knoten 127 undden fünftenKnoten 126 von der zweiten Stufe der Frequenzumsetzerschaltunggetrennt.The load stage of the frequency converter circuit is through the second node 120 , the third node 121 , the fourth node 127 and the fifth node 126 separated from the second stage of the frequency converter circuit.
[0030] DieLaststufe der Frequenzumsetzerschaltung weist den ersten ohmschenWiderstand 101, den zweiten ohmschen Widerstand 102,den dritten ohmschen Widerstand 103 und den vierten ohmschenWiderstand 104 auf Die zweite Stufe der Frequenzumsetzerschaltungweist den ersten n-Kanal-MOSFET 105, den zweiten n-Kanal-MOSFET 106,den dritten n-Kanal-MOSFET 107,den vierten n-Kanal-MOSFET 108, den fünften n-Kanal-MOSFET 109, den sechstenn-Kanal-MOSFET 110, den siebten n-Kanal-MOSFET 111,den achten n-Kanal-MOSFET 112, den neunten n-Kanal-MOSFET 113,den zehnten n-Kanal-MOSFET 114, den elften n-Kanal-MOSFET 115,den zwölftenn-Kanal-MOSFET 116,die erste Konstantstromquelle 117 und die zweite Konstantstromquelle 118 auf,die dazu dienen, die Frequenzumsetzerschaltung in ihren Arbeitspunktzu versetzen.The load stage of the frequency converter circuit has the first ohmic resistance 101 , the second ohmic resistance 102 , the third ohmic resistance 103 and the fourth ohmic resistance 104 The second stage of the frequency converter circuit comprises the first n-channel MOSFET 105 , the second n-channel MOSFET 106 , the third n-channel MOSFET 107 , the fourth n-channel MOSFET 108 , the fifth n-channel MOSFET 109 , the sixth n-channel MOSFET 110 , the seventh n-channel MOSFET 111 , the eighth n-channel MOSFET 112 , the ninth n-channel MOSFET 113 , the tenth n-channel MOSFET 114 , the eleventh n-channel MOSFET 115 , the twelfth n-channel MOSFET 116 , the first constant current source 117 and the second Constant current source 118 on, which serve to put the frequency converter circuit in its operating point.
[0031] Diezweite Stufe lässtsich in folgende Teilschaltungen aufteilen: • Master-D-Flip-Flop-Teilschaltung: Anschaulichbilden der erste n-Kanal-MOSFET 105, der zweite n-Kanal-MOSFET 106,der dritte n-Kanal-MOSFET 107, der vierte n-Kanal-MOSFET 108,der neunte n-Kanal-MOSFET 113 und der zehnte n-Kanal-MOSFET 114 einLogik-Gatter, wobei das Dateneingangssignal D, welches an dem siebtenKnoten 124 und dem achten Knoten 125 bereitgestelltwird, und das Takteinganssignal CLK, welches an dem vierzehntenKnoten 131 und dem dreizehnten Knoten 133 bereitgestelltwird, miteinander verknüpftwerden; • Slave-D-Flip-Flop-Teilschaltung: Anschaulichbilden der fünften-Kanal-MOSFET 109, der sechste n-Kanal-MOSFET 110,der siebte n-Kanal-MOSFET 111, der achte n-Kanal-MOSFET 112,der elfte n-Kanal-MOSFET 115 undder zwölften-Kanal-MOSFET 116 ein Logik-Gatter, wobei das Eingangssignale Q1,welches an dem zweiten Knoten 120 und dem dritten Knoten 121 bereitgestelltwird, und das Takteingangssignal CLK, welches an dem vierzehntenKnoten 131 und dem dreizehnten Knoten 133 bereitgestelltwird, miteinander verknüpftwerden. The second stage can be divided into the following subcircuits: • Master D flip-flop subcircuit: Illustratively form the first n-channel MOSFET 105 , the second n-channel MOSFET 106 , the third n-channel MOSFET 107 , the fourth n-channel MOSFET 108 , the ninth n-channel MOSFET 113 and the tenth n-channel MOSFET 114 a logic gate, wherein the data input signal D, which at the seventh node 124 and the eighth node 125 and the clock input signal CLK, which is at the fourteenth node 131 and the thirteenth node 133 is linked; • Slave D flip-flop subcircuit: Illustratively form the fifth n-channel MOSFET 109 , the sixth n-channel MOSFET 110 , the seventh n-channel MOSFET 111 , the eighth n-channel MOSFET 112 , the eleventh n-channel MOSFET 115 and the twelfth n-channel MOSFET 116 a logic gate, wherein the input signals Q1, which at the second node 120 and the third node 121 is provided, and the clock input signal CLK, which at the fourteenth node 131 and the thirteenth node 133 is linked together.
[0032] DieFrequenzumsetzerschaltung gemäß 1 ist also eine Verschaltungvon zwei D-Flip-Flops, wobei das Ausgangsignal der Master-D-Flip-Flop-Teilschaltungan dem zweiten Knoten 120 und dem dritten Knoten 121 inden Dateneingang der Slave-D-Flip-Flop-Teilschaltungeingespeist wird und sowohl Master-D-Flip-Flop-Teilschaltung, als auchSlave-D-Flip-Flop-Teilschaltungvom selben Taktsignal CLK an dem dreizehnten Knoten 133 unddem vierzehnten Knoten 131 gesteuert werden.The frequency converter circuit according to 1 So is an interconnection of two D-type flip-flops, wherein the output signal of the master D flip-flop subcircuit at the second node 120 and the third node 121 is input to the data input of the slave D flip-flop subcircuit and both master D flip-flop subcircuit and slave D flip-flop subcircuit of the same clock signal CLK at the thirteenth node 133 and the fourteenth node 131 to be controlled.
[0033] DieMaster-Slave-D-Flip-Flop-Schaltung kann zu einer statischen Frequenzteilerschaltungverschaltet werden, indem das Signal Q invertiert wird und als EingangssignalD an den siebten Knoten 124 und den achten Knoten 125 rückgekoppelteingespeist wird, wobei die Frequenzteilerschaltung ein EingangssignalCLK mit einer Eingangsfrequenz auf ein Ausgangssignal Q mit einerAusgangsfrequenz umsetzt, und die Ausgangsfrequenz halb so groß wie dieEingangsfrequenz ist.The master-slave D flip-flop circuit can be connected to a static frequency divider circuit by the signal Q is inverted and as an input signal D to the seventh node 124 and the eighth node 125 fed back, wherein the frequency divider circuit converts an input signal CLK with an input frequency to an output signal Q with an output frequency, and the output frequency is half as large as the input frequency.
[0034] DerErfindung liegt das Problem zugrunde eine Frequenzumsetzerschaltungund eine Frequenzumsetzerschaltungs-Anordnung zu schaffen, die beihohen Arbeitsfrequenzen eine hinreichend große Lastimpedanz sowie einehinreichend kleine Phasenverschiebung des Ausgangssignals aufweist.Of theThe invention is based on the problem of a frequency converter circuitand to provide a frequency converter circuit arrangement which is incorporated herein by referencehigh operating frequencies, a sufficiently large load impedance and ahas sufficiently small phase shift of the output signal.
[0035] DasProblem wird durch eine Frequenzumsetzerschaltung und eine Frequenzumsetzerschaltungs-Anordnungmit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.TheA problem is posed by a frequency converter circuit and a frequency converter circuit arrangementsolved with the features according to the independent claims.
[0036] BevorzugteAusgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.preferredEmbodiments of the invention will become apparent from the dependent claims.
[0037] DieFrequenzumsetzerschaltung weist mindestens ein Frequenzumsetzerelementauf, welches mindestens einen Signaleingang und einen Signalausgangaufweist, wobei das Frequenzumsetzerelement derart eingerichtetist, dass ein an dem Signalausgang bereitgestelltes Signal eineandere Signalfrequenz aufweist als ein an dem Signaleingang zugeführtes Signal.Ferner sind mindestens ein zwischen dem Frequenzumsetzerelementund einem Energiezuführ-Anschlussgekoppelter ohmschen Widerstand und eine dazu in Serie gekoppelteInduktivitätvorgesehen. Weiterhin weist die Frequenzumsetzerschaltung mindestenseine Kapazität auf,deren erster Anschluss zwischen den ohmschen Widerstand und dieInduktivitätgekoppelt ist und deren zweiter Anschluss mit einem Energieversorgungsanschlussgekoppelt ist.TheFrequency converter circuit has at least one frequency converter elementwhich has at least one signal input and one signal outputwherein the frequency converter element is set up in this wayin that a signal provided at the signal output is ahas a different signal frequency than a signal supplied to the signal input.Furthermore, at least one between the frequency converter elementand a power supply connectioncoupled ohmic resistor and one coupled in seriesinductanceintended. Furthermore, the frequency converter circuit at leasta capacity on,whose first connection between the ohmic resistance and theinductanceis coupled and its second connection to a power supply connectionis coupled.
[0038] Ineiner Ausführungsformder Erfindung ist die Kapazitätzu dem ohmschen Widerstand parallel gekoppelte und vorzugsweisemit einem Positiv-Energieversorgungsanschluss gekoppelt. In eineralternativen Ausführungsformder Erfindung ist die Kapazitätmit ihrem zweiten Anschluss mit einem Negativ-Energieversorgungsanschluss gekoppelt.Inan embodimentThe invention is the capacitycoupled in parallel to the ohmic resistor and preferablycoupled to a positive power supply terminal. In aalternative embodimentThe invention is the capacitycoupled with its second terminal to a negative power supply terminal.
[0039] EineFrequenzumsetzerschaltungs-Anordnung weist mit mindestens zwei inSerie miteinander gekoppelte Frequenzumsetzerschaltungen auf, wiesie oben beschrieben wurden.AFrequency converter circuit arrangement has at least two inSeries coupled frequency converter circuits, such asthey were described above.
[0040] Insbesonderemittels der zusätzlichenKapazitätwird somit erfindungsgemäß ein funktionsgemäßer Betriebder Frequenzumsetzerschaltung und der Frequenzumsetzerschaltungs-Anordnung selbstbei hohen Frequenzen gewährleistet.Especiallyby means of additionalcapacityThus, according to the invention is a functionally appropriate operationthe frequency converter circuit and the frequency converter circuit arrangement itselfguaranteed at high frequencies.
[0041] Anschaulichwird durch die Erfindung erreicht, dass sowohl der Betrag als auchdie Phasenverschiebung einer Lastimpedanz erheblich verbessert wird.clearis achieved by the invention that both the amount andthe phase shift of a load impedance is significantly improved.
[0042] Gemäß einerAusgestaltung der Erfindung ist mindestens eine zusätzlichenInduktivitätvorgesehen, welche in Serie zwischen die Induktivität und denohmschen Widerstand geschaltet ist. Ferner ist gemäß dieser Ausgestaltungder Erfindung mindestens eine, beispielsweise zu der zusätzlichenInduktivitätparallel gekoppelte, zusätzlicheKapazitätvorgesehen, deren erster Anschluss zwischen die Induktivität und diezusätzliche Induktivität gekoppeltist, und deren zweiter Anschluss mit dem Energieversorgungsanschlussgekoppelt ist.According to oneEmbodiment of the invention is at least one additionalinductanceprovided in series between the inductor and theohmic resistance is connected. Furthermore, according to this embodimentof the invention at least one, for example to the additionalinductanceparallel coupled, additionalcapacityprovided, the first connection between the inductance and thecoupled additional inductanceand its second connection to the power supply connectoris coupled.
[0043] DieFrequenzumsetzerschaltung ist bevorzugt eingerichtet als Frequenzteilerschaltung,besonders bevorzugt als statische Frequenzteilerschaltung, alternativals dynamische Frequenzteilerschaltung.TheFrequency converter circuit is preferably configured as a frequency divider circuit,particularly preferred as a static frequency divider circuit, alternativelyas a dynamic frequency divider circuit.
[0044] Gemäß einerWeiterbildung der Erfindung, ist die als dynamische Frequenzteilerschaltungeingerichtete Frequenzteilerschaltung als sogenannte Gilbert-Zelleausgebildet.According to oneFurther development of the invention is as a dynamic frequency divider circuitequipped frequency divider circuit as a so-called Gilbert celleducated.
[0045] DasFrequenzumsetzerelement kann mindestens eine Flip-Flop-Schaltung aufweisen,wobei das Frequenzumsetzerelement bevorzugt mindestens eine D-Flip-Flop-Schaltungaufweist, alternativ mindestens eine JK-Flip-Flop-Schaltung.TheFrequency converter element may comprise at least one flip-flop circuit,wherein the frequency converter element preferably at least one D flip-flop circuithas, alternatively, at least one JK flip-flop circuit.
[0046] DasFrequenzumsetzerelement enthältgemäß eineranderen Ausgestaltung der Erfindung MOS-Transistoren, bevorzugtNMOS-Transistorenund/oder PMOS-Transistoren.TheFrequency converter element containsaccording to aAnother embodiment of the invention MOS transistors, preferablyNMOS transistorsand / or PMOS transistors.
[0047] Gemäß eineranderen Ausgestaltung der Erfindung weist das FrequenzumsetzerelementTransistoren auf, die in Emitter Coupled Logic (ECL) miteinanderverschaltet sind.According to oneAnother embodiment of the invention, the frequency converter elementTransistors on, in Emitter Coupled Logic (ECL) with each otherare interconnected.
[0048] Ausführungsbeispieleder Erfindung sind in den Figuren dargestellt und werden im Folgendennäher erläutert. GleicheBezugszeichen bezeichnen gleiche oder ähnliche Komponenten.embodimentsThe invention is illustrated in the figures and will be described belowexplained in more detail. SameReference numerals denote the same or similar components.
[0049] EszeigenItdemonstrate
[0050] 1 eineFrequenzumsetzerschaltungs-Anordnung gemäß dem Stand der Technik; 1 a frequency converter circuit arrangement according to the prior art;
[0051] 2 eineerste schaltungstechnische Realisierung einer Laststufe von Frequenzumsetzerschaltungengemäß dem Standder Technik; 2 a first circuit implementation of a load stage of frequency converter circuits according to the prior art;
[0052] 3 einezweite schaltungstechnische Realisierung einer Laststufe von Frequenzumsetzerschaltungengemäß dem Standder Technik; 3 a second circuit implementation of a load stage of frequency converter circuits according to the prior art;
[0053] 4 eineSchaltskizze einer Laststufe eines Frequenzumsetzerelementes gemäß einemersten Ausführungsbeispielder Erfindung; 4 a circuit diagram of a load stage of a frequency converter element according to a first embodiment of the invention;
[0054] 5 eineSchaltskizze einer Laststufe eines Frequenzumsetzerelementes gemäß einemzweiten Ausführungsbeispielder Erfindung; 5 a circuit diagram of a load stage of a frequency converter element according to a second embodiment of the invention;
[0055] 6 denBetragsgang der Lastimpedanz von Frequenzumsetzerschaltungen gemäß dem Standder Technik und gemäß einemAusführungsbeispielder Erfindung jeweils in Abhängigkeitvon der Frequenz des eingespeisten Signals; 6 the magnitude of the load impedance of Frequenzumsetzerschaltungen according to the prior art and according to an embodiment of the invention respectively as a function of the frequency of the injected signal;
[0056] 7 denPhasengang Lastimpedanz von Frequenzumsetzerschaltungen gemäß dem Standder Technik und gemäß einemAusführungsbeispielder Erfindung jeweils in Abhängigkeitvon der Frequenz des eingespeisten Signals; 7 the phase response load impedance of Frequenzumsetzerschaltungen according to the prior art and according to an embodiment of the invention respectively as a function of the frequency of the injected signal;
[0057] 8 eineFrequenzumsetzerschaltungs-Anordnung gemäß einem Ausführungsbeispielder Erfindung, die anschaulich einen statischen Current-Mode-Logic(CML) Frequenzteiler in NMOS-Technologie darstellt. Das in 4 dargestellteLCR-Netzwerk ist als Laststufe in die Frequenzumsetzerschaltungintegriert; 8th a frequency converter circuit arrangement according to an embodiment of the invention, which is illustratively a static current-mode logic (CML) frequency divider in NMOS technology. This in 4 illustrated LCR network is integrated as a load stage in the frequency converter circuit;
[0058] 9 eineFrequenzumsetzerschaltungs-Anordnung gemäß einem Ausführungsbeispielder Erfindung, die anschaulich einen statischen Frequenzteiler inEmitter-Coupled-Logic(ECL) darstellt. Das in 4 dargestellte LCR-Netzwerkist als Laststufe in die Frequenzumsetzerschaltung integriert; 9 A frequency converter circuit arrangement according to an embodiment of the invention, which illustratively illustrates an emitter-coupled-logic (ECL) static frequency divider. This in 4 illustrated LCR network is integrated as a load stage in the frequency converter circuit;
[0059] 10 eineFrequenzumsetzerschaltungs-Anordnung gemäß einem Ausführungsbeispielder Erfindung, die anschaulich einen dynamischen Frequenzteilerin Bipolartechnologie darstellt. Das in 4 dargestellteLCR-Netzwerk ist als Laststufe in die Frequenzumsetzerschaltungintegriert; 10 a frequency converter circuit arrangement according to an embodiment of the invention, which is illustratively a dynamic frequency divider in bipolar technology. This in 4 illustrated LCR network is integrated as a load stage in the frequency converter circuit;
[0060] 11 eineFrequenzumsetzerschaltungs-Anordnung gemäß einem Ausführungsbeispielder Erfindung, die anschaulich einen dynamischen Frequenzteilerin NMOS-Technologiedarstellt. Das in 4 dargestellte LCR-Netzwerkist als Laststufe in die Frequenzumsetzerschaltung integriert; und 11 a frequency converter circuit arrangement according to an embodiment of the invention, which is illustratively a dynamic frequency divider in NMOS technology. This in 4 illustrated LCR network is integrated as a load stage in the frequency converter circuit; and
[0061] 12 eineFrequenzumsetzerschaltungs-Anordnung gemäß einem anderen Ausführungsbeispiel derErfindung. 12 a frequency converter circuit arrangement according to another embodiment of the invention.
[0062] 4 zeigteine Schaltskizze einer Laststufe eines Frequenzumsetzerelementesgemäß einemersten Ausführungsbeispielder Erfindung. 4 shows a circuit diagram of a load stage of a frequency converter element according to a first embodiment of the invention.
[0063] EineInduktivität 402 istzwischen einem ersten Knoten 405 und einem zweiten Knoten 406 angeordnet.Eine Kapazität 404 istzwischen dem zweiten Knoten 406 und einem dritten Knoten 407 angeordnet.Ein ohmscher Widerstand 403 ist zwischen dem zweiten Knoten 406 unddem dritten Knoten 407 angeordnet. Eine fiktive Parasitär-Kapazität 401 istzwischen dem ersten Knoten 405 und dem dritten Knoten 407 angeordnet. Während derdritte Knoten 407 auf Masse liegt, wird die Laststufe amersten Knoten 405 an die zweite Stufe des Frequenzumsetzerelementsgekoppelt.An inductance 402 is between a first node 405 and a second node 406 arranged. A capacity 404 is between the second node 406 and a third node 407 arranged. An ohmic resistance 403 is between the second node 406 and the third node 407 arranged. A fictional parasitic capacity 401 is between the first node 405 and the third node 407 arranged. While the third node 407 is at ground, the load level is at the first node 405 coupled to the second stage of the frequency converter element.
[0064] DieparasitärenEffekte eines Frequenzumsetzerelementes werden in Form der fiktivenParasitär-Kapazität 401 inder Laststufe der Frequenzumsetzerschaltung berücksichtigt. Der ohmsche Widerstand 403 dientals Lastwiderstand eines im Folgenden beschriebenen Frequenzumsetzerelementes.The parasitic effects of a frequency converter element are in the form of the fictitious parasitic capacitance 401 considered in the load stage of the frequency converter circuit. The ohmic resistance 403 serves as a load resistor of a frequency converter element described below.
[0065] Zusätzlich zuder Induktivität 402 istdie Kapazität 404 vorgesehen,womit erreicht wird, dass einerseits der Betrag der Lastimpedanzdes Frequenzumsetzerelementes vorzugsweise bei hohen Arbeitsfrequenzen groß und andererseitsdie Phasenverschiebung der Lastimpedanz des Frequenzumsetzerelementesvorzugsweise bei hohen Arbeitsfrequenzen klein gehalten wird.In addition to the inductance 402 is the capacity 404 provided, whereby it is achieved that on the one hand, the amount of the load impedance of the Frequenzumsetzerelementes preferably large at high operating frequencies and on the other hand, the phase shift of the load impedance of the Frequenzumsetzerelementes preferably kept small at high operating frequencies.
[0066] 5 zeigteine Schaltskizze einer Laststufe eines Frequenzumsetzerelementesgemäß einemzweiten Ausführungsbeispielder Erfindung. 5 shows a circuit diagram of a load stage of a frequency converter element according to a second embodiment of the invention.
[0067] Eineerste Induktivität 502 istzwischen einem ersten Knoten 507 und einem zweiten Knoten 508 angeordnet.Eine zweite Induktivität 503 istzwischen dem zweiten Knoten 508 und einem dritten Knoten 509 angeordnet.Eine erste Kapazität 504 istzwischen dem zweiten Knoten 508 und einem vierten Knoten 510 angeordnet.Ein ohmscher Widerstand 505 ist zwischen dem dritten Knoten 509 unddem vierten Knoten 510 angeordnet.A first inductance 502 is between a first node 507 and a second node 508 arranged. A second inductance 503 is between the second node 508 and a third node 509 arranged. A first capacity 504 is between the second node 508 and a fourth node 510 arranged. An ohmic resistance 505 is between the third node 509 and the fourth node 510 arranged.
[0068] Einezweite Kapazität 506 istzwischen dem dritten Knoten 509 und dem vierten Knoten 510 angeordnet.Eine fiktive Parasitär-Kapazität 501 istzwischen dem ersten Knoten 507 und dem vierten Knoten 510 angeordnet.Währendder vierte Knoten 510 auf Massepotential liegt, wird dieLaststufe am ersten Knoten 507 an die zweite Stufe desFrequenzumsetzerelements gekoppelt.A second capacity 506 is between the third node 509 and the fourth node 510 arranged. A fictional parasitic capacity 501 is between the first node 507 and the fourth node 510 arranged. During the fourth knot 510 is at ground potential, the load level is at the first node 507 coupled to the second stage of the frequency converter element.
[0069] DerEinfluss der ersten Kapazität 504 undder zweiten Kapazität 506 aufden Betrag und die Phase der Lastimpedanz des Frequenzumsetzerelementesvorzugsweise bei hohen Arbeitsfrequenzen führt zu signifikanten Verbesserungengegenübereiner Frequenzumsetzerlaststufenschaltung gemäß dem Stand der Technik, wiesie beispielsweise in 3 dargestellt ist, sowohl hinsichtlichdes Betragsganges der Lastimpedanz des Frequenzumsetzerelementesals auch hinsichtlich des Phasenganges der Lastimpedanz des Frequenzumsetzerelementes.The influence of the first capacity 504 and the second capacity 506 to the magnitude and phase of the load impedance of the frequency translator element, preferably at high operating frequencies, leads to significant improvements over a prior art frequency shifter load stage circuit, such as disclosed in U.S. Pat 3 is shown, both in terms of the magnitude of the load impedance of the Frequenzumsetzerelementes as well as in terms of the phase response of the load impedance of the frequency converter element.
[0070] 8 zeigteine Frequenzumsetzerschaltungs-Anordnung 800 gemäß einemAusführungsbeispielder Erfindung, die anschaulich einen statischen Current-Mode-Logic(CML) Frequenzteiler in NMOS-Technologie darstellt. 8th shows a frequency converter circuit arrangement 800 according to an embodiment of the invention, which is illustratively a static current-mode logic (CML) frequency divider in NMOS technology.
[0071] DieFrequenzumsetzerschaltungs-Anordnung 800 gemäß 8 entsprichtanschaulich der Schaltung gemäß l, weist jedoch die im Folgenden beschriebenenzusätzlichenElemente auf.The frequency converter circuit arrangement 800 according to 8th corresponds clearly to the circuit according to l However, it has the additional elements described below.
[0072] Zwischendem ersten Knoten 119 und dem zweiten Knoten 120 istein siebzehnter Knoten 843 vorgesehen. Zwischen dem erstenKnoten 119 und dem dritten Knoten 121 ist einachtzehnter Knoten 844 vorgesehen. Zwischen dem erstenKnoten 119 und dem vierten Knoten 127 ist einneunzehnter Knoten 845 vorgesehen.Between the first node 119 and the second node 120 is a seventeenth knot 843 intended. Between the first node 119 and the third node 121 is an eighteenth knot 844 intended. Between the first node 119 and the fourth node 127 is a nineteenth knot 845 intended.
[0073] Zwischendem ersten Knoten 119 und dem fünften Knoten 126 istein zwanzigster Knoten 846 vorgesehen. Ein erster ohmscherWiderstand 801 ist zwischen dem ersten Knoten 119 unddem siebzehnten Knoten 843 angeordnet. Ein zweiter ohmscherWiderstand 802 ist zwischen dem ersten Knoten 119 unddem achtzehnten Knoten 844 angeordnet. Ein dritter ohmscherWiderstand 803 ist zwischen dem ersten Knoten 119 unddem neunzehnten Knoten 845 angeordnet. Ein vierter ohmscherWiderstand 804 ist zwischen dem ersten Knoten 119 unddem zwanzigsten Knoten 846 angeordnet. Eine erste Induktivität 823 istzwischen dem siebzehnten Knoten 843 und dem zweiten Knoten 120 angeordnet.Eine zweite Induktivität 824 istzwischen dem achtzehnten Knoten 844 und dem dritten Knoten 121 angeordnet.Eine dritte Induktivität 825 istzwischen dem neunzehnten Knoten 845 und dem vierten Knoten 127 angeordnet.Eine vierte Induktivität 826 istzwischen dem zwanzigsten Knoten 846 und dem fünften Knoten 126 angeordnet.Eine erste Kapazität 819 istzwischen dem ersten Knoten 119 und dem siebzehnten Knoten 843 angeordnet.Eine zweite Kapazität 820 istzwischen dem ersten Knoten 119 und dem achtzehnten Knoten 844 angeordnet.Eine dritte Kapazität 821 istzwischen dem ersten Knoten 119 und dem neunzehnten Knoten 845 angeordnet.Eine vierte Kapazität 822 istzwischen dem ersten Knoten 119 und dem zwanzigsten Knoten 846 angeordnet.Between the first node 119 and the fifth node 126 is a twentieth knot 846 intended. A first ohmic resistance 801 is between the first node 119 and the seventeenth node 843 arranged. A second ohmic resistance 802 is between the first node 119 and the eighteenth node 844 arranged. A third ohmic resistance 803 is between the first node 119 and the nineteenth node 845 arranged. A fourth ohmic resistance 804 is between the first node 119 and the twentieth node 846 arranged. A first inductance 823 is between the seventeenth node 843 and the second node 120 arranged. A second inductance 824 is between the eighteenth node 844 and the third node 121 arranged. A third inductance 825 is between the nineteenth node 845 and the fourth node 127 arranged. A fourth inductance 826 is between the twentieth node 846 and the fifth node 126 arranged. A first capacity 819 is between the first node 119 and the seventeenth node 843 arranged. A second capacity 820 is between the first node 119 and the eighteenth node 844 arranged. A third capacity 821 is between the first node 119 and the nineteenth node 845 arranged. A fourth capacity 822 is between the first node 119 and the twentieth node 846 arranged.
[0074] DieLaststufe der Frequenzumsetzerschaltung gemäß 8 weistden ersten ohmschen Widerstand 801, den zweiten ohmschenWiderstand 802, den dritten ohmschen Widerstand 803,den vierten ohmschen Widerstand 804, die erste Induktivität 823,die zweite Induktivität 824,die dritte Induktivität 825,die vierte Induktivität 826,sowie die erste Kapazität 819,die zweite Kapazität 820,die dritte Kapazität 821 unddie vierte Kapazität 822 auf.The load stage of the frequency converter circuit according to 8th shows the first ohmic resistance 801 , the second ohmic resistance 802 , the third ohmic resistance 803 , the fourth ohmic resistance 804 , the first inductance 823 , the second inductance 824 , the third inductance 825 , the fourth inductance 826 , as well as the first capacity 819 , the second capacity 820 , the third capacity 821 and the fourth capacity 822 on.
[0075] DieLaststufe der Frequenzumsetzerschaltung gemäß B weistvier Laststufen, wie sie im Zusammenhang mit 4 beschriebenwurden, auf, wobei alle vier Laststufen gemäßThe load stage of the frequency converter circuit according to B has four load levels, as related to 4 on, with all four load levels according to
[0076] 4 anden dritten Knoten 407 gekoppelt sind und je ein ersterKnoten 405 einer Laststufe gemäß 4 an diezweite Stufe der Frequenzumsetzerschaltung gemäß 8 gekoppeltist. 4 to the third node 407 are coupled and each a first node 405 a load level according to 4 to the second stage of the frequency converter circuit according to 8th is coupled.
[0077] 9 zeigteine Frequenzumsetzerschaltungs-Anordnung 900 gemäß einemzweiten Ausführungsbeispielder Erfindung, die einen statischen Frequenzteiler in Emitter-Coupled-Logic(ECL) darstellt. 9 shows a frequency converter circuit arrangement 900 according to a second embodiment of the invention, which is a static frequency divider in emitter-coupled-logic (ECL).
[0078] Eineerste Kapazität 901 istzwischen einem ersten Knoten 941 und einem zweiten Knoten 942 angeordnet.Eine zweite Kapazität 904 istzwischen dem ersten Knoten 941 und einem dritten Knoten 943 angeordnet.Eine dritte Kapazität 905 istzwischen dem ersten Knoten 941 und einem vierten Knoten 944 angeordnet. Einevierte Kapazität 908 istzwischen dem ersten Knoten 941 und einem fünften Knoten 945 angeordnet.Ein erster ohmscher Widerstand 902 ist zwischen dem erstenKnoten 941 und dem zweiten Knoten 942 angeordnet.Ein zweiter ohmscher Widerstand 903 ist zwischen dem erstenKnoten 941 und dem dritten Knoten 943 angeordnet.Ein dritter ohmscher Widerstand 906 ist zwischen dem erstenKnoten 941 und dem vierten Knoten 944 angeordnet.Ein vierter ohmscher Widerstand 907 ist zwischen dem erstenKnoten 941 und dem fünften Knoten 945 angeordnet.Ein fünfterohmscher Widerstand 935 ist zwischen einem sechsten Knoten 966 und einemsiebten Knoten 965 angeordnet. Ein sechster ohmscher Widerstand 936 istzwischen einem achten Knoten 967 und dem siebten Knoten 965 angeordnet.Ein siebter ohmscher Widerstand 937 ist zwischen einemneunten Knoten 968 und dem siebten Knoten 965 angeordnet.Ein achter ohmscher Widerstand 938 ist zwischen einem zehntenKnoten 969 und dem siebten Knoten 965 angeordnet.Ein neunter ohmscher Widerstand 939 ist zwischen einemelften Knoten 970 und dem siebten Knoten 965 angeordnet.Ein zehnter ohmscher Widerstand 940 ist zwischen einemzwölftenKnoten 971 und dem siebten Knoten 965 angeordnet.Eine erste Induktivität 909 istzwischen dem zweiten Knoten 942 und einem dreizehnten Knoten 946 angeordnet. Einezweite Induktivität 910 istzwischen dem dritten Knoten 943 und einem vierzehnten Knoten 948 angeordnet.Eine dritte Induktivität 911 istzwischen dem vierten Knoten 944 und einem fünfzehntenKnoten 947 angeordnet. Eine vierte Induktivität 912 istzwischen dem fünftenKnoten 945 und einem sechzehnten Knoten 949 angeordnet.Ein Kollektor-Emitter-Bereich eines ersten npn-Bipolartransistors 913 istzwischen dem dreizehnten Knoten 946 und einem siebzehntenKnoten 951 angeordnet. Ein Basis-Bereich des ersten npn-Bipolartransistors 913 istan einen achtzehnten Knoten 950 angeschlossen. Ein Kollektor-Emitter-Bereich eines zweitennpn-Bipolartransistors 914 ist zwischen dem vierzehntenKnoten 948 und dem siebzehnten Knoten 951 angeordnet.Ein Basis-Bereich des zweiten npn-Bipolartransistors 914 istan einen neunzehnten Knoten 958 angeschlossen. Ein Kollektor-Emitter-Bereicheines dritten npn-Bipolartransistors 915 ist zwischen demdreizehnten Knoten 946 und einem zwanzigsten Knoten 952 angeordnet.Ein Basis-Bereich des dritten npn-Bipolartransistors 915 istan einen einundzwanzigsten Knoten 953 angeschlossen. EinKollektor-Emitter-Bereich eines vierten npn-Bipolartransistors 916 istzwischen dem vierzehnten Knoten 948 und dem zwanzigstenKnoten 952 angeordnet. Ein Basis-Bereich des vierten npn-Bipolartransistors 916 istan einen zweiundzwanzigsten Knoten 959 angeschlossen. EinKollektor-Emitter-Bereicheines fünftennpn-Bipolartransistors 917 ist zwischen dem ersten Knoten 941 unddem zweiundzwanzigsten Knoten 959 angeordnet. Ein Basis-Bereichdes fünftennpn-Bipolartransistors 917 istam dreizehnten Knoten 946 angeschlossen. Ein Kollektor-Emitter-Bereicheines sechsten npn-Bipolartransistors 918 ist zwischendem ersten Knoten 941 und dem einundzwanzigsten Knoten 953 angeordnet.Ein Basis-Bereichdes sechsten npn-Bipolartransistors 918 ist am vierzehnten Knoten 948 angeschlossen.Ein Kollektor-Emitter-Bereicheines siebten npn-Bipolartransistors 919 ist zwischen demfünfzehntenKnoten 947 und einem dreiundzwanzigsten Knoten 954 angeordnet.Ein Basis-Bereich des siebten npn-Bipolartransistors 919 istam einundzwanzigsten Knoten 953 angeschlossen. Ein Kollektor-Emitter-Bereicheines achten npn-Bipolartransistors 920 ist zwischen demsechzehnten Knoten 949 und dem dreiundzwanzigsten Knoten 954 angeordnet.Ein Basis-Bereich des achten npn-Bipolartransistors 920 ist amzweiundzwanzigsten Knoten 959 angeschlossen. Ein Kollektor-Emitter-Bereicheines neunten npn-Bipolartransistors 921 istzwischen dem sechzehnten Knoten 949 und einem vierundzwanzigstenKnoten 955 angeordnet. Ein Basis-Bereich des neunten npn-Bipolartransistors 921 istan einem fünfundzwanzigstenKnoten 957 angeschlossen. Ein Kollektor-Emitter-Bereicheines zehnten npn-Bipolartransistors 922 istzwischen dem sechzehnten Knoten 949 und dem vierundzwanzigstenKnoten 955 angeordnet. Ein Basis-Bereich des zehnten npn-Bipolartransistors 922 istan einem sechsundzwanzigsten Knoten 956 angeschlossen.Ein Kollektor-Emitter-Bereich eines elften npn-Bipolartransistors 923 istzwischen dem ersten Knoten 941 und dem sechsundzwanzigstenKnoten 956 angeordnet. Ein Basis-Bereich des elften npn-Bipolartransistors 923 istam fünfzehntenKnoten 947 angeschlossen. Ein Kollektor-Emitter-Bereicheines zwölftennpn-Bipolartransistors 924 ist zwischen dem ersten Knoten 941 unddem fünfundzwanzigstenKnoten 957 angeordnet. Ein Basis-Bereich des zwölften npn-Bipolartransistors 924 istam sechzehnten Knoten 949 angeschlossen. Ein Kollektor-Emitter-Bereich einesdreizehnten npn-Bipolartransistors 925 ist zwischen demsiebzehnten Knoten 951 und einem siebenundzwanzigsten Knoten 962 angeordnet.Ein Basis-Bereich des dreizehnten npn-Bipolartransistors 925 istan einem achtundzwanzigsten Knoten 960 angeschlossen. EinKollektor-Emitter-Bereicheines vierzehnten npn-Bipolartransistors 926 ist zwischendem zwanzigsten Knoten 952 und dem siebenundzwanzigstenKnoten 962 angeordnet. Ein Basis-Bereich des vierzehntennpn-Bipolartransistors 926 ist an einem neunundzwanzigstenKnoten 961 angeschlossen. Ein Kollektor-Emitter-Bereich eines fünfzehnten npn-Bipolartransistors 927 istzwischen dem dreiundzwanzigsten Knoten 954 und einem dreißigstenKnoten 963 angeordnet. Ein Basis-Bereich des fünfzehntennpn-Bipolartransistors 927 ist am neunundzwanzigsten Knoten 961 angeschlossen.Ein Kollektor-Emitter-Bereicheines sechzehnten npn-Bipolartransistors 928 ist zwischendem vierundzwanzigsten Knoten 955 und dem dreißigstenKnoten 963 angeordnet. Ein Basis-Bereich des sechzehntennpn-Bipolartransistors 928 ist am achtundzwanzigsten Knoten 960 angeschlossen.Ein Kollektor-Emitter-Bereicheines siebzehnten npn-Bipolartransistors 929 ist zwischendem siebenundzwanzigsten Knoten 962 und dem sechsten Knoten 966 angeordnet.Ein Basis-Bereich des siebzehnten npn-Bipolartransistors 929 istan einem einunddreißigstenKnoten 964 angeschlossen. Ein Kollektor-Emitter-Bereich eines achtzehnten npn-Bipolartransistors 930 istzwischen dem zweiundzwanzigsten Knoten 959 und dem achten Knoten 967 angeordnet.Ein Basis-Bereich des achtzehnten npn-Bipolartransistors 930 istam einunddreißigstenKnoten 964 angeschlossen. Ein Kollektor-Emitter-Bereicheines neunzehnten npn-Bipolartransistors 931 ist zwischendem einundzwanzigsten Knoten 953 und dem neunten Knoten 968 angeordnet.Ein Basis-Bereich des neunzehnten npn-Bipolartransistors 931 istam einunddreißigstenKnoten 964 angeschlossen. Ein Kollektor-Emitter-Bereicheines zwanzigsten npn-Bipolartransistors 932 ist zwischendem dreißigstenKnoten 963 und dem zehnten Knoten 969 angeordnet.Ein Basis-Bereich des zwanzigsten npn-Bipolartransistors 932 ist ameinunddreißigstenKnoten 964 angeschlossen. Ein Kollektor-Emitter-Bereicheines einundzwanzigsten npn-Bipolartransistors 933 istzwischen dem sechsundzwanzigsten Knoten 956 und dem elftenKnoten 970 angeordnet. Ein Basis-Bereich des einundzwanzigsten npn-Bipolartransistors 933 istam einunddreißigstenKnoten 964 angeschlossen. Ein Kollektor-Emitter-Bereich eines zweiundzwanzigstennpn-Bipolartransistors 934 istzwischen dem fünfundzwanzigstenKnoten 957 und dem zwölftenKnoten 971 angeordnet. Ein Basis- Bereich des zweiundzwanzigsten npn-Bipolartransistors 934 istam einunddreißigstenKnoten 964 angeschlossen.A first capacity 901 is between a first node 941 and a second node 942 arranged. A second capacity 904 is between the first node 941 and a third node 943 arranged. A third capacity 905 is between the first node 941 and a fourth node 944 arranged. A fourth capacity 908 is between the first node 941 and a fifth node 945 arranged. A first ohmic resistance 902 is between the first node 941 and the second node 942 arranged. A second ohmic resistance 903 is between the first node 941 and the third node 943 arranged. A third ohmic resistance 906 is between the first node 941 and the fourth node 944 arranged. A fourth ohmic resistance 907 is between the first node 941 and the fifth node 945 arranged. A fifth ohmic resistance 935 is between a sixth node 966 and a seventh node 965 arranged. A sixth ohmic resistance 936 is between an eighth node 967 and the seventh node 965 arranged. A seventh ohmic resistance 937 is between a ninth node 968 and the seventh node 965 arranged. An eighth ohmic resistance 938 is between a tenth knot 969 and the seventh node 965 arranged. A ninth ohmic resistance 939 is between an eleventh node 970 and the seventh node 965 arranged. A tenth ohmic resistance 940 is between a twelfth node 971 and the seventh node 965 arranged. A first inductance 909 is between the second node 942 and a thirteenth node 946 arranged. A second inductance 910 is between the third node 943 and a fourteenth node 948 arranged. A third inductance 911 is between the fourth node 944 and a fifteenth node 947 arranged. A fourth inductance 912 is between the fifth node 945 and a sixteenth node 949 arranged. A collector-emitter region of a first npn bipolar transistor 913 is between the thirteenth node 946 and a seventeenth node 951 arranged. A base region of the first npn bipolar transistor 913 is at an eighteenth node 950 connected. A collector-emitter region of a second npn bipolar transistor 914 is between the fourteenth node 948 and the seventeenth node 951 arranged. A base region of the second npn bipolar transistor 914 is at a nineteenth node 958 connected. A collector-emitter region of a third npn bipolar transistor 915 is between the three tenth knot 946 and a twentieth node 952 arranged. A base region of the third npn bipolar transistor 915 is at a twenty-first node 953 connected. A collector-emitter region of a fourth npn bipolar transistor 916 is between the fourteenth node 948 and the twentieth node 952 arranged. A base region of the fourth npn bipolar transistor 916 is at a twenty-second node 959 connected. A collector-emitter region of a fifth npn bipolar transistor 917 is between the first node 941 and the twenty-second node 959 arranged. A base region of the fifth npn bipolar transistor 917 is at the thirteenth node 946 connected. A collector-emitter region of a sixth npn bipolar transistor 918 is between the first node 941 and the twenty-first node 953 arranged. A base region of the sixth npn bipolar transistor 918 is at the fourteenth node 948 connected. A collector-emitter region of a seventh npn bipolar transistor 919 is between the fifteenth node 947 and a twenty-third node 954 arranged. A base region of the seventh npn bipolar transistor 919 is at the twenty-first node 953 connected. A collector-emitter region of an eighth npn bipolar transistor 920 is between the sixteenth node 949 and the twenty-third node 954 arranged. A base region of the eighth npn bipolar transistor 920 is at the twenty-second node 959 connected. A collector-emitter region of a ninth npn bipolar transistor 921 is between the sixteenth node 949 and a twenty-fourth node 955 arranged. A base region of the ninth npn bipolar transistor 921 is at a twenty-fifth node 957 connected. A collector-emitter region of a tenth npn bipolar transistor 922 is between the sixteenth node 949 and the twenty-fourth node 955 arranged. A base region of the tenth npn bipolar transistor 922 is at a twenty-sixth node 956 connected. A collector-emitter region of an eleventh npn bipolar transistor 923 is between the first node 941 and the twenty-sixth node 956 arranged. A base region of the eleventh npn bipolar transistor 923 is at the fifteenth node 947 connected. A collector-emitter region of a twelfth npn bipolar transistor 924 is between the first node 941 and the twenty-fifth node 957 arranged. A base region of the twelfth npn bipolar transistor 924 is at the sixteenth node 949 connected. A collector-emitter region of a thirteenth npn bipolar transistor 925 is between the seventeenth node 951 and a twenty-seventh knot 962 arranged. A base region of the thirteenth npn bipolar transistor 925 is at a twenty-eighth node 960 connected. A collector-emitter region of a fourteenth npn bipolar transistor 926 is between the twentieth node 952 and the twenty-seventh knot 962 arranged. A base region of the fourteenth npn bipolar transistor 926 is at a twenty-ninth node 961 connected. A collector-emitter region of a fifteenth npn bipolar transistor 927 is between the twenty-third node 954 and a thirtieth knot 963 arranged. A base region of the fifteenth npn bipolar transistor 927 is at the twenty-ninth node 961 connected. A collector-emitter region of a sixteenth npn bipolar transistor 928 is between the twenty-fourth node 955 and the thirtieth knot 963 arranged. A base region of the sixteenth npn bipolar transistor 928 is at the twenty-eighth knot 960 connected. A collector-emitter region of a seventeenth npn bipolar transistor 929 is between the twenty-seventh node 962 and the sixth node 966 arranged. A base region of the seventeenth npn bipolar transistor 929 is at a thirty-first node 964 connected. A collector-emitter region of an eighteenth npn bipolar transistor 930 is between the twenty-second node 959 and the eighth node 967 arranged. A base region of the eighteenth npn bipolar transistor 930 is at the thirty-first node 964 connected. A collector-emitter region of a nineteenth npn bipolar transistor 931 is between the twenty-first node 953 and the ninth node 968 arranged. A base region of the nineteenth npn bipolar transistor 931 is at the thirty-first node 964 connected. A collector-emitter region of a twentieth npn bipolar transistor 932 is between the thirtieth knot 963 and the tenth node 969 arranged. A base region of the twentieth npn bipolar transistor 932 is at the thirty-first node 964 connected. A collector-emitter region of a twenty-first npn bipolar transistor 933 is between the twenty-sixth node 956 and the eleventh node 970 arranged. A base region of the twenty-first npn bipolar transistor 933 is at the thirty-first node 964 connected. A collector-emitter region of a twenty-second npn bipolar transistor 934 is between the twenty-fifth node 957 and the twelfth node 971 arranged. A base region of the twenty-second npn bipolar transistor 934 is at the thirty-first node 964 connected.
[0079] Amersten Knoten 941 wird ein Signal VCC bereitgestellt, wobeiVCC eine Versorgungsspannung der Frequenzumsetzerschaltung darstellt.Am achtzehnten Knoten 950 wird ein Signal D bereitgestellt.Am neunzehnten Knoten 958 wird ein Signal DN bereitgestellt.Am achtundzwanzigsten Knoten 960 wird ein Signal CLK bereitgestellt,wobei das Signal CLK ein Taktsignal darstellt. Am neunundzwanzigstenKnoten 961 wird ein Signal CLKN bereitgestellt. Am einunddreißigstenKnoten 964 wird ein Signal BIAS bereitgestellt, wobei BIAS eineSpannung ist, die die Frequenzumsetzerschaltung in den Arbeitspunktversetzt. Am siebten Knoten 965 wird ein Signal VEE bereitgestellt,wobei VEE eine weitere Versorgungsspannung der Frequenzumsetzerschaltungdarstellt. Am fünfundzwanzigstenKnoten 957 wird ein Signal Q ausgegeben. Am sechsundzwanzigstenKnoten 956 wird ein Signal QN ausgegeben. Die Frequenzumsetzerschaltunggemäß 9 stelltanschaulich eine einflankengetriggerte Master-Slave-D-Flip-Flop-Schaltungdar.At the first node 941 a signal VCC is provided, VCC representing a supply voltage of the frequency converter circuit. At the eighteenth knot 950 a signal D is provided. At the nineteenth knot 958 a signal DN is provided. At the twenty-eighth knot 960 a signal CLK is provided, the signal CLK representing a clock signal. At the twenty-ninth node 961 a signal CLKN is provided. At the thirty-first node 964 a signal BIAS is provided, wherein BIAS is a voltage which places the frequency converter circuit in the operating point. At the seventh node 965 a signal VEE is provided, wherein VEE represents another supply voltage of the frequency converter circuit. At the twenty-fifth knot 957 a signal Q is output. At the twenty-sixth node 956 a signal QN is output. The frequency converter circuit according to 9 clearly illustrates a single edge-triggered master-slave D flip-flop circuit.
[0080] DieLaststufe der Frequenzumsetzerschaltung gemäß 9 ist durchden dreizehnten Knoten 946, den vierzehnten Knoten 948,den ersten Knoten 941, den fünfzehnten Knoten 947 undsechzehnten Knoten 949 von der zweiten Stufe der Frequenzumsetzerschaltunggemäß 9 getrennt.The load stage of the frequency converter circuit according to 9 is through the thirteenth knot 946 , the fourteenth node 948 , the first node 941 , the fifteenth node 947 and sixteenth node 949 from the second stage of the frequency converter circuit according to 9 separated.
[0081] DieLaststufe der Frequenzumsetzerschaltung gemäß 9 weistden ersten ohmschen Widerstand 902, den zweiten ohmschenWiderstand 903, den dritten ohmschen Widerstand 906 undden vierten ohmschen Widerstand 907, die erste Induktivität 909,die zweite Induktivität 910,die dritte Induktivität 911 unddie vierte Induktivität 912 sowiedie erste Kapazität 901,die zweite Kapazität 904,die dritte Kapazität 905 unddie vierte Kapazität 908 auf.The load stage of the frequency converter circuit according to 9 shows the first ohmic resistance 902 , the second ohmic resistance 903 , the third ohmic resistance 906 and the fourth ohmic resistance 907 , the first inductance 909 , the second inductance 910 , the third inductance 911 and the fourth inductance 912 as well as the first capacity 901 , the second capacity 904 , the third capacity 905 and the fourth capacity 908 on.
[0082] DieLaststufe der Frequenzumsetzerschaltung gemäß 9 weistvier Laststufen auf, wie in 4 dargestellt,wobei alle vier Laststufen gemäß der 4 anden dritten Knoten 407 gekoppelt sind und je ein ersterKnoten 405 einer Laststufe gemäß 4 mit derzweiten Stufe der Frequenzumsetzerschaltung gemäß 9 gekoppeltist. Die zweite Stufe gemäß 9 lässt sichin folgende Teilschaltungen zerlegen: • Differenzverstärker, wobeidie zweite Stufe folgende Differenzverstärker aufweist: • einen erstenDifferenzverstärkermit einem ersten npn-Bipolartransistor 913 und einem zweitennpn-Bipolartransistor 914); • einen zweitenDifferenzverstärkermit einem dritten npn-Bipolartransistor 915 und einem viertennpn-Bipolartransistor 916); • einen drittenDifferenzverstärkermit einem dreizehnten npn-Bipolartransistor 925 und einemvierzehnten npn-Bipolartransistor 926); • einen viertenDifferenzverstärkermit einem siebten npn-Bipolartransistor 919 und einem achtennpn-Bipolartransistor 920); • einen fünften Differenzverstärker miteinem neunten npn-Bipolartransistor 921 und einem zehntennpn-Bipolartransistor 922); • einen sechstenDifferenzverstärkermit einem fünfzehntennpn-Bipolartransistor 927 und einem sechzehnten npn-Bipolartransistor 928); • SpannungsgesteuerteStromquellen, wobei die zweite Stufe folgende SpannungsgesteuerteStromquellen aufweist: • eineerste Spannungsgesteuerte Stromquelle mit einem siebzehnten npn-Bipolartransistor 929 undeinem fünftenOhmschen Widerstand 935 auf; • eine zweite SpannungsgesteuerteStromquelle mit einem achtzehnten npn-Bipolartransistor 930 undeinem sechsten Ohmschen Widerstand 936; • eine dritteSpannungsgesteuerte Stromquelle mit einem neunzehnten npn-Bipolartransistor 931 undeinem siebten Ohmschen Widerstand 937; • eine vierteSpannungsgesteuerte Stromquelle mit einem zwanzigsten npn-Bipolartransistor 932 undeinem achten Ohmschen Widerstand 938; • eine fünfte SpannungsgesteuerteStromquelle mit einem einundzwanzigsten npn-Bipolartransistor 933 undeinem neunten Ohmschen Widerstand 939; • eine sechsteSpannungsgesteuerte Stromquelle mit einem zweiundzwanzigsten npn-Bipolartransistor 934 undeinem zehnten Ohmschen Widerstand 940. The load stage of the frequency converter circuit according to 9 has four load levels, as in 4 shown, with all four load levels according to the 4 to the third node 407 are coupled and each a first node 405 a load level according to 4 with the second stage of the frequency converter circuit according to 9 is coupled. The second stage according to 9 can be broken down into the following subcircuits: Differential amplifier, wherein the second stage comprises the following differential amplifiers: A first differential amplifier with a first npn bipolar transistor 913 and a second npn bipolar transistor 914 ); A second differential amplifier with a third npn bipolar transistor 915 and a fourth npn bipolar transistor 916 ); A third differential amplifier with a thirteenth npn bipolar transistor 925 and a fourteenth npn bipolar transistor 926 ); A fourth differential amplifier with a seventh npn bipolar transistor 919 and an eighth npn bipolar transistor 920 ); A fifth differential amplifier with a ninth npn bipolar transistor 921 and a tenth npn bipolar transistor 922 ); A sixth differential amplifier with a fifteenth npn bipolar transistor 927 and a sixteenth npn bipolar transistor 928 ); • Voltage controlled current sources, the second stage comprising the following voltage controlled current sources: • a first voltage controlled current source with a seventeenth npn bipolar transistor 929 and a fifth ohmic resistor 935 on; A second voltage controlled current source with an eighteenth npn bipolar transistor 930 and a sixth ohmic resistance 936 ; A third voltage controlled current source with a nineteenth npn bipolar transistor 931 and a seventh ohmic resistance 937 ; A fourth voltage controlled current source with a twentieth npn bipolar transistor 932 and an eighth ohmic resistance 938 ; • a fifth voltage controlled current source with a twenty-first npn bipolar transistor 933 and a ninth Ohmic resistance 939 ; A sixth voltage controlled current source with a twenty-second npn bipolar transistor 934 and a tenth ohmic resistance 940 ,
[0083] Dersiebzehnte npn-Bipolartransistor 929, der achtzehnte npn-Bipolartransistor 930,der neunzehnte npn-Bipolartransistor 931, der zwanzigstenpn-Bipolartransistor 932, der einundzwanzigste npn-Bipolartransistor 933 undder zweiundzwanzigste npn-Bipolartransistor 934 werdenmittels der Vorspannung BIAS in den Arbeitspunkt versetzt und darinbetrieben.The seventeenth npn bipolar transistor 929 , the eighteenth npn bipolar transistor 930 , the nineteenth npn bipolar transistor 931 , the twentieth npn bipolar transistor 932 , the twenty-first npn bipolar transistor 933 and the twenty-second npn bipolar transistor 934 be offset by means of bias BIAS in the operating point and operated therein.
[0084] DieMaster-D-Flip-Flop-Teilschaltung gibt am einundzwanzigsten Knoten 953 dasSignal Q1 und am zweiundzwanzigsten Knoten 959 das bezüglich desSignals Q1 invertierte Signal Q1N aus. Die Eingangsknoten der Slave-D-Flip-Flop-Teilschaltungsind der einundzwanzigste Knoten 953 und der zweiundzwanzigste Knoten 959,die Signale Q1 und Q1N werden also in die Slave-D-Flip-Flop-Teilschaltungals Eingangssignale D2 und DN2 eingespeist. Das Taktsignal CLK sowiedas bezüglichdes Signals CLK invertierte Taktsignal CLKN steuern die Master-D-Flip-Flop-Teilschaltungund gleichzeitig die Slave-D-Flip-Flop-Teilschaltung.The master D flip-flop subcircuit is at the twenty-first node 953 the signal Q1 and at the twenty-second node 959 the signal Q1N inverted with respect to the signal Q1. The input nodes of the slave D flip-flop subcircuit are the twenty-first node 953 and the twenty-second node 959 , the signals Q1 and Q1N are thus fed to the slave D flip-flop subcircuit as input signals D2 and DN2. The clock signal CLK and the clock signal CLKN inverted relative to the signal CLK control the master D flip-flop subcircuit and simultaneously the slave D flip-flop subcircuit.
[0085] Damitstellt die einflankengetriggerte Master-Slave-D-Flip-Flop-Schaltung eineFrequenzteilerschaltung dar, die das am achtzehnten Knoten 950 bereitgestellteEingangssignal D auf Taktflanken des am achtundzwanzigsten Knoten 960 bereitgestelltenTriggersignals in Form des Signals Q am fünfundzwanzigsten Knoten 957 ausgibt.Thus, the single edge-triggered master-slave D flip-flop circuit provides a frequency divider circuit which is the eighteenth node 950 provided input signal D on clock edges of the twenty-eighth node 960 provided trigger signal in the form of the signal Q at the twenty-fifth node 957 outputs.
[0086] Weistein Eingangssignal D eine Eingangsfrequenz auf, so weist das AusgangssignalQ eine Ausgangsfrequenz auf, die halb so groß wie die Eingangsfrequenzist. Die Master-Slave-D-Flip-Flop-Schaltung stelltalso anschaulich eine Frequenzteilerschaltung dar, die die Eingangsfrequenzhalbiert.hasan input signal D has an input frequency, so has the output signalQ has an output frequency that is half the input frequencyis. The master-slave D flip-flop circuit providesSo clearly a frequency divider circuit is the input frequencyhalved.
[0087] 10 zeigteine Frequenzumsetzerschaltungs-Anordnung 1000 gemäß einemAusführungsbeispiel derErfindung, die einen dynamischen Frequenzteiler in Bipolartechnologie. 10 shows a frequency converter circuit arrangement 1000 according to an embodiment of the invention, which is a dynamic frequency divider in bipolar technology.
[0088] Inder Frequenzumsetzerschaltungs-Anordnung 1000 ist ein ersterohmscher Widerstand 1002 zwischen einem ersten Knoten 1014 undeinem zweiten Knoten 1015 angeordnet. Ein zweiter ohmscherWiderstand 1003 ist zwischen dem ersten Knoten 1014 undeinem dritten Knoten 1016 angeordnet. Eine erste Kapazität 1001 istzwischen dem ersten Knoten 1014 und dem zweiten Knoten 1015 angeordnet.Eine zweite Kapazität 1004 istzwischen dem ersten Knoten 1014 und dem dritten Knoten 1016 angeordnet.Eine erste Induktivität 1012 istzwischen dem zweiten Knoten 1015 und einem vierten Knoten 1017 angeordnet.Eine zweite Induktivität 1013 istzwischen dem dritten Knoten 1016 und einem fünften Knoten 1018 angeordnet.Ein Kollektor-Emitter-Bereich eines ersten npn-Bipolartransistors 1005 istzwischen dem vierten Knoten 1017 und einem sechsten Knoten 1020 angeordnet.Ein Basis-Bereich des ersten npn-Bipolartransistors 1005 istam fünftenKnoten 1018 angeschlossen. Ein Kollektor-Emitter-Bereicheines zweiten npn-Bipolartransistors 1006 ist zwischendem fünftenKnoten 1018 und dem sechsten Knoten 1020 angeordnet.Ein Basis-Bereich des zweiten npn-Bipolartransistors 1006 istan einem siebten Knoten 1019 angeschlossen. Ein Kollektor-Emitter-Bereich einesdritten npn-Bipolartransistors 1007 ist zwischen dem viertenKnoten 1017 und einem achten Knoten 1021 angeordnet.Ein Basis-Bereich des dritten npn-Bipolartransistors 1007 istam siebten Knoten 1019 angeschlossen. Ein Kollektor-Emitter-Bereicheines vierten npn-Bipolartransistors 1008 ist zwischendem fünftenKnoten 1018 und dem achten Knoten 1021 angeordnet.Ein Basis-Bereich des vierten npn-Bipolartransistors 1008 istam fünftenKnoten 1018 angeschlossen. Ein Kollektor-Emitter-Bereicheines fünftennpn-Bipolartransistors 1009 ist zwischen dem sechsten Knoten 1020 undeinem neunten Knoten 1022 angeordnet. Ein Basis-Bereichdes fünftennpn-Bipolartransistors 1009 ist an einem zehnten Knoten 1024 angeschlossen.Ein Kollektor-Emitter-Bereicheines sechsten npn-Bipolartransistors 1010 ist zwischendem achten Knoten 1021 und dem neunten Knoten 1022 angeordnet.Ein Basis-Bereich des sechsten npn-Bipolartransistors 1010 istan einem elften Knoten 1023 angeschlossen. Eine Konstantstromquelle 1011 istzwischen dem neunten Knoten 1022 und Masse angeordnet.Am ersten Knoten 1014 wird ein Versorgungsspannungs-SignalV_CC bereitgestellt. Am zehnten Knoten 1024 undam elften Knoten 1023 wird ein Eingabesignal INPUT bereitgestellt.Am vierten Knoten 1017 und am fünften Knoten 1018 wirdein Ausgabesignal OUTPUT ausgegeben.In the frequency converter circuit arrangement 1000 is a first ohmic resistance 1002 between a first node 1014 and a second node 1015 arranged. A second ohmic resistance 1003 is between the first node 1014 and a third node 1016 arranged. A first capacity 1001 is between the first node 1014 and the second node 1015 arranged. A second capacity 1004 is between the first node 1014 and the third node 1016 arranged. A first inductance 1012 is between the second node 1015 and a fourth node 1017 arranged. A second inductance 1013 is between the third node 1016 and a fifth node 1018 arranged. A collector-emitter region of a first npn bipolar transistor 1005 is between the fourth node 1017 and a sixth node 1020 arranged. A base region of the first npn bipolar transistor 1005 is at the fifth node 1018 connected. A collector-emitter region of a second npn bipolar transistor 1006 is between the fifth node 1018 and the sixth node 1020 arranged. A base region of the second npn bipolar transistor 1006 is at a seventh node 1019 connected. A collector-emitter region of a third npn bipolar transistor 1007 is between the fourth node 1017 and an eighth node 1021 arranged. A base region of the third npn bipolar transistor 1007 is at the seventh node 1019 connected. A collector-emitter region of a fourth npn bipolar transistor 1008 is between the fifth node 1018 and the eighth node 1021 arranged. A base region of the fourth npn bipolar transistor 1008 is at the fifth node 1018 connected. A collector-emitter region of a fifth npn bipolar transistor 1009 is between the sixth node 1020 and a ninth node 1022 arranged. A base region of the fifth npn bipolar transistor 1009 is at a tenth knot 1024 connected. A collector-emitter region of a sixth npn bipolar transistor 1010 is between the eighth node 1021 and the ninth node 1022 arranged. A base region of the sixth npn bipolar transistor 1010 is at an eleventh node 1023 connected. A constant current source 1011 is between the ninth node 1022 and mass arranged. At the first node 1014 a supply voltage signal V _{CC is} provided. At the tenth knot 1024 and at the eleventh node 1023 An input signal INPUT is provided. At the fourth node 1017 and at the fifth node 1018 an output signal OUTPUT is output.
[0089] DieLaststufe der Frequenzumsetzerschaltung gemäß 10 istdurch den vierten Knoten 1017 und den fünften Knoten 1018 vonder zweiten Stufe der Frequenzumsetzerschaltung gemäß 10 getrennt.The load stage of the frequency converter circuit according to 10 is through the fourth node 1017 and the fifth node 1018 from the second stage of the frequency converter circuit according to 10 separated.
[0090] DieLaststufe der Frequenzumsetzerschaltung gemäß 10 weistden ersten ohmschen Widerstand 1002 und den zweiten ohmschenWiderstand 1003, die erste Induktivität 1012 und die zweiteInduktivität 1013 sowiedie erste Kapazität 1001 unddie zweite Kapazität 1004 auf.The load stage of the frequency converter circuit according to 10 shows the first ohmic resistance 1002 and the second ohmic resistance 1003 , the first inductance 1012 and the second inductance 1013 as well as the first capacity 1001 and the second capacity 1004 on.
[0091] DieLaststufe der Frequenzumsetzerschaltung gemäß 10 weistzwei Laststufen gemäß der 4 auf,wobei beide Laststufen gemäß der 4 anden dritten Knoten 407 gekoppelt sind und je ein ersterKnoten 405 einer Laststufe gemäß 4 mit derzweiten Stufe gemäß 10 gekoppeltist.The load stage of the frequency converter circuit according to 10 has two load levels according to the 4 on, wherein both load levels according to the 4 to the third node 407 are coupled and each a first node 405 a load level according to 4 according to the second stage 10 is coupled.
[0092] Diezweite Stufe des dynamischen Frequenzteilers gemäß 10 unterscheidetsich in folgenden Elementen von der zweiten Stufe des statischenFrequenzteilers gemäß 9:Der zweite Differenzverstärker undder fünfteDifferenzverstärkerder Anordnung 900 gemäß 9 einschließlich dersie steuernden Elemente sind weggelassen. Der dritte Differenzverstärker undder sechste Differenzverstärkersind zu einem neuen Differenzverstärker zusammengefasst sind,der in 10 in Form des fünften npn-Bipolartransistors 1009 und dessechsten npn-Bipolartransistors 1010 dargestelltist.The second stage of the dynamic frequency divider according to 10 differs in the following elements of the second stage of the static frequency divider according to 9 : The second differential amplifier and the fifth differential amplifier of the arrangement 900 according to 9 including the elements controlling them are omitted. The third differential amplifier and the sixth differential amplifier are combined to form a new differential amplifier, which in 10 in the form of the fifth npn bipolar transistor 1009 and the sixth npn bipolar transistor 1010 is shown.
[0093] 11 zeigteine Frequenzumsetzerschaltungs-Anordnung 1100 gemäß einemweiteren Ausführungsbeispielder Erfindung, die einen dynamischen Frequenzteiler in NMOS-Technologiedarstellt. 11 shows a frequency converter circuit arrangement 1100 according to another embodiment of the invention, which is a dynamic frequency divider in NMOS technology.
[0094] DieFrequenzumsetzerschaltungs-Anordnung 1100 weist eine ersteKapazität 1101 auf,die zwischen einem ersten Knoten 1120 und einem zweitenKnoten 1121 angeordnet ist. Eine zweite Kapazität 1104 istzwischen dem ersten Knoten 1120 und einem dritten Knoten 1122 angeordnet.Eine dritte Kapazität 1105 istzwischen dem ersten Knoten 1120 und einem vierten Knoten 1123 angeordnet.Eine vierte Kapazität 1108 istzwischen dem ersten Knoten 1120 und einem fünften Knoten 1124 angeordnet.Ein erster ohmscher Widerstand 1102 ist zwischen dem erstenKnoten 1120 und dem zweiten Knoten 1121 angeordnet.Ein zweiter ohmscher Widerstand 1103 ist zwischen dem erstenKnoten 1120 und dem dritten Knoten 1122 angeordnet.Ein dritter ohmscher Widerstand 1106 ist zwischen dem erstenKnoten 1120 und dem vierten Knoten 1123 angeordnet. Einvierter ohmscher Widerstand 1107 ist zwischen dem erstenKnoten 1120 und dem fünftenKnoten 1124 angeordnet. Eine erste Induktivität 1109 istzwischen dem zweiten Knoten 1121 und einem sechsten Knoten 1125 angeordnet.Eine zweite Induktivität 1110 istzwischen dem dritten Knoten 1122 und einem siebten Knoten 1126 angeordnet.Eine dritte Induktivität 1111 istzwischen dem vierten Knoten 1123 und einem achten Knoten 1127 angeordnet.Eine vierte Induktivität 1112 istzwischen dem fünftenKnoten 1124 und einem neunten Knoten 1128 angeordnet.Ein Drain/Source-Bereicheines ersten n-Kanal-MOSFETs 1113 ist zwischen dem sechstenKnoten 1125 und einem zehnten Knoten 1130 angeordnet.Ein Gatebereich des ersten n-Kanal-MOSFETs 1113 ist amachten Knoten 1127 angeschlossen. Ein Drain/Source-Bereich eines zweitenn-Kanal-MOSFETs 1114 ist zwischen dem siebten Knoten 1126 unddem zehnten Knoten 1130 angeordnet. Ein Gatebereich deszweiten n-Kanal-MOSFETs 1114 ist am neunten Knoten 1128 angeschlossen.Ein Drain/Source-Bereich eines dritten n-Kanal-MOSFETs 1115 istzwischen dem achten Knoten 1127 und einem elften Knoten 1129 angeordnet.Ein Gatebereich des dritten n-Kanal-MOSFETs 1115 ist amsiebten Knoten 1126 angeschlossen. Ein Drain/Source-Bereicheines vierten n-Kanal-MOSFETs 1116 ist zwischen dem neuntenKnoten 1128 und dem elften Knoten 1129 angeordnet.Ein Gatebereich des vierten n-Kanal-MOSFETs 1116 ist amsechsten Knoten 1125 angeschlossen. Ein Drain/Source-Bereicheines fünftenn-Kanal-MOSFETs 1117 istzwischen dem zehnten Knoten 1130 und einem zwölften Knoten 1131 angeordnet.Ein Gatebereich des fünftenn-Kanal-MOSFETs 1117 ist an einem dreizehnten Knoten 1133 angeschlossen.Ein Drain/Source-Bereich eines sechsten n-Kanal-MOSFETs 1118 istzwischen dem elften Knoten 1129 und dem zwölften Knoten 1131 angeordnet.Ein Gatebereich des sechsten n-Kanal-MOSFETs 1118 ist aneinem vierzehnten Knoten 1134 angeschlossen. Eine Konstantstromquelle 1119 istzwischen dem zwölftenKnoten 1131 und einem fünfzehntenKnoten 1132 angeordnet. Am ersten Knoten 1120 wirdein Signal VDD bereitgestellt, wobei VDD eine Versorgungsspannungder Frequenzumsetzerschaltung darstellt. Am dreizehnten Knoten 1133 und amvierzehnten Knoten 1134 wird ein Signal CLK bereitgestellt,wobei das Signal CLK ein Taktsignal darstellt. Am fünfzehntenKnoten 1132 wird ein Signal VSS bereitgestellt, wobei VSSeine weitere Versorgungsspannung der Frequenzumsetzerschaltung darstellt.Am neunten Knoten 1128 und am achten Knoten 1127 wirdein Signal Q ausgegeben.The frequency converter circuit arrangement 1100 has a first capacity 1101 on that between a first node 1120 and a second node 1121 is arranged. A second capacity 1104 is between the first node 1120 and a third node 1122 arranged. A third capacity 1105 is between the first node 1120 and a fourth node 1123 arranged. A fourth capacity 1108 is between the first node 1120 and a fifth node 1124 arranged. A first ohmic resistance 1102 is between the first node 1120 and the second node 1121 arranged. A second ohmic resistance 1103 is between the first node 1120 and the third node 1122 arranged. A third ohmic resistance 1106 is between the first node 1120 and the fourth node 1123 arranged. A fourth ohmic resistance 1107 is between the first node 1120 and the fifth node 1124 arranged. A first inductance 1109 is between the second node 1121 and a sixth node 1125 arranged. A second inductance 1110 is between the third node 1122 and a seventh node 1126 arranged. A third inductance 1111 is between the fourth node 1123 and an eighth node 1127 arranged. A fourth inductance 1112 is between the fifth node 1124 and a ninth node 1128 arranged. A drain / source region of a first n-channel MOSFET 1113 is between the sixth node 1125 and a tenth knot 1130 arranged. A gate region of the first n-channel MOSFET 1113 is at the eighth node 1127 connected. A drain / source region of a second n-channel MOSFET 1114 is between the seventh node 1126 and the tenth node 1130 arranged. A gate region of the second n-channel MOSFET 1114 is at the ninth node 1128 connected. A drain / source region of a third n-channel MOSFET 1115 is between the eighth node 1127 and an eleventh node 1129 arranged. A gate region of the third n-channel MOSFET 1115 is at the seventh node 1126 connected. A drain / source region of a fourth n-channel MOSFET 1116 is between the ninth node 1128 and the eleventh node 1129 arranged. A gate region of the fourth n-channel MOSFET 1116 is at the sixth node 1125 connected. A drain / source region of a fifth n-channel MOSFET 1117 is between the tenth node 1130 and a twelfth node 1131 arranged. A gate region of the fifth n-channel MOSFET 1117 is at a thirteenth node 1133 connected. A drain / source region of a sixth n-channel MOSFET 1118 is between the eleventh node 1129 and the twelfth node 1131 arranged. A gate region of the sixth n-channel MOSFET 1118 is at a fourteenth node 1134 connected. A constant current source 1119 is between the twelfth node 1131 and a fifteenth node 1132 arranged. At the first node 1120 a signal VDD is provided, wherein VDD represents a supply voltage of the frequency converter circuit. At the thirteenth node 1133 and at the fourteenth node 1134 a signal CLK is provided, the signal CLK representing a clock signal. At the fifteenth node 1132 a signal VSS is provided, wherein VSS represents another supply voltage of the frequency converter circuit. At the ninth node 1128 and at the eighth node 1127 a signal Q is output.
[0095] DieLaststufe der Frequenzumsetzerschaltung gemäß 11 istdurch den sechsten Knoten 1125, den siebten Knoten 1126,den achten Knoten 1127 und den neunten Knoten 1128 vonder zweiten Stufe der Frequenzumsetzerschaltung gemäß 11 getrennt.The load stage of the frequency converter circuit according to 11 is through the sixth node 1125 , the seventh node 1126 , the eighth node 1127 and the ninth node 1128 from the second stage of the frequency converter circuit according to 11 separated.
[0096] DieLaststufe der Frequenzumsetzerschaltung gemäß 11 weistden ersten ohmschen Widerstand 1102, den zweiten ohmschenWiderstand 1103, den dritten ohmschen Widerstand 1106 undden vierten ohmschen Widerstand 1107, die erste Induktivität 1109,die zweite Induktivität 1110,die dritte Induktivität 1111,die vierte Induktivität 1112 sowiedie erste Kapazität 1101,die zweite Kapazität 1104,die dritte Kapazität 1105 und dievierte Kapazität 1108 auf.The load stage of the frequency converter circuit according to 11 shows the first ohmic resistance 1102 , the second ohmic resistance 1103 , the third ohmic resistance 1106 and the fourth ohmic resistance 1107 , the first inductance 1109 , the second inductance 1110 , the third inductance 1111 , the fourth inductance 1112 as well as the first capacity 1101 , the second capacity 1104 , the third capacity 1105 and the fourth capacity 1108 on.
[0097] DieLaststufe der Frequenzumsetzerschaltung gemäß 11 weistvier Laststufen, die gemäß 4 eingerichtetsind, auf, wobei alle vier Laststufen gemäß der 4 an denKnoten dritten Knoten 407 gekoppelt sind und je ein ersterKnoten 405 einer Laststufe gemäß 4 mit derzweiten Stufe gemäß 11 gekoppelt ist.The load stage of the frequency converter circuit according to 11 has four load levels, which according to 4 are set up, wherein all four load levels according to the 4 at the node third node 407 are coupled and each a first node 405 a load level according to 4 according to the second stage 11 is coupled.
[0098] Diezweite Stufe der dynamischen Frequenzteilerschaltung gemäß 11 unterscheidetsich in folgenden Elementen von der zweiten Stufe der statischenFrequenzteilerschaltung gemäß 8: Sobaldgemäß 8 derDateneingang D aufgrund der Schaltzeiten des dritten n-Kanal-MOSFETs 107,des vierten n-Kanal-MOSFETs 108,des zehnten n-Kanal-MOSFETs 114 bzw. des siebten n-Kanal-MOSFETs 111, desachten n-Kanal-MOSFETs 112 und des zwölften n-Kanal-MOSFETs 116 demTaktsignal CLK nicht mehr folgen kann, entfällt die Steuerwirkung des drittenn-Kanal-MOSFETs 107, des vierten n-Kanal-MOSFETs 108, deszehnten n-Kanal-MOSFETs 114 bzw. des siebten n-Kanal-MOSFETs 111,des achten n-Kanal-MOSFETs 112 und des zwölften n-Kanal-MOSFETs 116 undsie könnenweggelassen werden, wobei der n-Kanal-MOSFETs 105, dern-Kanal-MOSFET 106, der n-Kanal-MOSFET 109, der n-Kanal-MOSFET 110,der n-Kanal-MOSFET 113 und der n-Kanal-MOSFET 115 zueinem Logikgatter zusammengefasst werden, das in 11 inForm des ersten n-Kanal-MOSFETs 1113 unddes sechsten n-Kanal-MOSFETs 1118 zu sehen ist.The second stage of the dynamic frequency divider circuit according to 11 differs in the following elements of the second stage of the static frequency divider circuit according to 8th : As soon as according to 8th the data input D due to the switching times of the third n-channel MOSFETs 107 , the fourth n-channel MOSFET 108 , the tenth n-channel MOSFET 114 or the seventh n-channel MOSFET 111 , the eighth n-channel MOSFET 112 and the twelfth n-channel MOSFET 116 can no longer follow the clock signal CLK, eliminates the control effect of the third n-channel MOSFETs 107 , the fourth n-channel MOSFET 108 , the tenth n-channel MOSFET 114 or the seventh n-channel MOSFET 111 , the eighth n-channel MOSFET 112 and the twelfth n-channel MOSFET 116 and they may be omitted, with the n-channel MOSFETs 105 , the n-channel MOSFET 106 , the n-channel MOSFET 109 , the n-channel MOSFET 110 , the n-channel MOSFET 113 and the n-channel MOSFET 115 be summarized into a logic gate that in 11 in the form of the first n-channel MOSFET 1113 and the sixth n-channel MOSFET 1118 you can see.
[0099] DerBetragsgang der Lastimpedanz von drei verschiedenen Frequenzumsetzerschaltungenjeweils in Abhängigkeitvon der Frequenz des eingespeisten Signals ist in 6 dargestellt,wobei sich die drei betrachteten Frequenzumsetzerschaltungen vorzugsweisehinsichtlich des Schaltungsdesigns ihrer Laststufen unterscheiden: Diemit dem Bezugszeichen 601 bezeichnete Linie zeigt den frequenzabhängigen Betragsgangeiner Lastimpedanz einer Frequenzumsetzerschaltung, deren Laststufengemäß 2 aufgebautsind.The magnitude of the load impedance of three different frequency converter circuits depending on the frequency of the injected signal is in 6 The three frequency converter circuits considered are preferably different in terms of the circuit design of their load stages. The with the reference number 601 designated line shows the frequency-dependent magnitude response of a load impedance of a frequency converter circuit whose load levels according to 2 are constructed.
[0100] Diemit dem Bezugszeichen 602 bezeichnete Linie zeigt den frequenzabhängigen Betragsgangeiner Lastimpedanz einer Frequenzumsetzerschaltung, deren Laststufengemäß 3 aufgebautsind.The with the reference number 602 designated line shows the frequency-dependent magnitude response of a load impedance of a frequency converter circuit whose load levels according to 3 are constructed.
[0101] Diemit dem Bezugszeichen 603 bezeichnete Linie zeigt den frequenzabhängigen Betragsgangeiner Lastimpedanz einer Frequenzumsetzerschaltung, deren Laststufenerfindungsgemäß nach 4 aufgebaut sind,wobei hier bei hohen Frequenzen deutlich ein signifikant höheres Betragsniveauder Lastimpedanz der Frequenzumsetzerschaltungen erkennbar ist.The with the reference number 603 designated line shows the frequency-dependent magnitude response of a load impedance of a frequency converter circuit, the load levels according to the invention after 4 are constructed, with a significantly higher magnitude level of the load impedance of the Frequenzumsetzerschaltungen is clearly recognizable here at high frequencies.
[0102] Dieerfindungsgemäße Ausführung einerFrequenzumsetzerschaltung hat gemäß 6 den Vorteil, dassdie Arbeitsfrequenz der Frequenzumsetzerschaltung um das Frequenzintervall Δf erhöht werdenkann, wenn der Betrag der Lastimpedanz sich lediglich innerhalbeines 0,5dB Streifens um den Betrag der Lastimpedanz der bei niedrigenArbeitsfrequenzen betriebenen Frequenzumsetzerschaltung bewegensoll, wobei in der Frequenzumsetzerschaltung vorzugsweise Laststufengemäß 3 erfindungsgemäß in Laststufengemäß 4 umgewandeltwerden.The inventive embodiment of a frequency converter circuit has according to 6 the advantage that the frequency of operation of the frequency converter circuit can be increased by the frequency interval .DELTA.f if the amount of load impedance is to move only within a 0.5 dB strip by the amount of the load impedance of the frequency converter circuit operated at low operating frequencies, preferably in the frequency converter circuit 3 According to the invention in load levels according to 4 being transformed.
[0103] DerPhasengang der Lastimpedanz von drei verschiedenen Frequenzumsetzerschaltungenjeweils in Abhängigkeitvon der Frequenz des eingespeisten Signals ist in 7 dargestellt,wobei sich die drei betrachteten Frequenzumsetzerschaltungen vorzugsweisehinsichtlich des Schaltungsdesigns ihrer Laststufen unterscheiden: Diemit dem Bezugszeichen 701 bezeichnete Linie zeigt den frequenzabhängigen Phasengangeiner Lastimpedanz einer Frequenzumsetzerschaltung, deren Laststufengemäß 2 aufgebautsind.The phase response of the load impedance of three different frequency converter circuits depending on the frequency of the injected signal is in 7 The three frequency converter circuits considered are preferably different in terms of the circuit design of their load stages. The with the reference number 701 designated line shows the frequency-dependent phase response of a load impedance of a frequency converter circuit whose load levels according to 2 are constructed.
[0104] Diemit dem Bezugszeichen 702 bezeichnete Linie zeigt den frequenzabhängigen Phasengangeiner Lastimpedanz einer Frequenzumsetzerschaltung, deren Laststufengemäß 3 aufgebautsind.The with the reference number 702 designated line shows the frequency-dependent phase response of a load impedance of a frequency converter circuit whose load levels according to 3 are constructed.
[0105] Diemit dem Bezugszeichen 703 bezeichnete Linie zeigt den frequenzabhängigen Phasengangeiner Lastimpedanz einer Frequenzumsetzerschaltung, deren Laststufenerfindungsgemäß nach 4 aufgebaut sind,wobei hier bei hohen Arbeitsfrequenzen einer Frequenzumsetzerschaltung,die im Δf-Bereichgemäß 6 liegen,deutlich eine signifikant geringere Phasenverschiebung der Lastimpedanzder Frequenzumsetzerschaltungen erkennbar ist.The with the reference number 703 designated line shows the frequency-dependent phase response of a load impedance of a frequency converter circuit, the load levels according to the invention after 4 are constructed, in which case at high operating frequencies of a frequency converter circuit, in the .DELTA.f range according to 6 clearly, a significantly lower phase shift of the load impedance of the frequency converter circuits can be seen.
[0106] Dieerfindungsgemäße Ausführung einerFrequenzumsetzerschaltung hat, wie 7 dargestellt,ferner den Vorteil, dass die Phasenverschiebung der Lastimpedanzeiner Frequenzumsetzerschaltung um das Phasenverschiebungsintervall Δφ geringerist, wenn bei gleich hoher Arbeitsfrequenz, die vorzugsweise um den Δf-Bereich gemäß 6 herumliegt, in der Frequenzumsetzerschaltung Laststufen gemäß 3 erfindungsgemäß in Laststufengemäß 4 umgewandeltwerden.The inventive design of a frequency converter circuit has, as 7 illustrated, further the advantage that the phase shift of the load impedance of a frequency converter circuit by the phase shift interval Δφ is lower, if at the same high operating frequency, preferably by the .DELTA.f range according to 6 around, in the frequency converter circuit load stages according to 3 According to the invention in load levels according to 4 being transformed.
[0107] Zusammenfassendist anzumerken, dass wie in 6 und in 7 zusehen die erfindungsgemäße Ausgestaltungeiner Laststufe einer Frequenzumsetzerschaltung gemäß der 4 oderder 5 gegenüber demStand der Technik gemäß der 2 undder 3 hinsichtlich des gewünschten Betragsganges der Lastimpedanzund hinsichtlich der Phasenverschiebung des Ausgangssignals vorzugsweisebei hohen Arbeitsfrequenzen signifikante Verbesserungen zeigt.In summary, it should be noted that as in 6 and in 7 to see the inventive design of a load stage of a frequency converter circuit according to the 4 or the 5 compared to the prior art according to the 2 and the 3 with respect to the desired magnitude of the load impedance and with respect to the phase shift of the output signal, preferably at high operating frequencies shows significant improvements.
[0108] Zusammenfassendist den in den 8 bis 11 dargestelltenAusführungsbeispieleninsbesondere gemeinsam, dass die zu den ohmschen Widerständen parallelgeschalten KapazitätenC1 819, 820, 821, 822, 901, 904, 905, 908, 1001, 1004, 1101, 1104, 1105, 1108 mitihrem ersten Anschluss zwischen die jeweilige Induktivität und denohmschen Widerstand geschaltet ist und mit ihrem zweiten Anschlussmit der positiven Versorgungsspannung V_CC bzw.VDD gekoppelt ist.In summary, the in the 8th to 11 illustrated embodiments in particular in common that the parallel connected to the ohmic resistances capacitances C1 819 . 820 . 821 . 822 . 901 . 904 . 905 . 908 . 1001 . 1004 . 1101 . 1104 . 1105 . 1108 is connected with its first terminal between the respective inductance and the ohmic resistance and is coupled with its second terminal to the positive supply voltage V _CC and VDD.
[0109] Esist jedoch darauf hinzuweisen, dass dies nicht unbedingt erforderlichist. In alternativen Ausgestaltungen der Erfindung ist es ebensomöglichund vorgesehen, dass der zweite Anschluss der zusätzlichenKapazitätenC1 819, 820, 821, 822, 901, 904, 905, 908, 1001, 1004, 1101, 1104, 1105, 1108 mitder Versorgungsspannung V_EE bzw. V_SS gekoppelt ist und somit nicht mehr zuden ohmschen Widerständenparallel geschaltet sind.However, it should be noted that this is not absolutely necessary. In alternative embodiments of the invention, it is also possible and provided that the second terminal of the additional capacitances C1 819 . 820 . 821 . 822 . 901 . 904 . 905 . 908 . 1001 . 1004 . 1101 . 1104 . 1105 . 1108 is coupled to the supply voltage V _EE or V _SS and thus no longer connected in parallel to the ohmic resistors are.
[0110] Einesolche alternative Ausführungsformeiner Frequenzumsetzerschaltungs-Anordnung 1200, welchebis auf den beschriebenen Aspekt der in 8 dargestelltenAusführungsformentspricht, ist in 12 dargestellt. Im Unterschiedzu der in 8 dargestellten Frequenzumsetzerschaltungs-Anordnung 800 istder zweite Anschluss der jeweiligen Kapazitäten 819, 820, 821, 822 derFrequenzumsetzerschaltungs-Anordnung 1200 mit dem sechzehntenKnoten 134 und damit mit dem negativen StromversorgungspotentialV_SS gekoppelt.Such an alternative embodiment of a frequency converter circuit arrangement 1200 , which except for the described aspect of in 8th illustrated embodiment, is in 12 shown. Unlike the in 8th shown frequency converter circuit arrangement 800 is the second connection of the respective capacities 819 . 820 . 821 . 822 the frequency converter circuit arrangement 1200 with the sixteenth node 134 and thus coupled to the negative power supply potential V _SS .
[0111] Inentsprechender Weise sind alternative Ausführungsformen von Frequenzumsetzerschaltungs-Anordnungenvorgesehen, die im Wesentlichen jeweils den in den 9, 10 und 11 dargestelltenFrequenzumsetzerschaltungs-Anordnungen 900, 1000, 1100 entsprechenmit dem Unterschied, dass der zweite Anschluss der jeweiligen Kapazitäten (Kapazitäten 901, 904, 905, 908 derFrequenzumsetzerschaltungs-Anordnung 900, Kapazitäten 1001, 1004 derFrequenzumsetzerschaltungs-Anordnung 1000,Kapazitäten 1101, 1104, 1105, 1108 derFrequenzumsetzerschaltungs-Anordnung 1100) mit dem jeweiligennegativen Stromversorgungspotential V_SS gekoppeltist.Similarly, alternative embodiments of frequency converter circuit arrangements are provided which substantially each of the in the 9 . 10 and 11 represented frequency converter circuit arrangements 900 . 1000 . 1100 correspond with the difference that the second connection of the respective capacities (capacities 901 . 904 . 905 . 908 the frequency converter circuit arrangement 900 , Capacities 1001 . 1004 the frequency converter circuit arrangement 1000 , Capacities 1101 . 1104 . 1105 . 1108 the frequency converter circuit arrangement 1100 ) is coupled to the respective negative power supply potential V _SS .
[0112] Indiesem Dokument sind folgende Veröffentlichungen zitiert: [1]Tietze, U., Schenk, Ch.: "Halbleiter-Schaltungstechnik", Springer-Verlag,11.Auflage, ISBN 3-540-64192-0, pp. 685-712, (1999). [2] Klar, H.: "IntegrierteDigitale Schaltungen MOS/BICMOS",Springer-Verlag, 2.Auflage, ISBN 3-540-61284-X, pp. 106-114., (1996). [3] Lao, Z., Bronner, W., Thiede, A., Schlechtweg, M., Hülsmann,A., Rieger-Motzer, M., Kaufel, G., Raynor, B., Sedler, M.: "35-GHz Static and48-Ghz Dynamic Frequency Divider ICs Using o.2-μm AlGaAs/GaAs-HEMTs". IEEE Journal ofSolid-State Circuits, vol. 32, nr. 10, pp. 1556-1562, (October 1997). [4] Lee, Q., Guthrie, J., Jaganathan, S., Mathew, T., Betser,Y., Krishnan, S., Ceran, S., Rodwell, M.J.W.: "56 GHz Static Frequency Divider in TransferredsubstrateHBT Technology",IEEE Radio Frequency IC (RFIC) Symposium, pp. 87-90, (1995). [5] Knapp, H.: "Realisierungoptimierter monolithisch integrierter Oszillatoren und Frequenzteilerfür Mikrowellenin Si- und SiGe-Technologie",Dissertation E 389 am Institut fürNachrichtentechnik und Hochfrequenztechnik der Technischen Universität Wien,Fakultätfür Elektrotechnik,p.89, Oktober 1999. This document cites the following publications: [1] Tietze, U., Schenk, Ch .: "semiconductor circuit technology", Springer-Verlag, 11th Edition, ISBN 3-540-64192-0, pp. 685-712, (1999). Clear, H .: "Integrated Digital Circuits MOS / BICMOS", Springer-Verlag, 2nd edition, ISBN 3-540-61284-X, pp. 106-114., (1996). [3] Lao, Z., Bronner, W., Thiede, A., Schlechtweg, M., Hülsmann, A., Rieger-Motzer, M., Kaufel, G., Raynor, B., Sedler, M .: "35-GHz Static and 48-GHz Dynamic Frequency Divider ICs Using o.2-μm AlGaAs / GaAs HEMTs". IEEE Journal of Solid State Circuits, vol. 32, no. 10, pp. 1556-1562, (October 1997). [4] Lee, Q., Guthrie, J., Jaganathan, S., Mathew, T., Betser, Y., Krishnan, S., Ceran, S., Rodwell, MJW: "56 GHz Static Frequency Divider in Transferred Substrates HBT Technology ", IEEE Radio Frequency IC (RFIC) Symposium, pp. 87-90, (1995). [5] Knapp, H .: "Realization of optimized monolithically integrated oscillators and frequency dividers for microwaves in Si and SiGe technology", Dissertation E 389 at the Institute of Telecommunications and Radio Frequency Engineering of the Vienna University of Technology, Faculty of Electrical Engineering, p.89, October 1999th

100100 Master-Slave-D-Flip-Flop-SchaltungMaster-slave D flip-flop circuit 101101 ersterOhmscher WiderstandfirstOhmic resistance 102102 zweiterOhmscher WiderstandsecondOhmic resistance 103103 dritterOhmscher WiderstandthirdOhmic resistance 104104 vierterOhmscher WiderstandfourthOhmic resistance 105105 erstern-Kanal-MOSFETfirstn-channel MOSFET 106106 zweitern-Kanal-MOSFETsecondn-channel MOSFET 107107 drittern-Kanal-MOSFETthirdn-channel MOSFET 108108 viertern-Kanal-MOSFETfourthn-channel MOSFET 109109 fünfter n-Kanal-MOSFETfifth n-channel MOSFET 110110 sechstern-Kanal-MOSFETsixthn-channel MOSFET 111111 siebtern-Kanal-MOSFETseventhn-channel MOSFET 112112 achtern-Kanal-MOSFETeightn-channel MOSFET 113113 neuntern-Kanal-MOSFETninthn-channel MOSFET 114114 zehntern-Kanal-MOSFETtenthn-channel MOSFET 115115 elftern-Kanal-MOSFETeleventhn-channel MOSFET 116116 zwölfter n-Kanal-MOSFETtwelfth n-channel MOSFET 117117 ersteKonstantstromquellefirstConstant current source 118118 zweiteKonstantstromquellesecondConstant current source 119119 ersterKnotenfirstnode 120120 zweiterKnotensecondnode 121121 dritterKnotenthirdnode 122122 sechsterKnotensixthnode 123123 neunterKnotenninthnode 124124 siebterKnotenseventhnode 125125 achterKnoteneightnode 126126 fünfter Knotenfifth node 127127 vierterKnotenfourthnode 128128 zehnterKnotententhnode 129129 elfterKnoteneleventhnode 130130 zwölfter Knotentwelfth node 131131 vierzehnterKnotenfourteenthnode 132132 fünfzehnterKnotenfifteenthnode 133133 dreizehnterKnotenthirteenthnode 134134 sechzehnterKnotensixteenthnode 200200 Laststufeload level 201201 Parasitär-KapazitätParasitic capacitance 202202 OhmscherWiderstandohmicresistance 203203 ersterKnotenfirstnode 204204 zweiterKnotensecondnode 300300 Laststufeload level 301301 Parasitär-KapazitätParasitic capacitance 302302 Induktivitätinductance 303303 OhmscherWiderstandohmicresistance 304304 ersterKnotenfirstnode 305305 zweiterKnotensecondnode 306306 dritterKnotenthirdnode 400400 Laststufeload level 401401 Parasitär-KapazitätParasitic capacitance 402402 Induktivitätinductance 403403 OhmscherWiderstandohmicresistance 404404 Kapazitätcapacity 405405 ersterKnotenfirstnode 406406 zweiterKnotensecondnode 407407 dritterKnotenthirdnode 500500 Laststufeload level 501501 Parasitär-KapazitätParasitic capacitance 502502 ersteInduktivitätfirstinductance 503503 zweiteInduktivitätsecondinductance 505505 OhmscherWiderstandohmicresistance 504504 ersteKapazitätfirstcapacity 506506 zweiteKapazitätsecondcapacity 507507 ersterKnotenfirstnode 508508 zweiterKnotensecondnode 509509 dritterKnotenthirdnode 510510 vierterKnotenfourthnode 601601 BetragsgangLastimpedanzmagnitude responseload impedance 602602 BetragsgangLastimpedanzmagnitude responseload impedance 603603 BetragsgangLastimpedanzmagnitude responseload impedance 701701 PhasengangLastimpedanzphase responseload impedance 702702 PhasengangLastimpedanzphase responseload impedance 703703 PhasengangLastimpedanzphase responseload impedance 800800 StatischerCurrent-Mode-Logic FrequenzteilerStaticCurrent-Mode Logic Frequency Divider 801801 ersterOhmscher WiderstandfirstOhmic resistance 802802 zweiterOhmscher WiderstandsecondOhmic resistance 803803 dritterOhmscher WiderstandthirdOhmic resistance 804804 vierterOhmscher WiderstandfourthOhmic resistance 819819 ersteKapazitätfirstcapacity 820820 zweiteKapazitätsecondcapacity 821821 dritteKapazitätthirdcapacity 822822 vierteKapazitätfourthcapacity 823823 ersteInduktivitätfirstinductance 824824 zweiteInduktivitätsecondinductance 825825 dritteInduktivitätthirdinductance 826826 vierteInduktivitätfourthinductance 843843 siebzehnterKnotenseventeenthnode 844844 achtzehnterKnoteneighteenthnode 845845 neunzehnterKnotennineteenthnode 846846 zwanzigsterKnotentwentiethnode 900900 StatischerFrequenzteilerStaticfrequency divider 902902 ersterOhmscher WiderstandfirstOhmic resistance 903903 zweiterOhmscher WiderstandsecondOhmic resistance 906906 dritterOhmscher WiderstandthirdOhmic resistance 907907 vierterOhmscher WiderstandfourthOhmic resistance 935935 fünfter OhmscherWiderstandfifth ohmscherresistance 936936 sechsterOhmscher WiderstandsixthOhmic resistance 937937 siebterOhmscher WiderstandseventhOhmic resistance 938938 achterOhmscher WiderstandeightOhmic resistance 939939 neunterOhmscher WiderstandninthOhmic resistance 940940 zehnterOhmscher WiderstandtenthOhmic resistance 901901 ersteKapazitätfirstcapacity 904904 zweiteKapazitätsecondcapacity 905905 dritteKapazitätthirdcapacity 908908 vierteKapazitätfourthcapacity 909909 ersteInduktivitätfirstinductance 910910 zweiteInduktivitätsecondinductance 911911 dritteInduktivitätthirdinductance 912912 vierteInduktivitätfourthinductance 913913 ersternpn-BipolartransistorfirstNPN bipolar transistor 914914 zweiternpn-BipolartransistorsecondNPN bipolar transistor 915915 dritternpn-BipolartransistorthirdNPN bipolar transistor 916916 vierternpn-BipolartransistorfourthNPN bipolar transistor 917917 fünfter npn-Bipolartransistorfifth npn bipolar transistor 918918 sechsternpn-BipolartransistorsixthNPN bipolar transistor 919919 siebternpn-BipolartransistorseventhNPN bipolar transistor 920920 achternpn-BipolartransistoreightNPN bipolar transistor 921921 neunternpn-BipolartransistorninthNPN bipolar transistor 922922 zehnternpn-BipolartransistortenthNPN bipolar transistor 923923 elfternpn-BipolartransistoreleventhNPN bipolar transistor 924924 zwölfter npn-Bipolartransistortwelfth npn bipolar transistor 925925 dreizehnternpn-BipolartransistorthirteenthNPN bipolar transistor 926926 vierzehnternpn-BipolartransistorfourteenthNPN bipolar transistor 927927 fünfzehnternpn-BipolartransistorfifteenthNPN bipolar transistor 928928 sechzehnternpn-BipolartransistorsixteenthNPN bipolar transistor 929929 siebzehnternpn-BipolartransistorseventeenthNPN bipolar transistor 930930 achtzehnternpn-BipolartransistoreighteenthNPN bipolar transistor 931931 neunzehnternpn-BipolartransistornineteenthNPN bipolar transistor 932932 zwanzigsternpn-BipolartransistortwentiethNPN bipolar transistor 933933 einundzwanzigsternpn-Bipolartransistortwenty firstNPN bipolar transistor 934934 zweiundzwanzigsternpn-Bipolartransistortwenty secondNPN bipolar transistor 941941 ersterKnotenfirstnode 942942 zweiterKnotensecondnode 943943 dritterKnotenthirdnode 944944 vierterKnotenfourthnode 945945 fünfter Knotenfifth node 946946 dreizehnterKnotenthirteenthnode 947947 fünfzehnterKnotenfifteenthnode 948948 vierzehnterKnotenfourteenthnode 949949 sechzehnterKnotensixteenthnode 950950 achtzehnterKnoteneighteenthnode 951951 siebzehnterKnotenseventeenthnode 952952 zwanzigsterKnotentwentiethnode 953953 einundzwanzigsterKnotentwenty firstnode 954954 dreiundzwanzigsterKnotentwenty thirdnode 955955 vierundzwanzigsterKnotentwenty-fourthnode 956956 sechsundzwanzigsterKnotentwenty sixthnode 957957 fünfundzwanzigsterKnotentwenty-fifthnode 958958 neunzehnterKnotennineteenthnode 959959 zweiundzwanzigsterKnotentwenty secondnode 960960 achtundzwanzigsterKnotentwenty-eighthnode 961961 neunundzwanzigsterKnotentwenty-ninthnode 962962 siebenundzwanzigsterKnotentwenty seventhnode 963963 dreißigsterKnotenthirtiethnode 964964 einunddreißigsterKnotenthirty firstnode 965965 siebterKnotenseventhnode 966966 sechsterKnotensixthnode 967967 achterKnoteneightnode 968968 neunterKnotenninthnode 969969 zehnterKnotententhnode 970970 elfterKnoteneleventhnode 971971 zwölfter Knotentwelfth node 10001000 DynamischerFrequenzteilerdynamicfrequency divider 10011001 Kapazitätcapacity 10021002 ersterOhmscher WiderstandfirstOhmic resistance 10031003 zweiterOhmscher WiderstandsecondOhmic resistance 10041004 Kapazitätcapacity 10051005 ersternpn-BipolartransistorfirstNPN bipolar transistor 10061006 zweiternpn-BipolartransistorsecondNPN bipolar transistor 10071007 dritternpn-BipolartransistorthirdNPN bipolar transistor 10081008 vierternpn-BipolartransistorfourthNPN bipolar transistor 10091009 fünfter npn-Bipolartransistorfifth npn bipolar transistor 10101010 sechsternpn-BipolartransistorsixthNPN bipolar transistor 10111011 KonstantstromquelleConstant current source 10121012 ersteInduktivitätfirstinductance 10131013 zweiteInduktivitätsecondinductance 10141014 ersterKnotenfirstnode 10151015 zweiterKnotensecondnode 10161016 dritterKnotenthirdnode 10171017 vierterKnotenfourthnode 10181018 fünfter Knotenfifth node 10191019 siebterKnotenseventhnode 10201020 sechsterKnotensixthnode 10211021 achterKnoteneightnode 10221022 neunterKnotenninthnode 10231023 elfterKnoteneleventhnode 10241024 zehnterKnotententhnode 11001100 DynamischerFrequenzteilerdynamicfrequency divider 11011101 ersteKapazitätfirstcapacity 11021102 ersterOhmscher WiderstandfirstOhmic resistance 11031103 zweiterOhmscher WiderstandsecondOhmic resistance 11041104 zweiteKapazitätsecondcapacity 11051105 dritteKapazitätthirdcapacity 11061106 dritterOhmscher WiderstandthirdOhmic resistance 11071107 vierterOhmscher WiderstandfourthOhmic resistance 11081108 vierteKapazitätfourthcapacity 11091109 ersteInduktivitätfirstinductance 11101110 zweiteInduktivitätsecondinductance 11111111 dritteInduktivitätthirdinductance 11121112 vierteInduktivitätfourthinductance 11131113 erstern-Kanal-MOSFETfirstn-channel MOSFET 11141114 zweitern-Kanal-MOSFETsecondn-channel MOSFET 11151115 drittern-Kanal-MOSFETthirdn-channel MOSFET 11161116 viertern-Kanal-MOSFETfourthn-channel MOSFET 11171117 fünfter n-Kanal-MOSFETfifth n-channel MOSFET 11181118 sechstern-Kanal-MOSFETsixthn-channel MOSFET 11191119 KonstantstromquelleConstant current source 11201120 ersterKnotenfirstnode 11211121 zweiterKnotensecondnode 11221122 dritterKnotenthirdnode 11231123 vierterKnotenfourthnode 11241124 fünfter Knotenfifth node 11251125 sechsterKnotensixthnode 11261126 siebterKnotenseventhnode 11271127 achterKnoteneightnode 11281128 neunterKnotenninthnode 11291129 elfterKnoteneleventhnode 11301130 zehnterKnotententhnode 11311131 zwölfter Knotentwelfth node 11321132 fünfzehnterKnotenfifteenthnode 11331133 dreizehnterKnotenthirteenthnode 11341134 vierzehnterKnotenfourteenthnode 12001200 StatischerCurrent-Mode-Logic FrequenzteilerStaticCurrent-Mode Logic Frequency Divider

权利要求:
Claims (15)
[1]
Frequenzumsetzerschaltung mit • mindestenseinem Frequenzumsetzerelement, welches mindestens einen Signaleingangund einen Signalausgang aufweist, wobei das Frequenzumsetzerelementderart eingerichtet ist, dass ein an dem Signalausgang bereitgestelltesSignal eine andere Signalfrequenz aufweist als ein an dem Signaleingangzugeführtes Signal, • mit mindestenseinem zwischen dem Frequenzumsetzerelement und einem Energiezuführ-Anschlussgekoppelten ohmschen Widerstand und einer dazu in Serie gekoppeltenInduktivität,und • mitmindestens einer Kapazität,deren erster Anschluss zwischen den ohmschen Widerstand und dieInduktivitätgekoppelt ist und deren zweiter Anschluss mit einem Energieversorgungsanschlussgekoppelt ist.Frequency converter circuit with• at leasta frequency converter element which has at least one signal inputand a signal output, wherein the frequency converter elementis arranged such that a provided at the signal outputSignal has a different signal frequency than one at the signal inputsupplied signal,• with at leastone between the frequency converter element and a power supply terminalcoupled ohmic resistor and one coupled in seriesinductance,and• Withat least one capacity,whose first connection between the ohmic resistance and theinductanceis coupled and its second connection to a power supply connectionis coupled.
[2]
Frequenzumsetzerschaltung gemäß Anspruch 1, • mit mindestenseine zusätzlichenInduktivität,welche in Serie zwischen die Induktivität und den ohmschen Widerstandgeschaltet ist, und • mitmindestens einer zusätzlichenKapazität,deren erster Anschluss zwischen die Induktivität und die zusätzlicheInduktivitätgekoppelt ist, und deren zweiter Anschluss mit dem Energieversorgungsanschlussgekoppelt ist.Frequency converter circuit according to claim 1,• with at leastan additionalinductance,which in series between the inductance and the ohmic resistanceis switched, and• Withat least one additionalCapacity,whose first connection between the inductor and the additionalinductanceis coupled, and its second terminal to the power supply terminalis coupled.
[3]
Frequenzumsetzerschaltung gemäß Anspruch 1 oder 2, eingerichtetals Frequenzteilerschaltung.Frequency converter circuit according to claim 1 or 2, set upas a frequency divider circuit.
[4]
Frequenzumsetzerschaltung gemäß Anspruch 3, wobei die Frequenzteilerschaltungals statische Frequenzteilerschaltung eingerichtet ist.Frequency converter circuit according to claim 3, wherein the frequency divider circuitis set up as a static frequency divider circuit.
[5]
Frequenzumsetzerschaltung gemäß Anspruch 3, wobei die Frequenzteilerschaltungals dynamische Frequenzteilerschaltung eingerichtet ist.Frequency converter circuit according to claim 3, wherein the frequency divider circuitis set up as a dynamic frequency divider circuit.
[6]
Frequenzumsetzerschaltung gemäß Anspruch 5, wobei die dynamischeFrequenzteilerschaltung als Gilbert-Zelle eingerichtet ist.Frequency converter circuit according to claim 5, wherein the dynamicFrequency divider circuit is set up as a Gilbert cell.
[7]
Frequenzumsetzerschaltung gemäß einem der Ansprüche 1 bis5, wobei das Frequenzumsetzerelement mindestens eine Flip-Flop-Schaltung aufweist.Frequency converter circuit according to one of claims 1 to5, wherein the frequency converter element comprises at least one flip-flop circuit.
[8]
Frequenzumsetzerschaltung gemäß Anspruch 7, wobei das Frequenzumsetzerelementmindestens eine D-Flip-Flop-Schaltungaufweist.Frequency converter circuit according to claim 7, wherein the frequency converter elementat least one D flip-flop circuithaving.
[9]
Frequenzumsetzerschaltung gemäß Anspruch 7, wobei das Frequenzumsetzerelementmindestens eine JK-Flip-Flop-Schaltungaufweist.Frequency converter circuit according to claim 7, wherein the frequency converter elementat least one JK flip-flop circuithaving.
[10]
Frequenzumsetzerschaltung gemäß einem der Ansprüche 1 bis9, wobei das Frequenzumsetzerelement MOS-Transistoren aufweist.Frequency converter circuit according to one of claims 1 to9, wherein the frequency converter element comprises MOS transistors.
[11]
Frequenzumsetzerschaltung gemäß Anspruch 10, wobei das FrequenzumsetzerelementNMOS-Transistoren aufweist.Frequency converter circuit according to claim 10, wherein the frequency converter element NMOS Tran having transistors.
[12]
Frequenzumsetzerschaltung gemäß Anspruch 10 oder 11, wobeidas Frequenzumsetzerelement PMOS-Transistoren aufweist.Frequency converter circuit according to claim 10 or 11, whereinthe frequency converter element comprises PMOS transistors.
[13]
Frequenzumsetzerschaltung gemäß einem der Ansprüche 1 bis12, wobei das Frequenzumsetzerelement Transistoren aufweist, diein Emitter Coupled Logic (ECL) miteinander verschaltet sind.Frequency converter circuit according to one of claims 1 to12, wherein the frequency converter element comprises transistors, thein Emitter Coupled Logic (ECL) are interconnected.
[14]
Frequenzumsetzerschaltung gemäß einem der Ansprüche 1 bis13, bei dem zweiter Anschluss mit einem Positiv-Energieversorgungsanschluss oder miteinem Negativ-Energieversorgungsanschlussgekoppelt ist.Frequency converter circuit according to one of claims 1 to13, with the second connection with a positive power supply connection or witha negative power supply connectionis coupled.
[15]
Frequenzumsetzerschaltungs-Anordnung mit mindestenszwei in Serie miteinander gekoppelten Frequenzumsetzerschaltungengemäß einemder Ansprüche1 bis 14.Frequency converter circuit arrangement with at leasttwo series-connected frequency converter circuitsaccording to onethe claims1 to 14.

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US20060028250A1|2006-02-09|

引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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