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    • 专利摘要:
    Speicherbaustein (1, 101, 201) mit: mindestens einem Speicherzellenfeld (6, 106, 206), wobei die Speicherzellen jeweils durch mindestens eine Adresse adressierbar sind und in Organisationseinheiten aus einer vorgegebenen Anzahl von Speicherzellen, die gemeinsam gleichzeitig ansteuerbar sind, organisiert sind; einer getakteten Schreib-Lese-Steuerungseinrichtung (11, 111, 211), die mit einem ersten Taktsignal (CLK1) getaktet ist und die an das Speicherzellenfeld (6, 106, 206) gekoppelt, zum Ein- und Auslesen von Daten aus den Speicherzellen in Abhängigkeit von Adresssignalen (ADR); einer Prefetch-Register-Einheit (13, 113, 213), die an die Schreib-Lese-Steuerungseinrichtung (11, 111, 211) gekoppelt ist, zum Vorspeichern von aus dem Speicherzellenfeld (6, 106, 206) ausgelesenen Daten mit einer Mehrzahl von Prefetch-Registern (14-17, 114-117, 214-217), deren jeweilige Registergröße der vorgegebenen Anzahl von Speicherzellen in den Organisationseinheiten entspricht; einer gesteuerten Schalteinrichtung (23, 123, 223), die an die Prefetch-Register-Einheit (13, 113, 213) gekoppelt ist, zum Ausgeben der in den Prefetch-Registern (14-17, 114-117, 214-217) vorgespeicherten Daten (DQS) an Datenein-/-ausgänge (5, 105, 205) des Speicherbausteins (1, 101, 201), wobei die Schalteinrichtung (23, 123, 223) in einem ersten Betriebsmodus des Speicherbausteins (1, 101, 201) von einem zweiten Taktsignal (CLK2) gesteuert, nacheinander die Prefetch-Register (14-17, 114-117, 214-217) an die ...
    公开号:DE102004026808A1
    申请号:DE200410026808
    申请日:2004-06-02
    公开日:2005-12-29
    发明作者:Björn Flach；Monica Martins；Wolfgang Ruf；Martin Schnell
    申请人:Infineon Technologies AG；
    IPC主号:G11C5-00
    专利说明:
    [0001] Dievorliegende Erfindung betrifft einen abwärtskompatiblen Speicherbaustein,insbesondere zum Einsatz als SDR-, DDR1-, DDR2- und/oder DDR3-SDRAM-Speicherbaustein.
    [0002] Diezunehmende Geschwindigkeit von Computerprozessoren erfordert entsprechendeine höhereGeschwindigkeit von Speicherzugriffen bzw. schnellere Speicherbausteineinsbesondere für RAM-Speicher(random access memory).
    [0003] Inder Vergangenheit sind daher verschiedene Generationen von RAM-Speichernentwickelt worden, deren Zugriffsrate beständig anstieg. Wesentlich istjeweils, die zeitlichen Abständezu verkürzen, mitdenen neue aus dem Speicherzellenfeld ausgelesene oder einzuschreibendeDaten an den Datenein/Ausgängendes entsprechenden Speicherbausteins bereitstehen. Ausgehend vonsynchronen dynamischen RAMs (SDRAM) wurden sogenannte DDR SDRAMsmit doppelter Datenrate (DDR = double data rate) entwickelt. Neuerdingssind durch die internationale JEDEC StandardisierungsorganisationVorgaben fürjüngereGenerationen von DDR2 und DDR3 SDRAMs vorgeschlagen worden.
    [0004] Dader Übergangvon einer Generation von Speicherchips zur nächsten mit teilweise wesentlichenVeränderungenz.B. der Versorgungsspannungen, Datenrate, der Form entsprechenderSteuersignale, verbunden sind, lassen sich Speicherbausteine einerjüngerenGeneration nicht in Rechnersystemen, die für eine ältere Generation von Speicherbausteinenentworfen wurde, einsetzen. Ein DDR2-Speicherbaustein kann zum Beispieldeshalb nicht als SDR-Speicherbaustein (single data rate) betriebenwerden, weil DDR2 unter Anderem differenzielle Steuer- und Taktsignaleund eine 1,8 Volt-Versorgungsspannung vorsieht. SDR-Bausteine wurden hingegenmit 3,5 Volt und single-ended Steuer- und Taktsignalen betrieben.
    [0005] Dadie Lebensdauer vieler Rechnersysteme diejenige der eingesetztenSpeicherbausteine übertrifft,müssendaher Speicherhersteller in der Regel auch Speicherbausteine älterer Generationenvorhalten bzw. produzieren. Dies bedeutet, dass Produktionskapazitäten nurineffizient genutzt werden können,da die Nachfrage an Speicherbausteinen älterer Generationen in derRegel mit der Zeit abnimmt. Das Gros der Produktionskapazitäten wirddaher meist zur Massenherstellung von Speicherbausteinen der neustenGeneration verwendet. Um Produktionskapazitäten jedoch vollständig ausschöpfen zukönnen istes wünschenswert,neue Speicherbausteine derart zu gestalten, so dass sie auch inGeräteneinsetzbar sind, die ursprünglichzur Aufnahme von Speicherbausteinen älterer Generationen entworfen sind.
    [0006] Esist daher eine Aufgabe der vorliegenden Erfindung einen abwärtskompatiblenSpeicherbaustein zu schaffen, welcher den Spezifikationen einer neustenSpeichergeneration genügtund gleichzeitig als Speicherbaustein einer älteren Generation konfigurierbarund verwendbar ist.
    [0007] Esist insbesondere eine Aufgabe der vorliegenden Erfindung, einenDDR2 Speicherbaustein zu schaffen, welcher auch zum Einsatz alsSDR und/oder DDR1 Speicherbaustein einsetzbar ist.
    [0008] DieseAufgabe wird von einem Speicherbaustein mit den Merkmalen des Patentanspruchs1 gelöst.
    [0009] Demgemäß ist einSpeicherbaustein vorgesehen, mit mindestens einem Speicherzellenfeld, wobeidie Speicherzellen jeweils durch mindestens eine Adresse adressierbarsind und in Organisationseinheiten aus einer vorgegebenen Anzahlvon Speicherzellen, die gemeinsam gleichzeitig ansteuerbar sind,organisiert sind; mit einer getakteten Schreib-Lese-Steuerungseinrichtung,die mit einem ersten Taktsignal getaktet ist, und die an das Speicherzellenfeldgekoppelt ist, zum Einlesen von Daten aus den Speicherzellen inAbhängigkeitvon Adresssignalen; mit einer Prefetch-Register-Einheit, diean die Schreib-Lese-Steuerungseinrichtunggekoppelt ist, zum Vorspeichern von aus dem Speicherzellenfeld ausgelesenenDaten mit einer Mehrzahl von Prefetch-Registern, deren jeweiligeRegistergröße der vorgegebenenAnzahl von Speicherzellen in den Organisationseinheiten entspricht; miteiner gesteuerten Schalteinrichtung, die an die Prefetch-Register-Einheitgekoppelt ist, zum Ausgeben der in den Prefetch-Registern vorgespeicherten Datenan Datenein/Ausgängedes Speicherbausteins, wobei die Schalteinrichtung in einemersten Betriebsmodus des Speicherbausteins von einem zweiten Taktsignal gesteuert,nacheinander die Prefetch-Register an die Datenein/Ausgänge desSpeicherbausteins koppelt, wobei die Anzahl der Datenein/Ausgänge derAnzahl von Speicherzellen in den Organisationseinheiten entspricht,und wobei die Schalteinrichtung in einem zweiten Betriebsmodusdes Speicherbausteins von mindestens einem der Adresssignale gesteuertmindestens einen der Prefetch-Register an die Datenein/Ausgänge des Speicherbausteinskoppelt.
    [0010] Dieerfinderische Grundidee besteht im Wesentlichen darin, durch geeignetesSchalten der Prefetch-Register an die Datenein/Ausgänge des Speicherbausteinsdas Verhalten von Speicherbausteinen unterschiedlicher Generationennachzubilden.
    [0011] Einerder wesentlichen Unterschiede zwischen beispielsweise DDR- und SDR-SDRAM-Bausteinenbesteht darin, dass in einen SDR Baustein prinzipiell nur ein einzelnesPrefetch-Register vorgesehen ist und die aus dem Speicherzellenfeldausgelesenen Daten jeweils bei einer fallenden oder bei steigendenTaktflanke eines Taktsignals, hier dem ersten Taktsignal, an dieDatenein/Ausgängedes Speicherbausteins ausgegeben werden. Die Breite des Datenbussesbzw. die Anzahl der Datenleitungen zwischen den Datenpins, die dieDatenein/Ausgängebilden, und der Schreib-Lese-Steuerung entspricht dabei der Organisationdes Speicherzellenfeldes.
    [0012] BeiDDR Speicherbausteinen werden bei einer ersten Taktrate gemäß dem erstenTaktsignal Daten aus den Speicherzellen in die Prefetch-Register vorgespeichert,wobei jedes Prefetch-Registerso groß gewählt ist,dass jeweils die Daten einer Organisationseinheit darin aufgenommenwerden. Die Inhalte der Prefetch-Register werden dann von einer gesteuertenSchalteinrichtung an die Datenein/Ausgänge des Speicherbausteins gekoppelt.Dies geschieht bei DDR1 Speicherbausteinen bei jeder steigendenund fallenden Taktflanke des mit dem ersten Taktsignal identischenzweiten Taktsignals, und bei DDR2 geschieht der Wechsel bei einersteigenden und fallenden Taktflanke des zweiten Taktsignals, dasintern gegenüberdem ersten Taktsignal in seiner Taktfrequenz verdoppelt ist.
    [0013] Somitwird gegenüberSDR-SDRAM-Chips bei DDR1 eine verdoppelte Datenrate und bei DDR2 einevervierfachte Datenrate erreicht.
    [0014] Umeinen entsprechenden erfindungsgemäßen Speicherbaustein als DDRund SDR Speicherbaustein einsetzen zu können, ist der erste Betriebsmodusvorgesehen, und um den erfindungsgemäßen Speicherbaustein auch alsbeispielsweise SDR-Speicherbaustein verwendbar zu gestalten, ist derzweite Betriebsmodus vorgesehen.
    [0015] Indem zweiten Betriebsmodus ist die gesteuerte Schalteinrichtung durcheines der Adresssignale gesteuert und nicht durch das zweite Taktsignal.Dadurch wird erreicht, dass le diglich der Inhalt eines der Prefetch-Registeran die Datenausgängedes Speicherbausteins gekoppelt ist. Der Inhalt dieses durchgekoppeltenPrefetch-Registers entspricht dann den Inhalten der adressiertenSpeicherzellen einer jeweiligen Organisationseinheit, welche durch dieAdresssignale adressiert sind. Die Inhalte der weiteren Prefetch-Registerwerden in diesem Betriesmodus dann nicht berücksichtigt. Durch das erfindungsgemäße Schaltendes Prefetch-Registers entweder in Abhängigkeit des zweiten Taktsignals oderder Adresssignale ist also ein Einsatz des erfindungsgemäßen Speicherbausteinsals SDR oder DDR Speicherbaustein möglich.
    [0016] Gemäß einervorteilhaften Weiterbildung des Speicherbausteins ist ein dritterBetriebsmodus vorgesehen, in dem die Schalteinrichtung von mindestenseinem der Adresssignale und von dem ersten Taktsignal gesteuertnacheinander mindestens eine Auswahl der Prefetch-Register an dieDatenein/Ausgängedes Speicherbausteins koppelt.
    [0017] Dieserdritte Betriebsmodus ermöglichtein Umschalten des Speicherbausteins zwischen beispielsweise DDR2und DDR1.
    [0018] Einwesentlicher Unterschied zwischen DDR2 Speicherbausteinen und DDR1Speicherbausteinen besteht in der Verdoppelung der Anzahl der Prefetch-Registerund gleichzeitig eine Verdopplung des die gesteuerte Schalteinrichtungsteuernden zweiten Taktsignals beim Übergang von DDR-Speicherbausteinender ersten Generation (DDR1) zur Zweiten (DDR2). Bei DDR2 wird alsointern das zweite Taktsignal die doppelte Taktfrequenz des erstenTaktsignals aufweisen, welches die Schreib-Lese-Steuerungseinrichtung taktet, wodurch gegenüber DDR1eine verdoppelte Datenrate an den Datenein/Ausgängen bzw. Datenpins des entsprechendenChips erreicht wird.
    [0019] Umeinen entsprechend ausgeführten Speicherbausteinals DDR1 Speicherbaustein nutzen zu können, ist daher erfindungsgemäß vorgesehen,dass nur eine Auswahl der Prefetch-Register in Abhängigkeitvon den Adresssignalen an die Datenein/Ausgänge gekoppelt werden. Diesebevorzugte Weiterbildung ermöglichtalso den Betrieb des erfindungsgemäßen Speicherbausteins zumindestals DDR1 oder DDR2 Speicherbaustein.
    [0020] Vorzugsweiseweist die Taktfrequenz des zweiten Taktsignals ein ganzes Vielfachesder Taktfrequenz des ersten Taktsignals auf.
    [0021] Esist ferner vorteilhaft, dass das erste Taktsignal und das zweiteTaktsignal dieselbe Taktfrequenz aufweisen. Dadurch ist der ersteBetriebsmodus als ein DDR1-Modus ausführbar und der zweite Betriebsmodusals SDR-Modus.
    [0022] Bevorzugterweisesind die Taktsignale differenzielle Taktsignale, und/oder das ersteTaktsignal ist ein extern angelegtes Taktsignal.
    [0023] Ineiner bevorzugten Ausführungsform wechseltdie gesteuerte Schalteinrichtung in dem ersten Betriebsmodus desSpeicherbausteins jeweils bei einem Nulldurchgang des zweiten differentiellen Taktsignalsdas jeweilige an die Datenein/Ausgänge gekoppelte Prefetch-Register.In dieser bevorzugten Ausführungsformist der Speicherbaustein als DDR2-Speicherbaustein einsetzbar.
    [0024] Ineiner weiteren bevorzugten Ausführungsformwechselt die gesteuerte Schalteinrichtung in dem ersten Betriebsmodusdes Speicherbausteins jeweils bei einer steigenden und bei einerfallenden Taktflanke des zweiten Taktsignals das jeweilige an dieDatenein/Ausgängegeschaltete Prefetch-Register. In dieser bevorzugten Ausführungsformist der erfindungsgemäße Speicherbausteinals DDR1-Speicherbaustein einsetzbar.
    [0025] Innoch einer weiteren bevorzugten Ausführungsform wechselt die gesteuerteSchalteinrichtung in dem ersten Betriebsmodus des Speicherbausteins entwedernur jeweils bei einer steigen den oder nur jeweils bei einer fallendenTaktflanke des zweiten Taktsignals das jeweilige an die Datenein/Ausgänge gekoppeltePrefetch-Register. Diese bevorzugte Ausführungsform ermöglicht denEinsatz als SDR-SDRAM-Speicherbaustein.
    [0026] Ineiner bevorzugten Weiterbildung des erfindungsgemäßen Speicherbausteinsweist der Speicherbaustein eine Steuerlogik auf, die mindestensan die Schreib-Lese-Steuerungseinrichtung und an die Schalteinrichtunggekoppelt ist, und die in Abhängigkeitvon mindestens einem Burst-Längen-Einstellsignaleine Burst-Längeder Daten, welche an den Datenein/Ausgängen des Speicherbausteinsabgreifbar sind, steuert. Die Burst-Länge beschreibt die Länge vonDateneinheiten, die bei einem Speicherzugriff auf den Datenbus gelegtwerden, beispielsweise bei einem SDR-SDRAM-Baustein eine Burst-Länge von1, d.h. ein einzelnes Bit pro Organisationseinheit wird bei einemSpeicherzugriffszyklus auf die Datenleitung gelegt. Um einen größeren Datenflusszu erreichen wird die Burst-Längehäufiglängereingestellt, um bei einem Datenzugriff eine möglichst große Datenmenge aus dem Speicherbaustein auszulesenbzw. auch einzulesen.
    [0027] Ineiner bevorzugten Ausführungsformweist die Steuerlogik mindestens einen Taktgenerator zum Erzeugeneines zu dem ersten Taktsignal komplementären Taktsignals und zum Erzeugendes zweiten Taktsignals auf. Dies hat den Vorteil, dass ein auf DDR2-SDRAM-Speicherbausteinenbasierender erfindungsgemäßer Speicherbausteinin einer Geräteumgebungeingesetzt werden kann, die für SDR-Speicherbausteineausgelegt ist. Der erfindungsgemäße Speichererzeugt intern ein differenzielles Taktsignal aus dem ersten Taktsignalund dem komplementärenTaktsignal, denn in DDR2-Speicherbausteinen sind in der Regel differenzielleTaktsignale eingesetzt. Dies hat den Vorteil, dass bei der Fertigungeines erfindungsgemäßen Speicherchipsauf Teilelemente der DDR2-SDRAM-Produktuion zurückgegriffen werden kann.
    [0028] Innoch einer bevorzugten Ausführungsform weistdie Steuerlogik eine Adressauswerteeinheit zum Auswählen derAdresssignale zum Steuern der Schalteinrichtung auf.
    [0029] Bevorzugterweisekoppelt die Schalteinrichtung in dem zweiten Betriebsmodus des Speicherbausteinsdasjenige Prefetch-Registeran die Datenein/Ausgängedes Speicherbausteins, welches die Daten derjenigen Speicherzellender jeweiligen Organisationseinheit vorgespeichert enthält, welche durcheine Anfangsadresse adressiert sind. Dabei ist die Anfangsadressevon den Adresssignalen bestimmt.
    [0030] BeiDDR-Speicherbausteinen werden durch eine Anfangsadresse mehrereSpeicherzellen bzw. Organisationseinheiten adressiert, die auf dieseAnfangsadresse folgen. Die Anzahl der Bits aus den adressiertenOrganisationseinheiten, welche nacheinander in einem Lesezyklusan die Datenein/Ausgängegeführtwerden, hängtdann in der Regel von der eingestellten Burst-Länge ab.
    [0031] Innoch einer weiteren bevorzugten Ausführungsform koppelt die Schalteinrichtungin dem dritten Betriebsmodus jeweils bei einer Umschaltzeitpunktreferenznacheinander ein erstes Prefetch-Register und weitere Prefetch-Registeran die Datenein/Ausgängedes Speicherbausteins. Dabei enthält das erste Prefetch-Registerdie Daten derjenigen Speicherzellen der jeweiligen Organisationseinheit vorgespeichert,welche durch eine Anfangsadresse adressiert sind, wobei die Anfangsadressevon den Adresssignalen bestimmt ist. Ferner hängt dabei die Anzahl der weiterenan die Datenein/Ausgängengekoppelten Prefetch-Register von der Burst-Länge ab.
    [0032] Vorteilhafterweiseist diese Umschaltzeitpunktreferenz jede zweite ansteigende Taktflanke deszweiten Taktsignals oder jede zweite fallende Taktflanke des zweitenTaktsignals. Bei differenziellen Taktsignalen ist die Umschaltzeitpunktreferenz vorzugsweisejeder zweite Nulldurchgang des ersten oder zweiten Taktsignals.Ferner kann es von Vorteil sein, dass die Umschaltzeitpunktreferenzjede ansteigende Taktflanke des ersten Taktsignals ist.
    [0033] Ineiner bevorzugten Ausgestaltung des erfindungsgemäßen Speicherbausteinsist ein Lesezyklus in dem dritten Betriebsmodus bei einer kürzestenBurst-Längenach dem Koppeln der Hälfteder Anzahl der Prefetch-Register beendet. Dies hat den Vorteil,dass ein erfindungsgemäßer Speicherbaustein,der nach DDR2 Vorgaben arbeitet, in diesem dritten Betriebsmodusals DDR1-Baustein verwendet werden kann. Dann wird nur die ersteHälfteder vorgesehenen Prefetch-Register verwendet. Bei größeren Burst-Längen wirddiese erste Hälfteder Prefetch-Register dann mehrfach nacheinander zur Vorspeicherungund Ausgabe von Speicherdaten an die Datenein/Ausgänge benutztbis die entsprechende Anzahl von Daten gemäß der eingestellten Burst-Länge an denDatenein/Ausgängenbereitgestellt ist.
    [0034] Bevorzugterweiseist der Betriebsmodus und/oder die Burst-Längein Abhängigkeitvon Speicherkonfigurationsdaten einstellbar. Diese sind bevorzugtmittels Schmelzsicherungen in den Speicherbausteinen bei dessenFertigung festlegbar. Dies hat den Vorteil, dass der erfindungsgemäße Speicherbausteinals Speicherbaustein der neusten Generation herstellbar ist, unddurch Ablegen der Speicherkonfigurationsdaten jedoch auch als Speicherbausteineiner älterenGeneration, beispielsweise SDR oder DDR1 konfigurierbar ist.
    [0035] Ineiner weiteren bevorzugten Ausführungsformweist der Speicherbaustein Versorgungsspannungsanschlüsse zumAnlegen einer externen Versorgungsspannung auf und eine zuschaltbareSpannungsregelung zum Regeln der externen Versorgungsspannung aufeine interne Versorgungsspannung für die Speicherzellenfelder,Schreib-Lese-Steuerungseinrichtung, Prefetch-Register-Einheit, Schalteinrichtungund/oder Steuerlogik.
    [0036] DaSpeicherbausteine der neueren Generation bei niedrigeren Versorgungsspannungenarbeiten – zumBeispiel ist fürDDR1 2,5 V, DDR2 und DDR3 1,8 V oder 1,5 V vorgesehen – und dader erfindungsgemäße Speicherbausteinsowohl Versorgungsspannungen gemäß älterer Generationen,beispielsweise SDR, um 3,3 V aufnehmen soll, ermöglicht diese erfindungsgemäße Spannungsregelung eineverbessertes Kompatibilitätmit verschiedenen Generationen von Speicherbausteinen.
    [0037] Bevorzugterweiseist der erfindungsgemäße Speicherbausteinim ersten Betriebsmodus als DDR2-SDRAM-Speicherbaustein einsetzbar,in dem zweiten Betriebsmodus als SDR-SDRRM-Speicherbaustein einsetzbar und in demdritten Betriebsmodus als DDR1-SDRAM-Speicherbaustein einsetzbar.
    [0038] Vorteilhafterweiseist ein Signalumsetzer vorgesehen, zum Erzeugen eines differenziellen Steuersignalsaus einem externen single-ended Steuersignal und einem Referenzspannungssignal.
    [0039] Vorzugsweiseist eines der single-ended Steuersignale ein Daten-Strobe-Signal.Da beispielsweise bei DDR2-Generationen von Speicherbausteinen differenzielleSteuersignale an den Speicherbaustein geführt sind, bei älteren Generationenjedoch single-ended Steuersignale, dient der erfindungsgemäße Signalumsetzerder besseren Kompatibilität gegenüber verschiedenenGenerationen von Speicherbausteinen.
    [0040] Ebenfallsbevorzugt sind die Prefetch-Register als bidirektionale Registerausgeführt.Dadurch sind auch Schreibvorgängevon Daten in die Speicherzellen mittels derselben Steuerung undSteuerlogik wie fürdie Lesevorgängemöglich.Die Kompatibilitäterstreckt sich auch auf die Organisation des Datenflusses vom Datenbuszu den Speicherzellen.
    [0041] Ineiner bevorzugten Weiterbildung ist ferner eine gesteuerte Einleseregistereinrichtungvorgesehen, welche von der Steuerlogik gesteuert ist, welche andie Datenein/Ausgängegekop pelt ist, und es ist eine von dem ersten Taktsignal getakteteFIFO-Einrichtung vorgesehen, die an die Einleseregistereinrichtunggekoppelt ist, und die an die Schreib-Lese-Steuerungseinrichtung gekoppelt ist.Die FIFO-Einrichtung gemeinsam mit der Einleseregistereinrichtungbietet die Möglichkeit,auch Daten gemäß der Betriebsmodides erfindungsgemäßen Speicherbausteinsin die in Organisationseinheiten organisierten Speicherzellen einzuschreiben.
    [0042] Vorteilhafterweiseist der erfindungsgemäße Speicherbausteinin einem fürdie jeweilige Speichergeneration, welche durch einen der Betriebsmodi nachgebildetist, vorgesehenen Standardgehäuse angeordnet.Das Standardgehäusewird bevorzugt in Abhängigkeitvon den Konfigurationsdaten (CFG) bei der Fertigung des Bausteinsgewählt.Und das Standardgehäuseweist Anschlusspins auf, wobei die entsprechende Pinbelegung, dereines Standardbaustein der jeweiligen Speichergeneration entspricht, diedurch den jeweiligen Betriebsmodus des Speicherbausteins nachgebildetist.
    [0043] Somitkann ein einheitlicher Fertigungsprozess für Speicherchips genutzt werden,die Anwendung als beispielsweise SDR- oder DDR-Speicher finden, wobei diesedann in Gehäuseformeneingepasst werden, welche fürdie jeweilige gewünschte Speichergenerationstandardisiert vorgegeben sind. Es werden nur noch Fertigungstechnikender neuesten Speichergeneration verwendet, und die entsprechendenBausteine erscheinen dennoch fürdie jeweilige Zielapplikation, z. B. für einen Personalcomputer älterer Bauartbzw. Generation, als Baustein der jeweiligen alten Generation.
    [0044] Weiterevorteilhafte Ausgestaltungen und Weiterbildungen der vorliegendenErfindung sind Gegenstand der Unteransprüche sowie der folgenden Beschreibungder Ausführungsbeispieleund der Figuren.
    [0045] Imfolgenden ist die Erfindung anhand von Ausführungsbeispielen unter Bezugnahmeauf die Figuren nähererläutert.
    [0046] Eszeigt die:
    [0047] 1:ein Blockschaltbild des erfindungsgemäßen Speicherbausteins;
    [0048] 2:eine bevorzugte Ausführungsform deserfindungsgemäßen Speicherbausteins;
    [0049] 3:eine bevorzugte Weiterbildung des erfindungsgemäßen Speicherbausteins;
    [0050] 4:eine Spannungsregelung zum Einsatz im erfindungsgemäßen Speicherbaustein;und
    [0051] 5:einen Signalumsetzer zum Ansatz in dem erfindungsgemäßen Speicherbaustein.
    [0052] Gleichebzw. funktionsgleiche Elemente sind in den Figuren mit denselbenBezugszeichen versehen.
    [0053] Die 1 zeigtein Blockschaltbild des erfindungsgemäßen Speicherbausteins 1.
    [0054] DerSpeicherbaustein 1 weist einen ersten Takteingang 2 für das ersteTaktsignal CLK1, einen zweiten Takteingang 3 für das zweiteTaktsignal CLK2, Adresseingänge 4 für AdresssignaleADR und Datenein/Ausgänge 5 für SpeicherdatenDQs auf.
    [0055] Dererfindungsgemäße Speicherbaustein 1 weistein Speicherzellenfeld 6 auf, das hier vier Speicherbänke 7, 8, 9, 10 mitSpeicherzellen aufweist, wobei in diesem Ausführungsbeispiel die entsprechendenSpeicherzellen in einer Vierer-Organisationorganisiert sind. D.h., dass durch eine Adresse vier Speicherzellengleichzeitig adressiert sind. Von einer Anfangsadresse angefangenwerden somit 4 Bits angesteuert.
    [0056] Esist eine getaktete Schreib-Lese-Steuerungseinrichtung 11 vorgesehen,die an den ersten Takteingang 2 gekoppelt ist und von demersten Taktsignal CLK1 getaktet ist. Die Schreib-Lese-Steuerungseinrichtung 11 istan das Speicherzellenfeld 6 mit den Speicherzellen gekoppelt.Die Schreib-Lese-Steuerungseinrichtungist ferner überAdressleitungen 12 an die Adresseingänge 4 des Speicherbausteins 1 gekoppelt.Die Schreib-Lese-Steuerungseinrichtung 11 dient dem Ansteuernder einzelnen Speicherzellen und Aufbereiten der entsprechendenSignale durch Schreib-Leseverstärkerzu auswertbaren Datensignalen zur Ausgabe an die Datenein/Ausgänge desBausteins.
    [0057] Fernerist eine Prefetch-Register-Einheit 13 vorgesehen, die vierPrefetch-Register 14-17 aufweist, wobei jedesPrefetch-Register 14-17 eineGröße von 4Bit hat. Die Größe der einzelnenPrefetch-Register 14-17 entspricht also der Organisationsformdes Speichers: 4 Bit. Die Anzahl der Prefetch-Register 14-17 inder Prefetch-Register-Einheit 13 richtet sich nach dergewünschtenmaximalen Kompatibilitätdes Speicherbausteins. SDR-SDRAMs weisen in der Regel nur ein (Prefetch-)Registerauf, DDR1-SDRAMs zwei, und DDR2-SDRAMs benötigen vier Prefetch-Register, umwährendeiner Taktperiode des ersten Taktsignals CLK1 jeweils die Datenmengeeiner Organisationseinheit multipliziert mit der gewünschtenDatenrate (DDR1: doppelt, DDR2: vierfach) gegenüber SDR-Generationen ausgebenzu können.Der hier dargestellte erfindungsgemäße Speicherbaustein 101 eignetsich also auch als DDR2-Baustein. Die Prefetch-Register-Einheit 13 ermöglicht demnachdie Aufnahme von 16 Bits Daten, welche über 16 Datenleitungen 18 vonder Schreib-Lese-Steuerungseinrichtung 11 aus dem Speicherzellenfeldgeliefert werden.
    [0058] JedesPrefetch-Register 14-17 der Prefetch-Register-Einheit 13 ist über jeweilsvier Datenleitungen 19-22 an eine gesteu erte Schalteinrichtung 23 gekoppelt,welche jeweils eines der Prefetch-Register 14-17 andie Datenein/Ausgänge 5 des Speicherbausteins 1 koppelt.Die Schalteinrichtung 23 ist über vier Datenleitungen 24 andie Datenein/Ausgängegekoppelt.
    [0059] Fernerist ein Adress/Takt-Umschalter 25 vorgesehen, an den daszweite Taktsignal CLK2 geführtist, und an den eine Datenleitung 26, welche dem niedrigstwertigenBit der Adresssignale ADR entspricht zugeführt ist. Der Adress-Takt-Umschalter schalteteines der eingehenden Signale als Steuersignal CTRL an die gesteuerteSchalteinrichtung 23.
    [0060] DieseAusführungsformdes erfindungsgemäßen Speicherbausteins 1 isthier in einer Vierer-Organisation ausgeführt, so dass jeweils vier Speicherzellengleichzeitig, also 4 Bits gleichzeitig parallel an den Datenein/Ausgängen 5 beieinem Lesezugriff anliegen sollen.
    [0061] Dererfindungsgemäße Speicherbaustein 1, wieer in 1 gezeigt ist, lässt verschiedene Betriebsmodizu.
    [0062] Ineinem ersten Betriebsmodus arbeitet der Speicherbaustein als DDR2-Speicherbaustein.In einem DDR2-Speicherbaustein wird ein vierfach Prefetch verwendet,d.h. beginnend mit der durch die Adresssignale adressierte Organisationseinheitwerden drei weitere, folgende Organisationseinheiten, in diesemFall jeweils 4 Bit, also insgesamt 2 Byte von der Schreib-Lese-Steuerungseinrichtung 11 ausgelesen.Dies geschieht mit der Taktrate des ersten Taktsignals CLK1. Daserste Taktsignal CLK1 kann wegen der Trägheit der eingesetzten Speicherzellenin den Speicherbänken 7-10 nichtbeliebig erhöhtwerden, um eine hohe Datenrate zu erreichen.
    [0063] Die16 Bit Daten werden dann direkt in die Prefetch-Register 14-17 eingeschrieben.Damit diese 16 Bit bis zu dem folgenden Takt des ersten TaktsignalsCLK1 auf einen an die Datenein/Ausgänge 5 gekoppeltenDatenbus gelegt werden können,um einen weiteren Schreib- oder Lesezyklus zu starten, werden dieInhalte der Prefetch-Register 14-17 nacheinanderinnerhalb einer Taktperiode des ersten Taktsignals CLK1 an die Datenein/Ausgänge 5 gekoppelt.
    [0064] DerAdress/Takt-Umschalter 25 schaltet in dem DDR2-Betriebsmodus daszweite Taktsignal CLK2, welches die doppelte Taktfrequenz wie das ersteTaktsignal CLK1 aufweist als Steuersignal CTRL an die Schalteinrichtung 23 durch.Diese schaltet jeweils bei einer fallenden Taktflanke und bei einersteigenden Taktflanke von einem Prefetch-Register 14-17 zumnächsten.Somit wird bei diesem Betriebsmodus eine DDR2-Datenrate erreicht.
    [0065] Ineinem zweiten Betriebsmodus ist der erfindungsgemäße Speicherbaustein 1 kompatibelmit Speichern der SDR-Generation.
    [0066] Indem zweiten Betriebsmodus schaltet der Adress/Takt-Umschalter 25 nichtdas zweite Taktsignal CLK2 als Steuersignal CTRL an die Schalteinrichtung 23,sondern das niedrigstwertige Bit bzw. das entsprechende Adresssignal 26 alsSteuersignal CTRL2 an die Schalteinrichtung. Dies bedeutet, dass dieSchalteinrichtung 23 konstant nur eines der Prefetch-Register 14-17 andie Datenein/Ausgänge 5 durchkoppelt.Dies ist vorzugsweise das erste Prefetch-Register 14, welchesdie vier Datenbits speichert, die der durch die Adresssignale ADRbestimmten Anfangsadresse entsprechen. In diesem SDR-Betriebsmoduswerden Speicherinhalte der übrigenPrefetch-Register 15, 16, 17 nicht verwendet. Vielmehrist dieser Betriebsmodus kompatibel mit dem eines SDR-SDRAM-Speicherbausteins.Die Datenrate entspricht dem ersten Taktsignal CLK1.
    [0067] Indem dritten Betriebsmodus arbeitet der erfindungsgemäße Speicherbaustein 1 kompatibelmit einem DDR1-Speicherbaustein.
    [0068] Indiesem Fall ist das zweite Taktsignal CLK2 mit dem ersten TaktsignalCLK1 identisch gewählt. DerAdress/Takt-Umschalter 25 schaltet also das TaktsignalCLK1 bzw. CLK2 als Steuersignal CTRL an die Schalteinrichtung 23.Die Schalteinrichtung 23 schaltet bei jeder steigendenund fallenden Taktflanke des Taktsignals CLK1 bzw. CLK2 von einemPrefetch-Register 14 zum nächsten 15. Innerhalbvon einem Taktzyklus werden also 8 Bits an die Datenein/Ausgänge 5 alsDaten DQs ausgelesen. Ein Lesezyklus ist also nach dem Koppeln derHälfteder vorgesehenen Prefetch-Register beendet. Die Datenrate und dasentsprechende Format entspricht also dem von DDR1-SDRAM-Speicherbausteinen.
    [0069] Die 2 zeigteine bevorzugte Ausführungsformdes erfindungsgemäßen abwärtskompatiblenSpeicherbausteins 101.
    [0070] DerSpeicherbaustein 101 weist einen Takteingang 102 für das ersteTaktsignal CLK1 auf, einen Steuereingang 103 für ein Burst-Längen-EinstellsignalBLC, Adresseingänge 104 für die Adresssignale ADRund Datenein/Ausgänge 105 für die DatensignaleDQS.
    [0071] Esist ein Speicherzellenfeld 106 vorgesehen, welches an dievon dem ersten Taktsignal CLK1 getaktete Schreib-Lese-Steuerungseinrichtung 111 gekoppeltist, eine Prefetch-Register-Einheit 113 mit Prefetch-Registern 114-117,die überDatenleitungen 118 an die Schreib-Lese-Steuerungseinrichtung 111 gekoppeltist, und es ist eine gesteuerte Schalteinrichtung 123 vorgesehen,die jeweils übervier Datenleitungen 119-122 an die Prefetch-Register 114-117 gekoppeltist. Das Speicherzellenfeld 106 ist in diesem Ausführungsbeispielmit zwei Speicherbänken 107, 108 ausgeführt. DieOrganisationsform des Speichers ist allerdings wie im oben beschriebenen Beispielgemäß 1 alsVierer-Organisation gewählt.
    [0072] Diegesteuerte Schalteinrichtung 123 liefert die Daten DQsan die Datenein/Ausgänge 105.Ferner ist eine Steuerlogik 127 vorgesehen, die einen Taktgenerator 128,eine Adressauswerteeinheit 129 und eine Konfigurierlogik 130 aufweist.
    [0073] DieKonfigurationslogik 130 der Steuerlogik 127 liefertdas Steuersignal CTRL an die Schalteinrichtung 123. DerKonfigurationslogik ist das erste Taktsignal CLK1, das zweite TaktsignalCLK2, das Burst-Längen-EinstellsignalBLC und ein Adresssteuersignal ADRC zugeführt.
    [0074] DerTaktgenerator 128 erhältdas erste Taktsignal CLK1 und erzeugt daraus das zweite TaktsignalCLK2, welches die doppelte Taktfrequenz wie das erste TaktsignalCLK1 aufweist. Der Taktgenerator 128 liefert das ersteTaktsignal an die Schreib-Lese-Steuerungseinrichtung 111 unddie Konfigurationslogik 130.
    [0075] DieAdressauswerteeinheit 129 erhält die Adresssignale ADR undwertet diese aus. Die Adresssignale ADR werden auch zu der Schreib-Lese-Steuerungseinrichtung 111 durchgeschleift.
    [0076] DerBetriebsmodus dieser bevorzugten Ausführungsform des erfindungsgemäßen Speicherbausteins 101 wirddurch Konfigurationsdaten CFG festgelegt, welche mittels Schmelzsicherungen 131 festgelegtsind. Diese Konfigurationsdaten CFG sind der Konfigurationslogik 130 zugeführt.
    [0077] Fallsdie Konfigurationsdaten CFG in den Schmelzsicherungen 131 einenSDR-Betriebsmodus anzeigen, steuert die Konfigurationslogik 130 die Adressauswerteeinheit 129 so,dass die Adresssignale ADR an die Schreib-Lese-Steuerungseinrichtung 111 geführt werdenund das niedrigstwertige Bit der Adresssignale ADR als SteuersignalADRC an die Konfigurationslogik geführt wird. Dieses 1-Bit-Adresssignalwird als Steuersignal CTRL an die Schalteinrichtung 123 geführt, diedadurch lediglich kontinuierlich das erste Prefetch-Register 114 andie Datenein/Ausgänge 105 koppelt.Das zweite Taktsignal CLK2 wird in diesem Betriebsmodus nicht verwendet.Wie bereits obenstehend zu 1 ausgeführt, arbeitetder Speicherbaustein dann als SDR-Speicherbaustein.
    [0078] Fallsdie Konfigurationsdaten CFG einen DDR1-Betrieb anzeigen, schaltetdie Konfigurationslogik 130 das erste Taktsignal CLK1 alsSteuersignal CTRL an die Schalteinrichtung 123, wodurch,wie bereits obenstehend in 1 beschrieben,nur jeweils die ersten beiden Prefetch-Register 114, 115 verwendetwerden. Der erfindungsgemäße Speicherbaustein 101 arbeitetalso wie ein DDR2-Speicherbaustein. Die Schalteinrichtung 123 wirddann von dem ersten Taktsignal CLK2 gesteuert und schaltet jeweilsbei einer steigenden und fallen Taktflanke die Prefetch-Register 114-117 durch.Es werden nur die ersten zwei der jeweils 4 Bit enthaltenden Prefetch-Register 114, 115 ineinem Zugriffszyklus, also pro Zugriff der Schreib-Lese-Steuerungseinrichtung 111 aufdas Speicherzellenfeld, an die Datenein/Ausgänge gekoppelt. Auch bei großen Burst-Längen, die mehrere Zugriffeder Schreib-Lese-Steuerungseinrichtung 111 erfordern,werden dann nur die Inhalte dieser ersten Prefetch-Register 114, 115 verwendet undan die Datenein/Ausgänge 105 geleitet.
    [0079] Fallsdie Konfigurationsdaten CFG einen DDR2-Betriebsmodus anzeigen, arbeitetder erfindungsgemäße Speicherbaustein 101 wieein DDR2-Speicherbaustein. Die Schalteinrichtung 123 wirddann von dem zweiten Taktsignal CLK2, welches die doppelte Taktfrequenzwie das erste Taktsignal CLK1 aufweist, gesteuert.
    [0080] Inallen Betriebsmodi ist die Burst-Länge über das Burst-Längen-Einstellsignal BLC durchdie Konfigurationslogik 130 einstellbar. Beispielsweise kanndie Burst-Längein dem DDR1 Betriebsmodus auf vier einstellbar sein, d.h. in zweiaufeinanderfolgenden Taktzyklen werden zweimal nacheinander diePrefetch-Register 114, 115 mittels der Schalteinrichtung 123 andie Datenein/Ausgänge 105 gekoppelt.An vier aufeinander folgenden Umschaltzeitpunktreferenzen – jeweilseiner Takt flanke – werden Datenan die Datenein/Ausgänge 105 übertragen.In der hier beispielhaft beschriebenen 4-er Organisationsform entsprichtdies dann einer Datenmenge von 16 Bit, die in einem Burst an dieDatenein/Ausgänge 105 geliefertwerden.
    [0081] Die 3 zeigteine Weiterbildung des erfindungsgemäßen abwärtskompatiblen Speicherbausteins 201.
    [0082] DieWeiterbildung 201 des Speicherbausteins weist im Wesentlichendieselben Elemente auf, wie sie in der 2 gezeigtsind. Es ist ein Takteingang 202, Adresseingänge 204,Datenein/Ausgänge 205,ein Speicherzellenfeld 206, eine Schreib-Lese-Steuerungseinrichtung 211,eine Prefetch-Register-Einheit 213,eine gesteuerte Schalteinrichtung 123 und eine Steuerlogik 227 vorgesehen.Ferner weist die Weiterbildung des erfindungsgemäßen Speicherbausteins 201 einenReferenzspannungsanschluss 205 zum Einkoppeln einer ReferenzspannungVREF auf, Steueranschlüsse 203 zumEinkoppeln von single-endedSteuersignalen CTRs, einen ersten und einen zweiten Versorgungsspannungsanschluss 250, 251 zumAnschließeneiner ersten und einer zweiten Versorgungsspannung VDD1, VSS1.
    [0083] Esist eine Einleseregistereinheit 252 vorgesehen, die über 4-Bit-breiteDatenleitungen an die Datenein/Ausgänge 205 gekoppeltist und vier Einleseregister 253-256 aufweist.Die Einleseregister 253-256 haben dieselbe Größe wie diePrefetch-Register 214-217 in der Prefetch-Register-Einheit 213. DieEinleseregistereinheit 252 ist über Datenleitungen an einevon dem ersten Taktsignal CLK1 getaktete FIFO-Einrichtung 257 gekoppelt.
    [0084] DieFIFO-Einrichtung 257 ist über Datenleitungen 218 andie Schreib-Lese-Steuerungseinrichtung 211 gekoppelt. Diezusätzlichvorgesehene FIFO-Einrichtung 257 und die Einleseregistereinrichtung 252 ermöglicht analogzu den Prefetch-Registern 214-217 undder gesteuerten Schalteinrichtung 223 ein Einschreibenvon auf dem Datenbus bzw. den Daten ein/Ausgängen 205 anliegendenDaten in die Speicherzellen gemäß den Betriebsmodi.
    [0085] DieSteuerlogik 227 steuert die Schalteinrichtung 223 unddie Einleseregistereinrichtung 252 mit denselben SteuersignalenCTRL.
    [0086] Obein Schreib- oder Lesezugriff auf die Speicherzellen in dem Speicherzellenfeld 206 vorliegt,wird von Steuersignalen CTRs bestimmt. Diese an den Steuereingängen 203 single-endedvorliegenden Steuersignale CTRs werden in einem Signalumsetzer 259,dem auch die Referenzspannung VREF zugeführt ist, in differenzielleSteuersignale CTRs, CTRs' umgewandeltund der Steuerlogik 227 zugeführt. Dies hat den Vorteil,dass bei dem erfindungsgemäßen Speicherbaustein 201 weitestgehendauf bestehende Speicherbausteinvorlagen, die DDR2-Speicherbausteinebeschreiben, zurückgegriffenwerden kann. In dem DDR2-Standardsind im Wesentlichen differenzielle Steuersignale erforderlich.Damit der erfindungsgemäße Speicherbaustein 208 jedochauch in einer DDR1- oder SDR-Umgebung eingesetzt werden kann, müssen diedort vorhandenen single-ended Steuersignale zunächst in Differenzielle umgewandeltwerden. Dies geschieht hier mit dem Signalumsetzer 257.
    [0087] Dasich auch die Versorgungsspannungen bei DDR1, SDR und DDR2 unterscheiden,ist ein Spannungsregler 258 vorgesehen, der die erste und zweiteVersorgungsspannung VDD1, VSS1 in für DDR2-Architekturen geeigneteVersorgungsspannung VDD2, VSS2 umsetzt. In der 3 istnur schematisch mittels gepunkteter Linien die interne Spannungsversorgungfür dieSteuerlogik eingezeichnet, welche vorteilhafterweise auf einer DDR2-Steuerlogik aufsetzenkann.
    [0088] 4 zeigteinen beispielhaften Spannungsregler 358 mit einem Spannungsteileraus zwei Widerständen 301, 302.Externe Versorgungsspannung VDD1, VSS1 sind an die Versorgungsspannungsanschlüsse 350, 351 geschaltet,wobei zwischen die Ver sorgungsspannungsanschlüsse 350, 351 die zweiWiderstände 301, 302 inSerie geschaltet sind. Zwischen den Widerständen 301, 302 isteine erste interne Versorgungsspannung VDD2 abgreifbar, die an einenAusgang 303 des Spannungsreglers 358 gekoppeltist. Der Spannungspegel der zweiten externen VersorgungsspannungVSS1 ist an einen zweiten Ausgang 304 durchgeführt.
    [0089] Die 5 zeigteinen beispielhaften Signalumsetzer 457 zum Wandeln einessingle-ended Steuersignals CTR in ein differenzielles Steuersignal CTR', CTR''. Es ist ein Komparator 401 vorgesehen, derdas single-ended Steuersignal CTR, welches über einen Eingang 403 eingekoppeltist, mit einer Referenzspannung VREF, die über einen Referenzspannungseingang 405 eingekoppeltist, vergleicht und das Vergleichsergebnis an einen Inverter 404, sowiean einen ersten Signalausgang 406 eines differenziellenAusgangspaars 406, 407 ausgibt. Das Ausgangssignaldes Inverters 404 ist als komplementäres Steuersignal CTR' an den zweiten Ausgang 407 gekoppelt.
    [0090] Obwohldie vorliegende Erfindung anhand von bevorzugten Ausführungsformenerläutertwurde ist sie nicht darauf beschränkt, sondern vielfältig modifizierbar.
    [0091] Insbesonderemuss der erfindungsgemäße Speicherbausteinnicht mit einem Speicherzellenfeld, das in Vierer-Organisationseinheitenorganisiert ist ausgeführtsein. Auch andere Organisationsformen, beispielsweise 8, 16 oder32 sind denkbar, wodurch eine entsprechende Anzahl von Datenleitungenund -Ein/Ausgängenvorgehalten werden muss. Das Abspeichern von Konfigurationsdatenin Schmelzsicherungen ist ebenfalls modifizierbar, beispielsweise sindnichtflüchtigeSpeicher zur Aufnahme von Konfigurationsdaten möglich.
    [0092] Diein den Ausführungsbeispielendargestellte Anzahl von Speicherbänken ist nur beispielhaft zu verstehen.Selbstredens sind Speicher mit weiteren Speicherbänken ausführbar.
    [0093] Obwohlanhand der Ausführungsbeispiele hauptsächlich Auslesevorgänge beschriebensind, eignen sich die vorteilhafterweise als bidirektionale RegisterausgeführtenPrefetch-Register und deren erfindungsgemäße Steuerung selbstverständlich ebensozum Einlesen von an den Datenein/Ausgängen anliegenden Daten in dasSpeicherzellenfeld, wobei jeweils die Signalwege von den Datenein/Ausgängen über dieSchalteinrichtung und die Prefetch-Register-Einheit zu der Schreib-Lese-Steuerungseinrichtungverlaufen.
    [0094] Obwohldie Erfindung anhand von SDR-, DDR1,-, DDR2-Speicherbausteinen und deren Spezifikationennäher erläutert wurde,ist sie nicht auf solche Bausteintypen beschränkt. Die erfindungsgemäße Ideeder Abwärtskompatibilität, welchedurch die erfindungsgemäßen Maßnahmen,wie sie in den Ansprüchenformuliert sind, lassen sich selbstverständlich auf zukünftige Generationenvon Speicherbausteinen um eine Abwärtskompatibilität zu erreichenanwenden.
    [0095] Dievorliegende Erfindung schafft also einen abwärtskompatiblen Speicherbaustein,der insbesondere als SDR-, DDR1-, DDR2- und/oder DDR3-SDRAM-Speicherbausteineinsetzbar ist. Durch die Erfindungsgemäßen Maßnahmen an der Prefetch-Register-Steuerung, durchdie Versorgungsspannungsanpassung und die Umsetzung von einfachenin differenzielle Steuersignale bietet sich der erfindungsgemäße Speicherbausteinzum Einsatz in Rechnerumgebungen an, die ursprünglich für ältere Speichergenerationenausgelegt sind.
    1 abwärtskompatiblerSpeicherbaustein 2,3 Takteingang 4 Adresseingänge 5 Datenein/Ausgänge 6 Speicherzellenfeld 7,8, 9, 10 Speicherbänke 11 Schreib-Lese-Steuerungseinrichtung 12 Adressleitung 13 Prefetch-Register-Einheit 14-17 Prefetch-Register 18-22 Datenleitung 23 gesteuerteSchalteinrichtung 24 Datenleitung CLK1 Taktsignal CLK2 Taktsignal ADR Adresssignale DQS Datensignale 25 Adresstaktumschalter LSB Adresssignal 101 Speicherbaustein 102 Takteingang 103 Steuereingang 104 Adresseingang 105 Datenein/Ausgänge 106 Speicherzellenfeld 107 Speicherbank 108 Speicherbank 111 Schreib-Lese-Steuerungseinrichtung 113 Prefetch-Register-Einheit 114-117 Prefetch-Register 118-122 Datenleitungen 123 Schalteinrichtungen 124 Datenleitung DQs Daten CTRL Steuersignal ADR Adresssignale ADRC Adresssteuersignal CTRL2 Steuersignal 127 Steuerlogik 128 Taktgenerator 129 Adressauswerteeinheit 130 Konfigurationslogik CFG Konfigurationsdaten 131 Schmelzsicherung 201 Speicherbaustein 202 Takteingang 203 Steuereingänge 204 Adresseingänge 205 Datenein/Ausgänge 206 Speicherzellenfeld 207 Referenzspannungsanschluss 211 Schreib-Lese-Steuerungseinrichtung 212 Prefetch-Register-Einheit 214-217 Prefetch-Register 218 Datenleitung 223 Schalteinrichtung 250,251 Versorgungsspannungsanschluss 252 Einleseregistereinrichtung 253-256 Einleseregister 258 Spannungsregler VDD1,VSS1 Versorgungsspannungen VDD2,VSS2 Versorgungsspannungen 257 FIFO-Einrichtung 259 Signalumsetzer 301,302 Widerstand 303,304 Versorgungsspannungsanschluss 350,351 Versorgungsspannungsanschluss 358 Spannungsregler 401 Komparator 403 Signaleingang 404 Inverter 405 Referenzspannungsanschluss 406,407 Ausgang
    权利要求:
    Claims (37)
    [1] Speicherbaustein (1, 101, 201)mit: (a) mindestens einem Speicherzellenfeld (6, 106, 206),wobei die Speicherzellen jeweils durch mindestens eine Adresse adressierbarsind und in Organisationseinheiten aus einer vorgegebenen Anzahlvon Speicherzellen, die gemeinsam gleichzeitig ansteuerbar sind,organisiert sind; (b) einer getakteten Schreib-Lese-Steuerungseinrichtung(11, 111, 211), die mit einem erstenTaktsignal (CLK1) getaktet ist, und die an das Speicherzellenfeld(6, 106, 206) gekoppelt ist, zum Ein-und Auslesen von Daten aus den Speicherzellen in Abhängigkeitvon Adresssignalen (ADR); (c) einer Prefetch-Register-Einheit(13, 113, 213), die an die Schreib-Lese-Steuerungseinrichtung(11, 111, 211) gekoppelt ist, zum Vorspeichernvon aus dem Speicherzellenfeld (6, 106, 206)ausgelesenen Daten mit einer Mehrzahl von Prefetch-Registern (14-17, 114-117, 219-217),deren jeweilige Registergröße der vorgegebenenAnzahl von Speicherzellen in den Organisationseinheiten entspricht; (d)einer gesteuerten Schalteinrichtung (23, 123, 223),die an die Prefetch-Register-Einheit(13, 113, 213)gekoppelt ist, zum Ausgeben der in den Prefetch-Registern (14-17, 114-117, 214-217)vorgespeicherten Daten (DQs) an Datenein/Ausgänge (5, 105, 205)des Speicherbausteins (1, 101, 201),wobei die Schalteinrichtung (23, 123, 223) – in einemersten Betriebsmodus des Speicherbausteins (1, 101, 201)von einem zweiten Taktsignal (CLK2) gesteuert, nacheinander diePrefetch-Register (14-17, 114-117, 214-217)an die Datenein/Ausgänge(5, 105, 205) des Speicherbausteins (1, 101, 201)koppelt, wobei die Anzahl der Datenein/Ausgänge (5, 105, 205)der Anzahl von Speicherzellen in den Organisationseinheiten entspricht,und – ineinem zweiten Betriebsmodus des Speicherbausteins (1, 101, 201)von mindestens einem der Adresssignale (ADR) gesteuert, mindestenseines der Prefetch-Register (14-17, 114-117, 214-217)an die Datenein/Ausgänge(5, 105, 205) des Speicherbausteins (1, 101, 201)koppelt.
    [2] Speicherbaustein (1, 101, 201)nach Anspruch 1, dadurch gekennzeichnet, dass die Schalteinrichtung(23, 123, 223) in einem dritten Betriebsmodus desSpeicherbausteins (1, 101, 201) von mindestens einemder Adresssignale (ADR) und von dem ersten Taktsignal (CLK1) gesteuert,nacheinander mindestens eine Auswahl der Prefetch-Register (14-17, 114-117, 214-217)an die Datenein/Ausgänge(5, 105, 205) des Speicherbausteins (1, 101, 201)koppelt.
    [3] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass die Taktfrequenz des zweiten Taktsignals (CLK2)ein ganzes Vielfaches der Taktfrequenz des ersten Taktsignals (CLK1)aufweist.
    [4] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass das erste Taktsignal (CLK1) und daszweite Taktsignal (CLK2) dieselbe Taktfrequenz aufweisen.
    [5] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass die Taktsignale (CLK1, CLK2) differenzielle Taktsignalesind.
    [6] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass das erste Taktsignal (CLK1) ein externangelegtes Taktsignal ist.
    [7] Speicherbaustein (1, 101, 201)nach einem der Ansprüche5 oder 6, dadurch gekennzeichnet, dass die gesteuerte Schalteinrichtung(23, 123, 223) in dem ersten Betriebsmodusdes Speicherbausteins (1, 101, 201) jeweilsbei einem Nulldurchgang des zweiten differenziellen Taktsignals(CLK2) das jeweilige an die Datenein/Ausgänge (5, 105, 205)gekoppelte Prefetch-Register (14-17, 114-117, 214-217) wechselt.
    [8] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass die gesteuerte Schalteinrichtung (23, 123, 223) indem ersten Betriebsmodus des Speicherbausteins (1, 101, 201)jeweils bei einer steigenden und bei einer fallenden Taktflankedes zweiten Taktsignals (CLK2) das jeweilige an die Datenein/Ausgänge (5, 105, 205)geschaltete Prefetch-Register Register (14-17, 114-117, 214-217)wechselt.
    [9] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass die gesteuerte Schalteinrichtung (23, 123, 223) indem ersten Betriebsmodus des Speicherbausteins (1, 101, 201)entweder nur jeweils bei einer steigenden oder nur jeweils bei einerfallenden Taktflanke des zweiten Taktsignals (CLK2) das jeweiligean die Datenein/Ausgänge(5, 105, 205) gekoppelte Prefetch-Register(14-17, 114-117, 214-217)wechselt.
    [10] Speicherbaustein (101, 201) nacheinem der vorherigen Ansprüche,dadurch gekennzeichnet, dass der Speicherbaustein (101, 201)eine Steuerlogik (127, 227) aufweist, die mindestensan die Schreib-Lese-Steuerungseinrichtung(111, 211) und an die Schalteinrichtung (123, 223)gekoppelt ist, die in Abhängigkeitvon mindestens einem Burst-Längen-Einstellsignal(BLC) eine Burst-Längeder Daten (DQs), welche an den Datenein/Ausgängen (105, 205)des Speicherbausteins (101, 201) abgreifbar sind,steuert.
    [11] Speicherbaustein (101, 201) nachAnspruch 10, dadurch gekennzeichnet, dass die Steuerlogik (127, 227)mindestens einen Taktgenerator (128) zum Erzeugen eineszu dem ersten Taktsignal (CLK1) komplementären Taktsignals und des zweitenTaktsignals (CLK2) aufweist.
    [12] Speicherbaustein (101, 201) nacheinem der Ansprüche10 oder 11, dadurch gekennzeichnet, dass die Steuerlogik (127, 227)eine Adressauswerteeinheit (129) zum Auswählen derAdresssignale (ADR) zum Steuern der Schalteinrichtung (123, 223) aufweist.
    [13] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass in dem zweiten Betriebsmodus die Schalteinrichtung(23, 123, 223) dasjenige Prefetch-Register (14, 114, 214)an die Datenein/Ausgänge(5, 105, 205) des Speicherbausteins (1, 101, 201)koppelt, welches die Daten derjenigen Speicherzellen der jeweiligenOrganisationseinheit vorgespeichert ent hält, welche durch eine Anfangsadresseadressiert sind, wobei die Anfangsadresse von den Adresssignalen (ADR)bestimmt ist.
    [14] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche, dadurchgekennzeichnet, dass in dem dritten Betriebsmodus die Schalteinrichtung(23, 123, 223) jeweils bei einer Umschaltzeitpunktreferenznacheinander ein erstes Prefetch-Register (14, 114, 214)und weitere Prefetch-Register (15-17, 115-117, 215-217)an die Datenein/Ausgängedes Speicherbausteins (1, 101, 201) koppelt,wobei – daserste Prefetch-Register (14, 114, 214)die Daten derjenigen Speicherzellen der jeweiligen Organisationseinheitvorgespeichert enthält,welche durch eine Anfangsadresse adressiert sind, wobei die Anfangsadressevon den Adresssignalen (ADR) bestimmt ist, und wobei – die Anzahlder weiteren an die Datenein/Ausgänge (5, 105, 205)gekoppelten Prefetch-Register Register (15-17, 115-117, 215-217)vonder Burst-Längeabhängt.
    [15] Speicherbaustein (1, 101, 201)nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenzjede zweite ansteigende Taktflanke des zweiten Taktsignals (CLK2)ist.
    [16] Speicherbaustein nach Anspruch 14, dadurch gekennzeichnet,dass die Umschaltzeitpunktreferenz jede zweite fallende Taktflankedes zweiten Taktsignals (CLK2) ist.
    [17] Speicherbaustein (1, 101, 201)nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenzjeder zweite Nulldurchgang des differenziellen ersten oder zweitenTaktsignals (CLK1, CLK2) ist.
    [18] Speicherbaustein (1, 101, 201)nach Anspruch 14, dadurch gekennzeichnet, dass die Umschaltzeitpunktreferenzjede ansteigende Taktflanke des ersten Taktsignals (CLK1) ist.
    [19] Speicherbaustein (1, 101, 201)nach einem der Ansprüche14-18, dadurch gekennzeichnet, dass ein Lesezyklus nach dem Koppelnder Hälfteder Anzahl Prefetch-Register (14-17, 114-117, 214-217)beendet ist.
    [20] Speicherbaustein (1, 101, 201)nach einem der Ansprüche14-19, dadurch gekennzeichnet, dass das erste (14, 114, 214)und die weiteren (15-17, 115-117, 215-217)an die Datenein/Ausgänge(5, 105, 205) gekoppelten Prefetch-Register(14-17, 114-117, 214-217)einem zusammenhängenden Adressblockentsprechen.
    [21] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass der Betriebsmodus und/oder die Burst-Länge in Abhängigkeitvon Speicher-Konfigurationsdaten (CFG) einstellbar ist.
    [22] Speicherbaustein (101, 201) nachAnspruch 21, dadurch gekennzeichnet, dass die Speicher-Konfigurationsdaten(CFG) mittels Schmelzsicherungen (131) in dem Speicherbaustein(101, 201) bei dessen Fertigung festlegbar sind.
    [23] Speicherbaustein (201) nach einem der vorherigenAnsprüche, dadurchgekennzeichnet, dass der Speicherbaustein (201) Versorgungsspannungsanschlüsse (250, 251, 350, 351)zum Anlegen einer externen Versorgungsspannung (VDD1, VSS1) aufweistund eine zuschaltbare Spannungsregelung (258, 358)aufweist, zum Regeln der externen Versorgungsspannung (VDD1, VSS1)auf eine interne Versorgungsspannung (VDD2, VSS2) für die Speicherzellenfelder(206), Schreib-Lese-Steuerungseinrichtung (211),Prefetch-Register-Einheit(213), Schalteinrichtung (223) und/oder Steuerlogik(227).
    [24] Speicherbaustein (201) nach Anspruch 23, dadurchgekennzeichnet, dass die Spannungsregelung (258, 358)einen Spannungsteiler (301, 302) aufweist.
    [25] Speicherbaustein (201) nach Anspruch 23 oder24, dadurch gekennzeichnet, dass die Spannungsregelung (258, 358)in Abhängigkeitvon den Speicher-Konfigurationsdaten (CFG) zuschaltbar ist.
    [26] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass der Speicherbaustein (1, 101, 201)in dem ersten Betriebsmodus als DDR2-SDRAM-Speicherbaustein arbeitet.
    [27] Speicherbaustein (1,101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass der Speicherbaustein (1,101, 201)in dem zweiten Betriebsmodus als SDR-SDRAM-Speicherbaustein arbeitet.
    [28] Speicherbaustein (1,101, 201)nach einem der Ansprüche2- 27, dadurch gekennzeichnet, dass der Speicherbaustein (1,101, 201)in dem dritten Betriebsmodus als DDR1-SDRAM-Speicherbaustein arbeitet.
    [29] Speicherbaustein (201) nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass ein Referenzspannungsanschluss (207)zum Einkoppeln eines Referenzspannungssignals (VREF) vorgesehenist.
    [30] Speicherbaustein (201) nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass ein Signalumsetzer (259, 459)vorgesehen ist zum Erzeugen eines differenziellen Steuersignals(CTR', CTR'') aus einem externen single-ended Steuersignal(CTR) und dem Referenzspannungssignal (VREF).
    [31] Speicherbaustein(201) nach Anspruch 30, dadurchgekennzeichnet, dass der Signalumsetzer (259, 459)einen Komparator (401) und einen Inverter (404)aufweist.
    [32] Speicherbaustein (201) nach Anspruch 30 oder31, dadurch gekennzeichnet, dass das single-ended Steuersignal (CTR)ein Daten-Strobe-Signalist.
    [33] Speicherbaustein (201) nach einem der vorherigenAnsprüche,dadurch gekennzeichnet, dass die Prefetch-Register (14-17, 114-117, 214-217)als bidirektionale Register ausgeführt sind.
    [34] Speicherbaustein (201) nach einem der Ansprüche 10-33,dadurch gekennzeichnet, dass eine von der Steuerlogik (227)gesteuerte Einleseregistereinrichtung (252) vorgesehenist, die an die Daten ein/Ausgänge(205) gekoppelt ist und eine von dem ersten Taktsignal(CLK1) getaktete FIFO-Einrichtung (257) vorgesehen ist,die an die Einleseregistereinrichtung (252) gekoppelt istund die an die Schreib-Lese-Steuerungseinrichtung (211)gekoppelt ist.
    [35] Speicherbaustein (1, 101, 201)nach einem der vorherigen Ansprüche,dadurch gekennzeichnet, dass der Speicherbaustein in einem für die jeweilige Speichergeneration,welche durch einen der Betriebsmodi nachgebildet ist, vorgesehenenStandardgehäuseangeordnet ist.
    [36] Speicherbaustein (1, 101, 201)nach Anspruch 35, dadurch gekennzeichnet, dass das Standardgehäuse in Abhängigkeitvon den Konfigurationsdaten (CFG) bei der Fertigung des Bausteinsgewähltist.
    [37] Speicherbaustein (1, 101, 201)nach Anspruch 35 oder 36, dadurch gekennzeichnet, dass das Standardgehäuse Anschlusspinsaufweist und die entsprechende Pinbelegung, der eines Standardbausteinder jeweiligen Speichergeneration entspricht, die durch den jeweiligenBetriebsmodus des Speicherbausteins nachgebildet ist.
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    同族专利:
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-12-29| OP8| Request for examination as to paragraph 44 patent law|
    2007-09-27| 8327| Change in the person/name/address of the patent owner|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
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    2010-04-22| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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