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    • 专利摘要:
    EineHalbleitereinrichtung (101) beinhaltet ein Siliziumsubstrat miteiner Hauptoberfläche, eineauf der Hauptoberflächeausgebildete Speicherzelle und eine Zwischenlagenisolierschicht,die auf der Hauptoberflächederart ausgebildet ist, dass sie die Speicherzelle bedeckt. DieZwischenlagenisolierschicht weist eine obere Oberfläche undeine periphere Kante (54) auf. In der Zwischenlagenisolierschichtsind Rillen (11m, 11n) derart ausgebildet, dass sie zwischen derSpeicherzelle und der peripheren Kante (54) angeordnet sind, sichparallel zu der Hauptoberflächeerstrecken und sich in einer vorbestimmten Richtung mit einem Abstandzueinander erstrecken, und es ist eine Rille (11p) ausgebildet,die von den Rillen (11m, 11n) abzweigt und sich in eine Richtungerstreckt, die sich von der Erstreckungsrichtung der Rillen (11m,11n) unterscheidet. Die Halbleitervorrichtung (101) beinhaltet fernereine Metallschicht (12m, 12n, 12p), die die Rillen (11m, 11n, 11p)füllt.Folglich kann Rissausbreitung von der peripheren Kante zu dem Innerender Zwischenlagenisolierschicht sicher verhindert werden, so dasseine Halbleitervorrichtung mit hoher Zuverlässigkeit bereitgestellt ist.
    公开号:DE102004025908A1
    申请号:DE200410025908
    申请日:2004-05-27
    公开日:2005-06-02
    发明作者:Kiyoshi Itami Maeda；Kenji Tabaru；Katsuhiro Uesugi
    申请人:Renesas Technology Corp；
    IPC主号:H01L23-52
    专利说明:
    [0001] DieseErfindung betrifft eine Halbleitervorrichtung und spezieller eineHalbleitervorrichtung, bei der eine Multilagen-Zwischenlagenisolierschicht auf einemHalbleitersubstrat ausgebildet ist.
    [0002] DieJapanische Patentoffenlegungsschrift Nr. 8-172062 offenbart einenHalbleiterwafer und dessen Herstellungsverfahren, die darauf abzielen, dasHaften zwischen einer Schutzschicht und einer funktionalen Verdrahtungzu gewährleisten.Der darin offenbarte Halbleiterwafer weist ein auf der Schutzschichtentlang Ritzlinien, entlang denen der Halbleiterwafer mit einerWürfelsäge gewürfelt werdensoll, angeordnetes peripheres Kantenmuster auf, das zwischen denRitzlinien und der in dem füreine Halbleitervorrichtung vorgesehenen Substratbereich ausgebildetenfunktionalen Verdrahtung angeordnet ist. Die Ausbildung eines solchenperipheren Kantenmusters kann verhindern; dass die Kraft, die aufeine periphere Kante der Schutzschicht entlang der Ritzlinien ausgeübt wird,wenn der Wafer mit einer Würfelsäge gewürfelt wird,in den Bereich auf der Innenseite des peripheren Kantenmuster geleitetwird.
    [0003] Zusätzlich offenbartdie Japanische Patentoffenlegungsschrift Nr. 3-30357 einen Halbleiterchip unddessen Herstellungsverfahren, die verhindern, dass ein Riss, derdurch das Würfelndes Wafers zum Erhalten eines Halbleiterchip verursacht wird, ineinen fürein Elektronikelement vorgesehenen Bereich eindringt. Zusätzlich offenbartdie Japanische Patentoffenlegungsschrift Nr. 11-340167 eine Halbleitervorrichtungund deren Herstellungsverfahren, die ein Abblättern einer Sputterschichtverhindern, das durch schwache Abdeckung im Inneren und in der Peripheriedes Chips verursacht wird.
    [0004] Alssolches weist der in der Japanischen Patentoffenlegungsschrift Nr.8-172062 offenbarte Halbleiterwafer ein auf einer Schutzschichtausgebildetes peripheres Kantenmuster auf, um die Beschädigung beimWürfelndes Halbleiters mit der Würfelsäge zu reduzieren.Die Schutzschicht kann jedoch bei anderen Ereignissen zusätzlich zudem Würfelnmit einer Würfelsäge beschädigt werden.Zum Beispiel tritt, wenn eine Multilagen-Zwischenlagenisolierschicht aufeinem Halbleitersubstrat ausgebildet wird, ein Riss in der Zwischenlagenisolierschichtoder an dem Rand der abgeschiedenen Zwischenlagenisolierschichtauf, weil ein Unterschied in der Hygroskopizität, der thermischen Ausdehnungund ähnlichemauftritt. Wenn eine Halbleitereinrichtung unter den Umständen vonhoher Temperatur und großerFeuchtigkeit verwendet wird, absorbiert die ZwischenlagenisolierschichtFeuchtigkeit, was ebenfalls einen Riss verursacht.
    [0005] Solchein Riss tritt anfänglichan der peripheren Kante der der Atmosphäre ausgesetzten Zwischenlagenisolierschichtauf und breitet sich dann in Richtung des Inneren der Zwischenlagenisolierschichtaus. Das in der Japanischen Patentoffenlegungsschrift Nr. 8-172062offenbarte periphere Kantenmuster kann jedoch nicht sicher die Ausbreitung einesRisses verhindern. Als ein Resultat reicht ein Riss in das Innereder Halbleiter vorrichtung, was die Zuverlässigkeit der Halbleitereinrichtungnachteilig beeinflusst. Ähnlichkönnender in der Japanischen Patentoffenlegungsschrift Nr. 3-30357 offenbarte Halbleiterchipund die in der Japanischen Patentoffenlegungsschrift Nr. 11-340167 offenbarteHalbleitereinrichtung ein solches Problem nicht lösen.
    [0006] Deshalbist es Aufgabe der vorliegenden Erfindung, das oben beschriebeneProblem zu lösen undspezieller sicher die Rissausbreitung von der peripheren Kante zumInneren einer Zwischenlagenisolierschicht zu verhindern, um eineHalbleitervorrichtung mit hoher Zuverlässigkeit bereitzustellen.
    [0007] DieAufgabe wird gelöstdurch eine Halbleitervorrichtung gemäß Anspruch 1. Weiterbildungen derErfindung sind in den Unteransprüchengekennzeichnet.
    [0008] EineHalbleitervorrichtung gemäß der vorliegendenErfindung beinhaltet: ein Halbleitersubstrat mit einer Hauptoberfläche; einauf der Hauptoberflächeausgebildetes Halbleiterelement; und eine Zwischenlagenisolierschicht,die auf der Hauptoberflächeausgebildet ist, so dass das Halbleiterelement bedeckt ist. DieZwischenlagenisolierschicht weist eine obere Oberfläche undeine sich von der oberen Oberflächezu der Hauptoberflächeerstreckende periphere Kante auf. In der Zwischenlagenisolierschicht sindein streifenartiger erster und ein zweiter Rillenabschnitt derartausgebildet, dass sie zwischen dem Halbleiterelement und der peripherenKante angeordnet sind, sich parallel zu der Hauptoberfläche erstreckenund sich in einer vorbestimmten Richtung mit einem Abstand zueinandererstrecken, und es ist eine Mehrzahl von dritten Rillenabschnittenderart ausgebildet, dass sie von dem ersten und dem zweiten Rillenabschnittabzweigen und sich in einer Richtung erstrecken, die sich von derErstreckungsrichtung des ersten und des zweiten Rillenabschnittsunterscheidet. Die Halbleitervorrichtung beinhaltet weiter ein Metall,das den ersten, den zweiten und den dritten Rillenabschnitt füllt.
    [0009] Gemäß der vorliegendenErfindung kann die Rissausbreitung von der peripheren Kante in dasInnere einer Zwischenlagenisolierschicht sicher verhindert werden,so dass eine Halbleitervorrichtung mit hoher Zuverlässigkeitbereitgestellt ist.
    [0010] WeitereMerkmale und Zweckmäßigkeiten derErfindung ergeben sich aus der Beschreibung von Ausführungsbeispielenanhand der beigefügten Zeichnungen.Von den Figuren zeigen:
    [0011] 1 eineperspektivische Ansicht, die einen Halbleiterwafer zeigt, aus demeine Halbleitervorrichtung gemäß einerersten Ausführungsformder vorliegenden Erfindung erhalten wird;
    [0012] 2 einenQuerschnitt entlang einem Pfeil II-II in 1;
    [0013] 3 einenQuerschnitt entlang einem Pfeil III-III in 2;
    [0014] 4 einenQuerschnitt entlang einem Pfeil IV-IV in 2;
    [0015] 5 bis 8 einenQuerschnitt, der einen Schritt eines Verfahrens zur Herstellungeiner Halbleitervorrichtung von 3 illustriert;
    [0016] 9 einenQuerschnitt, der die Beschaffenheit eines in der Halbleitereinrichtungvon 3 auftretenden Risses illustriert;
    [0017] 10 einenQuerschnitt, der eine Halbleitervorrichtung gemäß einer zweiten Ausführungsformder vorliegenden Erfindung illustriert;
    [0018] 11 einenQuerschnitt, der eine Halbleitervorrichtung gemäß einer dritten Ausführungsform dervorliegenden Erfindung illustriert;
    [0019] 12 einenQuerschnitt, der eine Halbleitervorrichtung gemäß einer vierten Ausführungsform dervorliegenden Erfindung illustriert;
    [0020] 13 einenQuerschnitt, der eine Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegendenErfindung illustriert;
    [0021] 14 einenQuerschnitt, der eine Halbleitervorrichtung gemäß einer sechsten Ausführungsformder vorliegenden Erfindung illustriert;
    [0022] 15 einenQuerschnitt, der eine Halbleitervorrichtung gemäß einer siebten Ausführungsform dervorliegenden Erfindung illustriert; Ausführungsformen der vorliegendenErfindung werden nun in Verbindung mit den Zeichnungen beschrieben.
    [0023] Bezugnehmendauf 1 ist ein Halbleiterwafer 100 durch einSiliziumsubstrat und ein auf dem Siliziumsubstrat gebildetes Halbleiterelementgebildet. Auf der Oberflächedes Halbleiterwafers sind Würfellinien 110 ineinem Gitter ausgebildet. Der Halbleiterwafer 100 wirdeine Würfelsäge verwendendentlang den Würfellinien 110 gewürfelt, umdaraus eine Halbleitervorrichtung 101 in der Form eines Chipszu erhalten.
    [0024] Bezugnehmendauf 2 ist ein vorbestimmter Querschnitt der Halbleitervorrichtung 101, dieaus dem in 1 gezeigten Halbleiterwafer 100 erhaltenwird, gezeigt. Die Halbleitervorrichtung 101 weist in Draufsichteine rechteckige Form auf. Eine periphere Kante 54, diedie Kontur der rechwinkligen Form bildet, wird von entlang den Würfellinien 110 geschnittenenOberflächengebildet. In einem Speicherzellenbereich, der von einer doppeltgepunkteten Linie 52 umgeben ist, ist eine Speicherzellegebildet, die als Halbleiterelement dient.
    [0025] Bezugnehmendauf die 2 bis 4 werdendie Zwischenlagenisolierschichten 2 und 3 sukzessiveauf einer Hauptoberfläche 1a einesSiliziumsubstrats 1 ausgebildet. Die Zwischenlagenisolierschicht 2 istauf der Hauptoberfläche 1a ausgebildet undbedeckt eine Speicherzelle, die nicht gezeigt ist, aber in dem Speicherzellenbereichangeordnet ist. Die Zwischenlagenisolierschichten 2 und 3 sindvoneinander unterschiedlichen Typs und sind aus Materialien gebildet,die in Hygroskopizitätund thermischer Ausdehnung unterschiedlich sind. Beispiele für das Material,das die Zwischenlagenisolierschichten 2 und 3 bildet,beinhalten Tetraethylorthosilikat (TEOS), BPTEOS, F-dotiertes Silikatglas(FSG), eine Siliziumoxidschicht und eine mit Phosphor (P) oder Bor(B) in einer vorbestimmten Konzentration dotierte Siliziumnitridschichtund ähnliches.
    [0026] DieZwischenlagenisolierschicht 3 weist eine obere Oberfläche 53 auf,die sich parallel zu der Hauptoberfläche 1a erstreckt.Die Zwischenlagenisolierschichten 2 und 3 weiseneine periphere Kante 54 auf, die sich von der oberen Oberfläche 53 zuder Hauptoberfläche 1a erstreckt.Die Zwischenlagenisolierschichten 2 und 3 weisenein Loch 31 auf, das derart ausgebildet ist, dass es indem von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichangeordnet ist und von der oberen Oberfläche 53 zu der Hauptoberfläche 1a reicht.Eine Mehrzahl von Löchern 31 istin einer Matrix angeordnet. Jedes der Löcher 31 ist mit einerMetallschicht 32 gefüllt,die aus Wolfram (W), Aluminium (Al) oder ähnlichem besteht.
    [0027] DieZwischenlagenisolierschichten 2 und 3 weisen Rillen 11m und 11n auf,die außerhalbdem von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichgebildet sind. Die Rille 11n erstreckt sich, sich in einerrechtwinkligen Form erstreckend, entlang der peripheren Kante 54.Die Rille 11m erstreckt sich innerhalb von und parallelzu der Rille 11n. Die Rillen 11m und 11n sindmit einem vorbestimmten Abstand dazwischen ausgebildet. Die Rillen 11m und 11n sindderart ausgebildet, dass sie die Speicherzellenregion umgeben.
    [0028] DieZwischenlagenisolierschichten 2 und 3 weisen einezwischen den Rillen 11m und 11n ausgebildete Rille 11p auf.Eine Mehrzahl von Rillen 11p ist derart ausgebildet, dasssie voneinander beabstandet sind und die Rillen 11m und 11n verbinden. DieRille 11p erstreckt sich in einer Richtung orthogonal zuder Erstreckungsrichtung der Rillen 11m und 11n,die durch die Rille 11p verbunden sind. Die Rillen 11m, 11n und 11p sindmit Metallschichten 12m, 12n bzw. 12p gefüllt, dieaus Wolfram, Aluminium oder ähnlichembestehen. Die Rillen 11m, 11n und 11p sindmit demselben Material gefüllt,wie die Metallschicht 32, die das Loch 31 füllt. DieMetallschichten 12m, 12n und 12p, diedie Rillen 11m, 11n bzw. 11p füllen, bildeneinen Dichtungsring, der den Speicherzellenbereich umgibt. Der Dichtungsringist ursprünglichvorgesehen, um als feuchtigkeitsdichter Mechanismus zu dienen undverhindert, dass Feuchtigkeit, die von der peripheren Kante 54 absorbiert wird,die Halbleitervorrichtung 101 nachteilig beeinflusst.
    [0029] Aufder oberen Oberfläche 53 derZwischenlagenisolierschicht 3 ist eine Mehrzahl von Metallverdrahtungen 33 derartausgebildet, dass sie die Metallschicht 32 kontaktieren.Auf der oberen Oberfläche 53 derZwischenlagenisolierschicht 3 sind Metallverdrahtungen 13m und 13n derartausgebildet, dass sie die Metallschichten 12m bzw. 12n kontaktieren. DieMetallverdrahtungen 13m und 13n sind entlang einerLinie ausgebildet, entlang der sich die in 2 gezeigtenMetallschichten 12m und 12n erstrecken. Die Metallverdrahtungen 33, 13m und 13n sindaus Wolfram, Aluminium oder ähnlichemgemacht.
    [0030] Aufder Zwischenlagenisolierschicht 3 ist eine Zwischenlagenisolierschicht 4,die aus TEOS oder ähnlichembesteht, derart ausgebildet, dass die Metallverdrahtungen 33, 13m und 13n bedecktsind. Die Zwischenlagenisolierschicht 4 weist ein Loch 34 auf,das derart ausgebildet ist, dass es zu der Metallverdrahtung 33 reicht.Die Zwischenlagenisolierschicht 4 weist Rillen 14m und 14n auf,die derart ausgebildet sind, dass sie an die Metallverdrahtungen 13m bzw. 13n reichen.Die Rillen 14m und 14n sind in einer Positionausgebildet, die in Draufsicht die Rillen 11m bzw. 11n überlappt.Das Loch 34 und die Rillen 14m und 14n sindmit Metallschichten 35, 15m bzw. 15n gefüllt, dieaus Wolfram, Aluminium oder ähnlichembestehen. Die Zwischenlagenisolierschicht 4 weist fernereinen Dichtungsring auf, der von den Metallverdrahtungen 13m und 13n undden Metallschichten 15m und 15n derart gebildetist, dass er den Speicherzellenbereich umgibt.
    [0031] Aufder oberen Oberflächeder Zwischenlagenisolierschicht 4 ist eine Mehrzahl vonMetallverdrahtungen 36 derart ausgebildet, dass sie dieMetallschicht 35 kontaktieren. Auf der oberen Oberfläche derZwischenlagenisolierschicht 4 sind Metallverdrahtungen 16m und 16n derartausgebildet, dass sie die Metallschichten 15m bzw. 15n kontaktieren. DieMetallverdrahtungen 16m und 16n sind entlang einerLinie ausgebildet, entlang der sich die in 2 gezeigtenMetallschichten 12m und 12n erstrecken. Die Metallverdrahtungen 36, 16m und 16n bestehen ausWolfram, Aluminium oder ähnlichem.
    [0032] Aufder Zwischenlagenisolierschicht 4 ist eine Zwischenlagenisolierschicht 5,die aus TEOS oder ähnlichembesteht, derart ausgebildet, dass die Metallverdrahtungen 36, 16m und 16n bedecktsind. Die Zwischenlagenisolierschicht 5 weist eine Mehrzahlvon Löchern 37 auf,die derart ausgebildet sind, dass sie zu den jeweiligen Metallverdrahtungen 36 reichen.Die Zwischenlagenisolierschicht 5 weist Rillen 17m und 17n auf,die zu den Metallverdrahtungen 16m bzw. 16n reichen.Die Rillen 17m und 17n sind in einer Positionausgebildet, die in Draufsicht die Rillen 11m bzw. 11n überlappt.Das Loch 37 und die Rillen 17m und 17n sindmit Metallschichten 38, 18m bzw. 18n gefüllt, dieaus Wolfram, Aluminium oder ähnlichembestehen. Die Zwischenlagenisolierschicht 5 weist fernereinen Dichtungsring auf, der von den Metallverdrahtungen 16m und 16n undden Metallschichten 18m und 18n derart gebildetist, dass er den Speicherzellenbereich umgibt.
    [0033] Aufder oberen Oberflächeder Zwischenlagenisolierschicht 5 ist eine Mehrzahl vonMetallverdrahtungen 39 derart ausgebildet, dass sie dieMetallschicht 38 kontaktieren. Auf der oberen Oberfläche derZwischenlagenisolierschicht 5 sind Metallverdrahtungen 19m und 19n derartausgebildet, dass sie die Metallschichten 18m bzw. 18n kontaktieren. DieMetallverdrahtungen 19m und 19n sind entlang einerLinie ausgebildet, entlang der sich die in 2 gezeigtenMetallschichten 12m und 12n erstrecken. Die Metallverdrahtungen 39, 19m und 19n bestehen ausWolfram, Aluminium oder ähnlichem.
    [0034] Aufder oberen Oberflächeder Zwischenlagenisolierschicht 5 ist eine Schutzschicht 6 auszum Beispiel Polyimid derart ausgebildet, dass sie die Metallverdrahtungen 39, 19m und 19n bedeckt.
    [0035] Obwohlnicht gezeigt, ist eine Mehrzahl von elektrisch mit den Metallverdrahtungen 39, 19m, 19n und ähnlichemverbundenen Elektroden in der Schutzschicht 6 ausgebildet.
    [0036] Bezugnehmendauf die 5 bis 8 und 3 wirdim Weiteren ein Verfahren zum Herstellen einer in 3 gezeigtenHalbleitervorrichtung beschrieben.
    [0037] Bezugnehmend auf 5 werden die aus voneinanderunterschiedlichen Materialien erzeugten Zwischenlagenisolierschichten 2 und 3 sukzessive aufder Hauptoberfläche 1a desSiliziumsubstrats 1 abgeschieden. Bezugnehmend auf 6 werdendie Zwischenlagenisolierschichten 2 und 3 vorbestimmtenPhotolithographie- und Ätzprozessenunterworfen, sodass das Loch 31 und die Rillen 11m, 11n und 11p biszu der Hauptoberfläche 1a ausgebildetwerden. Es wird eine Metallschicht abgeschieden, sodass das Loch 31 unddie Rillen 11m, 11n und 11p ausgefüllt werden,so dass die Metallschichten 32, 12m, 12n und 12p imInneren des Loches 31, der Rillen 11m, 11n bzw. 11p ausgebildetwerden.
    [0038] Wennein Abschnitt relativ großerFlächeund ein Abschnitt relativ kleiner Fläche gleichzeitig geätzt werden,wird generell der Abschnitt relativ großer Fläche leichter geätzt. Wenneine Rille relativ großer Fläche undein Loch relativ kleiner Flächegleichzeitig geätztwerden, werden sich deshalb die jeweiligen Ätzraten unterscheiden. In demoben beschriebenen Prozess werden die Rillen 11m und 11n zusammen mitdem Loch 31 durch gleichzeitiges Ätzen ausgebildet. Da die Rillen. 11m und 11n jedochvoneinander beabstandet ausgebildet sind, ist die vorliegende Ausführungsformin der Ätzsteuerbarkeitdem Fall überlegen,in dem eine einzelne Rille mit doppelt so großer Breite wie jede der Rillen 11m und 11n ausgebildetwird.
    [0039] Bezugnehmend auf 7 werden auf der oberen Oberfläche 53 derZwischenlagenisolierschicht 3 Metallverdrahtungen 33, 13m und 13n einer vorgeschriebenenForm ausgebildet. Die Zwischenlagenisolierschicht 4 wirdderart ausgebildet, dass sie die Metallverdrahtungen 33, 13m und 13n bedeckt.
    [0040] Bezugnehmend auf 8 wird die Zwischenlagenisolierschicht 4 vorbestimmtenPhotolithographie- und Ätzprozessenausgesetzt, sodass das Loch 34 und die Rillen 14m und 14n ausgebildet werden,die zu den Metallverdrahtungen 33, 13m bzw. 13n reichen.Metallschichten 35, 15m und 15n werdenim Inneren des Lochs 34 und der Rillen 14m bzw. 14n ausgebildet.Weiter werden auf der oberen Oberfläche der Zwischenlagenisolierschicht 4 Metallverdrahtungen 36, 16m und 16n einervorbestimmten Form ausgebildet. Die Zwischenlagenisolierschicht 5 wirdderart ausgebildet, dass sie die Metallverdrahtungen 36, 16m und 16n bedeckt.
    [0041] Bezugnehmendauf 3 wird die Zwischenlagenisolierschicht 5 einemvorbestimmten Photolithographie- und Ätzprozess unterworfen, sodassdas Loch 37 und die Rillen 17m und 17n ausgebildetwerden, die zu den Metallverdrahtungen 36, 16m bzw. 16n reichen.Metallschichten 38, 18m und 18n werdenim Inneren des Lochs 37 und der Rillen 17m bzw. 17n ausgebildet.Weiter werden auf der oberen Oberfläche der Zwischenlagenisolierschicht 5 Metallverdrahtungen 39, 19m und 19n einervorbestimmten Form ausgebildet. Die Schutzschicht 6 wird ausgebildet,so dass sie die Metallverdrahtungen 39, 19m und 19n bedeckt.Mit den oben beschriebenen Prozessen wird die in 3 gezeigteHalbleitervorrichtung komplettiert.
    [0042] Inder Halbleitervorrichtung 101 gemäß der vorliegenden Ausführungsformbildet die auf der oberen Oberflächejeder der Zwischenlagenisolierschichten ausgebildete Metallverdrahtungeinen Teil des Dichtungsrings, der den Speicherzellenbereich umgibt.Deshalb kann zum Beispiel in dem in 8 gezeigtenProzess, wenn die Rillen 14m und 14n ausgebildetwerden, so dass sie zu den Metallverdrahtungen 13m bzw. 13n reichen,ein in den oberen und unteren Schichten zusammenhängenderDichtungsring ausgebildet werden. Verglichen mit dem Fall, in demRillen 14m und 14n derart ausgebildet werden,dass sie zu den Metallschichten 12m bzw. 12n reichen,die an der oberen Oberfläche 53 der Zwischenlagenisolierschicht 3 offengelegtsind, leidet dieser Fall weniger wahrscheinlich unter dem Problemvon Maskenverschiebung bei dem Photolithographieprozess. Folglichkann der Photolithographieprozess zum Formen der Rillen 14m und 14n leicht durchgeführt werden.
    [0043] DieHalbleitervorrichtung 101 gemäß der ersten Ausführungsformder vorliegenden Erfindung beinhaltet: ein Siliziumsubstrat 1,das als Halbleitersubstrat mit einer Hauptoberfläche 1a dient; eine Speicherzelle,die als ein auf der Hauptoberfläche 1a gebildetesHalbleiterelement dient; und Zwischenlagenisolierschichten 2 und 3,die auf der Hauptoberfläche 1a derartausgebildet sind, dass sie die Speicherzelle bedecken. Die Zwischenlagenisolierschichten 2 und 3 weiseneine obere Oberfläche 53 undeine periphere Kante 54 auf, die sich von der oberen Oberfläche 53 zuder Hauptoberfläche 1a erstreckt.In den Zwischenlagenisolierschichten 2 und 3 sindals streifenartige erste und zweite Rillenabschnitte dienende Rillen 11m und 11n derartausgebildet, dass sie zwischen der Speicherzelle und der peripherenKante 54 platziert sind, sich parallel mit der Hauptoberfläche 1a erstreckenund sich in einer vorbestimmten Richtung mit einem Abstand zueinandererstrecken, und es ist eine als eine Mehrzahl von dritten Rillenabschnittendienende Rille derart ausgebildet, dass sie von den Rillen 11m und 11n derartabzweigt, dass sie sich in einer zu den Erstreckungsrichtungen derRillen 11m und 11n unterschiedlichen Richtungerstreckt. Die Halbleitervorrichtung 101 beinhaltet weiterMetallschichten 12m, 12n und 12p, diedie Rillen 11m, 11n bzw. 11p füllen.
    [0044] DieRille 11p ist zwischen den Rillen 11m und 11n ausgebildet.Die Rille 11p verbindet die Rillen 11m und 11n.Die Rillen 11m, 11n und 11p reichen vonder oberen Oberfläche 53 zuder Hauptoberfläche 1a.Die Rillen 11m und 11n sind derart entlang derperipheren Kante 54 ausgebildet, dass sie einen Bereichumgeben, in dem die Speicherzelle ausgebildet ist (ein durch diedoppelt gepunktete Linie 52 umgebener Bereich). Die Zwischenlagenisolierschichtenbeinhalten Zwischenlagenisolierschichten 2 und 3,die als erste und zweite Abschnitte voneinander verschiedenen Typsdienen und die sukzessive auf der Hauptoberfläche 1a ausgebildetwerden.
    [0045] Inder vorliegenden Ausführungsformist die Rille 11p in zwei Schichten bereitgestellt, dassind die Zwischenlagenisolierschichten 2 und 3.Die Rille 11p kann jedoch auch sich in die Zwischenlagenisolierschichten 4 und 5 erstreckendbereitgestellt sein. In diesen Fall wird eine gegenwärtig inden Zwischenlagenisolierschichten 2 und 3 ausgebildeteDichtungsringstruktur in vier Schichten ausgebildet, das sind dieZwischenlagenisolierschichten 2 bis 5.
    [0046] Gemäß der alssolches konfigurierten Halbleitervorrichtung 101 sind dieRillen 11m, 11n und 11p derart mit derMetallschicht gefüllt,dass sie den Dichtungsring zwischen der Speicherzelle und der peripherenKante 54 ausbilden. Deshalb kann der Dichtungsring verhindern,dass ein Riss, der an der peripheren Kante 54 auftrittund sich von dort zu dem von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichausbreitet, den Speicherzellenbereich erreicht. Weiter kann derDichtungsring verhindern, dass die Zwischenlagenisolierschicht vonder Hauptoberfläche 1a desSiliziumsubstrats 1 abblättert.
    [0047] Bezugnehmendauf die 2 und 9 erreichtein an der peripheren Kante 54 auftretender Riss 41 anfänglich denvon der Metallschicht 12n gebildeten Dichtungsring. Indieser Stufe funk tioniert die Metallschicht 12n derartals ein Widerstand, dass die von dem Riss 41 propagierteKraft geschwächt wird.Da ein Teil des Dichtrings aus der Metallschicht 12p gebildetist, die von den Metallschichten 12m und 12n abzweigt,ist weiterhin die Kontaktflächezwischen den Zwischenlagenisolierschichten 2 und 3 unddem Dichtungsring erhöht.Der Dichtungsring ist derart ausgebildet, dass er eine mechanischeVerbindung mit den Zwischenlagenisolierschichten 2 und 3 aufweist.Solch ein Ankerungseffekt sichert, dass der Dichtungsring in denZwischenlagenisolierschichten 2 und 3 gelagertist, und folglich kann die Widerstandskraft des Dichtungsrings gegenden Riss 41 erhöhtwerden. Aus dem oben beschriebenen Grund hört der Riss 41 inder Zwischenlagenisolierschicht zwischen den Metallschichten 12m und 12n oderin dem von der Metallschicht 12m gebildeten Dichtungsringauf, sich auszubreiten.
    [0048] Inder vorliegenden Ausführungsformsind die Rillen 11m und 11n durch die Rille 11p verbunden.Deshalb ist die Metallschicht 12p bereitgestellt, um dieMetallschichten 12m und 12n zu verbinden, wasspeziell den durch den oben beschriebenen Ankerungseffekt erzieltenEffekt erhöhenkann.
    [0049] Dadie Rille 11p zwischen den Rillen 11m und 11n angeordnetist, ist der Dichtungsring in einem Bereich zwischen den Rillen 11m und 11n ausgebildet.Deshalb kann der oben genannte Effekt, der aus dem Bereitstellender Metallschicht 12p resultiert, ohne Vergrößern einerFläche,die zum Ausbilden des Dichtungsrings vorgesehen ist, erhalten werden,was es auch erlaubt, dass eine kleinere Halbleitervorrichtung ausgebildetwird.
    [0050] Weiterist in der Halbleitervorrichtung 101 der von den Metallschichten 12m, 12n und 12p gebildete Dichtungsringzusammenhängendvon der oberen Oberfläche 53 derZwischenlagenisolierschicht 3 zu der Hauptoberfläche 1a ausgebildet.Weiter ist der Dichtungsring derart ausgebildet, dass er den gesamtenSpei cherzellenbereich in der Halbleitervorrichtung 101 umgibt.Aus diesem Grund kann sicher verhindert werden, dass irgendein Riss,der in der peripheren Kante 54 erzeugt wird, ins Inneredes Speicherzellenbereichs reicht.
    [0051] Wenndie Zwischenlagenisolierschichten 2 und 3 wieim Fall der vorliegenden Ausführungsform ausvoneinander verschiedenen Materialien gebildet sind, wird ein Rissaufgrund der Differenz in der Hygroskopizität und der thermischen Ausdehnungleicht an der Grenze zwischen den Zwischenlagenisolierschichten 2 und 3 erzeugt.Die vorliegende Erfindung kann folglich sehr effektiv in der Halbleitervorrichtung 101 mitsolcher Konfiguration verwendet werden. Weiter kann in einer Halbleitervorrichtung,in der eine Einzellagen-Zwischenlagenisolierschicht auf einem Halbleitersubstratausgebildet ist, ein Riss von der peripheren Kante auftreten, dieFeuchtigkeit aufgenommen hat. Die vorliegende Erfindung kann auch sehreffektiv in einer solchen Halbleitervorrichtung verwendet werden.
    [0052] 10 zeigteine Konfiguration entsprechend einem in 2 für die ersteAusführungsform gezeigtenQuerschnitt. Eine Halbleitervorrichtung in einer zweiten Ausführungsformweist außerbei der Form des in der Zwischenlagenisolierschicht gebildeten Dichtungsringsgrundsätzlichdieselbe Struktur auf, wie die der Halbleitervorrichtung in derersten Ausführungsform.Im weiteren wird fürdie ähnliche Strukturderen Beschreibung nicht wiederholt.
    [0053] Bezugnehmendauf 10 sind in den Zwischenlagenisolierschichten 2 und 3 Rillen 11m und 11n derartausgebildet, dass sie außerhalbdes von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichsangeordnet sind, und die Rille 11p ist derart ausgebildet,dass sie sich im Zickzack zwischen den Rillen 11m und 11n erstreckt.Die Rille 11p verbindet die Rillen 11m und 11n injedem vorbestimmten Abstand. Die Rille 11p erstreckt sichin einer Richtung diagonal zu der Erstreckungsrichtung der durchdie Rille 11p verbundenen Rillen 11m und 11n.
    [0054] Gemäß der alssolches konfigurierten Halbleitervorrichtung kann der ähnlicheEffekt, wie der der ersten Ausführungsform,erreicht werden. Da in einigen Bereichen von der peripheren Kante 54 zudem Speicherzellenbereich drei Dichtungsringe ausgebildet sind,kann in diesen Bereichen ein größerer Effektdes Verhinderns von Rissausbreitung erzielt werden.
    [0055] 11 zeigteine Konfiguration entsprechend einem in 2 für die ersteAusführungsform gezeigtenQuerschnitt. Eine Halbleitervorrichtung in einer dritten Ausführungsformweist außerbei der Form des in der Zwischenlagenisolierschicht gebildeten Dichtungsringsgrundsätzlichdieselbe Struktur auf, wie die der Halbleitervorrichtung in derersten Ausführungsform.Im weiteren wird fürdieselbe Struktur deren Beschreibung nicht wiederholt.
    [0056] Bezugnehmend auf 11 sind in den Zwischenlagenisolierschichten 2 und 3 Rillen 11m und 11n derartausgebildet, dass sie außerhalbdes von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichsangeordnet sind, und eine Mehrzahl von Rillen 11p ist derartausgebildet, dass sie zwischen den Rillen 11m und 11n angeordnetsind und sich in einer Richtung orthogonal zu der Erstreckungsrichtungder Rillen 11m und 11n erstrecken. Die Rillen 11p ragenvon beiden Rillen 11m und 11n hervor, und dieRillen 11p, die von einer der Rillen hervorragen, erstreckensich in Richtung der anderen Rille. Die Rillen 11p ragenvon den beiden Rillen 11m und 11n alternierendmit einem vorbestimmten Abstand zueinander hervor.
    [0057] Gemäß der alssolches konfigurierten Halbleitervorrichtung kann der ähnlicheEffekt erzielt werden, wie der der ersten Ausführungsform.
    [0058] Für die erstebis dritte Ausführungsformist nur der Fall beschrieben, in dem die Rille 11p zwischenden Rillen 11m und 11n ausgebildet ist. Die vorliegendeErfindung ist jedoch nicht darauf beschränkt. Die Rille 11p kannauch derart geformt sein, dass sie sich außerhalb der Rillen 11m und 11n erstreckt.
    [0059] 12 zeigteine Konfiguration gemäß einemin 2 fürdie erste Ausführungsformgezeigten Querschnitt. Eine Halbleitervorrichtung in einer viertenAusführungsformweist außerbei der Form des in der Zwischenlagenisolierschicht gebildeten Dichtungsringsgrundsätzlichdieselbe Struktur auf, wie die der Halbleitervorrichtung in derersten Ausführungsform.Im weiteren wird fürdie ähnlicheStruktur deren Beschreibung nicht wiederholt.
    [0060] Bezugnehmendauf 12 ist in den Zwischenlagenisolierschichten 2 und 3 dieRille 61m derart ausgebildet, dass sie außerhalbdes von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichsangeordnet ist. Die Rille 61m erstreckt sich entlang derperipheren Kante 54 derart, dass sie den Speicherzellenbereichumgibt. In den Zwischenlagenisolierschichten 2 und 3 istdie Rille 61n derart ausgebildet, dass sie die Rille 61m invorbestimmten Abständenkreuzt. Die Rille 61n erstreckt sich im Wesentlichen inder Erstreckungsrichtung der Rille 61m, während sieihre Erstreckungsrichtung jeweils um 90 Grad ändert. Die Rille 61n kreuztdie Rille 61m in einer Richtung or thogonal zu der Erstreckungsrichtung derRille 61m. Die Rille 61m und 61n sindmit Metallschichten 62m bzw. 62n gefüllt, dieaus Wolfram, Aluminium oder ähnlichembestehen. Die Metallschichten 62m und 62n, diedie Rille 61m bzw. 61n füllen, bilden den den Speicherzellenbereichumgebenden Dichtungsring.
    [0061] EineHalbleitervorrichtung in der vierten Ausführungsform der vorliegendenErfindung beinhaltet: ein Siliziumsubstrat 1, das als einHalbleitersubstrat mit Hauptoberfläche 1a dient; eineSpeicherzelle, die als ein auf der Hauptoberfläche 1a geformtes Halbleiterelementdient; und Zwischenlagenisolierschichten 2 und 3,die auf der Hauptoberfläche 1a derartausgebildet sind, dass sie die Speicherzelle bedecken. Die Zwischenlagenisolierschichten 2 und 3 weisen eineobere Oberfläche 53 undeine periphere Kante 54 auf, die sich von der oberen Oberfläche 53 zuder Hauptoberfläche 1a erstreckt.In den Zwischenlagenisolierschichten 2 und 3 sindRillen 61m und 61n, die als streifenartige ersteund zweite Rillenabschnitte dienen, derart ausgebildet, dass siezwischen der Speicherzelle und der peripheren Kante 54 derartangeordnet sind, dass sie sich parallel zu der Hauptoberfläche 1a erstreckenund sich derart erstrecken, dass sie einander in vorbestimmten Abständen kreuzen.Die Halbleitervorrichtung beinhaltet weiter Metallschichten 62m und 62n,die als Metall dienen, das die Rille 61m bzw. 61n füllt.
    [0062] DieRillen 61m und 61n reichen von der oberen Oberfläche 53 zuder Hauptoberfläche 1a.Die Rillen 61m und 61n sind entlang der peripherenKante 54 derart ausgebildet, dass sie einen Bereich umgeben,in dem eine Speicherzelle ausgebildet ist. Die Zwischenlagenisolierschichtenbeinhalten die Zwischenlagenisolierschichten 2 und 3,die als erste und zweite Abschnitte voneinander verschiedenen Typs dienenund sukzessiv auf der Hauptoberfläche 1a ausgebildetsind.
    [0063] Gemäß der alssolches konfigurierten Halbleitervorrichtung sind die Rillen 61m und 61n mitder Metallschicht derart gefüllt,dass der Dichtungsring zwischen der Speicherzelle und der peripherenKante 54 gebildet ist. Da die Rille 61m die Rille 61n kreuzt,sind die Metallschichten 62m und 62n, die die Rillen 61m bzw. 61n füllen, derartausgebildet, dass sie in mechanischer Verbindung mit den Zwischenlagenisolierschichten 2 und 3 stehen.Deshalb kann der Dichtungsring den oben beschriebenen Ankerungseffekterzielen. Folglich kann auch in der Halbleitervorrichtung gemäß dieserAusführungsformein Effekt ähnlichzu dem der ersten Ausführungsformerzielt werden.
    [0064] Weiterist der von den Metallschichten 62m und 62n gebildeteDichtungsring zusammenhängend vonder oberen Oberfläche 53 derZwischenlagenisolierschicht 3 bis zu der Hauptoberfläche 1a ausgebildet.Weiter ist der Dichtungsring derart ausgebildet, dass er den Speicherzellenbereichder Halbleitervorrichtung umgibt. Deshalb kann einen Effekt betreffend,der aus einer solchen Konfiguration resultiert, ebenfalls ein Effekt ähnlich zudem der ersten Ausführungsformerzielt werden.
    [0065] Weiterkann aus dem in der ersten Ausführungsformbeschriebenen Grund die vorliegende Erfindung sehr effektiv in einerHalbleitervorrichtung verwendet werden, in der die Zwischenlagenisolierschichten 2 und 3 ausvoneinander verschiedenen Materialien bestehen. Weiter kann dievorliegende Erfindung sehr effektiv in einer Halbleitervorrichtung verwendetwerden, in der eine Einzellagen-Zwischenlagenisolierschicht aufeinem Halbleitersubstrat ausgebildet ist.
    [0066] 13 zeigteine Konfiguration entsprechend einem in 2 für die ersteAusführungsform gezeigtenQuerschnitt. Eine Halbleitervorrichtung in einer fünften Ausführungsformweist außer beider Form des in der Zwischenlagenisolierschicht gebildeten Dichtungsringsim Wesentlichen dieselbe Struktur auf, wie die der Halbleitervorrichtungin der vierten Ausführungsform.Im Weiteren wird fürdie ähnliche Strukturderen Beschreibung nicht wiederholt.
    [0067] Bezugnehmendauf 13 ist in den Zwischenlagenisolierschichten 2 und 3 dieRille 61m derart ausgebildet, dass sie außerhalbdes von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichsangeordnet ist und sich entlang der peripheren Kante 54 erstreckt,und die Rille 61n ist derart ausgebildet, dass sie dieRille 61m in vorbestimmten Abständen kreuzt. Die Rille 61n istderart ausgebildet, dass sie sich im Zickzack erstreckt und dieRille 61m in einer Richtung diagonal zu der Erstreckungsrichtungder Rille 61m kreuzt.
    [0068] Gemäß der alssolchen konfigurierten Halbleitervorrichtung kann ein Effekt ähnlich demder vierten Ausführungsformerzielt werden.
    [0069] 14 zeigteine Konfiguration entsprechend einem in 2 für die ersteAusführungsform gezeigtenQuerschnitt. Eine Halbleitervorrichtung in einer sechsten Ausführungsformweist außerbei der Form des in der Zwischenlagenisolierschicht gebildeten Dichtungsringsim Wesentlichen dieselbe Struktur auf, wie die der Halbleitervorrichtungin der vierten Ausführungsform.Im weiteren wird fürdie ähnliche Strukturderen Beschreibung nicht wiederholt.
    [0070] Bezugnehmend auf 14 sind in den Zwischenlagenisolierschichten 2 und 3 Rillen 61m und 61n derartausgebildet, dass sie außerhalbdes von der doppelt gepunkteten Linie 52 umgebenen Speicherzellenbereichsangeordnet sind und sich im Zickzack erstrecken. Die Rillen 61m und 61n weisendieselbe Form auf, aber sind derart ausgebildet, dass sie voneinanderabgesetzt sind. Die Rille 61m kreuzt folglich die Rille 61n invorbestimmten Abständen.
    [0071] Gemäß der alssolches konfigurierten Halbleitervorrichtung kann ein Effekt ähnlich zudem der vierten Ausführungsformerzielt werden.
    [0072] 15 zeigteine Konfiguration entsprechend einem in 2 für die ersteAusführungsform gezeigtenQuerschnitt. Eine Halbleitervorrichtung in einer siebten Ausführungsformweist außerbei der Form des in der Zwischenlagenisolierschicht gebildeten Dichtungsringsim Wesentlichen dieselbe Struktur auf, wie die der Halbleitervorrichtungin der vierten Ausführungsform.Im Weiteren wird fürdie ähnliche Strukturderen Beschreibung nicht wiederholt.
    [0073] Bezugnehmend auf 15 sind in den Zwischenlagenisolierschichten 2 und 3 Rillen 61m und 61n derartausgebildet, dass sie einander in vorbestimmten Abständen kreuzen.Die Rillen 61m und 61n kreuzen einander derart,dass sie eine Honigwabenstruktur bilden.
    [0074] Gemäß der alssolches konfigurierten Halbleitervorrichtung kann ein Effekt ähnlich zudem der vierten Ausführungsformerzielt werden. Da die Rillen 61m und 61n eineHonigwabenstruktur bilden, kann weiter die Stärke und Steifigkeit des Dichtungsrings erhöht werden.
    权利要求:
    Claims (10)
    [1] Halbleitervorrichtung mit: einem Halbleitersubstrat(1) mit einer Hauptoberfläche (1a); einemauf der Hauptoberfläche(1a) ausgebildeten Halbleiterelement; einer Zwischenlagenisolierschicht(2, 3), die eine obere Oberfläche (53) und einesich von der oberen Oberfläche(53) zu der Hauptoberfläche(1a) erstreckende periphere Kante (54) aufweistund auf der Hauptoberfläche(1a) ausgebildet ist, so dass das Halbleiterelement bedecktist, wobei in der Zwischenlagenisolierschicht (2, 3)ein streifenartiger erster und zweiter Rillenabschnitt (11m, 11n)derart ausgebildet sind, dass sie zwischen dem Halbleiterelementund der peripheren Kante (54) angeordnet sind, sich parallelzu der Hauptoberfläche(1a) erstrecken und sich in einer vorbestimmten Richtungmit einem Abstand zueinander erstrecken, und eine Mehrzahl von dritten Rillenabschnitten(11p) ist derart ausgebildet, dass sie von dem ersten undzweiten Rillenabschnitt (11m, 11n) abzweigen undsich in einer Richtung erstrecken, die sich von der Erstreckungsrichtungdes ersten und zweiten Rillenabschnitts (11m, 11n)unterscheidet; und einem Metall (12m, 12n, 12p),das den ersten, zweiten und dritten Rillenabschnitt (11m, 11n, 11p)füllt.
    [2] Halbleitervorrichtung nach Anspruch 1, bei. der derdritte Rillenabschnitt (11p) zwischen dem ersten Rillenabschnitt(11m) und dem zweiten Rillenabschnitt ( 11n)ausgebildet ist.
    [3] Halbleitervorrichtung nach Anspruch 1 oder 2, beider der dritte Rillenabschnitt (11p) den ersten Rillenabschnitt(11m) und den zweiten Rillenabschnitt (11n) verbindet.
    [4] Halbleitervorrichtung nach einem der Ansprüche 1 bis3, bei der der erste, zweite und dritte Rillenabschnitt (11m, 11n, 11p)von der oberen Oberfläche (53)zu der Hauptoberfläche(1a) reichen.
    [5] Halbleitervorrichtung nach einem der Ansprüche 1 bis4, bei der der erste und der zweite Rillenabschnitt (11m, 11n)entlang der peripheren Kante (54) derart ausgebildet sind,dass sie einen Bereich, in dem das Halbleiterelement ausgebildetist, umgeben.
    [6] Halbleitervorrichtung nach einem der Ansprüche 1 bis5, bei der die Zwischenlagenisolierschicht einen ersten und einenzweiten Abschnitt (2, 3) voneinander verschiedenerTypen und sukzessiv auf der Hauptoberfläche (1a) ausgebildetbeinhaltet.
    [7] Halbleitervorrichtung mit: einem Halbleitersubstrat(1) mit einer Hauptoberfläche (1a); einemauf der Hauptoberfläche(1a) ausgebildeten Halbleiterelement; einer Zwischenlagenisolierschicht(2, 3), die eine obere Oberfläche (53) und einesich von der oberen Oberfläche(53) zu der Hauptoberfläche(1a) erstreckende periphere Kante (54) aufweistund auf der Hauptoberfläche(1a) ausgebildet ist, so dass das Halbleiterelement bedecktist, wobei in der Zwischenlagenisolierschicht (2, 3)ein streifenartiger erster und zweiter Rillenabschnitt (61m, 61n)derart ausgebildet sind, dass sie zwischen dem Halbleiterelementund der peripheren Kante (54) angeordnet sind, sich parallelzu der Hauptoberfläche(1a) erstrecken und sich derart erstrecken, dass sie einanderin einem vorbestimmten Abstand kreuzen; und einem Metall (62m, 62n),das den ersten und zweiten Rillenabschnitt (61m, 61n)füllt.
    [8] Halbleitervorrichtung nach Anspruch 7, bei der dererste und der zweite Rillenabschnitt (61m, 61n) vonder oberen Oberfläche(53) zu der Hauptoberfläche(1a) reiche.
    [9] Halbleitervorrichtung nach Anspruch 7 oder 8, beider der erste und der zweite Rillenabschnitt (61m, 61n)entlang der peripheren Kante (54) derart ausgebildet sind,dass sie einen Bereich umgeben, in dem das Halbleiterelement ausgebildetist.
    [10] Halbleitervorrichtung nach einem der Ansprüche 7 bis9, bei der die Zwischenlagenisolierschicht einen ersten und einenzweiten Abschnitt (2, 3) voneinander verschiedenerTypen und sukzessiv auf der Hauptoberfläche (1a) ausgebildetbeinhaltet.
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    TW200515537A|2005-05-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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    2005-06-02| OP8| Request for examination as to paragraph 44 patent law|
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