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    • 专利摘要:
    Es wird ein externes Testgerät zum Simulieren eines internen BIST-Tests verwendet, wodurch das Erfassen oder Generieren ausführlicher Testergebnisse möglich ist. Durch Simulieren der BIST-Testsequenz in Echtzeit während des Tests kann der externe Tester einen Ausgang von dem BIST überwachen und die exakte Stelle von Fehlern bestimmen, sobald sie auftreten. Der externe Tester kann eine Bitfehlerkarte generieren, die anzeigt, ob jede Speicherstelle den BIST-Test bestanden hat oder nicht.An external test device is used to simulate an internal BIST test, which enables the acquisition or generation of detailed test results. By simulating the BIST test sequence in real time during the test, the external tester can monitor an output from the BIST and determine the exact location of errors as they occur. The external tester can generate a bit error map that indicates whether each memory location has passed the BIST test or not.
    公开号:DE102004023407A1
    申请号:DE200410023407
    申请日:2004-05-12
    公开日:2004-12-09
    发明作者:Thomas Boehler；Jairam Vasudev Rajajinagar Dasappa
    申请人:Infineon Technologies AG；International Business Machines Corp；
    IPC主号:G11C7-24
    专利说明:
    [0001] Dievorliegende Erfindung betrifft im Allgemeinen ein System und einVerfahren füreinen integrierten Selbsttest ("Built-InSelf Test" – BIST)und insbesondere ein System und ein Verfahren für eine externe Echtzeitsimulationeines BIST.TheThe present invention relates generally to a system and aProcedure foran integrated self-test ("Built-InSelf Test "- BIST)and in particular a system and a method for an external real-time simulationa BIST.
    [0002] Mitder Ausbreitung der anwendungsspezifischen integrierten Schaltungstechnologien("Application SpecificIntegrated Circuit" – ASIC)in neue Märktesteigt allgemein der Bedarf an einem dichteren eingebetteten Speicher.Zum Beispiel verlangen Märkte für tragbareund Multimedia-Anwendungen, wie Zellulartelefone und Handcomputer(Personal Digital Assistants) allgemein eine höhere Dichte eines eingebettetenSpeichers füreine verbesserte Funktion und einen geringeren Leistungsverbrauch.Zur Erfüllungdieses steigenden Bedarfs wurden eingebettete dynamische Speichermakrosmit wahlfreiem Speicherzugriff ("embeddeddynamic random access memory" – eDRAM)in modernen ASIC-Portfolienangeboten. Die Integration eines eDRRM in ASIC-Designs hat allgemein das Interesseverstärkt,wie hochdichte Markos, wie ein komplexes DRAM-Makro, am besten ineiner logischen Testumgebung zu testen sind.Withthe spread of application-specific integrated circuit technologies("Application SpecificIntegrated Circuit "- ASIC)into new marketsIn general, the need for denser embedded memory is increasing.For example, markets demand for portableand multimedia applications such as cellular phones and handheld computers(Personal Digital Assistants) generally a higher density of an embeddedMemory forimproved functionality and lower power consumption.To fulfillmentThis growing need has become embedded dynamic memory macroswith optional memory access ("embeddeddynamic random access memory "- eDRAM)in modern ASIC portfoliosoffered. The integration of an eDRRM in ASIC designs is of general intereststrengthenedlike high-density markos, like a complex DRAM macro, best inin a logical test environment.
    [0003] ZumBeispiel kann die Direktspeicherzugriff("Direct Memory Access" – DMA)Testung allgemein zur Testung herkömmlicher DRAMs herangezogenwerden, die Pads fürdie direkte Steuerung von Adress-, Daten- und Steuerpins haben,auf die ein externer Tester Zugriff hat. Der externe Tester kann dieDRAM-Eingängedirekt manipulieren und die Ausgangs signale zum Testen aufzeichnen.Die Direktzugriffstestung füreinen eingebetteten eDRAM oder andere Arten von eingebettetem RAM,wie einem eingebetteten magnetischen RAM (MRAM) und eingebettetenFlash-RAM, ist jedoch im Allgemeinen hinsichtlich der Siliziumfläche, derverfügbarenEingangs/Ausgangs-(I/O-) Pins, der Verdrahtungskomplexität und Testdauerzu teuer. Zum Beispiel besteht bei einem eingebetteten RAM der einzigeZugriff auf den RAM im Allgemeinen durch die Systemapplikation,in der der RAM eingebettet ist. Damit die Applikation auch als Testerfunktionieren kann, sind im Allgemeinen zusätzliche Speicher oder zusätzliche I/O-Pinsfür einenexternen Zugriff erforderlich.To theFor example, direct memory access (DMA)Testing generally used to test conventional DRAMsthe pads forhave direct control of address, data and control pins,to which an external tester has access. The external tester canDRAM inputsmanipulate directly and record the output signals for testing.The direct access test foran embedded eDRAM or other types of embedded RAM,such as embedded magnetic RAM (MRAM) and embeddedFlash RAM, however, is general in terms of silicon areaavailableInput / output (I / O) pins, wiring complexity and test durationtoo expensive. For example, an embedded RAM is the only oneAccess to RAM in general through the system application,in which the RAM is embedded. So that the application can also be used as a testeradditional memory or additional I / O pins are generally possiblefor oneexternal access required.
    [0004] ImAllgemeinen ist eine bevorzugte Lösung für das Testproblem bei einereingebettete Vorrichtung die Verwendung eines integrierten Selbsttestsystems(BIST), das ausreichende Elemente für eine hohe Fehlerabdeckungauf einem DRAM implementiert. Zu solchen Elementen können zumBeispiel die Berechnung einer zweidimensionalen Redundanzlösung, eineMusterprogrammierungsflexibilität,Echtzeit- oder Realgeschwindigkeitstestung, und Testmodusapplikationzur Toleranztestung zählen.Die Entwicklung von BIST-Funktionen hat allgemein die Testung vongroßeneingebetteten Speichern auf logischen Testern ermöglicht,ohne die zusätzlicheChipflächeoder Leistungstest-Ungenauigkeiten, die zum Beispiel mit Isolationsmultiplexernverbunden sind.in theGenerally, a preferred solution to the test problem is with aembedded device using an integrated self-test system(BIST), which is sufficient elements for a high defect coverageimplemented on a DRAM. Such elements can be used forExample the calculation of a two-dimensional redundancy solution, onePattern programming flexibility,Real-time or real-speed testing, and test mode applicationcount towards tolerance testing.The development of BIST functions has generally been tested byhugeenables embedded storage on logical testers,without the additionalchip areaor performance test inaccuracies, for example with insulation multiplexersare connected.
    [0005] ImAllgemeinen ist der BIST eine relativ einfache Schaltung (obwohler kompliziert sein kann), die wie ein kleiner Tester auf dem Halbleiterchipoder der integrierten Schaltung funktioniert. Der BIST kann so aufgebautsein, dass ein teilweiser oder vollständiger Zugriff auf den eingebettetenRAM geboten wird, währenddie externe, automatisierte Testeinrichtung nur über einen sehr beschränkten Zugriffzu dem Chip verfügtund davon abhängigist, dass der BIST die ausführlicheTestung des Speichers ausführt.Der BIST kann nur die Kernspeicherkomponente testen, da die logischeSchaltung des Chips von einem separaten logischen Tester getestetwerden kann.in theIn general, the BIST is a relatively simple circuit (thoughit can be complicated) like a little tester on the semiconductor chipor the integrated circuit works. The BIST can be set up like thisbe partial or full access to the embeddedRAM is offered whilethe external, automated test facility only has very limited accessto the chipand depending on itis that the BIST is the most detailedMemory testing.The BIST can only test the core memory component because the logicalCircuit of the chip tested by a separate logic testercan be.
    [0006] Dasich der BIST auf dem Chip befindet und den eingebetteten RAM direktsteuern kann, kann ein Entwicklungsingenieur verschiedene Funktionalitätsebenenzwischen dem BIST und der eigentlichen Vorrichtungsschaltung, wieverschiedene Testmoden, entwickeln. Zur Testung des eingebettetenRAM kann der externe Tester einen Befehl zum BIST senden, um mitdem Test zu beginnen. Wenn der BIST den Test beendet, leitet erim Allgemeinen einen Wert zu dem externen Tester, der angibt, obdie Vorrichtung den Test bestanden hat oder nicht. Zum Beispiel kanneine logische 0 anzeigen, dass der DRAM den Test bestanden hat,und eine logische 1 kann anzeigen, dass der DRAM den Test nichtbestanden hat, oder umgekehrt.Therethe BIST is on the chip and the embedded RAM directlya development engineer can control different levels of functionalitybetween the BIST and the actual device circuit, such asdevelop different test modes. For testing the embeddedThe external tester can send a command to the BIST to use RAMto start the test. When the BIST ends the test, it directsgenerally a value to the external tester that indicates whetherthe device passed the test or not. For examplea logical 0 indicating that the DRAM passed the test,and a logical 1 can indicate that the DRAM does not pass the testpassed, or vice versa.
    [0007] EinmöglicherNachteil, der mit bestehenden BIST-Implementierungen verbunden ist, bestehtdarin, dass außerhalbdes Chips nur beschränkteInformationen von dem BIST-Testzur Verfügungstehen. Im Allgemeinen kann der externe Tester nur für eine anfänglicheBIST-Testprogrammvektor- und Takteingabe und zum Aufzeichnen dessehr begrenzten BIST-Ausgangesverwendet werden, wie ein Fehler-Flag-Pin und ein Testende-("end-of-test" – EOT) Pin. Sobald mit einemTest begonnen wird, erzeugt im Allgemeinen der BIST auf dem Chipintern Adressen und Datenmuster, die zu dem eingebetteten RAM gesendetwerden, und vergleicht intern Daten, die vom eingebetteten RAM zurückgesendetwerden. Wenn die Vorrichtung den Test nicht besteht, kann der BISTdas Versagen auf einem dafürbestimmten externen Pin anzeigen, wie durch Einstellen des Fehlersignalsauf eine logische Eins, um einen Fehler anzuzeigen, oder durch Halteneiner logischen Null, um ein Bestehen anzuzeigen.A possible disadvantage associated with existing BIST implementations is that only limited information from the BIST test is available outside of the chip. In general, the external tester can only be used for an initial BIST test program vector and clock input and for recording the very limited BIST output, such as an error flag pin and an end of test (EOT) Pin code. Generally, once a test is started, the BIST on the chip internally generates addresses and data patterns that are sent to the embedded RAM and internally compares data that is sent back from the embedded RAM. If the device fails the test, the BIST can indicate the failure on a dedicated external pin, such as by setting the fault signal to a logic one to indicate an error or by holding a logic zero to indicate a pass.
    [0008] Ausder Perspektive des externen Testers sind die einzigen Informationen,die vom BIST erhalten werden, ob die Vorrichtung den gesamten Test bestandenhat oder nicht. Mit anderen Worten, der externe Tester erhält dasselbeErgebnis, unabhängig davon,ob eine einzige Speicheradresse auf dem Chip versagt oder ob dasgesamte Speicher-Array versagt, und der externe Tester kann nichtzwischen den beiden unterscheiden und auch nicht die Ursache desFehlers klären.Outthe external tester’s perspective, the only informationobtained from the BIST if the device passed the entire testhas or not. In other words, the external tester gets the sameResult regardlesswhether a single memory address on the chip fails or whether thatentire storage array fails and the external tester cannotdistinguish between the two and also not the cause of theClarify errors.
    [0009] Durchbevorzugte Ausführungsformender vorliegenden Erfindung, die ein externes Testgerät zum Simulierendes internen BIST-Tests verwenden, wodurch die Erfassung und Erstellungausführlicher Testergebnissemöglichist, werden diese und andere Probleme im Allgemeinen gelöst oderumgangen und allgemein technische Vorteil erreicht. Durch Simulierender BIST-Testsequenz in Echtzeit während des Tests kann der externeTester einen Ausgang von dem BIST überwachen und die exakte Stellevon Fehlern bestimmen, sobald diese auftreten. Der externe Testerkann eine Bitfehlerkarte genieren um anzuzeigen, ob jeder Speicherplatzden BIST-Test bestanden hat oder nicht.Bypreferred embodimentsof the present invention using an external test device for simulationuse the internal BIST test, which will help capture and builddetailed test resultspossible, these and other problems are generally solved orbypassed and achieved general technical advantage. By simulatingThe BIST test sequence in real time during the test can be externalTesters monitor an exit from the BIST and the exact locationdetermine errors as soon as they occur. The external testercan generate a bit error map to indicate if any storage spacepassed the BIST test or not.
    [0010] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung umfasst ein Verfahren zum Testen eines eingebettetenSpeicherkerns auf einem Halbleiterchip die Bereitstellung einesTaktes zu einer BIST-Schaltung auf dem Halbleiterchip, das Initialisierender BIST-Schaltung zur Ausführungeines integrierten Selbsttests des eingebetteten Speicherkerns unterVerwendung einer Adressensequenz, das Starten einer Simulation desintegrierten Selbsttestes, wobei die Simulation die Adressensequenzsimuliert und wobei die Simulation den Takt verwendet, um synchronmit dem BIST-Schaltungstestzu laufen, das Überwacheneines Ausgangs von der BIST-Schaltung für eine Anzeige, dass eine Speicherzelleden integrierten Selbsttest nicht bestanden hat, und wenn ein Speicherzellenfehlerauftritt, das Korrelieren des Speicher zellenfehlers mit einer spezifischenAdresse, die durch die Simulation generiert wurde.According to onepreferred embodiment of theThe present invention includes a method for testing an embeddedMemory core on a semiconductor chip providing aClock to a BIST circuit on the semiconductor chip, the initializationthe BIST circuit for executionan integrated self-test of the embedded memory core underUsing an address sequence, starting a simulation of theintegrated self-test, the simulation of the address sequencesimulates and where the simulation uses the clock to synchronizewith the BIST circuit testto run, monitoringan output from the BIST circuit for an indication that a memory cellfailed the built-in self-test, and if a memory cell erroroccurs, correlating the memory cell error with a specific oneAddress generated by the simulation.
    [0011] Gemäß einerweiteren bevorzugten Ausführungsformder vorliegenden Erfindung umfasst ein System zum Testen eines eingebettetenSpeicherkerns auf einem Halbleiterchip mit BIST-Schaltung ein simuliertesTestprogramm mit einer Steuerschnittstelle zum Initialisieren undTakten der BIST-Schaltungauf dem Halbleiterchip, einen Adressengenerator zum Generieren einerersten Adressensequenz, die mit einer zweiten Adressensequenz übereinstimmt,die von der BIST-Schaltungwährend einesintegrierten Selbsttests des eingebetteten Speicherkerns generiertwird, wobei der Adressengenerator Taktungsinformationen von demsimulierten Testprogramm zum Synchronisieren der ersten Adressensequenzmit der zweiten Adressensequenz empfängt, und Dateneingabeknotenzum Empfangen von Datenausgangsbussignalen von der BIST-Schaltung während desintegrierten Selbsttests des eingebetteten Speicherkerns, wobeidie Datenausgangsbussignale anzeigen, ob einzelne Speicherzellenden integrierten Selbsttest nicht bestanden haben, und wobei dasTestsystem dazu ausgebildet ist, einen bestimmten Speicherzellenfehlermit einer entsprechenden Adresse zu korrelieren, die von dem Adressengeneratorgeneriert wird.According to oneanother preferred embodimentThe present invention includes a system for testing an embedded oneMemory core on a semiconductor chip with a BIST circuit a simulatedTest program with a control interface for initialization andClocking the BIST circuiton the semiconductor chip, an address generator for generating afirst address sequence that matches a second address sequence,that of the BIST circuitduring aintegrated self-tests of the embedded memory corewith the address generator timing information from thesimulated test program for synchronizing the first address sequencewith the second address sequence, and data entry nodesfor receiving data output bus signals from the BIST circuit during theintegrated self-tests of the embedded memory core, wherebythe data output bus signals indicate whether individual memory cellshave not passed the integrated self-test, and where thatTest system is designed to detect a specific memory cell errorcorrelate with a corresponding address provided by the address generatoris generated.
    [0012] Gemäß einerweiteren bevorzugten Ausführungsformder vorliegenden Erfindung umfasst ein Halbleiterchip einen eingebettetenSpeicherkern, umfassend ein Array von Speicherzellen, eine BIST-Schaltung,die an den Speicherkern gekoppelt ist und eine Schaltung zum Testender Speicherzellen in dem Speicherkern umfasst, und Signalleitungen,die zwischen der BIST-Schaltung und extern zugänglichen Knoten gekoppelt sind,wobei die Signalleitungen einen Datenausgangsbus umfassen, und wobeidie BIST-Schaltung so konfiguriert ist, dass sie auf dem Datenausgangsbus "Test bestanden"/"Test nicht bestanden"-Daten bereitstellt, die einzelnen der Speicherzellenentsprechen, die mit einem integrierten Selbsttest getestet wurden.According to oneanother preferred embodimentIn the present invention, a semiconductor chip includes an embedded oneMemory core, comprising an array of memory cells, a BIST circuit,which is coupled to the memory core and a circuit for testingwhich comprises memory cells in the memory core, and signal lines,which are coupled between the BIST circuit and externally accessible nodes,wherein the signal lines comprise a data output bus, and whereinthe BIST circuit is configured to provide "test passed" / "test failed" data on the data output bus, the individual ones of the memory cellsthat have been tested with an integrated self-test.
    [0013] EinVorteil einer bevorzugten Ausführungsformder vorliegenden Erfindung besteht darin, dass sie ausführlicheInformationen überden eingebetteten Speicherkern liefert und nicht nur angibt, obder Test bestanden oder nicht bestanden wurde. Aus einem BIST-Testkann eine Bitfehlerkarte generiert werden. Die ausführlichenInformationen könnenpräziseanzeigen, wo der oder die Fehler gerade auftreten und genau wieviel der Vorrichtung davon betroffen ist.OnAdvantage of a preferred embodimentThe present invention is that it is detailedinformation aboutdelivers the embedded memory core and not only indicates whetherthe test passed or failed. From a BIST testa bit error map can be generated. The detailedInformation canpreciseshow where the error or errors are occurring and exactly howmuch of the device is affected.
    [0014] Einweiterer Vorteil einer bevorzugten Ausführungsform der vorliegendenErfindung besteht darin, dass sie eine wirtschaftliche Testung eineseingebetteten Speichers ermöglicht,da der Hersteller kein durch ein Pad gehendes Speichertest-Makro über zurLeitungsüberwachungeinbauen muss. Das eigentliche Produkt mit BIST kann als Leitungsmonitor zumErfassen von Defekten im eingebetteten Speicher verwendet werden.Onfurther advantage of a preferred embodiment of the presentInvention is that it is an economical test of aembedded memory allowssince the manufacturer does not use a memory test macro to go through a padline monitoringmust install. The actual product with BIST can be used as a line monitorDetection of defects in the embedded memory can be used.
    [0015] Einweiterer Vorteil einer bevorzugten Ausführungsform der vorliegendenErfindung besteht darin, dass sie eine Realgeschwindigkeitstestungdes eingebetteten Speichers ermöglicht.Der Takt vom Tester kann bei hoher Geschwindigkeit laufen, um einenrealistischen Test der Vorrichtung bereitzustellen.Another advantage of a preferred embodiment of the present invention is that it does a real speed test of the embedded memory. The tester's clock can run at high speed to provide a realistic test of the device.
    [0016] Einweiterer Vorteil einer bevorzugten Ausführungsform der vorliegendenErfindung besteht darin, dass sie zum Prüfen und Verifizieren des BIST selbstverwendet werden kann. Ein Defekt kann absichtlich auf einem Testchiperzeugt werden und dann kann der BIST angewiesen werden, einen Test auszuführen. DieBitfehlerkarte, die von dem Test generiert wird, kann mit dem tatsächlichenFehler verglichen werden um sicherzustellen, dass der BIST richtigarbeitet. Eine bevorzugte Ausführungsformder vorliegenden Erfindung kann auch zum Prüfen der Adressenverwürfelungsoperationendes BIST verwendet werden, z.B. der Transformationen oder Umwandlungender physischen Adresse und logischen Adresse.Onfurther advantage of a preferred embodiment of the presentInvention is that it is for checking and verifying the BIST itselfcan be used. A defect can be deliberately on a test chipgenerated and then the BIST can be instructed to run a test. TheBit error map generated by the test can match the actualErrors are compared to ensure that the BIST is correctis working. A preferred embodimentThe present invention can also be used to check address scrambling operationsof the BIST can be used, e.g. of transformations or transformationsthe physical address and logical address.
    [0017] Zuvorwurden die Merkmale und technischen Vorteile der vorliegenden Erfindungziemlich allgemein dargestellt, damit die folgende ausführlicheBeschreibung der Erfindung besser verständlich wird. In der Folge werdenzusätzlicheMerkmale und Vorteile der Erfindung beschrieben, die Gegenstandder Ansprücheder Erfindung sind. Fürden Fachmann sollte offensichtlich sein, dass das offenbarte Konzeptund die spezifische Ausführungsformeinfach als Basis fürdie Modifizierung oder Entwicklung anderer Strukturen oder Prozesseverwendet werden können,die denselben Zwecken wie die vorliegende Erfindung dienen. Es solltefür denFachmann auch offensichtlich sein, dass solche äquivalenten Konstruktionen nichtvom Wesen und Umfang der Erfindung abweichen, wie in den beiliegendenAnsprüchendargelegt.beforewere the features and technical advantages of the present inventionpresented quite generally, so the following detailedDescription of the invention will be better understood. As a resultadditionalFeatures and advantages of the invention described, the subjectof claimsof the invention. ForIt should be apparent to those skilled in the art that the concept disclosedand the specific embodimentsimply as the basis forthe modification or development of other structures or processescan be usedserving the same purposes as the present invention. It shouldfor theIt should also be obvious to those skilled in the art that such equivalent constructions are notdiffer from the essence and scope of the invention, as in the accompanyingclaimsexplained.
    [0018] Für ein umfassendesVerständnisder vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgendenBeschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezuggenommen, von welchen:For a comprehensiveunderstandingThe present invention and its advantages will now be as followsDescriptions in conjunction with the accompanying drawings referencetaken from which:
    [0019] 1 ein Blockdiagramm einesBIST-Systems zum Testen eines eDRAM-Kerns ist; 1 Figure 3 is a block diagram of a BIST system for testing an eDRAM core;
    [0020] 2 ein Flussdiagramm ist,das den Betrieb des BIST-Systems von 1 zeigt; 2 FIG. 4 is a flow diagram illustrating the operation of the BIST system of FIG 1 shows;
    [0021] 3 ein Flussdiagramm desSchreibvorganges von BIST-Daten in den eDRAM-Kern ist, und 3 FIG. 3 is a flowchart of the writing process of BIST data into the eDRAM core, and
    [0022] 4 ein Flussdiagramm einesLese- und Vergleichszyklus von BIST-Daten ist. 4 Figure 3 is a flow diagram of a read and compare cycle of BIST data.
    [0023] Inder Folge wird die Herstellung und Verwendung gegenwärtig bevorzugterAusführungsformenausführlichbesprochen. Es sollte jedoch anerkannt werden, dass die vorliegendeErfindung viele anwendbare erfinderische Konzepte bietet, die ineiner Vielzahl spezifischer Kontexte ausgeführt werden können. Diespezifischen besprochenen Ausführungsformendienen nur der Veranschaulichung besonderer Arten der Herstellungund Verwendung der Erfindung und schränken den Umfang der Erfindung nichtein. Zum Beispiel bezieht sich die in der Folge ausführlich beschriebeneAusführungsformauf einen BIST füreinen eingebetteten DRAM-Kern,aber die Erfindung kann auch bei anderen eingebetteten Schaltungenverwendet werden, wie andere Arten von eingebetteten Speichern oderSchaltungen mit begrenztem Zugriff auf einer ASIC.Inas a result, manufacture and use is currently more preferredembodimentsin detaildiscussed. However, it should be recognized that the presentInvention offers many applicable inventive concepts that are ina variety of specific contexts. Thespecific embodiments discussedserve only to illustrate special types of productionand use of the invention and do not limit the scope of the inventionon. For example, the one described in detail below appliesembodimenton a BIST foran embedded DRAM core,but the invention can also be used with other embedded circuitscan be used like other types of embedded storage orCircuits with limited access on an ASIC.
    [0024] 1 ist ein Blockdiagramm,das eine Testkonfiguration gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung zeigt. Ein eingebetteter DRAM-Kern 100 undein BIST 102 sind auf einem Halbleiterchip oder "Die" angeordnet, der anein automatisiertes Testgerät("automated test equipment" – ATE) 104 angeschlossenist. Im Allgemeinen steht auf dem Chip ein vollständiger Zugriff aufden eDRAM 100 zur Verfügungund nur ein begrenzter Zugriff fürdas externe Testgerät.Der eDRRM-Kern 100 hat Standardschnittstellensignale für einenSpeicher, einschließlichKerndateneingangsleitungen 106, Takt 108, Adressleitung 110, Reihenadressen-Strobe 112,Spaltenadressen-Strobe 114, Chipwahl 116, Schreibaktivierung 118,Taktaktivierung 120 und Kerndatenausgangsleitungen 122.In anderen Ausführungsformenkann der eDRAM-Kern 100 mehr, weniger oder andere Schnittstellensignalezur Steuerung des Speichers haben. 1 10 is a block diagram showing a test configuration in accordance with a preferred embodiment of the present invention. An embedded DRAM core 100 and a BIST 102 are arranged on a semiconductor chip or "die" which is connected to an automated test device ("automated test equipment" - ATE) 104 connected. In general, the chip has full access to the eDRAM 100 available and only limited access for the external test device. The eDRRM core 100 has standard interface signals for memory, including core data input lines 106 , Clock 108 , Address line 110 , Row address strobe 112 , Column address strobe 114 , Chip choice 116 , Write activation 118 , Clock activation 120 and core data output lines 122 , In other embodiments, the eDRAM core can 100 have more, less or different interface signals to control the memory.
    [0025] DerBIST 102 kann die Schnittstellensignale zur Steuerung desBetriebs und zur Überwachungeines eDRAM-Kerns 100 währendeines Tests verwenden. Der BIST 102 hat seinerseits externverfügbare Signalezur Anbindung an das ATE 104. Ein Programmvektoreingang 124 wirdvom ATE 104 zur Bereitstellung eines Testvektors für den BIST 102 verwendet.Der Programmvektor 124 kann zum Initialisieren eines Testsverwendet werden, indem der spezifische Testlauf für den BIST 102 gewählt wird.Das ATE 104 kann das Laden des Programmvektors 124 undden tatsächlichenTeststart durch BIST 102 mit einem Ladesignal 126 signalisieren.Der Test des eingebetteten Speichers wird vorzugsweise als Pre-Fuse-Testausgeführt.Das ATE 104 stellt auch einen Differenzialtakt für den BIST 102 bereit,mit Taktsignalen Takt1 130 und Takt2 132. DerBIST-Takt 128 wird von diesen Taktsignalen abgeleitet.Das ATE 104 kann auch ein Rückstellsignal 140 für den BIST 102 zumZurückstellender BIST-Schaltung bereitstellen.The BIST 102 can use the interface signals to control the operation and monitor an eDRAM core 100 use during a test. The BIST 102 in turn has externally available signals for connection to the ATE 104 , A program vector input 124 is from the ATE 104 to provide a test vector for the BIST 102 used. The program vector 124 can be used to initialize a test by running the specific test run for the BIST 102 is chosen. The ATE 104 can load the program vector 124 and the actual test start by BIST 102 with a charging signal 126 signal. The test of the embedded memory is preferably carried out as a pre-fuse test. The ATE 104 also provides a differential clock for the BIST 102 ready with clock signals clock1 130 and bar 2 132 , The BIST measure 128 is derived from these clock signals. The ATE 104 can also be a reset signal 140 for the BIST 102 to reset the BIST circuit.
    [0026] DerBIST 102 kann dem ATE 104 das Ende eines Testsmit einem Testende-Signal 134 anzeigen, und kann das Misslingeneines Tests mit einem Fehlersignal 136 signalisieren. DerBIST 102 kann auch einen Datenleseausgangsbus 138 zudem ATE 104 bereitstellen. Der Datenausgangsbus 138 kannjede Anzahl von Leitungen umfassen, ist aber vorzugsweise von derselbenGröße wie derKerndatenausgangsbus 122 vom eDRAM-Kern 100. DerDatenausgangsbus 138 kann zur Anzeige eines bestimmtenFehlers an das ATE 104 verwendet werden, das diese Informationenzur Bestimmung der spezifischen Stelle des Fehlers verwenden kann.The BIST 102 can the ATE 104 the end of a test with a test end signal 134 display, and may fail a test with an error signal 136 signal. The BIST 102 can also have a data read output bus 138 to the ATE 104 provide. The data output bus 138 can include any number of lines, but is preferably the same size as the core data output bus 122 from the eDRAM core 100 , The data output bus 138 can be used to display a specific error to the ATE 104 can be used, which can use this information to determine the specific location of the error.
    [0027] Derexterne Tester kann voll- oder halbautomatisiert sein. Vorzugsweisesteuert das ATE 104 den Beginn eines Tests und überwachtSignale vom BIST 102 in Bezug auf das Auftreten eines Fehlers während einesTests. Das ATE 109 umfasst ein simuliertes Testprogramm 142,das den Test, der vom BIST 102 durchgeführt wird, simuliert, während der BIST 102 denTest ausführt.Basierend auf dem simulierten BIST-Programm generiert der Adressengenerator 144 Adressenin derselben Sequenz wie der eigentliche BIST, synchron mit demBIST 102. WährendAdressen generiert werden, überwachtdas ATE 104 den Datenausgangsbus 138 auf eineFehleranzeige. Wenn der Datenausgangsbus 138 einen Fehleranzeigt, stimmt das ATE 104 den Fehler mit der entsprechendenAdresse ab, die vom Adressengenerator 144 generiert wird,und markiert die besondere Stelle des Fehlers in einer Bitfehlerkarte 146.The external tester can be fully or semi-automated. The ATE preferably controls 104 the start of a test and monitors signals from the BIST 102 regarding the occurrence of an error during a test. The ATE 109 includes a simulated test program 142 which is the test by BIST 102 is performed, simulated while the BIST 102 runs the test. The address generator generates based on the simulated BIST program 144 Addresses in the same sequence as the actual BIST, in sync with the BIST 102 , The ATE monitors while addresses are being generated 104 the data output bus 138 on an error message. If the data output bus 138 indicates an error, the ATE is correct 104 the error with the corresponding address from that of the address generator 144 is generated and marks the special location of the error in a bit error map 146 ,
    [0028] DasFlussdiagramm 200 in 2 zeigtden typischen Ablauf des BIST-Tests gemäß einer bevorzugten Ausführungsformder vorliegenden Erfindung. Das ATE 104 leitet den Taktzum BIST 102, so dass das ATE 104 mit der Zeitsteuerungdes BIST 102-Betriebs währendeines Tests synchronisiert werden kann. Vorzugsweise kann der Taktbei der normalen Taktgeschwindigkeit des Halbleiterchips laufen.Abhängigvon den Testparametern kann der Takt als Alternative langsamer odersogar schneller als mit der normalen Taktgeschwindigkeit laufen.Zunächstwird ein BIST-Rückstellzyklus 202 vomATE 104 unter Verwendung des Rückstellsignals 140 initiiert.Nach Beendigung des Rückstellzyklusführt dasATE 104 den Schritt 204 durch Laden eines Programmvektors oderBefehls 124 in einen BIST-Speicher oder ein Register unterVerwendung des Ladesignals 126 aus. In Schritt 206 wirdauf die Aktivierung des Fuse-Ready-Signals gewartet und danach wird "kein Betrieb" ("no operation" – NOP) ausgeführt, umeinen Zyklus zu verzögern.The flow chart 200 in 2 shows the typical sequence of the BIST test according to a preferred embodiment of the present invention. The ATE 104 directs the beat to the BIST 102 so that the ATE 104 with the time control of the BIST 102 Operation can be synchronized during a test. The clock can preferably run at the normal clock speed of the semiconductor chip. Alternatively, depending on the test parameters, the clock may run slower or even faster than the normal clock speed. First, a BIST reset cycle 202 from ATE 104 using the reset signal 140 initiated. At the end of the reset cycle, the ATE leads 104 the step 204 by loading a program vector or instruction 124 into a BIST memory or register using the load signal 126 out. In step 206 Waiting for the activation of the fuse ready signal and then "no operation"("NOP") is carried out in order to delay a cycle.
    [0029] DerBIST-Musterstart 210 und ATE-Simulationsmusterstart 212 beginnensynchron mit der Ausführung.Das heißt,die externe Simulation wird auf das BIST-Muster Zyklus für Zyklusabgestimmt oder folgt diesem. Dasselbe Testprogramm, das vom BIST ausgeführt wird,kann vom externen Tester simuliert werden, indem er derselben Adressentestsequenz folgt.The BIST sample start 210 and ATE simulation pattern start 212 start synchronously with execution. This means that the external simulation is matched to or follows the BIST pattern cycle by cycle. The same test program executed by the BIST can be simulated by the external tester by following the same address test sequence.
    [0030] Danachschreibt der BIST 102 in Schritt 214 Daten zuallen Speicherzellen, die im Speicherkern 100 zu testensind. Eine bevorzugte Ausführungsformeiner BIST-Schreibmustersequenz 300 ist ausführlicherin 3 dargestellt. DerSchreibmusterstart beginnt in Schritt 302. Dann führt derBIST 102 eine Schleife aus, bis die Zellen an allen zutestenden Adressen mit Daten beschrieben sind. In der Schleife führt derBIST die folgende Sequenz aus aktivieren 304, NOP 306,Daten schreiben 308, NOP 310, vorladen 312 undNOP 314. In Schritt 316 bestimmt der BIST, obdas Datenschreibmuster vollständigist. Wenn nicht, führtder BIST die Sequenz fürdie nächsteAdresse aus. Wenn das Schreibmuster vollständig ist, fährt die Sequenz in 2 fort.Then the BIST writes 102 in step 214 Data on all memory cells in the memory core 100 are to be tested. A preferred embodiment of a BIST write pattern sequence 300 is more detailed in 3 shown. The writing pattern start begins in step 302 , Then the BIST leads 102 a loop until the cells are written with data at all addresses to be tested. In the loop, the BIST executes the following sequence of activating 304 , NOP 306 , Write data 308 , NOP 310 , preload 312 and NOP 314 , In step 316 the BIST determines whether the data write pattern is complete. If not, the BIST executes the sequence for the next address. When the writing pattern is complete, the sequence moves in 2 continued.
    [0031] Untererneuter Bezugnahme auf 2 beginntder BIST 102, sobald die Datenschreibsequenz vollständig ist,mit dem Testen des Speicherkerns 100 in Schritt 216 durchLesen von Daten und Vergleichen derselben mit den Daten, die inden entsprechenden Speicherstellen geschrieben sind. Eine bevorzugteAusführungsformeiner BIST-Lesemustersequenz 400 ist in 4 ausführlicher dargestellt. Der Lesemusterstartbeginnt in Schritt 402. Außer dass Daten gelesen undnicht Daten geschrieben werden, folgt der Anfangsteil eines Lesevorgangseiner gleichen Sequenz wie der Schreibvorgangaktivieren 404,NOP 406, Daten lesen 408, NOP 410, vorladen 412 undNOP 414. Nach Beendigung dieser Sequenz vergleicht derBIST in Schritt 416 die gelesenen Daten mit dem Erwartungswertaus dem Schreibzyklus fürdiese Adresse. Wenn die Daten gleich oder gültig sind, wie in Schritt 418 bestimmt, sendetdie Lesesequenz ein "bestanden" ("pass") für dieseAdresse in Schritt 422 zurück. Wenn die Daten nicht gleichsind, sendet die Lesesequenz ein "nicht bestanden" ("fail") für dieseAdresse in Schritt 420 zurück.Referring again to 2 the BIST begins 102 once the data write sequence is complete, testing the memory core 100 in step 216 by reading data and comparing it with the data written in the corresponding storage locations. A preferred embodiment of a BIST read pattern sequence 400 is in 4 shown in more detail. The reading pattern start begins in step 402 , Except for reading data and not writing data, the initial portion of a read follows a sequence similar to activating the write 404 , NOP 406 , Read data 408 , NOP 410 , preload 412 and NOP 414 , After completing this sequence, the BIST compares in step 416 the read data with the expected value from the write cycle for this address. If the dates are the same or valid, as in step 418 determined, the read sequence sends a "pass" for this address in step 422 back. If the data is not the same, the read sequence sends a "fail" for this address in step 420 back.
    [0032] Untererneuter Bezugnahme auf 2 wird das "bestanden" oder "nicht bestanden", das von der Lesesequenzzurückgesendetwird, in Schritt 218 geprüft. Wenn kein Fehler vorhandenist, fährtder Test mit Schritt 224 fort. Wenn ein Fehler vorhandenist, signalisiert der BIST den Fehler dem externen Tester in Schritt 220.In einer bevorzugten Ausführungsform wirdder Fehler überden Datenausgangsbus 138 zu dem externen Tester gesendet.Die BIST-Maschine verwendet einen Satz von Datenausgangsknoten oderPins zu dem externen Tester zur Signalisierung von Speicherzellenfehlern,wobei die Knoten vorzugsweise die DQ-Pins sind. Der Datenausgangsbus istvorzugsweise 8 Bits breit, kann aber als Alternative 16 oder 32oder mehr Bits breit sein, oder kann weniger als 8 Bits breit sein.Im Allgemeinen stellt jeder Pin eine Speicherzelle dar. Der Ausgangvon diesen Pins ist eine logische Null, wenn die adressierten Zellenden Lesezyklustest bestanden haben. Wenn eine adressierte Zelleden Test jedoch nicht besteht, wird das entsprechende Datenpin vomexternen Tester auf eine logische Eins für eine Fehlererfassung gestellt.Referring again to 2 the "pass" or "fail" sent back from the read sequence in step 218 checked. If there is no error, the test goes to step 224 continued. If there is an error, the BIST signals the error to the external tester in step 220 , In a preferred embodiment, the error is on the data output bus 138 sent to the external tester. The BIST machine uses a set of data output nodes or pins to the external tester to signal memory cell errors, with the nodes ahead preferably the DQ pins are. The data output bus is preferably 8 bits wide, but may alternatively be 16 or 32 or more bits wide, or may be less than 8 bits wide. In general, each pin represents a memory cell. The output from these pins is a logic zero when the addressed cells have passed the read cycle test. However, if an addressed cell does not pass the test, the corresponding data pin is set to a logical one by the external tester for error detection.
    [0033] BeimErfassen eines Fehlers registriert der externe Tester in Schritt 222 dieAdresse und den Datenpin, die dem Fehler zugeordnet sind. Während der BISTeinen Test des eingebetteten Speicherkerns ausführt, führt der externe Tester eineSimulation des Tests durch, wobei dieselbe Adressensequenz wie beimBIST läuft.Der externe Tester generiert unabhängige Adresseninformationenmit dem Adressengenerator 144, so dass, wenn Daten vomBIST empfangen werden, der Tester diese der entsprechenden Adressenstellezuordnen kann. Die BIST-Adressensequenz und der Datenausgang unddie externe Adressengenerierung sind auf denselben Takt synchronisiert,der vom externen Tester generiert wird. Der Tester erfasst den Datenausgangspinzustand während jedesgültigenDatenzyklus. Wenn die Daten eine logisch 0 sind, bedeutet dies,dass die adressierte Zelle den Test bestanden hat. Wenn die BIST-Ausgangsdateneine logische Eins sind, bedeutet dies, dass die adressierte Zelleden Test nicht bestanden hat. Der externe Tester registriert dieFehlerstellen und kann eine Bitfehlerkarte für den Speicherkern unter Verwendungder Adressendaten und der Ausgangsdaten, die vom BIST empfangenwerden, erstellen.If an error is detected, the external tester registers in step 222 the address and data pin associated with the error. While the BIST executes a test of the embedded memory core, the external tester simulates the test using the same address sequence as the BIST. The external tester generates independent address information with the address generator 144 so that when data is received from the BIST, the tester can assign it to the appropriate address location. The BIST address sequence and the data output and the external address generation are synchronized to the same clock that is generated by the external tester. The tester detects the data output pin state during each valid data cycle. If the data is a logic 0, it means that the addressed cell passed the test. If the BIST output data is a logic one, it means that the addressed cell failed the test. The external tester registers the error locations and can create a bit error map for the memory core using the address data and the output data received from the BIST.
    [0034] Schritt 224 bestimmt,ob der Test vollendet ist, d.h., ob alle zu testenden Speicherzellengetestet wurden. Wenn nicht, wird der Lesezyklus wiederholt. Wennder Test vollendet ist, vollendet der externe Tester die Generierungder Bitfehlerkarte fürden eingebetteten Speicher. Der BIST kann das Testende-Signal verwenden,um dem externen Tester anzuzeigen, dass der Test vollendet ist.Der BIST kann auch das Fehlerpin zu diesem Zeitpunkt verwendet, umanzuzeigen, ob der Chip den gesamten Test bestanden hat oder nicht.step 224 determines whether the test is complete, ie whether all memory cells to be tested have been tested. If not, the read cycle is repeated. When the test is completed, the external tester completes the generation of the bit map for the embedded memory. The BIST can use the end of test signal to indicate to the external tester that the test is complete. The BIST can also use the error pin at this time to indicate whether the chip has passed the entire test or not.
    [0035] AlsAlternative kann anstelle von oder zusätzlich zu der Überwachungdes Datenausgangsbusses auf Fehler der externe Tester einen Fehlererfassen, indem er das Fehler-Flag-Pinwährendeines BIST-Tests überwacht.Wenn das Fehlersignal nach einem Lesezyklus eine logische Eins ist,kann der externe Tester die Fehlerdaten aus den DQ-Pins erfassenund die Adresseninformationen von seinem Adressengenerator zur Verwendungbei der Erstellung einer Bitfehlerkarte registrieren.AsAlternatively, instead of or in addition to monitoringof the data output bus for an errorcapture by using the error flag pinwhileof a BIST test monitored.If the error signal is a logic one after a read cycle,the external tester can record the error data from the DQ pinsand the address information from its address generator for useregister when creating a bit error map.
    [0036] NachDurchführungdes BIST-Tests und Erstellung der Bitfehlerkarte kann die Kartein einer Datenbank gespeichert werden. Die Bitfehlerkarte kann zusammengestelltund gespeichert werden, während derTest läuftoder kann nach Beendigung des Tests zusammengestellt und gespeichertwerden. Die Bitfehlerkarte kann als Test- oder Graphikausgabe dargestelltwerden. Im Allgemeinen kann eine Bitfehlerkarte sehr nützlicheund ausführlicheInformationen überden eingebetteten Speicher liefern. Zum Beispiel kann die Bitfehlerkartedazu beitragen, zwischen Defekten zu unterscheiden, die durch die Chipkonstruktionoder durch den Betrieb der Produktlinie eingeführt wurden.ToexecutionThe BIST test and creation of the bit error map can be done by the cardstored in a database. The bit error card can be compiledand saved during theTest is runningor can be compiled and saved after the testbecome. The bit error map can be displayed as a test or graphic outputbecome. In general, a bit error map can be very usefuland detailedinformation aboutdeliver the embedded memory. For example, the bit error cardhelp distinguish between defects caused by the chip designor introduced through the operation of the product line.
    [0037] Obwohldie vorliegende Erfindung und ihre Vorteile ausführlich beschrieben wurden,sollte offensichtlich sein, dass verschiedene Änderungen, Ersetzungen undAbänderungenvorgenommen werden können,ohne vom Wesen und Umfang der Erfindung, wie in den beiliegendenAnsprüchendefiniert, Abstand zu nehmen. Zum Beispiel können viele der zuvor besprochenenMerkmale und Funktionen in Software, Hardware oder Firmware odereiner Kombination davon implementiert werden. Als weiteres Beispielist fürden Fachmann sofort erkennbar, dass die Reihenfolge der hierin beschriebenenSchritte verändertwerden kann und dennoch im Umfang der vorliegenden Erfindung liegt.Insbesondere kann das Schreiben von Daten zu allen Speicherzellenzuerst ausgeführtwerden, gefolgt vom Lesen und Vergleichen der Daten von allen Speicherzellen.Als Alternative kann das Schreiben und Lesen von Daten in gewisserWeise verändertwerden. Als weiteres Beispiel könnendie logischen Werte aktiv hoch und inaktiv nieder oder umgekehrtsein. Als weiteres Beispiel kann der Takt aus dem Inneren des externenTesters bereitgestellt werden oder kann separat generiert und sowohldem externen Tester wie auch dem BIST bereitgestellt werden.Even thoughthe present invention and its advantages have been described in detail,should be obvious that various changes, replacements andamendmentscan be madewithout the essence and scope of the invention, as in the accompanyingclaimsdefined to distance itself. For example, many of the previously discussedFeatures and functions in software, hardware or firmware ora combination of these can be implemented. As another exampleis forthose skilled in the art will immediately recognize that the order of those described hereinSteps changedcan still be within the scope of the present invention.In particular, the writing of data to all memory cellsexecuted firstfollowed by reading and comparing the data from all memory cells.As an alternative, the writing and reading of data in certainWay changedbecome. As another example, you canthe logical values active high and inactive low or vice versahis. As another example, the clock from inside the externalTesters can be provided or generated separately and boththe external tester as well as the BIST.
    [0038] Fernersoll der Umfang der vorliegenden Anmeldung nicht auf die besonderenAusführungsformendes Prozesses, der Maschine, der Herstellung, der materiellen Zusammensetzung,der Mittel, der Verfahren und der Schritte, die in der Beschreibung dargelegtsind, begrenzt sein. Füreinen Durchschnittfachmann sind aus der Offenbarung der vorliegendenErfindung eindeutig Prozesse, Maschinen, Herstellung, materielleZusammensetzungen, Mittel, Verfahren oder Schritte offensichtlich,die derzeit bestehen oder noch zu entwickeln sind, die im Wesentlichendieselbe Funktion erfüllenoder im Wesentlichen dasselbe Ergebnis liefern, wie die entsprechendenhierin beschriebenen Ausführungsformen,und die gemäß der vorliegendenErfindung verwendet werden können.Daher sollen die beiliegenden Ansprüche solche Prozesse, Maschinen,Herstellung, materielle Zusammensetzungen, Mittel, Verfahren oderSchritte in ihrem Umfang enthalten.Furtherthe scope of the present application is not intended to be specificembodimentsthe process, the machine, the production, the material composition,the means, procedures and steps set out in the descriptionare limited. Forare one of ordinary skill in the art from the disclosure of the presentInvention clearly processes, machines, manufacturing, materialCompositions, means, processes or steps evidentlywhich currently exist or are still to be developed, essentiallyperform the same functionor give essentially the same result as the corresponding onesEmbodiments described hereinand those according to the presentInvention can be used.Therefore, the attached claims are intended to cover such processes, machines,Manufacture, material compositions, means, processes orSteps included in their scope.
    权利要求:
    Claims (20)
    [1]
    Testsystem zum Testen eines eingebetteten Speicherkernsauf einem Halbleiterchip mit einer integrierten Selbsttest-Schaltung ("Built-In Self Test" – BIST), wobei das Testsystemumfasst: ein simuliertes Testprogramm mit einer Steuerschnittstellezum Initialisieren und Takten der BIST-Schaltung auf dem Halbleiterchip; einenAdressengenerator zum Generieren einer ersten Adressensequenz, diemit einer zweiten Adressensequenz übereinstimmt, die von der BIST-Schaltungwährendeines integrierten Selbsttests des eingebetteten Speicherkerns generiertwird, wobei der Adressengenerator Taktungsinformationen von dem simuliertenTestprogramm zum Synchronisieren der ersten Adressensequenz mitder zweiten Adressensequenz empfängt;und Dateneingabeknoten zum Empfangen von Datenausgangsbussignalenvon der BIST-Schaltung währenddes integrierten Selbsttests des eingebetteten Speicherkerns, wobeidie Datenausgangsbussignale anzeigen, ob einzelne Speicherzellenden integrierten Selbsttest nicht bestanden haben, und wobei das Testsystemdazu ausgebildet ist, einen bestimmten Speicherzellenfehler miteiner entsprechenden Adresse zu korrelieren, die von dem Adressengeneratorgeneriert wird.Test system for testing an embedded memory coreon a semiconductor chip with an integrated self-test circuit ("Built-In Self Test" - BIST), the test systemincludes:a simulated test program with a control interfacefor initializing and clocking the BIST circuit on the semiconductor chip;oneAddress generator for generating a first address sequence, thematches a second address sequence provided by the BIST circuitwhilean integrated self-test of the embedded memory corewith the address generator timing information from the simulated oneTest program for synchronizing the first address sequence withreceives the second address sequence;andData entry node for receiving data output bus signalsfrom the BIST circuit duringthe integrated self-test of the embedded memory core, wherebythe data output bus signals indicate whether individual memory cellshave failed the integrated self-test, and being the test systemis designed to have a specific memory cell errorto correlate a corresponding address by the address generatoris generated.
    [2]
    Testsystem nach Anspruch 1, wobei die Steuerschnittstelledes Weiteren einen Programmvektorausgang und eine Ladesignal zumInitialisieren der BIST-Schaltung umfasst.The test system of claim 1, wherein the control interfacefurthermore a program vector output and a load signal forInitializing the BIST circuit includes.
    [3]
    Testsystem nach Anspruch 1, des Weiteren umfassendeinen Testende-Eingang, der an die BIST-Schaltung gekoppelt ist.The test system of claim 1, further comprisinga test end input coupled to the BIST circuit.
    [4]
    Testsystem nach Anspruch 1, des Weiteren umfassendeinen Fehlersignal-Eingang, der an die BIST-Schaltung gekoppelt ist,wobei das Fehlersignal so konfiguriert ist, dass es anzeigt, obder Halbleiterchip einen integrierten Selbsttest bestanden hat odernicht.The test system of claim 1, further comprisingan error signal input which is coupled to the BIST circuit,wherein the error signal is configured to indicate whetherthe semiconductor chip has passed an integrated self-test orNot.
    [5]
    Testsystem nach Anspruch 1, wobei der Datenausgangsbusacht Bits breit ist.The test system of claim 1, wherein the data output busis eight bits wide.
    [6]
    Testsystem nach Anspruch 1, wobei das Testsystemdie Speicherzellen-Fehlerinformationen und die Adressengenerierungverwendet, um eine Bitfehlerkarte für den eingebetteten Speicherkernzu generieren.The test system of claim 1, wherein the test systemthe memory cell error information and address generationused a bit error card for the embedded memory coreto generate.
    [7]
    Halbleiterchip, umfassend: einen eingebettetenSpeicherkern, umfassend ein Array von Speicherzellen; eineintegrierte Selbsttest-(BIST-)Schaltung, die an den Speicherkerngekoppelt ist und eine Schaltung zum Testen der Speicherzellen indem Speicherkern umfasst; und Signalleitungen, die zwischender BIST-Schaltung und extern zugänglichen Knoten gekoppelt sind,wobei die Signalleitungen einen Datenausgangsbus umfassen, und wobeidie BIST-Schaltung so konfiguriert ist, dass sie auf dem Datenausgangsbus "Test bestanden"/"Test nicht bestanden"-Daten bereitstellt, die einzelnen derSpeicherzellen entsprechen, die mit einem integrierten Selbsttestgetestet werden.Semiconductor chip, comprising:an embeddedA memory core comprising an array of memory cells;aIntegrated self-test (BIST) circuit that is attached to the memory coreis coupled and a circuit for testing the memory cells inincludes the memory core; andSignal lines betweenthe BIST circuit and externally accessible nodes are coupled,wherein the signal lines comprise a data output bus, and whereinthe BIST circuit is configured to provide "test passed" / "test failed" data on the data output bus, the individual of theCorrespond to memory cells with an integrated self-testgetting tested.
    [8]
    Halbleiterchip nach Anspruch 7, wobei die BIST-Schaltungan den eingebetteten Speicherkern mit einer Schnittstelle gekoppeltist, die Speicherdateneingangs-, Speicherdatenausgangs-, Speichertakt-und Speichersteuersignale umfasst.The semiconductor chip of claim 7, wherein the BIST circuitcoupled to the embedded memory core with an interfaceis the memory data input, memory data output, memory clockand memory control signals.
    [9]
    Halbleiterchip nach Anspruch 7, wobei der Datenausgangsbusacht Bits breit ist.The semiconductor chip of claim 7, wherein the data output busis eight bits wide.
    [10]
    Halbleiterchip nach Anspruch 7, wobei die Signalleitungen,die zwischen den externen Knoten und der BIST-Schaltung gekoppelt sind, des Weitereneinen Programmvektoreingang, ein Programmvektorladesignal und einenTaktsignaleingang zu der BIST-Schaltung umfassen.A semiconductor chip according to claim 7, wherein the signal lines,which are coupled between the external nodes and the BIST circuit, furthera program vector input, a program vector load signal and oneInclude clock signal input to the BIST circuit.
    [11]
    Halbleiterchip nach Anspruch 7, wobei die Signalleitungen,die zwischen den externen Knoten und der BIST-Schaltung gekoppelt sind, des Weiterenein Testende-Signal umfassen, das von der BIST-Schaltung ausgegebenwird.A semiconductor chip according to claim 7, wherein the signal lines,which are coupled between the external nodes and the BIST circuit, furtherinclude an end-of-test signal output from the BIST circuitbecomes.
    [12]
    Halbleiterchip nach Anspruch 7, wobei die Signalleitungen,die zwischen den externen Knoten und der BIST-Schaltung gekoppelt sind, des Weiterenein Fehlersignal von der BIST-Schaltung umfassen, wobei das Fehlersignalso konfiguriert ist, dass es anzeigt, ob der Halbleiterchip einenintegrierten Selbsttest bestanden hat oder nicht.A semiconductor chip according to claim 7, wherein the signal lines,which are coupled between the external nodes and the BIST circuit, furtherinclude an error signal from the BIST circuit, the error signalis configured to indicate whether the semiconductor chip is onepassed an integrated self-test or not.
    [13]
    Halbleiterchip nach Anspruch 7, wobei der eingebetteteSpeicherkern ein eingebetteter dynamischer Direktzugriffspeicherkern("embedded dynamic randomaccess memory" – eDRAM)ist.The semiconductor chip of claim 7, wherein the embeddedMemory core is an embedded dynamic random access memory core("embedded dynamic randomaccess memory "- eDRAM)is.
    [14]
    Verfahren zum Testen eines eingebetteten Speicherkernsauf einem Halbleiterchip, wobei das Verfahren umfasst: Bereitstelleneines Taktes zu einer integrierten Selbsttest-(BIST-)Schaltung auf dem Halbleiterchip; Initialisierender BIST-Schaltung, um einen integrierten Selbsttest des eingebettetenSpeicherkerns unter Verwendung einer Adressensequenz auszuführen; Starteneiner Simulation des integrierten Selbsttests, wobei die Simulationdie Adressensequenz simuliert und wobei die Simulation den Taktverwendet, um synchron mit dem BIST-Schaltungstest zu laufen; Überwacheneines Ausgangs von der BIST-Schaltung für eine Anzeige, dass eine Speicherzelleden integrierten Selbsttest nicht bestanden hat; und wenn einSpeicherzellenfehler auftritt, Korrelieren des Speicherzellenfehlersmit einer spezifischen Adresse, die durch die Simulation generiertwurde.A method of testing an embedded memory core on a semiconductor chip, the method comprising: providing a clock to an integrated self-test (BIST) circuit on the semiconductor chip; Initializing the BIST circuit to perform an integrated self test of the embedded memory core using an address sequence; Starting a simulation of the integrated self-test, the simulation simulating the address sequence and the simulation using the clock to run in synchronism with the BIST circuit test; Monitoring an output from the BIST circuitry for an indication that a memory cell has failed the integrated self-test; and when a memory cell error occurs, correlating the memory cell error with a specific address generated by the simulation.
    [15]
    Verfahren nach Anspruch 14, wobei das Überwachendes Ausgangs von der BIST-Schaltung das Überwachen eines Datenausgangsbussesvon dem BIST auf die Fehleranzeige umfasst.The method of claim 14, wherein the monitoringof the output from the BIST circuit monitoring a data output busfrom the BIST to the error display.
    [16]
    Verfahren nach Anspruch 14, wobei das Überwachendes Ausgangs von der BIST-Schaltung das Überwachen eines Fehlersignalsvon dem BIST auf die Fehleranzeige umfasst.The method of claim 14, wherein the monitoringof the output from the BIST circuit monitoring an error signalfrom the BIST to the error display.
    [17]
    Verfahren nach Anspruch 14, des Weiteren umfassenddas Generieren einer Bitfehlerkarte aus den Ergebnissen des integriertenSelbsttests des eingebetteten Speicherkerns.The method of claim 14, further comprisinggenerating a bit error map from the results of the integratedSelf-tests of the embedded memory core.
    [18]
    Verfahren nach Anspruch 14, wobei der integrierteSelbsttest zunächstdas Schreiben von Daten in alle zu testenden Speicherzellen, danndas Lesen von Daten aus den Speicherzellen und das Vergleichen dergelesenen Daten mit den geschriebenen Daten umfasst.The method of claim 14, wherein the integratedSelf-test firstthen writing data to all of the memory cells to be testedreading data from the memory cells and comparing theread data includes with the written data.
    [19]
    Verfahren nach Anspruch 14, wobei der integrierteSelbsttest das abwechselnde Schreiben und Lesen von Daten in undaus den Speicherzellen im Speicherkern umfasst.The method of claim 14, wherein the integratedSelf-test the alternate writing and reading of data in andfrom the memory cells in the memory core.
    [20]
    Verfahren nach Anspruch 14, des Weiteren umfassenddas Beenden der Simulation, wenn ein Testende-Signal von der BIST-Schaltungempfangen wird.The method of claim 14, further comprisingending the simulation when a test end signal from the BIST circuitWill be received.
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    2016-05-12| R082| Change of representative|Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE |
    2016-05-12| R081| Change of applicant/patentee|Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNERS: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US; INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNERS: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US; INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNERS: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US; INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
    2020-12-09| R081| Change of applicant/patentee|Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNERS: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY; INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNERS: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY; INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
    2020-12-09| R082| Change of representative|Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE |
    优先权:
    申请号 | 申请日 | 专利标题
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