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    • 专利摘要:
    Die Erfindung bezieht sich auf einen Halbleiterbaustein mit einem bidirektionalen Eingabe-/Ausgabeanschluss (407), der einen Ausgabepuffer (409) und einen Eingabepuffer (411) umfasst, und einem Bitleitungsabtastverstärker (401), der mit einer Mehrzahl von Bitleitungen (BL, BLB) gekoppelt ist, und auf ein zugehöriges Verfahren zum Ein- und Ausgeben von Daten. DOLLAR A Erfindungsgemäß sind eine Datenausgabeleitung (404), die mit dem Ausgabepuffer (409) gekoppelt ist, eine Dateneingabeleitung (406), die mit dem Eingabepuffer (411) gekoppelt ist, eine erste Schalteinheit (403), die mit der Datenausgabeleitung (404) gekoppelt ist, und eine zweite Schalteinheit (405) vorgesehen, die mit der Dateneingabeleitung (406) gekoppelt ist. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine.
    公开号:DE102004022355A1
    申请号:DE200410022355
    申请日:2004-04-30
    公开日:2004-12-09
    发明作者:Jung-hwan Suwon Choi
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L27-04
    专利说明:
    [0001] DieErfindung betrifft einen Halbleiterbaustein mit einem bidirektionalemEingabe-/Ausgabeanschluss und ein zugehöriges Verfahren zum Eingebenund Ausgeben von Daten.
    [0002] 1 zeigt ein Blockschaltbildeiner Dateneingabe-/Datenausgabeschaltung in einem herkömmlichenHalbleiterbaustein 100. Wie aus 1 ersichtlich ist, umfasst der Halbleiterbaustein 100 eineSpeicherbank 10, einen Eingabepuffer 50, einen Ausgabepuffer 60 undeinen Dateneingabe-/Datenausgabeanschluss 70, der abgekürzt auchals DQ bezeichnet wird.
    [0003] Nachfolgendwird ein Datenschreibvorgang unter Bezugnahme auf 1 kurz beschrieben. Wird ein Eingabesignaldem Eingabepuffer 50 überden Dateneingabe-/Datenausgabeanschluss 70 zur Verfügung gestellt,dann puffert der Eingabepuffer 50 das Eingabesignal inReaktion auf ein Schreibfreigabesignal W_EN und überträgt gepufferte Differenzsignale über einPaar von Eingabe-/Ausgabeleitungen IO und IOB und Transistoren 30 und 40 zueinem Bitleitungsabtastverstärker 20.Bei einem Schreibvorgang werden die Transistoren 30 und 40 inReaktion auf ein aktiviertes Spaltenauswahlsignal CSL leitend geschaltet.Der Bitleitungsabtastverstärker 20 empfängt undverstärktdie gepufferten Differenzsignale und schreibt die verstärkten Signalein korrespondierende Speicherzellen MC1 und MC2.
    [0004] Nachfolgendwird ein Datenlesevorgang unter Bezugnahme auf 1 kurz beschrieben. In einem Datenlesevorgangverstärktder Bitleitungsabtastverstärker 20 eineSpannungsdifferenz zwischen einem Paar von Bitleitungen BL und BLBund überträgt die verstärkte Spannungsdifferenz über die Transistoren 30 und 40 zudem Paar von Eingabe-/Ausgabeleitungen IO und IOB. Bei einem Lesevorgangwerden die Transistoren 30 und 40 in Reaktionauf ein aktiviertes Spaltenauswahlsignal CSL leitend geschaltet.Der Ausgabepuffer 60 empfängt die Signale auf dem Eingabe-/AusgabeleitungspaarIO und IOB, puffert die empfangenen Signale in Reaktion auf einLesefreigabesignal R_EN und überträgt die gepuffertenSignale überden Dateneingabe-/Datenausgabeschluss 70.
    [0005] Dader Halbleiterbaustein 100 die gleichen Eingabe-/AusgabeleitungenIO und IOB zur Dateneingabe und Datenausgabe benutzt, können derDatenschreibvorgang und der Datenlesevorgang nicht gleichzeitig über deneinzigen Dateneingabe-/Datenausgabeanschluss 70 ausgeführt werden.Der Halbleiterbaustein 100 muss den Datenschreibvorgang undden Datenlesevorgang vielmehr sequentiell ausführen.
    [0006] Esist Aufgabe der Erfindung, einen Halbleiterbaustein zur Verfügung zustellen, bei dem ein Datenschreibvorgang und ein Datenlesevorganggleichzeitig übereinen bidirektionalen Eingabe-/Ausgabeanschluss aus geführt werdenkönnen,sowie ein zugehörigesDateneingabe-/Datenausgabeverfahren anzugeben.
    [0007] DieErfindung löstdiese Aufgabe durch einen Halbleiterbaustein mit den Merkmalen desPatentanspruchs 1, 3, 5 oder 6 und durch ein Dateneingabe-/Datenausgabeverfahrenmit den Merkmalen des Patentanspruchs 8.
    [0008] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0009] Vorteilhaftenachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte,herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt. Es zeigen:
    [0010] 1 ein Blockschaltbild einerDateneingabe-/Datenausgabeschaltung in einem herkömmlichenHalbleiterbaustein,
    [0011] 2 ein Blockschaltbild eineserfindungsgemäßen Eingabe-/Ausgabesystemsmit einem bidirektionalen Eingabe-/Ausgabeanschluss,
    [0012] 3 eine schematische Darstellungvon Signalverläufendes bidirektionalen Eingabe-/Ausgabeanschlusses aus 2,
    [0013] 4 ein Blockschaltbild einerDateneingabe-/Datenausgabeschaltung mit dem bidirektionalen Eingabe-/Ausgabeanschlussaus 2 gemäß der Erfindung,
    [0014] 5 ein Blockschaltbild eineserfindungsgemäßen Halbleiterbausteins,
    [0015] 6 ein schematisches Schaltbildeines Teils des Halbleiterbausteins aus 5 und
    [0016] 7 ein Zeitablaufdiagrammdes Halbleiterbausteins aus 5.
    [0017] 2 zeigt ein Blockschaltbildeines Eingabe-/Ausgabesystems mit einem bidirektionalen Eingabe-/Ausgabeanschluss.Wie aus 2 ersichtlich ist,umfasst das Eingabe-/Ausgabesystem einen ersten Halbleiterbaustein 210,einen zweiten Halbleiterbaustein 240, einen Bus 220,der auch als Kanal bezeichnet wird, und eine Referenzspannungsgeneratorschaltung 230.
    [0018] Dererste Halbleiterbaustein 210 umfasst einen Eingabe-/Ausgabeanschluss 212 zurgleichzeitigen bidirektionalen Datenübertragung mit einem Ausgabepuffer 214 undeinem Eingabepuffer 216.
    [0019] Derzweite Halbleiterbaustein 240 umfasst einen Eingabe-/Ausgabeanschluss 242 zurgleichzeitigen bidirektionalen Datenübertragung mit einem Ausgabepuffer 244 undeinem Eingabepuffer 246.
    [0020] DerBus 220 ist zwischen den Eingabe-/Ausgabeanschlüssen 212, 242 eingeschleift.Die Referenzspannungsgeneratorschaltung 230 versorgt die Eingabepuffer 216 und 246 miteiner ersten Referenzspannung VrefH und einer zweiten ReferenzspannungVrefL.
    [0021] 3 zeigt eine schematischeDarstellung von Signalverläufender bidirektionalen Eingabe-/Ausgabeanschlüsse 212 und 242 aus 2. Die Eingabe-/Ausgabeanschlüsse 212 und 242 arbeiten wiefolgt. Wie aus den 2 und 3 ersichtlich ist, hat während einesIntervalls T1, wenn ein Pegel eines ersten Ausgabesignals DOUT1auf einem logisch hohen Pegel „H" ist und ein Pegeleines zweiten Ausgabesignals DOUT2 auf einem logisch hohen Pegel „H" ist, ein SignalVBL auf dem Bus 220 einen logischhohen Pegel „Vh".
    [0022] DerEingabepuffer 216 vergleicht den logisch hohen Pegel „Vh" des Signals VBL auf dem Bus 220 in Reaktion aufden hohen logischen Pegel „H" des ersten AusgabesignalsDOUT1 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 216 gibtin Reaktion auf den Vergleich ein erstes Eingabesignal DIN1 mitdem hohen logischen Pegel „H" aus. Hierbei istder Pegel der ersten Referenzspannung VrefH z.B. auf 75% des Pegelsdes ersten Ausgabesignals DOUT1 gesetzt. Der hohe Pegel der erstenReferenzspannung VrefH kann jedoch alternativ auf einen anderenWert gesetzt werden.
    [0023] DerEingabepuffer 246 vergleicht den logischen hohen Pegel „Vh" des Signals VBL auf dem Bus 220 in Reaktion aufden hohen logischen Pegel „H" des zweiten AusgabesignalsDOUT2 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 246 gibtin Reaktion auf den Vergleich ein zweites Eingabesignal DIN2 mitdem hohen logischen Pegel „H" aus.
    [0024] Während einesIntervalls T2, wenn das erste Ausgabesignal DOUT1 auf dem hohenlogischen Pegel „H" ist und das zweiteAusgabesignal DOUT2 auf dem niedrigen logischen Pegel „L" ist, hat das Signal VBL auf dem Bus 220 einen mittlerenPegel „Vmid". Vorzugsweise istder mittlere Pegel „Vmid" auf 50% des logischhohen Pegels „Vh" gesetzt. Der mittlere Pegelder ersten Referenzspannung kann jedoch alternativ auf beliebigeandere Werte gesetzt werden.
    [0025] DerEingabepuffer 216 vergleicht den mittleren Pegel „Vmid" des Signals VBL auf dem Bus 220 in Reaktion aufden hohen logischen Pegel „H" des ersten AusgabesignalsDOUT1 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 216 gibtin Reaktion auf den Vergleich das erste Eingabesignal DIN1 mit demniedrigen logischen Pegel „L" aus.
    [0026] DerEingabepuffer 246 vergleicht den mittleren Pegel „Vmid" des Signals VBL auf dem Bus 220 in Reaktion aufden niedrigen logischen Pegel „L" des zweiten AusgabesignalsDOUT2 mit der ersten Referenzspannung VrefH. Der Eingabepuffer 246 gibtin Reaktion auf den Vergleich das zweite Eingabesignal DIN2 mitdem hohen logischen Pegel „H" aus.
    [0027] Während einesIntervalls T4, wenn das erste Ausgabesignal DOUT1 auf dem niedrigenlogischen Pegel „L" ist und das zweiteAusgabesignal DOUT2 auf dem niedrigen logischen Pegel „L" ist, hat das SignalVBL auf dem Bus 220 einen niedrigenPegel „Vl".
    [0028] DerEingabepuffer 216 vergleicht den niedrigen Pegel „Vl" des Signals VBL auf dem Bus 220 in Reaktion aufden niedrigen logischen Pegel „L" des ersten AusgabesignalsDOUT1 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 216 gibtin Reaktion auf den Vergleich das erste Eingabesignal DIN1 mit demniedrigen logischen Pegel „L" aus.
    [0029] DerEingabepuffer 246 vergleicht den niedrigen Pegel „Vl" des Signals VBL auf dem Bus 220 in Reaktion aufden niedrigen logischen Pegel „L" dss zweiten AusgabesignalsDOUT2 mit der zweiten Referenzspannung VrefL. Der Eingabepuffer 246 gibtin Reaktion auf den Vergleich das zweite Eingabesignal DIN2 mitdem niedrigen logischen Pegel „L" aus. Die Funktionsweiseder Eingabe-/Ausgabeanschlüsse 212 und 242 während derIntervalle T3 und T5 sind dem Fachmann klar, so dass hier auf einedetaillierte Beschreibung verzichtet werden kann.
    [0030] 4 zeigt ein Blockschaltbild,das eine erfindungsgemäße Datenein-/Datenausgabe für einen Halbleiterbaustein 400 miteinem bidirektionalen Eingabe-/Ausgabeschluss gemäß der Erfindungbetrifft. Wie aus 4 ersichtlichist, umfasst der Halbleiterbaustein 400 eine Speicherbank 410 undeinen bidirektionalen Eingabe-/Ausgabeschluss 407. Die Spei cherbank 410 umfassteine Mehrzahl von Speicherzellen MC1 und MC2, einen Bitleitungsabtastverstärker 401,eine erste Schalteinheit 403, eine zweite Schalteinheit 405,eine Datenausgabeleitung 404 und eine Dateneingabeleitung 406.Im dargestellten Ausführungsbeispielsind die Datenausgabeleitung 404 und die Dateneingabeleitung 406 zwei getrennteLeitungen.
    [0031] DieMehrzahl von Speicherzellen MC1 und MC2 sind an Kreuzungen einerMehrzahl von Bitleitungen BL und BLB und einer Mehrzahl von WortleitungenWLi und WLj angeordnet.
    [0032] DerBitleitungsabtastverstärker 401 umfasst erste,nicht dargestellte Ports und zweite, nicht dargestellte Ports. Jederder ersten Ports ist mit einer korrespondierenden Bitleitung BLoder BLB und jeder der zweiten Ports ist mit einem ersten Anschluss einerkorrespondierenden Schalteinheit 403 oder 405 verbunden.
    [0033] Dieerste Schalteinheit 403 kann als NMOS-Transistor ausgeführt seinund verbindet die Datenausgabeleitung 404 in Reaktion aufein erstes Spaltenauswahlsignal R_CSLi mit einem der zweiten Ports.
    [0034] Diezweite Schalteinheit 405 kann als NMOS-Transistor ausgeführt seinund verbindet die Dateneingabeleitung 406 in Reaktion aufein zweites Spaltenauswahlsignal W_CSLj mit einem der zweiten Ports.
    [0035] In 4 sind zur einfacheren Beschreibung nureine einzige Datenausgabeleitung 404 und eine einzige Dateneingabeleitung 406 dargestellt.Die Anzahl der Datenausgabeleitungen 404, der Dateneingabeleitungen 406 undder bidirektionalen Eingabe-/Ausgabeanschlüsse 407 ist daraufin der vorliegenden Erfindung jedoch nicht eingeschränkt.
    [0036] Daserste Spaltenauswahlsignal R_CSLi und das zweite SpaltenauswahlsignalW_CSLj werden unabhängigaktiviert. Vorzugsweise werden das erste Spaltenauswahlsignal R_CSLiund das zweite Spaltenauswahlsignal W_CSLj jedoch nicht gleichzeitigin der gleichen Speicherbank 410 aktiviert.
    [0037] Daserste Spaltenauswahlsignal R_CSLi wird benutzt, um eine Spaltenauswahlleitungwährendeines Datenlesevorgangs zu aktivieren. Das zweite SpaltenauswahlsignalW_CSLj wird benutzt, um die Spaltenauswahlleitung während einesDatenschreibvorgangs zu aktivieren.
    [0038] Beieinem Datenlesevorgang werden die zu lesenden Daten über dieDatenausgabeleitung 404 zu einem Ausgabepuffer 409 übertragen.Bei einem Datenschreibvorgang werden die zu schreibenden Daten über einenEingabepuffer 411 zur Dateneingabeleitung 406 übertragen.
    [0039] Derbidirektionale Eingabe-/Ausgabeanschluss 407 umfasst denAusgabepuffer 409, den Eingabepuffer 411 und einenAnschluss 413. Die Funktionsweise des bidirektionalen Eingabe-/Ausgabeanschlusses 407 entsprichtder Funktionsweise der Eingabe-/Ausgabeanschlüsse 212 oder 242 zur gleichzeitigenbidirektionalen Datenübertragungaus den 2 und 3.
    [0040] DerAusgabepuffer 409 puffert Daten auf der Datenausgabeleitung 404 inReaktion auf ein Lesefreigabesignal R_EN und gibt die gepuffertenDaten an den Anschluss 413 aus.
    [0041] DerEingabepuffer 411 empfängtein Eingabesignal, beispielsweise das Signal VBL aufdem Bus 220 aus 2, über denAnschluss 413 in Reaktion auf ein SchreibfreigabesignalW_EN und vergleicht das Eingabesignal mit einer Referenzspannung VrefHoder VrefL. Die Referenzspannung wird vom Pegel, d.h. einem logischhohen oder niedrigen Pe gel, des Signals auf der Datenausgabeleitung 404 bestimmt.Der Eingabepuffer 411 puffert dann das Eingabesignal gemäß dem Vergleichsergebnisund überträgt das gepufferteSignal zur Dateneingabeleitung 406.
    [0042] Wirddie erste Schalteinheit 403 in Reaktion auf das aktivierteerste Spaltenauswahlsignal R_CSLi geschaltet, dann wird ein Datenausgabepfad zwischeneiner ersten Speicherzelle MC1 oder MC2 und dem Ausgabepuffer 409 gebildet.Daher wird ein Ausgabesignal von der ersten Speicherzelle MC1 oderMC2 überden Datenausgabepfad am Anschluss 413 ausgegeben.
    [0043] Wirddie zweite Schalteinheit 405 in Reaktion auf das aktiviertezweite Spaltenauswahlsignal W_CSLj geschaltet, dann wird ein Dateneingabepfad zwischendem Eingabepuffer 411 des bidirektionalen Eingabe-/Ausgabeanschlusses 407 undder ersten Speicherzelle MC1 oder MC2 gebildet. Daher wird ein Eingabesignal über denAnschluss 413 und den Dateneingabepfad zur ersten SpeicherzelleMC1 oder MC2 übertragen.
    [0044] 5 zeigt ein Blockschaltbildeines weiteren erfindungsgemäßen Halbleiterbausteins 500. Wieaus 5 ersichtlich ist,umfasst der Halbleiterbaustein 500 eine Banksteuereinheit 510,eine Mehrzahl von Speicherbänken 521-1 bis 521-8,einen Ausgabekanal 523, einen Eingabekanal 525 undeinen bidirektionalen Eingabe-/Ausgabeanschluss 527.
    [0045] DieBanksteuereinheit 510 gibt das Schreibfreigabesignal W_EN,das Lesefreigabesignal R_EN, das erste Spaltenauswahlsignal R_CSLiund/oder das zweite Spaltenauswahlsignal W_CSLj in Reaktion aufein erstes Befehlssignal, eine erste Adresse COM1/ADD1, ein zweitesBefehlssignal und eine zweite Adresse COM2/ADD2 aus. Hierbei liegen <i> und <j> im Bereich zwischen1 und 8 und sind nicht gleich, d.h. <i> ≠ <j>. Anders ausgedrückt, derDatenschreibvorgang kann in der gleichen Speicherbank nicht gleichzeitigzum Datenlesevorgang ausgeführt werden.Außerdemkönnenmehrere Datenlesevorgängeebenso wie mehrere Datenschreibvorgänge jeweils nicht gleichzeitigin zwei verschiedenen Speicherbänkenausgeführtwerden.
    [0046] Jededer Mehrzahl von Speicherbänken 521-1 bis 521-8 umfassteine Bank wie die Speicherbank 410 aus 4 und führt den Datenlesevorgang inReaktion auf das erste Spaltenauswahlsignal R_CSLi und den Datenschreibvorgangin Reaktion auf das zweite Spaltenauswahlsignal W_CSLj aus.
    [0047] DerAusgabekanal 523 umfasst einen nicht dargestellten Zwischenspeicherzum temporären Zwischenspeichernvon zu lesenden Daten, die von der Mehrzahl von Speicherbänken 521-1 bis 521-8 ausgegebenwerden, und zum Ausgeben der zwischengespeicherten Daten an denAusgabepuffer 409 des bidirektionalen Eingabe-/Ausgabeanschlusses 527.Der Ausgabepuffer 409 gibt ein von dem Ausgabekanal 523 ausgegebenesSignal in Reaktion auf das Lesefreigabesignal R_EN an den Anschluss 413 aus.
    [0048] DerEingabepuffer 411 des bidirektionalen Eingabe-/Ausgabeanschlusses 527 empfängt in Reaktionauf das Schreibfreigabesignal W_EN über den Anschluss 413 einSignal und vergleicht das empfangene Signal mit der ReferenzspannungVrefH oder VrefL, die entsprechend dem Pegel des von der Ausgabeleitung 523 ausgegebenenSignals ausgewählt wird.Der Eingabepuffer 411 gibt in Reaktion auf den Vergleichein detektiertes Signal an den Eingabekanal 525 aus.
    [0049] DerEingabekanal 525 umfasst einen nicht dargestellten Zwischenspeicherzum temporären Zwischenspeichernvon Signalen, die in die Mehrzahl von Speicherbänken 521-1 bis 521-8 eingegeben werden,und zum Zuführender zwischengespeicherten Signale zu den korrespondierenden Speicherbänken.
    [0050] 6 zeigt ein detailliertesSchaltbild eines Teils des Halbleiterbausteins 500 aus 5. Unter Bezugnahme aufdie 4, 5 und 6 wirdnachfolgend der Fall beschrieben, dass ein Datenschreibvorgang mitder dritten Speicherbank 521-3 und gleichzeitig ein Datenlesevorgangmit der vierten Speicherbank 521-4 durchführt wird.
    [0051] Daserste Spaltenauswahlsignal R_CSLi dient dazu, die erste Schalteinheit 403 einer Speicherbank 521-i zuschalten, und das zweite Spaltenauswahlsignal W_CSLj dient dazu,die zweite Schalteinheit 405 einer Speicherbank 521-j zuschalten.
    [0052] DieBanksteuereinheit 510 erzeugt ein aktiviertes zweites SpaltenauswahlsignalW_CSL3 und das aktivierte Schreibfreigabesignal W_EN in Reaktionauf das erste Befehlssignal und die erste Adresse COM1/ADD1. Gleichzeitigerzeugt die Banksteuereinheit 510 ein aktiviertes erstesSpaltenauswahlsignal R_CSL4 und das aktivierte Lesefreigabesignal R_ENin Reaktion auf das zweite Befehlssignal und die zweite AdresseCOM2/ADD2.
    [0053] Deshalbwird ein NMOS-Transistor 605 der dritten Speicherbank 521-3 inReaktion auf das aktivierte zweite Spaltenauswahlsignal W_CSL3 leitend geschaltetund ein NMOS-Transistor 613 der vierten Speicherbank 521-4 wirdin Reaktion auf das aktivierte erste Spaltenauswahlsignal R_CSL4leitend geschaltet.
    [0054] BeimDatenlesevorgang werden Daten aus einer Speicherzelle MC4-1 oderMC4-2 der vierten Speicherbank 521-4 gelesen und über einPaar von Bitleitungen BL4 und BLB4, einen Bitleitungsabtastverstärker 611,eine erste Schalteinheit 613, eine Datenausgabeleitung 617,den Aus gabepuffer 409 und den Anschluss 413 ausdem Halbleiterspeicherbaustein 500 ausgegeben. Das bedeutet,dass ein Datenausgabepfad gebildet wird. Eine Datenausgabeleitung 607 unddie Datenausgabeleitung 617 können aus dem gleichen oderaus unterschiedlichen Metallmaterialien hergestellt sein.
    [0055] Gleichzeitigmit dem Lesevorgang werden beim Datenschreibvorgang in eine Speicherzelle MC3-1oder MC3-2 der Speicherbank 521-3 zu schreibende Daten über denAnschluss 413, den Eingabepuffer 411, eine Dateneingabeleitung 619,eine Dateneingabeleitung 609, eine zweite Schalteinheit 605,den Bitleitungsabtastverstärker 601 undein Paar von Bitleitungen BL3 und BLB3 in die Speicherzellen MC3-1oder MC3-2 eingegeben. Das bedeutet, dass ein Dateneingabepfad gebildetwird. Die Dateneingabeleitungen 609 und 619 können ausdem gleichen oder aus unterschiedlichen Metallmaterialien hergestelltsein.
    [0056] DaherkönnenDaten, die in die dritte Speicherbank 521-3 geschriebenwerden sollen, und Daten, die von der vierten Speicherbank 521-4 ausgegebenwerden sollen, gleichzeitig überden Anschluss 413 ein- und ausgegeben werden. Konsequenterweiseerhöhtsich dadurch die Bandbreite des Halbleiterbausteins 500 mitdem bidirektionalen Eingabe-/Ausgabeanschluss 413 um denFaktor zwei gegenüberdem herkömmlichenHalbleiterbaustein 100 aus 1.
    [0057] 7 zeigt ein Zeitablaufdiagrammzur Beschreibung der Funktionsweise des Halbleiterbausteins 500 aus 5. Das Zeitablaufdiagrammbetrifft zwei verschiedene Speicherbänke, bei denen eine Leselatenz(RL) acht Taktsignalperioden, eine Schreiblatenz (WL) eine Taktsignalperiodeund eine Bündellänge (BL)vier Taktsignalperioden betragen.
    [0058] Wieaus den 4, 5 und 7 ersichtlich ist, wird nach Eingabeeines Lesebefehls RD5 zum Lesen von Daten aus der fünften Speicherbank 521-3 siebenTaktsignalperioden späterein Befehl WR1 zum Schreiben vom Daten in die erste Speicherbank 521-1 eingegeben.Nach Ablauf der Leselatenz (RL) und der Schreiblatenz (WL), werdenDaten D1 aus der fünftenSpeicherbank 521-5 gelesen und über den Datenausgabepfad zumAnschluss (DQ) 413 übertragen.Gleichzeitig werden Daten Q5 in die erste Speicherbank 521-1 über denAnschluss (DQ) 413 und den Dateneingabepfad eingegeben.
    [0059] EinLesebefehl RDE1 dient dazu, den Datenlesevorgang in einer der Mehrzahlvon Speicherbänken,außerder ersten Speicherbank 521-1, freizugeben. Ein LesebefehlRDE2 dient dazu, den Datenlesevorgang in einer der Mehrzahl vonSpeicherbänken,außerder Speicherbank 521-2, freizugeben. Entsprechend kannder Datenlesevorgang nicht in der ersten Speicherbank 521-1 ausgeführt werden, wennder Datenschreibvorgang in Reaktion auf den Schreibbefehl WR1 inder ersten Speicherbank 521-1 ausgeführt wird.
    [0060] Wieoben ausgeführtist, könneneine Vorrichtung und ein Verfahren gemäß der Erfindung Daten gleichzeitig über eineneinzigen bidirektionalen Eingabe-/Ausgabeanschluss ein- und ausgebenund daher die Breite des Busses auf die Hälfte reduzieren, der zwischenHalbleiterbausteinen benutzt wird.
    权利要求:
    Claims (11)
    [1] Halbleiterbaustein mit – einem bidirektionalen Eingabe-/Ausgabeanschluss (407)mit einem Ausgabepuffer (409) und einem Eingabepuffer (411)und – einemBitleitungsabtastverstärker(401), der mit einer Mehrzahl von Bitleitungen (BL, BLB)gekoppelt ist, gekennzeichnet durch – eine Datenausgabeleitung(404), die mit dem Ausgabepuffer (409) gekoppeltist, – eineDateneingabeleitung (406), die mit dem Eingabepuffer (411)gekoppelt ist, – eineerste Schalteinheit (403), die mit der Datenausgabeleitung(404) gekoppelt ist, und – eine zweite Schalteinheit(405), die mit der Dateneingabe-leitung (406)gekoppelt ist.
    [2] Halbleiterbaustein nach Anspruch 1, dadurch gekennzeichnet,dass der Eingabepuffer (411) ein Eingabesignal von dembidirektionalen Eingabe-/Ausgabeanschluss (413) mit einerReferenzspannung (VrefH, VrefL) vom Ausgabepuffer (409) vergleichtund als Vergleichsergebnis ein Ausgabesignal erzeugt.
    [3] Halbleiterbaustein mit – einem bidirektionalen Eingabe-/Ausgabeanschluss (527)mit einem Ausgabepuffer (409) und einem Eingabepuffer (411), gekennzeichnetdurch – einenDatenausgabepfad (523), der zwischen einer ersten Speicherzelleund dem Ausgabepuffer (409) gebildet ist, und – einenDateneingabepfad (525), der zwischen einer zweiten Speicherzelleund dem Eingabepuffer (411) gebildet ist.
    [4] Halbleiterbaustein nach Anspruch 3, dadurch gekennzeichnet,dass der Eingabepuffer (411) ein Eingabesignal mit einerReferenzspannung vergleicht und in Reaktion auf den Vergleich einSignal erzeugt.
    [5] Halbleiterbaustein mit – einer Mehrzahl von Speicherbänken (521-1 bis 521-8)und – einembidirektionalen Eingabe-/Ausgabeanschluss (527) zum Eingebenund Ausgeben von Daten, dadurch gekennzeichnet, dass wenigstensein Teil der Speicherbänke(521-1 bis 521-8) jeweils folgende Komponentenumfasst: – eineMehrzahl von Speicherzellen (MC3_1, MC3_2, MC4_1, MC4_2), – eine Datenausgabeleitung(607, 617), die in einem Lesemodus Lesedaten voneiner korrespondierenden Speicherzelle zum bidirektionalen Eingabe-/Ausgabeanschluss(407) überträgt, und – eine Dateneingabeleitung(609, 619), die in einem Schreibmodus Schreibdatenvom bidirektionalen Eingabe-/Ausgabeanschluss (407) zueiner korrespondierenden Speicherzelle überträgt, – wobei der Lesemodus in einerSpeicherbank (521-4) ausgeführt wird und die Lesedaten über derenDatenausgabeleitung (609, 619) zum bidirektionalenEingabe-/Ausgabeanschluss (407) übertragen werden und – wobeider Schreibmodus in einer anderen Speicherbank (521-3)ausgeführtwird und die Schreibdaten vom bidirektionalen Eingabe-/Ausgabeanschluss(407) zu deren Dateneingabeleitung (617, 607) übertragenwerden.
    [6] Halbleiterbaustein mit – einer Mehrzahl von Speicherbänken (521-1 bis 521-8)und – einembidirektionalen Eingabe-/Ausgabeanschluss (527), dadurchgekennzeichnet, dass wenigstens ein Teil der Speicherbänke jeweilsfolgende Komponenten umfasst: – einen Datenausgabepfad, derzwischen einer ersten Speicherzelle und dem bidirektionalen Eingabe-/Ausgabeanschluss(527) in Reaktion auf ein erstes Spaltenauswahlsignal gebildetwird, und – einenDateneingabepfad, der zwischen einer zweiten Speicherzelle und dembidirektionalen Eingabe-/Ausgabeanschluss (527) in Reaktionauf ein zweites Spaltenauswahlsignal gebildet wird, – wobeidas erste Spaltenauswahlsignal füreine Speicherbank und das zweite Spaltenauswahlsignal für eine andereSpeicherbank im Wesentlichen gleichzeitig aktiviert werden.
    [7] Halbleiterbaustein nach Anspruch 6, dadurch gekennzeichnet,dass – derbidirektionale Eingabe-/Ausgabeanschluss (527) einen Ausgabepuffer(409) und einen Eingabepuffer (411) umfasst, – der Datenausgabepfadzwischen der ersten Speicherzelle und dem Ausgabepuffer (409)gebildet ist und – derDateneingabepfad zwischen der zweiten Speicherzelle und dem Eingabepuffer(411) gebildet ist.
    [8] Verfahren zum Eingeben und Ausgeben von Daten über eineneinzigen bidirektionalen Eingabe-/Ausgabeanschluss (407),der mit einer Datenausgabeleitung (404) und einer Dateneingabeleitung (406)gekoppelt ist, gekennzeichnet durch die Schritte: – Übertragenvon Lesedaten von einer ersten Speicherzelle über die Datenausgabeleitung(404) zum bidirektionalen Eingabe-/Ausgabeanschluss (407) und – im Wesentlichengleichzeitiges Übertragenvon Schreibdaten vom bidirektionalen Eingabe-/Ausgabeanschluss (407) über dieDateneingabeleitung (406) zu einer zweiten Speicherzelle.
    [9] Verfahren nach Anspruch 8, dadurch gekennzeichnet,dass die Datenausgabeleitung (404) zwischen den bidirektionalenEingabe-/Ausgabeanschluss(407) und die erste Speicherzelle eingeschleift wird unddie Dateneingabeleitung (406) zwischen den bidirektionalenEingabe-/Ausgabeanschluss (407) und die zweite Speicherzelleeingeschleift wird, wobei die Dateneingabeleitung (406) vonder Datenausgabeleitung (404) getrennt ist.
    [10] Verfahren nach Anspruch 9, dadurch gekennzeichnet,dass das Einschleifen der Datenausgabeleitung (404) undder Dateneingabeleitung (406) im Wesentlichen gleichzeitigerfolgt.
    [11] Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet,dass ein erstes Spaltenauswahlsignal und ein zweites Spaltenauswahlsignalerzeugt werden und die Datenausgabeleitung (404) in Reaktionauf das erste Spaltenauswahlsignal zwischen den bidirektionalenEingabe-/Ausgabeanschluss (407) und die erste Speicherzelleeingeschleift wird und die Dateneingabeleitung (406) im Wesentlichengleichzeitig in Reaktion auf das zweite Spaltenauswahlsignal zwischenden bidirektionalen Eingabe-/Ausgabeanschluss (407) unddie zweite Speicherzelle eingeschleift wird, wobei die Dateneingabeleitung(406) von der Datenausgabeleitung (404) getrenntist.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-09| OP8| Request for examination as to paragraph 44 patent law|
    2010-09-30| 8364| No opposition during term of opposition|
    2015-11-03| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
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