Semiconductor device having a hybrid metallization layer stack for improved mechanical strength duri

专利摘要:
Die Einführung eines dielektrischen Materials mit erhöhter mechanischer Stabilität, etwa Siliziumdioxid und fluordotiertem Siliziumdioxid in die Ebene der Kontaktdurchführungen einer Verbindungsstruktur mit kleinem epsilon liefert eine erhöhte mechanische Gesamtstabilität insbesondere während des Einbringens des Bauteils in ein Gehäuse. Folglich kann eine Rissbildung und Materialablösung, wie sie häufig in modernsten Verbindungsstrukturen mit kleinem epsilon beobachtet werden kann, deutlich verringert werden, selbst wenn organische Gehäusesubstrate verwendet werden.The introduction of a dielectric material with increased mechanical stability, such as silicon dioxide and fluorine-doped silica into the plane of the vias of a low-epsilon interconnect structure provides increased overall mechanical stability, especially during insertion of the device into a package. As a result, cracking and material detachment, which can often be observed in state-of-the-art low-epsilon interconnect structures, can be significantly reduced even if organic package substrates are used.
公开号:DE102004021261A1
申请号:DE102004021261
申请日:2004-04-30
公开日:2005-11-17
发明作者:Frank Feustel；Peter Huebler；James Werking；Christian Zistl
申请人:Advanced Micro Devices Inc；
IPC主号:H01L21-4763

专利说明:
[0001] Dievorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierterSchaltungen und betrifft insbesondere die Herstellung von Metallisierungsschichtenmit reduzierter Permittivitätund Probleme beim Einbau in Gehäuse,die damit verknüpft sind.TheThe present invention generally relates to the production of integratedCircuits and in particular relates to the production of metallization layerswith reduced permittivityand problems with installation in housing,which are linked to it.
[0002] Halbleiterbauelementewerden typischerweise auf im Wesentlichen scheibenförmigen Substraten gebildet,die aus einem geeigneten Material hergestellt sind. Die Mehrheitder Halbleiterbauelemente, zu denen äußerst komplexe elektronischeSchaltungen gehören,werden gegenwärtigund in der näherenZukunft auf der Grundlage von Silizium hergestellt, so dass Siliziumsubstrateund siliziumenthaltende Substrate, etwa SOI-(Silizium auf Isolator) Substrategeeignete Trägerfür dieHerstellung von Halbleiterbauelementen, etwa von Mikroprozessoren,SRAM's, ASIC's (anwendungsspezifischeIC's) und dergleichensind. Die einzelnen integrierten Schaltungen werden in einer Array-Formangeordnet, wobei die meisten Herstellungsschritte, die bis zu 500und mehr einzelne Prozessschritte in hoch entwickelten integriertenSchaltungen enthalten können,gleichzeitig füralle Chipbereiche auf dem Substrat ausgeführt werden, mit Ausnahme vonLithographieprozessen, Messprozessen und das in ein Gehäuse einbringender einzelnen Bauelemente nach dem Schneiden des Substrats. Somitzwingen ökonomischeRahmenbedingungen Halbleiterhersteller ständig dazu, die Substratabmessungenzu vergrößern, umdamit auch die verfügbareFlächezum Herstellen tatsächlicherHalbleiterelemente zu erhöhen unddamit die Produktionsausbeute zu vergrößern.Semiconductor devicesare typically formed on substantially disk-shaped substrates,which are made of a suitable material. The majorityof the semiconductor devices, which include extremely complex electronicInclude circuits,become presentand in the nearerFuture made on the basis of silicon, so that silicon substratesand silicon-containing substrates, such as SOI (silicon on insulator) substratessuitable carrierfor theProduction of semiconductor devices, such as microprocessors,SRAM's, ASIC's (application specificIC's) and the likeare. The individual integrated circuits are in an array formarranged, with most manufacturing steps being up to 500and more individual process steps in sophisticated integratedCan contain circuitsat the same time forall chip areas on the substrate are running, with the exception ofLithography processes, measuring processes and bring that into a housingof the individual components after cutting the substrate. Consequentlyforce economicConditions semiconductor manufacturers constantly to the substrate dimensionsto enlarge, toso that the availableareafor making actualTo increase semiconductor elements andthereby increasing the production yield.
[0003] Zusätzlich zudem Vergrößern derSubstratflächeist es ferner wichtig, die Ausnutzung der Substratfläche für eine vorgegebeneSubstratgröße zu optimieren,um damit möglichstviel der Substratflächefür Halbleiterbauelementeund/oder Teststrukturen zu nutzen, die zur Prozesssteuerung verwendet werden.In dem Versuch, den nutzbaren Oberflächenbereich für eine vorgegebeneSubstratgröße zu maximieren,werden die Strukturgrößen vonSchal tungselementen ständigverringert und die peripheren Chipbereiche werden so nahe an demSubstratrand positioniert, wie dies mit Substrathantierungsvorgängen verträglich ist.Im Allgemeinen werden die meisten der Herstellungsprozesse in einerautomatisierten Weise durchgeführt,wobei die Substrathandhabung an der Rückseite des Substrats und/oderan dem Substratrand stattfindet.In addition toto enlarge thesubstrate surfaceIt is also important to utilize the substrate area for a given amountOptimize substrate size,order as possiblemuch of the substrate surfacefor semiconductor devicesand / or to use test structures that are used for process control.In an attempt to use the usable surface area for a givenTo maximize substrate size,become the structure sizes ofShutter elements constantlydecreases and the peripheral chip areas become so close to thePositioned substrate edge, as is compatible with Substratathantierungsvorgängen.In general, most of the manufacturing processes are in oneautomated way,wherein the substrate handling at the back of the substrate and / ortakes place at the substrate edge.
[0004] AufGrund der ständigenForderung füreine Schrumpfung der Strukturgrößen vonmodernsten Halbleiterbauelementen wurde Kupfer in Verbindung mitdielektrischem Material mit kleinem ε als häufig angewendete Alternativein Form sogenannter Verbindungsstrukturen eingesetzt, die Metallleitungsschichtenund dazwischenliegende Kontaktdurchführungsschichten aufweisen,die Metallleitungen als Verbindungen innerhalb der Schicht und dieKontaktführungenals Verbindungen zwischen den Schichten beinhalten, die gemeinsamdie individuellen Schaltungselemente so verbinden, um die geforderte Funktionalität der integriertenSchaltung zu gewährleisten.Typischerweise sind mehrere aufeinander gestapelte Metallleitungsschichtenund Kontaktdurchführungsschichtenerforderlich, um die Verbindungen zwischen allen inneren Schaltungselementenund Ein/Ausgängen(I/O), Leistungsanschluss- und Masseflächen des betrachteten Schaltungsentwurfszu realisieren. Hierbei gewährleistendie Metallleitungen die elektrische Verbindung in einer einzelnenMetallisierungsschicht, wohingegen die Kontaktdurchführungendurch das dielektrische Zwischenschichtmaterial hindurch ausgebildetsind, um zwei Metallleitungen von vertikal benachbarten Metallisierungsschichtenzu verbinden.OnReason of constantDemand fora shrinkage of the feature sizes ofMost modern semiconductor devices have been associated with copperlow-k dielectric material as a commonly used alternativeused in the form of so-called connection structures, the metal line layersand have intermediate contact bushing layers,the metal lines as connections within the layer and theContact guidesas connections between the layers that are commonthe individual circuit elements so connect to the required functionality of the integratedEnsure circuit.Typically, there are multiple stacked metal line layersand contact bushing layersrequired to make the connections between all the inner circuit elementsand inputs / outputs(I / O), power connection and ground planes of the circuit design under considerationto realize. Ensure thisthe metal lines the electrical connection in a singleMetallization layer, whereas the contact bushingsformed through the interlayer dielectric materialare two metal lines of vertically adjacent metallization layersconnect to.
[0005] Für äußerst größenreduzierteintegrierte Schaltungen ist die Signalausbreitungsverzögerung nichtmehr durch die Feldeffekttransistoren begrenzt, sondern ist aufGrund der erhöhtenDichte der Schaltungselemente, die eine überproportional höhere Anzahlelektrischer Verbindungen erfordert, durch den geringen Abstandder Metallleitungen beschränkt,da die Kapazitätzwischen den Leitungen zusammen mit einer geringeren Leitfähigkeitder Leitungen auf Grund der geringeren Querschnittsfläche erhöht ist. Ausdiesem Grund werden die herkömmlichenDielektrika, Siliziumdioxid (ε > 3,6) und Siliziumnitrid(ε > 5) durch dielektrischeMaterialien mit einer geringeren Permittivität ersetzt, die daher auch alsDielektrika mit kleinem ε miteiner relativen Permittivitätvon 3 oder weniger bezeichnet werden. Jedoch ist die Dichte unddie mechanische Stabilitätoder Festigkeit der Materialien mit kleinem ε deutlich kleiner im Vergleich zuden gut bewährtenDielektrika, Siliziumdioxid und Siliziumnitrid. Folglich kann während derHerstellung der Verbindungsstruktur und nachfolgender Herstel lungsprozessefür dieintegrierten Schaltungen die Produktionsausbeute nachteilig durchAblösenvon Materialresten insbesondere an dem Substratrand, an welchemdie Substrathandhabung im Wesentlichen stattfindet, beeinflusstwerden, wobei das Ablösenderartiger Schichten mit kleinem ε unddamit eine Substratkontaminierung im Wesentlichen durch die reduziertemechanische Stabilitätder Verbindungsstruktur mit kleinem ε hervorgerufen wird.For extremely reduced sizeintegrated circuits is not the signal propagation delaymore limited by the field effect transistors, but is onReason of increasedDensity of the circuit elements, which is a disproportionately higher numberElectrical connections required, by the small distancethe metal lines restricted,because the capacitybetween the lines together with a lower conductivitythe lines is increased due to the smaller cross-sectional area. OutThis is why the traditional onesDielectrics, silicon dioxide (ε> 3.6) and silicon nitride(ε> 5) by dielectricReplaced materials with a lower permittivity, which therefore also asDielectrics with small ε witha relative permittivityof 3 or less. However, the density andthe mechanical stabilityor strength of materials with small ε significantly smaller compared tothe well provenDielectrics, silicon dioxide and silicon nitride. Consequently, during theProduction of the connection structure and subsequent manufacturing processesfor theintegrated circuits, the production yield disadvantageoussupersedeof material residues, in particular on the substrate edge, on whichthe substrate handling essentially takes placebe, with the peelingsuch layers with small ε andthus a substrate contamination essentially by the reducedmechanical stabilitythe connection structure is caused by a small ε.
[0006] DieseSituation verschlimmert sich in nachfolgenden Herstellungsprozessenmit der zunehmenden Einführungder Einbringung in ein Gehäusebei einem Verfahren, in dem das Gehäusesubstrat und der Chip direktkontaktiert werden (Flip-Chip). Wie allgemein bekannt ist, liefertdas Einbringen in ein Gehäusemit direktem Kontakt Vorteile im Hinblick auf das Leistungsvermögen aufGrund der geringeren Anschlusslängenund der im Hinblick auf die Dichte der Ein/Ausgangsanschlüsse, daim Wesentlichen die gesamte Chipfläche für die Herstellung von Lothöcker genutztwerden kann, die mit entsprechenden Lothöcker oder Flächen einesTräger-oder Gehäusesubstratsverbunden werden. Währenddes Vorgangs des Anbringens des Gehäusesubstrats an dem Chip, derdie Verbindungsstruktur mit kleinem ε und eine Lothöckerschichtaufweist, wird ein gewisser Betrag an Druck und/oder Wärme aufdas Verbundbauteil ausgeübt,um eine zuverlässigeVerbindung zwischen jedem der Lothöcker des Chips und den Lothöckern oderFlächendes Gehäusesubstrats zugewährleisten.Die Wärmeund/oder die mechanische Spannung während des Einbringens in dasGehäusekönnenjedoch die Verbindungsstruktur mit kleinem ε beeinflussen.This situation worsens in subsequent manufacturing processes with the increasing introduction of packaging into a housing a method in which the package substrate and the chip are directly contacted (flip-chip). As is well known, incorporation into a direct contact package provides performance advantages due to the reduced terminal lengths and density of the input / output terminals because substantially all of the chip area is used to make solder bumps can be connected to corresponding solder bumps or surfaces of a carrier or housing substrate. During the process of attaching the package substrate to the chip having the low ε interconnect structure and a solder bump layer, a certain amount of pressure and / or heat is applied to the composite member to provide a reliable connection between each of the solder bumps of the chip and the solder bumps or to ensure surfaces of the housing substrate. However, the heat and / or stress during insertion into the housing may affect the low-ε interconnect structure.
[0007] Inmodernen Mikroprozessoren, in denen eine große Anzahl an Ein/Ausgangs-Leitungenerforderlich ist, müssenbis zu einigen 100 oder mehrere 1000 Lothöcker zuverlässig mit den entsprechenden Lothöckern oderFlächendes Gehäusesubstratsverbunden werden. Somit ist insbesondere bei Mikroprozessoren, diemit einer Verbindungsstruktur mit einem Dielektrikum mit kleinem ε aufgebautsind, die Wahrscheinlichkeit der Rissbildung und der Materialablösung inder Verbindungsstruktur, die aus einem Dielektrikum mit kleinem ε mit geringerermechanischer Festigkeit hergestellt ist, deutlich erhöht und eineAbnahme der Produktionsausbeute kann beobachtet werden, wodurchteilweise die Vorteile, die durch das Erhöhen der Substratgröße und Minimierender Substratrandgebiete erreicht werden, aufgehoben werden. DasProblem tritt verstärktauf, wenn die Mikroprozessorchips an organischen Gehäusesubstratenanzubringen sind, da eine deutliche thermische Fehlanpassung zwischendem Silizium und dem organischen Material besteht, das das Gehäusesubstratbildet. Obwohl Unterfüllungsmaterialien typischerweisein den Raumbereich zwischen dem Gehäusesubstrat und dem angebrachtenSiliziumchip eingefülltwerden, um einen Teil der mechanischen Spannung zu kompensieren,die durch die unterschiedlichen Wärmeausdehnungskoeffizienten hervorgerufenwird, kann die geringere mechanische Stabilität der Verbindungsstrukturen,die Dielektrika mit kleinem ε aufweisen,auch die Ausfallrate währenddes Betriebs der Bauelemente beeinflussen.Inmodern microprocessors in which a large number of input / output linesis requiredup to several 100 or more 1000 solder bumps reliably with the appropriate solder bumps orsurfacesof the package substrateget connected. Thus, especially in microprocessors, theconstructed with a connection structure with a low-k dielectricare the probability of cracking and material separation inthe connection structure, which consists of a dielectric with small ε with lessermechanical strength is produced, significantly increased and aDecrease in production yield can be observed, wherebypartly the benefits of increasing the substrate size and minimizingthe substrate land areas are achieved, be repealed. TheProblem occurs moreon when the microprocessor chips on organic package substratesare to be attached, as a significant thermal mismatch betweenthe silicon and the organic material that forms the package substrateforms. Although underfill materials are typicalin the space between the housing substrate and the attachedSilicon chip filledbe used to compensate for some of the mechanical stress,caused by the different thermal expansion coefficientscan, the lower mechanical stability of the connection structures,have the dielectrics with low ε,also the failure rate duringaffect the operation of the components.
[0008] MitBezug zu 1a und 1b werden nunmehrdie beim Einbringen in ein Gehäuseeines Halbleiterbauelements mit einer Verbindungsstruktur, die einDielektrikum mit kleinem ε aufweist,detaillierter erläutert.In reference to 1a and 1b Now, the in the case of introduction into a housing of a semiconductor device with a connection structure having a low-k dielectric, explained in more detail.
[0009] 1a zeigtschematisch eine Querschnittsansicht eines Halbleiterbauelements 100 miteiner Verbindungsstruktur 110, die aus einem dielektrischenMaterial mit kleinem ε für ein Bauteilmit beispielsweise einer kritischen Entwurfsabmessung von 130 nmgebildet ist. Das Halbleiterbauelement 100 umfasst einSubstrat 101, das eine große Anzahl von Schaltungselementen,etwa Transistoren, Kondensatoren und dergleichen aufweist, oderdas weitere Metallleitungsschichten und dazwischenliegende Kontaktdurchführungsschichtenaufweist, die der Einfachheit halber in 1a nichtgezeigt sind. Stattdessen ist repräsentativ für eines der zuvor genanntenSchaltungselemente ein Kontaktbereich 102 dargestellt,der mit der darüberliegenden Verbindungsstruktur 110 verbunden ist. Die Verbindungsstruktur 110 umfassteine erste Metallleitung 111 und eine erste Kontaktdurchführung 112,die in einer dielektrischen Schicht 113 mit kleinem ε ausgebildetsind. Die Metallleitung 111 kann Kupfer und eine leitendeBarrierenschicht, etwa eine Tantal/Tantalnitrid-Schicht, die zwischendem Kupfer und dem dielektrischen Material 113 angeordnetist, aufweisen. In ähnlicher Weisekann die Kontaktdurchführung 112 mitKupfer gefülltsein und von dem dielektrischen Material 113 durch eineleitende Barrierenschicht getrennt sein. Der Einfachheit halbersind Details der Metallleitung 111 und der Kontaktdurchführung 112 in 1a nicht gezeigt.Eine Deckschicht 114 ist zwischen der dielektrischen Schicht 113 unddem Substrat 101 vorgesehen. Beispielsweise kann die dielektrischeSchicht mit kleinem ε 113 ausSiliziumoxykarbid mit Wasserstoff (SiCOH) und die Deckschicht 114 ausstickstoffangereichertem Siliziumkarbid (SiCN) aufgebaut sein. DieVerbindungsstruktur 110 umfasst ferner eine zweite Metallleitung 115,die mit einer zweiten Kontaktdurchführung 116 verbundenist, die wiederum mit der ersten Metallleitung 111 verbundenist. Die zweite Metallleitung 115 und die zweite Kontaktdurchführung 116 sindin einer zweiten dielektrischen Schicht mit kleinem ε 118 ausgebildet,die wiederum von der ersten dielektrischen Schicht mit kleinem ε 113 durcheine weitere Deckschicht 117 getrennt ist. Hinsichtlichder Materialzusammensetzung der Metallleitung 115, derKontaktdurchführung 116,der zweiten dielektrischen Schicht mit kleinem ε 118 und der Deckschicht 117 gilt,dass die gleichen Materialien verwendet werden können, wie in den entsprechendenKomponenten der darunter liegenden Metallisierungsschicht. Es solltebeachtet werden, dass typischerweise mehrere erste Metallleitungen 111 in derdielektrischen Schicht mit kleinem ε 113 vorgesehen sind,die mit entsprechenden Kontaktdurchführungen 112 zu darunterliegenden Gebieten oder Schichten verbunden sein können. Dasgleiche gilt fürdie zweiten Metallleitungen 115 und die zweiten Kontaktdurchführungen 116 inder zweiten dielektrischen Schicht mit kleinem ε 118. Auf Grund derrelativ geringen Permittivitätder Schichten 113 und 118, die beispielsweise3 oder weniger beträgt,ist die Kapazitätzwischen benachbarten ersten Metallleitungen 111 und zwischenbenachbarten zweiten Metallleitungen 115 in Vergleich zueiner Verbindungsstruktur 110, die darin ausgebildete dielektrischeSchichten 113 und 118 aus Siliziumdioxid aufweist,reduziert. Das Halbleiterbauelement 100 kann, wenn es einenmodernen Mikroprozessor der 130 nm-Technologie repräsentiert,bis zu 8 Metallleitungsschichten aufweisen, die miteinander durchentsprechende dazwischenliegende Kontaktdurchführungsschichten verbunden sind.Somit weist die in 1a gezeigte Verbindungsstruktur 100 einedeutlich reduzierte mechanische Stabilität zugunsten einer erhöhten Arbeitsgeschwindigkeitauf. 1a schematically shows a cross-sectional view of a semiconductor device 100 with a connection structure 110 formed of a low-k dielectric material for a device having, for example, a critical design dimension of 130 nm. The semiconductor device 100 includes a substrate 101 comprising a large number of circuit elements, such as transistors, capacitors, and the like, or having further metal line layers and intervening contact feedthrough layers which, for simplicity, are incorporated in US Pat 1a not shown. Instead, a contact area is representative of one of the aforementioned circuit elements 102 shown with the overlying connection structure 110 connected is. The connection structure 110 includes a first metal line 111 and a first contact implementation 112 in a dielectric layer 113 are formed with a small ε. The metal pipe 111 may include copper and a conductive barrier layer, such as a tantalum / tantalum nitride layer, between the copper and the dielectric material 113 is arranged. Similarly, the contact implementation 112 be filled with copper and the dielectric material 113 be separated by a conductive barrier layer. For the sake of simplicity, details of the metal line 111 and the contact implementation 112 in 1a Not shown. A cover layer 114 is between the dielectric layer 113 and the substrate 101 intended. For example, the dielectric layer with small ε 113 made of silicon oxy carbide with hydrogen (SiCOH) and the topcoat 114 be constructed of nitrogen-enriched silicon carbide (SiCN). The connection structure 110 further comprises a second metal line 115 that with a second contact bushing 116 connected, in turn, with the first metal line 111 connected is. The second metal line 115 and the second contact bushing 116 are in a second dielectric layer with low ε 118 formed, in turn, of the first dielectric layer with a small ε 113 through another cover layer 117 is disconnected. With regard to the material composition of the metal line 115 , the contact implementation 116 , the second dielectric layer with small ε 118 and the topcoat 117 It is true that the same materials can be used as in the corresponding components of the underlying metallization layer. It should be noted that typically several first metal lines 111 in the low-k dielectric layer 113 are provided, with corresponding contact bushings 112 may be connected to underlying areas or strata. The same applies to the second metal lines 115 and the second contact bushings 116 in the second dielectric layer with small ε 118 , Due to the relatively low permittivity of the layers 113 and 118 which is 3 or less, for example, is the Ka capacity between adjacent first metal lines 111 and between adjacent second metal lines 115 in comparison to a connection structure 110 , the dielectric layers formed therein 113 and 118 of silicon dioxide reduced. The semiconductor device 100 For example, if it represents a modern microprocessor of 130nm technology, it may have up to 8 metal line layers connected together by respective intervening contact feedthrough layers. Thus, the in 1a shown connection structure 100 a significantly reduced mechanical stability in favor of increased operating speed.
[0010] 1b zeigtschematisch das Halbleiterbauelement 100 mit einer Lothöckerschicht 120,die über derVerbindungsstruktur 110 ausgebildet ist; die Lothöckerschicht 120 istmit einem Gehäusesubstrat 130 verbunden.Das Gehäusesubstrat 130 umfasst einenBasisbereich 132, der aus einem organischen Material imHinblick auf ökonomischeErwägungen aufgebautsein kann und der ferner mehrere Lothöcker oder Kontaktflächen 131 aufweisenkann, die in Position und Größe mit denentsprechenden Lothöckern 121 übereinstimmen,die in der Lothöckerschicht 120 gebildetsind. Auf Grund einer Fehlanpassung im thermischen Ausdehnungskoeffizienten zwischendem Basisbereich 132 und dem Substrat 101 kanneine Materialablösungund eine Rissbildung 119 in der Verbindungsstruktur 110 während undnach dem Befestigen des Gehäusesubstrats 130 ander Lothöckerschicht 120 auftreten,was jedoch zu einer deutlich reduzierten Produktionsausbeute während derHerstellung des Bauelements 100 und zu einer erhöhten Ausfallratewährenddes Betriebs des sich im Gehäusebefindlichen Bauelements 100 führen kann. 1b schematically shows the semiconductor device 100 with a solder bump layer 120 that over the connection structure 110 is trained; the solder bump layer 120 is with a housing substrate 130 connected. The housing substrate 130 includes a base area 132 which may be constructed from an organic material in view of economic considerations, and further comprises a plurality of solder bumps or pads 131 may have in position and size with the corresponding solder pads 121 in the solder bump layer 120 are formed. Due to a mismatch in the thermal expansion coefficient between the base region 132 and the substrate 101 can cause a material separation and cracking 119 in the connection structure 110 during and after attaching the housing substrate 130 at the solder bump layer 120 However, this leads to a significantly reduced production yield during the manufacture of the device 100 and an increased failure rate during operation of the device in the housing 100 can lead.
[0011] Eintypischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,wie es in den 1a und 1b gezeigtist, kann die folgenden Prozesse umfassen. Nach dem Ausbilden vonSchaltungselementen und Kontaktgebieten, etwa dem Bereich 102, inund auf dem Substrat 101, wird die Deckschicht 114 gefolgtvon der dielektrischen Schicht 113 gebildet, wobei beispielsweiseein plasmaunterstützter chemischerDampfabscheide-(CVD) Prozess fürSiCOH eingesetzt werden kann, wohingegen moderne Aufschleudertechnikenfür Polymermaterialienmit kleinem ε eingesetztwerden können.Danach werden Gräbenund entsprechende Kontaktdurchführungsöffnungenin der dielektrischen Schicht 113 durch beispielsweisegut etablierte Prozessabläufegemäß dem Ablauf „Kontaktdurchführung zuerst – Graben zuletzt" auf der Grundlageetablierter Photolithographie- und Ätztechniken hergestellt, wobeidie Deckschicht 114 als eine Ätzstoppschicht für den Ätzprozesszur Bildung der Kontaktdurchführungsöffnung dienenkann. Abhängigvon den kritischen Entwurfsabmessungen können jedoch andere gut etablierteAbläufe,etwa der Ablauf mit einer Ausbildung des Grabens vor der Kontaktdurchführung, angewendetwerden. Danach könnenleitende Barrierenschichten und möglicherweise Saatschichtendurch geeignete Techniken, etwa die Sputter-Abscheidung hergestelltwerden, und schließlichwird das Kupfer durch beispielsweise Elektroplattierung eingefüllt, wobei überschüssiges Metalldurch chemischmechanisches Polieren entfernt werden kann. Danachwird die Deckschicht 117 durch im Wesentlichen die gleicheProzesssequenz hergestellt, wie sie zuvor beschrieben ist, um dieMetallleitungen 115 und die Kontaktdurchführungen 116 inder dielektrischen Schicht 118 herzustellen. Nachdem alleMetallleitungsebenen und Kontaktdurchführungsebenen der Verbindungsstruktur 110 fertiggestelltsind, wird die Lothöckerschicht 120 durchgut bekannte Techniken, etwa Sputter-Abscheidung von Metallisierungsschichtenunter dem Lothöckergefolgt von einem Elektroplattierungsprozess mit Unterstützung vonLithographie zur Herstellung der Lothöcker 121 gebildet.Wie zuvor erwähntist, kann die Substrathandhabung während der Herstellung der Verbindungsstruktur 110 zusammenmit CMP-Prozessenzu der Ausbildung von Rissen und zu einer Materialablösung 119 aufGrund der Abscheidung von Material mit kleinem ε an dem Substratrand und aufGrund der geringen mechanischen Stabilität der Verbindungsstruktur während desCMP-Prozesses führen.Diese die Ausbeute beeinträchtigendenFaktoren machen in Verbindung mit der Hauptquelle für eine deutlicheReduzierung der Ausbeute, d. h. die Flip-Chip-Verbindung des Gehäusesubstrats 130 mitLothöckerschicht 120, insbesonderewenn organische Basisbereiche 132 verwendet werden, eine ökonomischeHerstellung modernster Halbleiterbauelemente mit einer Verbindungsstrukturmit kleinem ε äußerst schwierig.A typical process for manufacturing the semiconductor device 100 as it is in the 1a and 1b may include the following processes. After forming circuit elements and contact areas, such as the area 102 , in and on the substrate 101 , the cover layer becomes 114 followed by the dielectric layer 113 For example, a plasma assisted chemical vapor deposition (CVD) process can be used for SiCOH, whereas modern spin-on techniques can be used for small-ε polymer materials. Thereafter, trenches and corresponding via openings are formed in the dielectric layer 113 for example, by well-established processes according to the procedure "contact first - digging last" on the basis of established photolithography and etching techniques, wherein the cover layer 114 may serve as an etch stop layer for the etching process to form the contact feedthrough opening. However, depending on the critical design dimensions, other well-established operations, such as the trench formation prior to contact implementation, may be used. Thereafter, conductive barrier layers and possibly seed layers may be prepared by suitable techniques such as sputter deposition, and finally the copper is filled by, for example, electroplating, whereby excess metal can be removed by chemical mechanical polishing. After that, the topcoat becomes 117 manufactured by essentially the same process sequence as previously described to the metal lines 115 and the contact bushings 116 in the dielectric layer 118 manufacture. After all metal line levels and contact implementation levels of the connection structure 110 are completed, the solder bump layer 120 by well known techniques, such as sputter deposition of metallization layers under the solder bump followed by an electroplating process with lithography support to make the solder bumps 121 educated. As previously mentioned, substrate handling may be during the manufacture of the interconnect structure 110 together with CMP processes for the formation of cracks and a material separation 119 due to the deposition of low ε material at the substrate edge and due to the low mechanical stability of the interconnect structure during the CMP process. These yield-impairing factors, in conjunction with the main source, result in a significant reduction in yield, ie the flip-chip connection of the package substrate 130 with solder bump layer 120 especially if organic base areas 132 An economical manufacture of state-of-the-art semiconductor devices having a small ε interconnect structure is extremely difficult.
[0012] Angesichtsder zuvor erkannten Probleme besteht daher ein Bedarf für eine verbesserteTechnik, die das Erreichen einer höheren Produktionsausbeute während desProzesses zum Einbau in ein Gehäuseermöglicht,währenddennoch eine hohe Leistungsfähigkeitmoderner Halbleiterbauelemente, in denen dielektrische Materialienmit kleinem ε verwendetsind, beibehalten wird.in view ofTherefore, there is a need for an improved oneTechnique that achieving a higher production yield during theProcess for installation in a housingallowswhilenevertheless a high efficiencymodern semiconductor devices, in which dielectric materialsused with small εare maintained.
[0013] ImAllgemeinen richtet sich die vorliegende Erfindung an eine Technik,in welcher ein dielektrisches Material mit erhöhter relativer Permittivität, das typischerweiseeine höheremechanische Stabilität imVergleich zu Dielektrika mit kleinem ε aufweist, in zwischenliegendeKontaktdurchführungsschichten eingebautwird, um die mechanische Stabilität der gesamten Verbindungsstruktur,die ein dielektrisches Material mit kleinem ε in den Metallleitungsschichten aufweist,zu erhöhen,wodurch das Leistungsverhalten des Bauelements im Wesentlichen beibehalten wird.In general, the present invention is directed to a technique in which a dielectric material of increased relative permittivity, typically having higher mechanical stability compared to low-k dielectrics, is incorporated into intermediate via layers to enhance the mechanical stability of the overall interconnect structure. the one dielectric Low ε material in the metal line layers, thereby substantially maintaining the performance of the device.
[0014] Gemäß eineranschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Halbleiterbauelement einSubstrat und eine erste Metallleitungsschicht, die über demSubstrat gebildet ist und die mehrere erste Metallleitungen aufweist,die lateral in ein erstes dielektrisches Material mit einer erstenrelativen Permittivitäteingebettet sind. Ferner umfasst das Halbleiterbauelement eine zweiteMetallleitungsschicht, die überder ersten Metallleitungsschicht ausgebildet ist und mehrere zweiteMetallleitungen aufweist, die lateral in das erste dielektrische Materialeingebettet sind. Eine Kontaktdurchführung, die mindestens eineder ersten Metallleitungen mit mindestens einer der zweiten Metallleitungenverbindet, ist lateral in ein dielektrisches Material mit einer zweitenrelativen Permittivität,die höherals die erste relative Permittivität ist, eingebettet.According to oneillustrative embodimentThe present invention includes a semiconductor deviceSubstrate and a first metal line layer over theSubstrate is formed and having a plurality of first metal lines,laterally into a first dielectric material having a first dielectric materialrelative permittivityare embedded. Furthermore, the semiconductor component comprises a secondMetal line layer overthe first metal line layer is formed and a plurality of secondMetal lines, which laterally into the first dielectric materialare embedded. A contact implementation, the at least onethe first metal lines with at least one of the second metal linesis laterally in a dielectric material with a secondrelative permittivity,the higherembedded as the first relative permittivity.
[0015] Gemäß einerweiteren anschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Halbleiterbauelement einSubstrat und mehrere gestapelte Metallleitungsschichten, die über demSubstrat ausgebildet sind, wobei jede Metallleitungsschicht eindielektrisches Material mit kleinem ε und darin ausgebildete Metallleitungenaufweist. Ferner ist mindestens eine zwischenliegende Kontaktdurchführungsschichtzwischen zwei der mehreren gestapelten Metallleitungsschichten angeordnet,wobei die mindestens eine zwischenliegende Kon taktdurchführungsschichteine metallenthaltende Kontaktdurchführung aufweist, die in einemdielektrischen Material gebildet ist, von welchem mindestens einTeil eine höhererelative Permittivitätals das dielektrische Material mit kleinem ε aufweist.According to onefurther illustrative embodimentThe present invention includes a semiconductor deviceSubstrate and several stacked metal line layers, over theSubstrate are formed, wherein each metal line layer alow-k dielectric material and metal lines formed thereinhaving. Further, at least one intermediate via layer is provideddisposed between two of the plurality of stacked metal line layers,wherein the at least one intermediate Kon clock implementation layera metal-containing contact bushing, which in adielectric material is formed, of which at least onePart a higher onerelative permittivityas the low-k dielectric material.
[0016] Gemäß einernoch weiteren anschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Halbleiterbauelement einSubstrat und eine Verbindungsstruktur mit kleinem ε, die über demSubstrat ausgebildet ist, und die mehrere Metallleitungsschichtenenthält,wovon jede ein dielektrisches Material mit kleinem ε aufweist.Die Verbindungsstruktur umfasst ferner mehrere zwischenliegendeKontaktdurchführungsschichten,wobei mindestens einige der zwischenliegenden Kontaktdurchführungsschichtenein dielektrisches Material mit einer höheren relativen Permittivität im Vergleichzu dem dielektrischen Material mit kleinem ε aufweisen. Des weiteren isteine Lothöckerschicht,die mit der Verbindungsstruktur mit kleinem ε mit erhöhter mechanischer Stabilität verbundenist, und ein Gehäusesubstrat,das mit der Lothöckerschichtverbunden ist, vorgesehen.According to oneyet another illustrative embodimentThe present invention includes a semiconductor deviceSubstrate and a connecting structure with small ε, above theSubstrate is formed, and the plurality of metal line layerscontainseach having a low-k dielectric material.The connection structure further includes a plurality of intermediate onesVia layers,wherein at least some of the intermediate via layersa dielectric material with a higher relative permittivity in comparisonto the low-k dielectric material. Furthermore, it isa solder bump layer,which is connected to the small ε connection structure with increased mechanical stabilityis, and a housing substrate,that with the solder bump layeris connected, provided.
[0017] Gemäß einernoch weiteren anschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Verfahren das Bilden einerdielektrischen Deckschicht übereinem Substrat und das Bilden einer ersten dielektrischen Schichtmit einem dielektrischen Material mit einer ersten relativen Permittivität über derdielektrischen Schicht. Des weiteren wird eine zweite dielektrischeSchicht mit einem dielektrischen Material mit kleinem ε mit einerzweiten relativen Permittivität über derersten dielektrischen Schicht gebildet, wobei die erste relativePermittivität höher alsdie zweite ist. Anschließendwird ein Graben in der zweiten dielektrischen Schicht gebildet undeine Kontaktdurchführungwird zumindest in der dielektrischen Deckschicht und der erstendielektrischen Schicht gebildet. Schließlich werden die Kontaktdurchführung undder Graben mit einem metallenthaltenden Material gefüllt, umeine Verbindungsstruktur mit kleinem ε zu bilden.According to oneyet another illustrative embodimentAccording to the present invention, a method comprises forming adielectric overcoata substrate and forming a first dielectric layerwith a dielectric material having a first relative permittivity over thedielectric layer. Furthermore, a second dielectricLayer with a dielectric material with a small ε with asecond relative permittivity over thefirst dielectric layer formed, wherein the first relativePermittivity higher thanthe second one is. Subsequentlya trench is formed in the second dielectric layer anda contact implementationis at least in the dielectric cover layer and the firstformed dielectric layer. Finally, the contact implementation andthe trench filled with a metal-containing material toto form a connection structure with small ε.
[0018] Gemäß einernoch weiteren anschaulichen Ausführungsformder vorliegenden Erfindung umfasst ein Verfahren zum Einbringeneines Halbleiterbauelements mit einer Verbindungsstruktur mit kleinem ε in ein Gehäuse dasBilden einer oder mehrerer dielektrischer Zwischenschichten mithöhererrelativer Permittivitätim Vergleich zu dem Material mit kleinem ε während des Bildens mehrererdielektrischer Schichten mit kleinem ε der Verbindungsstruktur mit kleinem ε. Des weiterenwird eine Lothöckerschicht über derVerbindungsstruk tur gebildet und schließlich wird ein Gehäusesubstratan der Lothöckerschicht befestigt,wobei die eine oder mehreren Schichten mit erhöhter mechanischer Stabilität die Rissbildung undMaterialablösungin der Verbindungsstruktur mit kleinem ε reduzieren.According to oneyet another illustrative embodimentThe present invention includes a method of introductiona semiconductor device having a low ε connection structure in a housingForming one or more dielectric intermediate layers withhigherrelative permittivitycompared to the low ε material while forming severallow-k dielectric layers of the small-ε interconnect structure. Furthermoreis a solder bump layer over theConnecting structure formed and finally becomes a housing substrateattached to the solder bump layer,wherein the one or more layers with increased mechanical stability, the cracking anddelaminationreduce in the connection structure with small ε.
[0019] WeitereVorteile, Aufgaben und Ausführungsformender vorliegenden Erfindung sind in den angefügten Patentansprüchen definiertund gehen deutlicher aus der folgenden detaillierten Beschreibunghervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiertwird; es zeigen:FurtherAdvantages, tasks and embodimentsThe present invention is defined in the appended claimsand go more clearly from the following detailed descriptionwhen studying with reference to the accompanying drawingsbecomes; show it:
[0020] 1a schematischeine Querschnittsansicht einer konventionellen modernen integrierten Schaltung,die entsprechend einer 130 nm-Technologie hergestellt ist und eineVerbindungsstruktur mit kleinem ε aufweist; 1a schematically a cross-sectional view of a conventional modern integrated circuit, which is made according to a 130 nm technology and has a low-ε connection structure;
[0021] 1b schematischdas konventionelle Halbleiterbauelement mit einem organischen Gehäusesubstrat,das daran befestigt ist, wobei eine erhöhte Rissbildung und Materialablösung inder Verbindungsstruktur mit kleinem ε beobachtet werden kann; 1b schematically the conventional semiconductor device with an organic package substrate attached thereto, wherein increased cracking and material separation can be observed in the low-ε interconnect structure;
[0022] 2a bis 2c schematischQuerschnittsansichten einer modernen integrierten Schaltung miteiner Verbindungsstruktur mit kleinem ε mit erhöhter mechanischer Stabilität während diverser Herstellungsphasengemäß anschaulicherAusführungsformender vorliegenden Erfindung; und 2a to 2c schematic cross section FIG. 4 shows views of a modern integrated circuit having a small-ε interconnect structure with increased mechanical stability during various stages of fabrication in accordance with illustrative embodiments of the present invention; and
[0023] 2d schematischeine Querschnittsansicht des Bauteils der 2a bis 2c miteinem organischen Gehäusesubstrat,das daran angebracht ist, gemäß anschaulicherAusführungsformen dervorliegenden Erfindung. 2d schematically a cross-sectional view of the component of 2a to 2c with an organic package substrate attached thereto, in accordance with illustrative embodiments of the present invention.
[0024] Obwohldie vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,wie sie in der folgenden detaillierten Beschreibung sowie in denZeichnungen dargestellt sind, sollte es selbstverständlich sein,dass die folgende detaillierte Beschreibung sowie die Zeichnungennicht beabsichtigen, die vorliegende Erfindung auf die speziellenanschauli chen offenbarten Ausführungsformeneinzuschränken,sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglichbeispielhaft die diversen Aspekte der vorliegenden Erfindung dar,deren Schutzbereich durch die angefügten Patentansprüche definiertist.Even thoughthe present invention is described with reference to the embodiments,as in the following detailed description as well as in the followingDrawings are shown, it should be self-evidentthat the following detailed description as well as the drawingsnot intended to limit the present invention to the specific onesillustratively disclosed embodimentsrestrictbut merely the illustrative embodiments describedexemplify the various aspects of the present invention,the scope of which is defined by the appended claimsis.
[0025] Dievorliegende Erfindung beruht auf dem Konzept, dass eine Verbindungsstrukturmit kleinem ε ineffizienter Weise stabiler gemacht werden kann, indem Materialschichtenmit erhöhtermechanischer Stabilitätoder Festigkeit, die üblicherweiseeine höherePermittivitätim Vergleich zu konventionellen Materialien mit kleinem ε zeigen,in die Verbindungsstruktur auf Höheder Kontaktdurchführungeneingebaut werden können,ohne unnötigdie Signalausbreitungseigenschaften der Verbindungsstruktur zu beeinträchtigen.Mit Bezug zu den Figuren werden nunmehr weitere anschauliche Ausführungsformen dervorliegenden Erfindung detaillierter beschrieben.TheThe present invention is based on the concept that a connection structurewith small ε inefficient way can be made more stable by adding layers of materialwith elevatedmechanical stabilityor strength, usuallya higher onepermittivityshow in comparison to conventional materials with low ε,in the connection structure at heightthe contact bushingscan be installedwithout unnecessaryaffect the signal propagation characteristics of the connection structure.With reference to the figures, further illustrative embodiments of thepresent invention described in more detail.
[0026] 2a zeigtschematisch eine Querschnittsansicht eines Halbleiterbauelements 200,das ein beliebiges modernes Bauteil repräsentieren kann, das eine fortschrittlicheVerbindungsstruktur mit einem dielektrischen Material mit kleinem ε erfordert.In dieser Hinsicht sollte beachtet werden, dass der Begriff dielektrischesMaterial mit kleinem ε einbeliebiges dielektrisches Material bezeichnet, das eine relative Permittivität von ungefähr 3,1 undweniger aufweist. Ferner ist der Begriff Verbindungsstruktur mitkleinem ε dahingehendzu verstehen, dass damit eine Verbindungsstruktur beschrieben ist,die zumindest teilweise ein dielektrisches Material mit kleinem ε aufweist, umdie Signalausbreitungsverzögerungszeitim Vergleich zu einer äquivalentenVerbindungsstruktur zu verringern, die vollständig aus „konventionellen" dielektrischen Materialen,etwa Siliziumdioxid, fluordotiertes Siliziumdioxid, Siliziumnitrid,und dergleichen aufgebaut ist. Da die Auswirkungen der Signalausbreitungsverzögerung vonVerbindungsstrukturen sehr deutlich für Halbleiterbauelemente mitkritischen Abmessungen von ungefähr0,18 μmund weniger auftreten, kann die vorliegende Erfindung bei Bauelementenmit kritischen Abmessungen von 180 nm und weniger und insbesonderebei Bauelementen mit kritischen Abmessungen von 120 nm und wenigersehr vorteilhaft eingesetzt werden. Der Fachmann erkennt jedochnach einem vollständigenStudium der vorliegenden Anmeldung, dass die vorliegende Erfindung auchim breiteren Sinne angewendet werden kann, so dass die vorliegendeErfindung auch fürweniger hoch entwickelte Bauteilgenerationen benutzt werden kann. 2a schematically shows a cross-sectional view of a semiconductor device 200 , which may represent any modern device requiring an advanced interconnect structure with a low-k dielectric material. In this regard, it should be noted that the term low-k dielectric material refers to any dielectric material that has a relative permittivity of about 3.1 and less. Furthermore, the term small ε connection structure is to be understood as describing a connection structure having at least partially a low-k dielectric material to reduce the signal propagation delay time as compared to an equivalent connection structure made entirely of "conventional" dielectric materials Since the effects of signal propagation delay of interconnect structures are very evident for semiconductor devices having critical dimensions of about 0.18 μm and less, the present invention can be applied to devices with critical dimensions of 180 nm and less, and particularly advantageously used for devices with critical dimensions of 120 nm and less, however, those skilled in the art will recognize, after a thorough study of the present application, that: The present invention can also be applied in a broader sense, so that the present invention can also be used for less sophisticated component generations.
[0027] DasHalbleitebauelement 200 umfasst ein Substrat 201,das repräsentativfür einbeliebiges Substrat mit darauf oder darin ausgebildeten Schaltungselementen,etwa Transistoren, Kondensatoren, Leitungen, etc. sein kann, dieder Einfachheit halber in 2a nichtgezeigt sind. Ein Kontaktbereich 202, der auf dem Substrat 201 ausgebildetist, soll eines dieser Schaltungselemente oder Teile davon repräsentieren,wobei eine Verbindungsstruktur 210 mit kleinem ε, die über demSubstrat 201 ausgebildet ist, einen elektrischen Kontaktzu dem Kontaktbereich 202 herstellen soll. Beispielsweisekann der Kontaktbereich 202 eine Metallleitung einer tieferliegenden Metallleitungsschicht repräsentieren oder kann einen Kontaktdarstellen, der direkt mit einem Schaltungselement, etwa einem Transistorverbunden ist. Wie zuvor dargelegt ist, kann eine kritische Entwurfsabmessungeines Schaltungselements in dem Substrat 201 130 nm oderweniger sein. Eine erste Deckschicht 214 ist zwischen demSubstrat 201 und der Verbindungsstruktur 210 ausgebildetund kann ein diffusionsblockierendes Material, etwa Siliziumnitridoder stickstoffangereichertes Siliziumkarbid, wenn der Kontaktbereich 202 Kupferaufweist, enthalten. Es könnenjedoch andere Materialien fürdie Deckschicht 214, etwa Siliziumdioxid und dergleichenverwendet werden, wenn beispielsweise der Kontaktbereich 202 einendirekten Kontakt zu einem Schaltungselement repräsentiert. Die Verbindungsstruktur 210 mitkleinem ε,die überder Deckschicht 214 ausgebildet ist, umfasst eine Metallleitungsschicht 240 undeine zwischenliegende Kontaktdurchführungsschicht 250.Die Metallleitungsschicht 240 umfasst eine Metallleitung 241 miteiner leitenden Barrierenschicht 242, die die Metallleitung 241 vondem Material einer dielektrischen Schicht mit kleinem ε 243 trennt.In einer anschaulichen Ausführungsformweist die dielektrische Schicht 243 wasserstoffenthaltendesSiliziumoxykarbid (SiCOH) auf, währendin anderen Ausführungsformenandere Materialien verwendet werden können, etwa MSQ, HSQ, SILK,poröses SiCOHund dergleichen. Die Metallleitung 241 kann aus Kupferoder Kupferlegierungen aufgebaut sein, während die Barrierenschicht 242 auseiner oder mehreren Schichten aufgebaut sein kann, die Materialienenthalten, etwa Tantal, Tantalnitrid, Titan, Titannitrid oder einebeliebige Kombination davon oder andere geeignete Materialien, diedie geforderten diffusionsblockierenden und haftungsvermittelndenEigenschaften bereitstellen. Die Metallleitungsschicht 240 umfasstferner eine Deckschicht 244, die beispielsweise aus stickstoffangereichertemSiliziumkarbid (SiCN) aufgebaut ist.The semiconductor device 200 includes a substrate 201 which may be representative of any substrate having circuit elements formed thereon or therein, such as transistors, capacitors, leads, etc., which are incorporated in FIG 2a not shown. A contact area 202 that on the substrate 201 is designed to represent one of these circuit elements or parts thereof, wherein a connection structure 210 with small ε above the substrate 201 is formed, an electrical contact to the contact area 202 should produce. For example, the contact area 202 or may represent a contact directly connected to a circuit element, such as a transistor. As previously stated, a critical design dimension of a circuit element in the substrate may be 201 130 nm or less. A first covering layer 214 is between the substrate 201 and the connection structure 210 formed and may be a diffusion blocking material, such as silicon nitride or nitrogen-enriched silicon carbide, when the contact area 202 Copper has included. However, other materials may be used for the topcoat 214 , such as silicon dioxide and the like may be used, for example, when the contact area 202 represents a direct contact to a circuit element. The connection structure 210 with small ε above the topcoat 214 is formed comprises a metal line layer 240 and an intermediate via layer 250 , The metal line layer 240 includes a metal conduit 241 with a conductive barrier layer 242 holding the metal pipe 241 of the material of a low-k dielectric layer 243 separates. In one illustrative embodiment, the dielectric layer 243 hydrogen-containing silicon oxycarbide (SiCOH), while in other embodiments other materials may be used such as MSQ, HSQ, SILK, porous SiCOH, and the like. The metal pipe 241 can be made of copper or copper alloys, while the barrier layer 242 from one or may be constructed of multiple layers containing materials such as tantalum, tantalum nitride, titanium, titanium nitride, or any combination thereof or other suitable materials that provide the required diffusion blocking and adhesion promoting properties. The metal line layer 240 further comprises a cover layer 244 , for example, made of nitrogen-enriched silicon carbide (SiCN).
[0028] Diezwischenliegende Kontaktdurchführungsschicht 250 umfassteine metallenthaltende Kontaktdurchführung 251, die weiterhineinfach als Kontaktdurchführungbezeichnet wird und die ferner die Barrierenschicht 242 aufweist,die die Kontaktdurchführung 251 voneiner umgebenden dielektrischen Schicht 253 trennt, dieaus einem dielektrischen Material mit einer erhöhten mechanischen Stabilität oder Festigkeitim Vergleich zu der dielektrischen Schicht mit kleinem ε 243 aufgebautist. Typischerweise zeigen dielektische Materialien mit kleinem ε eine deutlichgeringere mechanische Stabilität aufGrund einer reduzierten Dichte im Vergleich zu „konventionellen" dielektrischen Materialien,etwa Siliziumdioxid, fluordotiertes Siliziumdioxid, Siliziumnitrid,die gut bewährteund gut bekannte dielektrische Materialien bei der Herstellung vonHalbleiterbauelementen sind. In einer speziellen Ausführungsform weistdie dielektrische Schicht 253 fluordotiertes Siliziumdioxidauf, das aus fluordotiertem Tetraethylorthosilikat (TEOS) mit einerrelativen Permittivitätvon ungefähr3,6 abgeschieden werden kann. In anderen Ausführungsformen kann die dielektrischeSchicht 253 Siliziumdioxid aufweisen, das aus TEOS miteiner relativen Permittivitätvon ungefähr4,0 oder mehr abgeschieden wird. Typischerweise ist der seitliche Abstandoder die Strecke zwischen benachbarten Kontaktdurchführungen 251 (derEinfachheit halber ist lediglich nur eine Kontaktdurchführung 251 gezeigt)deutlich größer alsein Abstand zwischen benachbarten Metallleitungen 241 (esist nur eine gezeigt). Daher ist die gesamte parasitäre Kapazität zwischenbenachbarten Metallleitungen und Kontaktdurchführungen im Wesentlichen durchdie zwischen benachbarten Metallleitungen gebildete Kapazität anstelleder zwischen benachbarten Kontaktdurchführungen gebildeten Kapazität bestimmt,so dass die erhöhtePermittivitätder dielektrischen Schicht 253 nicht wesentlich zur gesamtenSignalausbreitungsverzögerugbeiträgt,wobei gleichzeitig der Verbindungsstruktur 210 eine deutlichhöheremechanische Stabilitätverliehen wird. Es sollte beachtet werden, dass die dielektrischeSchicht 253 nicht notwendigerweise vollständig auseinem „konventionellen" dielektrischen Materialaufgebaut sein muss, sondern dass diese in einigen Ausführungsformeneine oder mehrere Teilschichten aus einem dielektrischen Materialmit kleinem ε aufweisenkann, wie dies detaillierter mit Bezug zu 2 beschriebenist.The intermediate contact bushing layer 250 includes a metal-containing contact bushing 251 , which is further referred to simply as the contact feedthrough and further the barrier layer 242 having the contact bushing 251 from a surrounding dielectric layer 253 made of a dielectric material having an increased mechanical stability or strength compared to the low-k dielectric layer 243 is constructed. Typically, low ε dielectric materials exhibit significantly lower mechanical stability due to reduced density compared to "conventional" dielectric materials, such as silicon dioxide, fluorine doped silicon dioxide, silicon nitride, which are well established and well known dielectric materials in the fabrication of semiconductor devices a particular embodiment, the dielectric layer 253 fluorine-doped silica which may be deposited from fluorine-doped tetraethyl orthosilicate (TEOS) having a relative permittivity of about 3.6. In other embodiments, the dielectric layer 253 Having silicon dioxide deposited from TEOS having a relative permittivity of about 4.0 or more. Typically, the lateral distance or distance is between adjacent vias 251 (For simplicity, there is only one contact feedthrough 251 shown) is significantly larger than a distance between adjacent metal lines 241 (there is only one shown). Therefore, the total parasitic capacitance between adjacent metal lines and vias is substantially determined by the capacitance formed between adjacent metal lines, rather than the capacitance formed between adjacent vias, so that the increased permittivity of the dielectric layer 253 does not contribute significantly to the overall signal propagation delay while maintaining the interconnect structure 210 a significantly higher mechanical stability is awarded. It should be noted that the dielectric layer 253 not necessarily completely constructed of a "conventional" dielectric material, but that in some embodiments it may comprise one or more sublayers of a low-k dielectric material, as described in greater detail with reference to FIGS 2 is described.
[0029] Eintypischer Prozessablauf zur Herstellung des Halbleiterbauelements 200,wie es in 2a gezeigt ist, kann die folgendenProzesse umfassen. Nach der Herstellung des Kontaktbereichs 202 und vonSchaltungselementen in und auf dem Substrat 201, kann dieDeckschicht 214 durch beliebige geeignete gut bekannteAbscheidetechniken, etwa durch plasmaunterstütztes CVD aufgebracht werden.Danach wird die dielektrische Schicht 253 abgeschieden,was in einer speziellen Ausführungsformdurch plasmaunterstütztesCVD aus TEOS mit einer gewissen Menge an fluorenthaltenden Vorstufengasen ausgeführt wird.Entsprechende Abscheiderezepte zum Abscheiden einer fluordotiertenSiliziumdioxid schicht aus TEOS sind auf dem Gebiet der Herstellungvon Zwischenschichtdielektrika gut etabliert und können effizientbei der Herstellung der dielektrischen Schicht 253 angewendetwerden. In speziellen Ausführungsformen,wenn die siliziumdioxidenthaltende dielektrische Schicht 253 miteiner Dicke 253a vorgesehen wird, die im Wesentlichen einerTiefe der Kontaktdurchführung 251 entspricht – mit Ausnahme derDicke der Deckschicht 214 – kann die Kontaktdurchführung 251,die sich durch die zwischenliegende Kontaktdurchführungsschicht 250 erstreckt,als von der Seite her bzw. lateral in die dielektrische Schicht 253 eingebettetbetrachtet werden.A typical process for manufacturing the semiconductor device 200 as it is in 2a may include the following processes. After the production of the contact area 202 and circuit elements in and on the substrate 201 , the topcoat can 214 by any suitable well-known deposition techniques, such as plasma enhanced CVD. Thereafter, the dielectric layer becomes 253 deposited, which in a specific embodiment is carried out by plasma-assisted CVD of TEOS with a certain amount of fluorine-containing precursor gases. Corresponding deposition techniques for depositing a fluorine-doped silicon dioxide layer of TEOS are well established in the field of interlayer dielectrics fabrication and can be efficiently used in the fabrication of the dielectric layer 253 be applied. In specific embodiments, when the silicon dioxide-containing dielectric layer 253 with a thickness 253a is provided, which is substantially a depth of the contact bushing 251 corresponds to - with the exception of the thickness of the top layer 214 - Can the contact implementation 251 passing through the intermediate via layer 250 extends, as from the side or laterally into the dielectric layer 253 be considered embedded.
[0030] Nachdem Abscheiden der dielektrischen Schicht 253 wird diedielektrische Schicht 243 mit kleinem ε gebildet, was beispielsweisein einer speziellen Ausführungsformdurch Abscheiden von sauerstoffangereichertem Siliziumoxykarbidaus Sauerstoff und Trimethylsilan (3MS) gemäß erprobter Prozessrezeptestattfindet. In anderen Ausführungsformenkann SiCOH aus 4MS, OMCTS oder anderen geeigneten Vorstufenmaterialienabgeschieden werden. Anschließendwird eine Kontaktdurchführungsöffnung durchdie dielektrischen Schichten 243, 253 und dieDeckschicht 214 hindurch durch moderne Photolithographie- und anisotrope Ätzprozesstechnikengebildet. Danach kann ein weiterer Photolithographieprozess ausgeführt werden,um eine Lackmaske fürdie Ausbildung eines Grabens in der dielektrischen Schicht mit kleinem ε 243 durcheinen weiteren anisotropen Ätzprozesszu bilden. Während diesesanisotropen Ätzprozesseskann die Änderung inder Materialzusammensetzung zwischen den dielektrischen Schichten 243 und 253 vorteilhaftausgenutzt werden, um das Ende des Grabenätzprozesses zu erkennen, sobalddie Ätzfrontdas Material der Schicht 253 erreicht, wie dies detailliertermit Bezug zu 2c beschrieben ist. Danach wirddie Barrierenschicht 242 in dem Graben und der Kontaktdurchführungsöffnung gebildet,woran sich das Abscheiden einer Saatschicht anschließt, diewährendeines nachfolgenden elektrochemischen Füllprozesses zur Fertigstellungder Metallleitung 241 und der Kontaktdurchführung 251 durchbeispielsweise Einfüllenvon Kupfer oder einer Kupferlegierung benutzt wird. Danach wird überschüssiges Material,das währendder elektrochemischen Metallabscheidung erzeugt wird, durch beispielsweisechemisch-mechanisches Polieren (CMP) entfernt, wobei die erhöhte mechanische Stabilität der zwischenliegendenKontaktdurchführungsschicht 250 derVerbindungsstruktur 210 während des CMP-Prozesses eine erhöhte Stabilität verleiht.Wie ferner zuvor dargelegt ist, kann das Halbleiterbauelement 200 zueinem geringeren Grade der Materialablösung oder dem Abblättern vonMaterial, insbesondere an dem Substratrand, während beliebiger Substrathantierungs prozesseunterliegen auf Grund der verbesserten mechanischen Stabilität der Verbindungsstruktur 210.Schließlichwird die Deckschicht 244 nach möglichen Vorreinigungsprozessen ausgebildet,um eine freigelegte Oberflächeder Metallleitung 241 zu passivieren.After depositing the dielectric layer 253 becomes the dielectric layer 243 formed with small ε, which takes place for example in a specific embodiment by deposition of oxygen-enriched silicon oxy carbide from oxygen and trimethylsilane (3MS) according to proven process recipes. In other embodiments, SiCOH may be deposited from 4MS, OMCTS, or other suitable precursor materials. Subsequently, a contact bushing opening through the dielectric layers 243 . 253 and the topcoat 214 formed by modern photolithography and anisotropic Ätzprozesstechniken. Thereafter, another photolithography process may be performed to form a resist mask for forming a trench in the low-k dielectric layer 243 to form by another anisotropic etching process. During this anisotropic etch process, the change in material composition between the dielectric layers 243 and 253 be advantageously exploited to detect the end of the trench etching process, as soon as the etching front, the material of the layer 253 achieved as more detailed with respect to 2c is described. Then the barrier layer becomes 242 formed in the trench and the contact passage opening, followed by the deposition of a seed layer, during a subsequent electrochemical filling process for completing the metal line 241 and the contact implementation 251 is used by, for example, filling in copper or a copper alloy. There According to, excess material that is generated during the electrochemical metal deposition is removed by, for example, chemical mechanical polishing (CMP), wherein the increased mechanical stability of the intermediate contact layer 250 the connection structure 210 provides increased stability during the CMP process. As further stated above, the semiconductor device 200 to a lesser degree of material delamination or peeling off of material, particularly at the substrate edge, during any substrate handling processes due to the improved mechanical stability of the interconnect structure 210 , Finally, the topcoat becomes 244 formed after possible Vorreinigungsprozessen to an exposed surface of the metal line 241 to passivate.
[0031] Wiezuvor erläutertist, ist es bei modernen integrierten Schaltungen typischerweiseerforderlich, dass die Verbindungsstruktur 210 mehrereMetallleitungsschichten und zwischenliegende Kontaktdurchführungsschichtenaufweist, um die erforderliche Funktionalität bereitzustellen. Mit Bezugzu 2b wird die Herstellung eines weiteren Paareseiner Metallleitungsschicht und einer zwischenliegenden Kontaktdurchführungsschichtbeschrieben und sollte als repräsentativfür dieHerstellung einer beliebigen weiteren Metallisierungsschicht undzwischenliegenden Kontaktdurchführungsschichtbetrachtet werden, wobei die Anzahl der Metallleitungsschichten/zwischenliegendenKontaktdurchführungsschichtenvon der Komplexitätder betrachteten integrierten Schaltung abhängt. Beispielsweise sind gegenwärtig Mikroprozessorenmit bis zu 8 Metallleitungsschichten erhältlich, die durch entsprechendezwischenliegende Kontaktdurchführungsschichtenverbunden sind.As previously explained, modern integrated circuits typically require that the interconnect structure 210 has multiple metal line layers and intermediate via layers to provide the required functionality. In reference to 2 B the fabrication of another pair of metal line layer and intermediate via layer is described, and should be considered representative of the fabrication of any further metallization layer and interposer layer, wherein the number of metal line / intervening layers depends on the complexity of the integrated circuit under consideration. For example, microprocessors are currently available with up to 8 metal line layers connected by respective intermediate via layers.
[0032] 2b zeigtschematisch das Halbleiterbauelement 200, wobei die Verbindungsstrukturmit kleinem ε 210 einezweite Metallleitungsschicht 260 und eine zweite zwischenliegendeKontaktdurchführungsschicht 270 aufweist,die überder Metallleitungsschicht 240 gebildet sind. Die Metallleitungsschicht 260 kanneine dielektrische Schicht mit kleinem ε 263 aufweisen, dieaus einem beliebigen geeigneten dielektrischen Material mit kleinem ε hergestelltist, etwa SiCOH, und dergleichen, und weist ferner in diesem Herstellungsschritteine Kontaktdurchführungsöffnung 271a auf,die sich auch durch die zwischenliegende Kontaktdurchführungsschicht 270 unddie Deckschicht 244 erstreckt. Die zwischenliegende Kontaktdurchführungsschicht 270 umfasstzumindest teilweise ein dielektrisches Material mit erhöhter mechanischerStabilität ähnlich zuder zwischenliegenden Kontaktdurchführungsschicht 250 undkann gemäß einerAusführungsform2 oder mehrere Teilschichten mit unterschiedlichen dielektrischenMaterialien aufweisen. In dem in 2b gezeigtenBeispiel sind zwei Teilschichten 273a und 273b mitvergleichbarer Dicke dargestellt, wohingegen in anderen Ausführungsformenmehr als 2 Teilschichten mit im Wesentlichen gleichen oder unterschiedlichenDicken vorgesehen sein können.In einer Ausführungsformkann die Teilschicht 273a aus einem dielektrischen Materialmit erhöhtermechanischer Stabilität,etwa Siliziumdioxid, fluordotiertem Siliziumdioxid und dergleichenaufgebaut sein, währenddie Teilschicht 273b aus einem dielektrischen Materialmit kleinem ε,etwa SiCOH, und derglei chen hergestellt sein kann. In einer Ausführungsformkann die Teilschicht 273a ein dielektrisches Material mit kleinem ε und dieTeilschicht 273b dielektrisches Material mit erhöhter mechanischerStabilitätaufweisen. 2 B schematically shows the semiconductor device 200 , wherein the connection structure with small ε 210 a second metal line layer 260 and a second intermediate via layer 270 which is above the metal line layer 240 are formed. The metal line layer 260 For example, a low-k dielectric layer may be used 263 which is made of any suitable low-k dielectric material such as SiCOH, and the like, and further has a contact passing hole in this manufacturing step 271a on, which is also due to the intermediate contact bushing layer 270 and the topcoat 244 extends. The intermediate contact bushing layer 270 at least partially comprises a dielectric material having increased mechanical stability similar to the intermediate via layer 250 and, according to one embodiment, may include two or more sublayers of different dielectric materials. In the in 2 B example shown are two part layers 273a and 273b with comparable thickness, whereas in other embodiments more than 2 sublayers may be provided with substantially equal or different thicknesses. In one embodiment, the sub-layer 273a be constructed of a dielectric material with increased mechanical stability, such as silica, fluorine-doped silica and the like, while the sub-layer 273b may be made of a low-k dielectric material, such as SiCOH, and the like. In one embodiment, the sub-layer 273a a low-k dielectric material and the sub-layer 273b have dielectric material with increased mechanical stability.
[0033] Essollte beachtet werden, dass die letztlich erreichte mechanischeStabilitätder Verbindungsstruktur mit kleinem ε 210 auf der Grundlagevon Testsubstraten abgeschätztwerden kann, die dielektrische Schichtstapel mit unterschiedlichenAnteilen an dielektrischen Material mit erhöhter mechanischer Stabilität enthalten.Beispielsweise könnenSchichtstapel mit einer Höhehergestellt werden, die im Wesentlichen der letztlich erforderlichenHöhe einerspezifizierten Verbindungsstruktur entspricht, wobei das Verhältnis vondielektrischem Material mit kleinem ε zu dielektrischem Materialmit erhöhtermechanischer Stabilitätvariiert wird. Diese Teststrukturen können dann einer erhöhten mechanischenBelastung unterworfen werden, die beispielsweise durch eine thermischeBehandlung und dergleichen hervorgerufen wird, um die mechanischeFestigkeit oder Stabilitätdieser Teststrukturen zu bewerten. Aus diesen Testergebnissen kannbeispielsweise eine minimale Menge an dielektrischem Material miterhöhter mechanischerStabilitätund/oder deren geeignete Verteilung, beispielsweise in Form einzelnerSchichten mit unterschiedlicher oder gleicher Dicke, und andereEigenschaften in Form quantitativer Ergebnisse ermittelt werden,um damit eine gewünschteminimale mechanische Festigkeit zu erhalten. Auf der Grundlage dieserAbschätzungenkann eine Dicke oder ein Anteil einer „konventionellen" dielektrischen Schichtinnerhalb einer entsprechenden zwischenliegenden Kontaktdurchführungsschichtabgeleitet werden. Des weiteren kann eine geeignete Verteilung von „konventionellen" dielektrischen Schichteninnerhalb des Schichtstapels bestimmt werden, da nicht notwendigerweisein allen zwischenliegenden Kontaktdurchführungsschichten eine Schichtmit erhöhtermechanischer Stabilitätfür jedeArt von Verbindungsstrukturaufbau erforderlich ist. Die mechanischeStabilitätder Teststrukturen kann in quantitativer Weise einfach abgeschätzt werden,indem beispielsweise die Anzahl der Ablöse- und/oder Rissbildungsereignissebestimmt wird, wenn eine spezielle mechanische Belastungsbedingungvorhanden ist.It should be noted that the ultimate mechanical stability of the interconnect structure with small ε 210 can be estimated on the basis of test substrates containing dielectric layer stacks with different proportions of dielectric material with increased mechanical stability. For example, layer stacks having a height substantially equal to the ultimate height of a specified interconnect structure may be fabricated, varying the ratio of low-k dielectric material to higher mechanical stability dielectric material. These test structures may then be subjected to increased mechanical stress caused, for example, by a thermal treatment and the like in order to evaluate the mechanical strength or stability of these test structures. From these test results, for example, a minimum amount of dielectric material having increased mechanical stability and / or their suitable distribution, for example in the form of individual layers of different or equal thickness, and other properties may be determined in the form of quantitative results to provide a desired minimum mechanical strength to obtain. On the basis of these estimates, a thickness or portion of a "conventional" dielectric layer within a corresponding intervening contact layer may be derived Further, a suitable distribution of "conventional" dielectric layers within the layer stack may be determined, as not necessarily in all intermediate via layers a layer of increased mechanical stability is required for each type of interconnect structure. The mechanical stability of the test structures can be estimated in a quantitative manner simply by determining, for example, the number of detachment and / or cracking events when a particular mechanical loading condition exists.
[0034] Eintypischer Prozessablauf zur Herstellung des Halbleiterbauelements 200,wie es in 2b gezeigt ist, kann wie folgtsein. Die Teilschicht 273b wird durch plasmaunterstütztes CVDabgeschieden, wenn die Schicht 273b aus SiCOH aufgebautist, währendin anderen Ausführungsformenmoderne Aufschleudertechniken angewendet werden können, umPolymermaterialien mit kleinem ε aufder Deckschicht 244 aufzubringen. Danach kann die Teilschicht 273a beispielsweisedurch plasmaunterstütztesCVD aus TEOS in einer Atmosphäreabgeschieden werden, die ein Fluorvorstufenmaterial enthält, wennein fluordotiertes Siliziumdioxid gewünscht wird. In anderen Ausführungsformenkann die Schicht 273a aus Vorstufenmaterialien, etwa Silan oder3MS gebildet werden, wenn die Materialeigenschaften des entsprechendenSiliziumdioxids fürden Zweck geeignet sind. Beispielsweise können die Schichten 273b und 273a in-situhergestellt werden, d. h. in der gleichen Prozesskammer, ohne dasVakuum zu brechen, indem beispielsweise die Zufuhr eines Trägergases,etwa Helium, unterbrochen wird und die Sauerstoffdurchflussrateerhöhtwird, währenddie 3MS-Durchflussrate abgesenkt wird, nachdem die Schicht 273b,die aus SiCOH aufgebaut ist, mit einer gewünschten Dicke abgeschiedenist. Der Abscheideprozess mit dem neu eingestellten Parameter kanndann weitergeführtwerden, bis eine gewünschteDicke fürdie Siliziumdioxidschicht 273a erreicht ist. Wie man erkennenkann, kann diese in-situ Prozesssequenzvorteilhafterweise zur Herstellung mehrerer zwischenliegender Siliziumdioxidschichten ineiner SiCOH-Schicht mit kleinem ε angewendet werden,um die mechanische Stabilitätder zwischenliegenden Kontaktdurchführungsschicht 270 zuerhöhen.Nach Beendigung der Herstellung der zwischenliegenden Kontaktdurchführungsschicht 270 wirddie dielektrische Schicht 263 mit kleinem ε durch beispielsweiseplasmaunterstütztesCVD, Aufschleudertechniken und dergleichen hergestellt. Anschließend wirdeine entsprechende Lackmaske gebildet (nicht gezeigt) und gut bewährte anisotrope Ätztechnikenwerden angewendet, um die Kontaktdurchführungsöffnung 271a zu bilden.A typical process for manufacturing the semiconductor device 200 as it is in 2 B ge is can be as follows. The sub-layer 273b is deposited by plasma assisted CVD when the layer 273b is constructed of SiCOH, while in other embodiments modern spin-on techniques can be used to form low-k polymer materials on the cover layer 244 applied. After that, the sub-layer can 273a For example, plasma-assisted CVD can be deposited from TEOS in an atmosphere containing a fluorine precursor material when a fluorine-doped silica is desired. In other embodiments, the layer 273a from precursor materials, such as silane or 3MS, if the material properties of the corresponding silica are suitable for the purpose. For example, the layers 273b and 273a in-situ, ie in the same process chamber, without breaking the vacuum, for example by interrupting the supply of a carrier gas, such as helium, and increasing the oxygen flow rate while lowering the 3MS flow rate after the layer 273b which is composed of SiCOH deposited with a desired thickness. The deposition process with the newly adjusted parameter can then be continued until a desired thickness for the silicon dioxide layer 273a is reached. As can be seen, this in-situ process sequence can be advantageously used to fabricate multiple intervening silicon dioxide layers in a low ε SiCOH layer to improve the mechanical stability of the intermediate via layer 270 to increase. After completion of the fabrication of the intermediate via layer 270 becomes the dielectric layer 263 with small ε produced by, for example, plasma assisted CVD, spin-on techniques, and the like. Subsequently, a corresponding resist mask is formed (not shown) and well-proven anisotropic etching techniques are applied to the contact feedthrough opening 271a to build.
[0035] 2c zeigtschematisch das Halbleiterbauelement 200 während einesanisotropen Ätzprozesses,der durch 280 bezeichnet ist, um eine Grabenöffnung 261a inder Metallleitungsschicht 260 zu bilden. Dazu ist eineLackmaske 283 überder dielektrischen Schicht mit kleinem ε 263 ausgebildet, wobei derEinfachheit halber zusätzlicheDeckschichten und/oder antireflektierende Schichten, die innerhalb oderauf der dielektrischen Schicht mit kleinem ε 263 ausgebildet sind,nicht gezeigt sind. Die Lackmaske 283 und möglicherweisezusätzlicheDeckschichten und antireflektierende Schichten werden entsprechendgut etablierter Abscheide- und Photolithographietechniken hergestellt.Danach wird der anisotrope Ätzprozess 280 ausgeführt, wobeiwährendeiner abschließendenPhase des Prozesses gasförmige Nebenprodukte 281 freigesetztwerden können, wenndie Ätzfrontdie dielektrische Schicht 273a erreicht, die in einer Ausführungsformeine unterschiedliche Zusammensetzung aufweisen kann, da diese ausSiliziumdioxid oder fluordotiertem Siliziumdioxid aufgebaut ist.Insbesondere angeregte Zyanid-(CN) Moleküle und angeregte Kohlenmonoxid- (CO) Moleküle können erzeugtwerden, wenn die Ätzfrontan der Siliziumdioxidschicht 273 eintrifft, wobei dieseNebenprodukte 281 entsprechende Lichtwellenlängen 282 aussenden,die in effizienter Weise durch ein entsprechendes Endpunkterfassungssystem(nicht gezeigt), wie es typischerweise in frei erhältlichen Ätzanlagenvorgesehen ist, detektiert werden können. Somit kann durch dasIdentifizieren ausgeprägterLinien in den Lichtsignalen 282, die insbesondere durchdie Zyanid- und Kohlenmonoxidmoleküle 281 ausgesendetwerden, der Ätzprozess 280 mithoher Genauigkeit beendet werden. In anderen Ausführungsformen,wenn die dielektrische Schicht 273a ein dielektrischesMaterial mit kleinem ε aufweist,währenddie Schicht 273b das Material mit erhöhter mechanischer Stabilität enthält, kannder Ätzprozess 280 nacheiner spezifizierten Ätzdauerangehalten werden, oder in anderen Ausführungsformen kann eine relativdünne Indikatorschichtin der dielektrischen Schicht 263 mit kleinem ε oder 273a oderan einer Grenzflächedavon vorgesehen sein. 2c schematically shows the semiconductor device 200 during an anisotropic etching process by 280 is designated to a trench opening 261a in the metal line layer 260 to build. This is a paint mask 283 over the low-k dielectric layer 263 formed, wherein for the sake of simplicity, additional cover layers and / or antireflective layers, which within or on the dielectric layer with small ε 263 are formed, not shown. The paint mask 283 and possibly additional overcoats and antireflective layers are made according to well established deposition and photolithography techniques. After that, the anisotropic etching process 280 executed, during a final phase of the process, gaseous by-products 281 can be released when the etch front, the dielectric layer 273a achieved, which may have a different composition in one embodiment, since it is composed of silicon dioxide or fluorine-doped silica. In particular, excited cyanide (CN) molecules and excited carbon monoxide (CO) molecules can be generated when the etching front is attached to the silicon dioxide layer 273 arrives, these by-products 281 corresponding wavelengths of light 282 which can be efficiently detected by a corresponding end point detection system (not shown), as typically provided in freely available etching equipment. Thus, by identifying pronounced lines in the light signals 282 in particular by the cyanide and carbon monoxide molecules 281 to be sent out, the etching process 280 terminated with high accuracy. In other embodiments, when the dielectric layer 273a a low-k dielectric material while the layer 273b contains the material with increased mechanical stability, can the etching process 280 after a specified etch time, or in other embodiments, a relatively thin indicator layer may be in the dielectric layer 263 with small ε or 273a or at an interface thereof.
[0036] Nachdem Ende des anisotropen Ätzprozesses 280 wirdder weitere Prozessablauf fortgesetzt, wie dies mit Bezug zu derMetallleitungsschicht 240 und der zwischenliegenden Kontaktdurchführungsschicht 250 beschriebenist. Wie zuvor dargestellt ist, können mehrere Metallleitungsschichten/zwischenliegendeKontaktdurchführungsschichtenerforderlich sein, um die Verbindungsstruktur 210 fertigzustellen, wobeinicht notwendigerweise jede zwischenliegende Kontaktdurchführungsschichtmit einem dielektrischen Material mit erhöhter mechanischer Stabilität versehensein muss. Eine entsprechende Gestaltung der Verbindungsstruktur 210 kannaus entsprechenden Messergebnissen der zuvor beschriebenen Teststrukturenerhalten werden.After the end of the anisotropic etching process 280 the further process flow is continued, as with respect to the metal line layer 240 and the intermediate via layer 250 is described. As previously indicated, multiple metal line layers / intermediate via layers may be required to complete the interconnect structure 210 It should be appreciated that it is not necessary to provide each intermediate via layer with a dielectric material of enhanced mechanical stability. A corresponding design of the connection structure 210 can be obtained from corresponding measurement results of the test structures described above.
[0037] 2d zeigtschematisch das Halbleiterbauelement 200 in einem fortgeschrittenenHerstellungsstadium, wobei das Bauteil 200 ferner eineLothöckerschicht 220 mitmehreren Lothöckern 221 und einGehäusesubstrat 230 miteinem Basisbereich 232 und entsprechenden Flächen und/oderLothöckern 231 aufweist.Die Verbindungsstruktur 210 kann eine spezifizierte Anzahlvon Metallleitungsschichten 291 und eine entsprechendeAnzahl zwischenliegender Kontaktdurchführungsschichten 292 entsprechendden Entwurfserfordernissen aufweisen. In einer speziellen Ausführungsformsind die zwischenliegenden Kontaktdurchführungsschichten 292 imWesentlichen vollständigaus einem dielektrischen Material mit erhöhter mechanischer Stabilität, etwaSiliziumdioxid, fluordotiertem Siliziumdioxid, das aus TEOS hergestelltist, und mit Metallkontaktdurchführungen,die von der Seite her bzw. late ral darin eingebettet sind, aufgebaut.Andererseits sind die Metallleitungsschichten aus einem dielektrischen Materialmit kleinem ε,etwa SiCOH mit Metallleitungen, die von der Seite her darin eingebettetsind, aufgebaut. In anderen Ausführungsformenkann die Verbindungsstruktur 210 jedoch eine beliebigeForm annehmen, wie dies zuvor mit Bezug zu den 2a bis 2c beschriebenist. 2d schematically shows the semiconductor device 200 in an advanced manufacturing stage, where the component 200 Furthermore, a solder bump layer 220 with several Lothöckern 221 and a case substrate 230 with a base area 232 and corresponding surfaces and / or solder bumps 231 having. The connection structure 210 may be a specified number of metal line layers 291 and a corresponding number of intermediate via layers 292 according to the design requirements. In a specific embodiment, the intermediate via layers are 292 essentially entirely of a dielectric material with increased mechanical stability, such as silica, fluorine-doped silica, which is made of TEOS, and with metal contact bushings which are embedded from the side or laterally therein, constructed. On the other hand, the metal line layers are constructed of a low-k dielectric material such as SiCOH having metal lines embedded therein from the side. In other embodiments, the connection structure 210 However, take any form, as previously with reference to the 2a to 2c is described.
[0038] DasBauelement 200, wie es in 2d gezeigtist, kann entsprechend den folgenden Prozessen hergestellt werden.Nach Fertigstellung der Verbindungsstruktur 210 wird dieLothöckerschicht 220 durchgut bewährteTechniken, etwa die Sputter-Abscheidung von unter den Lothöckern liegendenMetallisierungsschichten und einem nachfolgenden Elektroplattierungsvorgang,der durch Lithographie unterstütztist, fürdie Lothöcker 221 gebildet,die dann wieder verflüssigtwerden, um Lotkugeln vor dem Befestigen des Gehäusesubstrats 230 ander Lothöckerschicht 220 zubilden. Währenddieses Prozesses zum Anbringen eines Gehäuses, d. h. während desBefestigens des Gehäusesubstrats 230 ander Lothöckerschicht 220,kann eine Rissbildung und Materialablösung in der Verbindungsstruktur 210 deutlichreduziert werden auf Grund der erhöhten mechanischen Stabilität. Somitkann in speziellen Ausführungsformender Basisbereich 232 aus einem organischen Material hergestelltsein, wodurch deutlich Kostenvorteile im Vergleich zu keramischenMaterialien erzielt werden, währenddennoch eine hohe Produktionsausbeute auf Grund der verbesserten Verbindungsstruktur 210 erreichtwird, wobei das Leistungsverhalten des Bauelements 200 imWesentlichen aufrecht erhalten wird im Vergleich zu einer Verbindungsstruktur,die mit zwischenliegenden Kontaktdurchführungsschichten mit kleinem ε ohne Materialmit erhöhtermechanischer Stabilitätaufgebaut ist.The component 200 as it is in 2d can be produced according to the following processes. After completion of the connection structure 210 becomes the solder bump layer 220 by well-proven techniques such as sputter deposition of metallization layers underlying the solder bumps and a subsequent electroplating process supported by lithography for the solder bumps 221 are then reflowed to solder balls before attaching the housing substrate 230 at the solder bump layer 220 to build. During this process of attaching a housing, ie during the mounting of the housing substrate 230 at the solder bump layer 220 , can cause cracking and material separation in the connecting structure 210 be significantly reduced due to the increased mechanical stability. Thus, in specific embodiments, the base area 232 be made of an organic material, whereby significant cost advantages compared to ceramic materials are achieved, while still a high production yield due to the improved connection structure 210 is achieved, the performance of the device 200 is maintained substantially in comparison to a connection structure, which is constructed with intermediate contact bushing layers with small ε without material with increased mechanical stability.
[0039] Esgilt also: die vorliegende Erfindung stellt eine verbesserte Technikbereit, die die Herstellung moderner Verbindungsstrukturen erlaubt,insbesondere fürBauelemente mit kritischen Entwurfsabmessungen von 130 nm und kleiner,wobei das gute Leistungsverhalten in Bezug auf die Signalausbreitung erreichtwerden kann, währenddie mechanische Stabilitätder Verbindungsstruktur insbesondere während des Vorgangs des Einbringensin ein Gehäuse deutlichverbessert ist im Vergleich zu modernen konventionellen Bauelementenmit kleinem ε.Somit könnenkosteneffiziente organische Gehäusesubstrate effizientin Verbindung mit modernsten Bauelementen eingesetzt werden.ItThus, the present invention provides an improved techniqueready, which allows the production of modern connection structures,especially forDevices with critical design dimensions of 130 nm and smaller,the good performance in terms of signal propagation achievedcan be whilethe mechanical stabilitythe connection structure, in particular during the process of introductionin a housing clearlyis improved compared to modern conventional componentswith a small ε.Thus, you cancost-effective organic packaging substrates efficientused in conjunction with state-of-the-art components.
[0040] WeitereModifizierungen und Variationen der vorliegenden Erfindung werdenfür denFachmann angesichts dieser Beschreibung offenkundig. Daher ist dieseBeschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmanndie allgemeine Art und Weise des Ausführens der vorliegenden Erfindungzu vermitteln. Selbstverständlichsind die hierin gezeigten und beschriebenen Formen der Erfindungals die gegenwärtigbevorzugten Ausführungsformenzu betrachten.FurtherModifications and variations of the present invention will becomefor theOne skilled in the art in light of this description. Therefore, this isDescription as merely illustrative and intended for the purpose, the expertthe general manner of carrying out the present inventionto convey. Of courseare the forms of the invention shown and described hereinas the presentpreferred embodimentsconsider.

权利要求:
Claims (39)
[1]
Halbleiterbauelement mit: einem Substrat; einerersten Metallleitungsschicht, die über dem Substrat ausgebildetist, wobei die erste Metallleitungsschicht mehrere erste Metallleitungenaufweist, die lateral in ein erstes dielektrisches Material miteiner ersten relativen Permittivität eingebettet sind; einerzweiten Metallleitungsschicht, die über der ersten Metallleitungsschichtausgebildet ist, wobei die zweite Metallleitungsschicht mehrerezweite Metallleitungen aufweist, die lateral in das erste dielektrischeMaterial eingebettet sind; und einer Kontaktdurchführung, diezumindest eine der ersten Metallleitungen mit zumindest einer derzweiten Metallleitungen verbindet, wobei die Kontaktdurchführung lateralin ein zweites dielektrisches Material mit einer zweiten relativenPermittivität,die größer alsdie erste relative Permittivitätist, eingebettet ist.Semiconductor device with:a substrate;onefirst metal line layer formed over the substratewherein the first metal line layer is a plurality of first metal lineshaving, laterally in a first dielectric material withembedded in a first relative permittivity;onesecond metal line layer overlying the first metal line layeris formed, wherein the second metal line layer moresecond metal lines laterally into the first dielectricMaterial are embedded; anda contact implementation, theat least one of the first metal lines with at least one ofconnects second metal lines, wherein the contact bushing laterallyin a second dielectric material having a second relativepermittivitythe bigger thanthe first relative permittivityis embedded.
[2]
Das Halbleiterbauelement nach Anspruch 1, wobei eineminimale kritische Entwurfsabmessung eines Bauteils, das auf demSubstrat ausgebildet ist, 130 nm oder weniger beträgt.The semiconductor device according to claim 1, wherein aminimum critical design dimension of a component placed on theSubstrate is formed, 130 nm or less.
[3]
Das Halbleiterbauelement nach Anspruch 1, wobei daszweite dielektrische Material fluordotiertes Siliziumdioxid aufweist.The semiconductor device of claim 1, wherein thesecond dielectric material comprises fluorine-doped silicon dioxide.
[4]
Das Halbleiterbauelement nach Anspruch 1, wobei daszweite dielektrische Material Siliziumdioxid aufweist.The semiconductor device of claim 1, wherein thesecond dielectric material comprises silicon dioxide.
[5]
Das Halbleiterbauelement nach Anspruch 1, wobei daserste dielektrische Material wasserstoffenthaltendes Siliziumoxykarbid(SiCOH) aufweist.The semiconductor device of claim 1, wherein thefirst dielectric material hydrogen-containing silicon oxy carbide(SiCOH).
[6]
Das Halbleiterbauelement nach Anspruch 1, wobei dasBauelement mehr als zwei Metallleitungsschichten aufweist, wobeijede mehrere darin ausgebildete Metallleitungen ent hält, wobeibenachbarte Metallleitungsschichten der mehr als zwei Metallleitungsschichtenelektrisch durch eine oder mehrere Kontaktdurchführungen verbunden sind, undwobei jede Metallleitung in dem ersten dielektrischen Material undjede Kontaktdurchführungin dem zweiten dielektrischen Material eingebettet ist.The semiconductor device of claim 1, wherein theComponent has more than two metal line layers, whereineach ent holds a plurality of metal lines formed therein, whereinadjacent metal line layers of the more than two metal line layerselectrically connected by one or more contact bushings, andwherein each metal line in the first dielectric material andevery contact implementationembedded in the second dielectric material.
[7]
Das Halbleiterbauelement nach Anspruch 1, wobei dasBauteil mindestens eine weitere Metallleitungsschicht mit mehrerendarin ausgebildeten Metallleitungen aufweist; und wobei mindestenseine weitere Kontaktdurchführung,die eine Verbindung zu einer benachbarten Metallleitungsschichtherstellt, vorgesehen ist, und wobei jede Metallleitung der mindestenseinen weiteren Metallleitungsschicht und die mindestens eine weitereKontaktdurchführungjeweils lateral in das erste dielektrische Material eingebettetsind.The semiconductor device of claim 1, wherein the device comprises at least one further metal line layer having a plurality of metal lines formed therein; and wherein at least one further contact feedthrough connecting to an adjacent metal line layer is provided, and wherein each metal line of the at least one further metal line layer and the at least one further contact feedthrough are each laterally embedded in the first dielectric material.
[8]
Das Halbleiterbauelement nach Anspruch 1, wobei eineobere Oberflächejeweils der ersten und der zweiten Metallleitungen teilweise voneinem dritten dielektrischen Material bedeckt ist.The semiconductor device according to claim 1, wherein aupper surfaceeach of the first and the second metal lines partially froma third dielectric material is covered.
[9]
Das Halbleiterbauelement nach Anspruch 8, wobei dasdritte dielektrische Material stickstoffangereichertes Siliziumkarbidaufweist.The semiconductor device of claim 8, wherein thethird dielectric material nitrogen-enriched silicon carbidehaving.
[10]
Das Halbleiterbauelement nach Anspruch 1, das fernereine Lothöckerschichtmit mehreren Lothöckern,wovon mindestens einige elektrisch mit mindestens einer Metallleitungsschichtverbunden sind; und ein Gehäusesubstratmit einer ersten Oberfläche,die daran ausgebildete Kontaktflächenaufweist, umfasst, wobei die Lothöckerschicht an dem Gehäusesubstratmittels der Lothöckerund den Kontaktflächenbefestigt ist.The semiconductor device of claim 1, further comprisinga solder bump layerwith several holes,of which at least some are electrically connected to at least one metal line layerare connected; and a case substratewith a first surface,the trained contact surfaces, wherein the solder bump layer on the housing substrateby means of the solder bumpsand the contact surfacesis attached.
[11]
Das Halbleiterbauelement nach Anspruch 10, wobeidas Gehäusesubstratein organisches Material aufweist.The semiconductor device of claim 10, whereinthe case substratehaving an organic material.
[12]
Halbleiterbauelement mit: einem Substrat; mehrerengestapelten Metallleitungsschichten, die über dem Substrat ausgebildetsind, wobei jede Metallleitungsschicht ein dielektrisches Materialmit kleinem ε mitmehreren darin ausgebildeten Metallleitungen aufweist; mindestenseiner zwischenliegenden Kontaktdurchführungsschicht, die zwischenzwei der mehreren gestapelten Metallleitungsschichten angeordnetist, wobei die mindestens eine zwischenliegende Kontaktdurchführungsschichteine mental enthaltende Kontaktdurchführung aufweist, die in einemdielektrischen Material, wovon mindestens ein Bereich eine höhere relativePermittivitätals das dielektrische Material mit kleinem ε aufweist, gebildet ist.Semiconductor device with:a substrate;morestacked metal line layers formed over the substratewherein each metal line layer is a dielectric materialwith a small ε withhaving a plurality of metal lines formed therein;at leastan intermediate contact bushing layer betweentwo of the plurality of stacked metal line layers arrangedis, wherein the at least one intermediate contact bushing layerhas a mentally containing contact bushing, which in adielectric material, of which at least one region has a higher relativepermittivityis formed as the low-k dielectric material.
[13]
Das Halbleiterbauelement nach Anspruch 12, wobeidie zwischenliegende Kontaktdurchführungsschicht eine erste Teilschicht,die aus einem ersten dielektrischen Stützmaterial mit höherer mechanischerFestigkeit aufgebaut ist, und eine zweite Teilschicht, die aus einemzweiten dielektrischen Material mit kleinem ε aufgebaut ist, aufweist.The semiconductor device of claim 12, whereinthe intermediate via layer has a first sub-layer,that of a first dielectric support material with higher mechanicalStrength is built up, and a second sub-layer consisting of asecond dielectric material is constructed with low ε.
[14]
Das Halbleiterbauelement nach Anspruch 13, wobeidas zweite dielektrische Material mit kleinem ε das gleiche ist wie das dielektrischeMaterial mit kleinem ε.The semiconductor device of claim 13, whereinthe second low-k dielectric material is the same as the dielectricMaterial with small ε.
[15]
Das Halbleiterbauelement nach Anspruch 12, wobeider Bereich im Wesentlichen das gesamte dielektrische Material derzwischenliegenden Kontaktdurchführungsschichtmit einschließt.The semiconductor device of claim 12, whereinthe area essentially the entire dielectric material of theintermediate contact penetration layerincludes.
[16]
Das Halbleiterbauelement nach Anspruch 12, wobeider Bereich des dielektrischen Materials der zwischenliegenden Kontaktdurchführungsschichtfluordotiertes Siliziumdioxid und/oder Siliziumdioxid aufweist.The semiconductor device of claim 12, whereinthe region of the dielectric material of the intermediate via layerhaving fluorine doped silica and / or silica.
[17]
Das Halbleiterbauelement nach Anspruch 12, wobeidas dielektrische Material mit kleinem ε wasserstoffenthaltendes Siliziumoxykarbid(SiCOH) aufweist.The semiconductor device of claim 12, whereinthe dielectric material with small ε hydrogen-containing silicon oxy carbide(SiCOH).
[18]
Das Halbleiterbauelement nach Anspruch 12, wobeieine minimale kritische Entwurfsabmessung des Halbleiterbauelements130 nm oder weniger beträgt.The semiconductor device of claim 12, whereina minimum critical design dimension of the semiconductor device130 nm or less.
[19]
Das Halbleiterbauelement nach Anspruch 12, das fernereine Deckschicht umfasst, die zwischen der zwischenliegenden Kontaktdurchführungsschicht undeiner der beiden benachbarten Metallleitungsschichten angeordnetist.The semiconductor device of claim 12, furthera cover layer interposed between the intermediate via layer andone of the two adjacent metal line layers arrangedis.
[20]
Das Halbleiterbauelement nach Anspruch 19, wobeidie Deckschicht stickstoffangereichertes Siliziumkarbid aufweist.The semiconductor device of claim 19, whereinthe cover layer comprises nitrogen-enriched silicon carbide.
[21]
Das Halbleiterbauelement nach Anspruch 12, das fernerumfasst: eine Lothöckerschichtmit mehreren Lothöckern,wovon zumindest einige elektrisch mit mindestens einer Metallleitungsschichtverbunden sind; und ein Gehäusesubstratmit einer ersten Oberflächemit darauf ausgebildeten Kontaktflächen, wobei die Lothöckerschichtan dem Gehäusesubstrat mittelsder Lothöckerund den Kontaktflächenbefestigt ist.The semiconductor device of claim 12, furthercomprising: a solder bump layerwith several holes,of which at least some are electrically connected to at least one metal line layerare connected; and a case substratewith a first surfacewith contact surfaces formed thereon, the solder bump layeron the housing substrate by means ofthe solder bumpand the contact surfacesis attached.
[22]
Das Halbleiterbauelement nach Anspruch 21, wobeidas Gehäusesubstratein organisches Material aufweist.The semiconductor device of claim 21, whereinthe case substratehaving an organic material.
[23]
Halbleiterbauelement mit: einem Substrat; einerVerbindungsstruktur mit kleinem ε,die über demSubstrat ausgebildet ist, wobei die Verbindungsstruktur mehrereMetallleitungsschichten, die jeweils ein dielektrisches Materialmit kleinem ε aufweisen, undmehrere zwischenliegende Kontaktdurchführungsschichten umfasst, wobeimindestens einige der zwischenliegenden Kontaktdurchführungsschichtenein dielektrisches Material mit höherer relativer Permittivität im Vergleichzu dem dielektrischen Material mit kleinem ε aufweisen; einer Lothöckerschicht,die mit der Verbindungsstruktur mit kleinem ε mit erhöhter mechanischer Stabilität verbundenist; und einem Gehäusesubstrat,das an der Lothöckerschichtbefestigt ist.A semiconductor device comprising: a substrate; a low-ε interconnect structure formed over the substrate, wherein the interconnect structure comprises a plurality of metal line layers, each having a low-k dielectric material, and a plurality of intermediate via layers, wherein at least some of the intermediate via layers comprise a higher relative permittivity dielectric material to the low-k dielectric material; a solder bump layer bonded to the low-ε interconnect structure with increased mechanical stability; and a package substrate attached to the solder bump layer.
[24]
Das Halbleiterbauelement nach Anspruch 23, wobeidas dielektrische Material Siliziumdioxid und/oder fluordotiertesSiliziumdioxid umfasst.The semiconductor device of claim 23, whereinthe dielectric material is silicon dioxide and / or fluorine dopedIncludes silica.
[25]
Das Halbleiterbauelement nach Anspruch 23, wobeialle zwischenliegenden Kontaktdurchführungsschichten das dielektrischeMaterial zum Erhöhender mechanischen Stabilitätaufweisen.The semiconductor device of claim 23, whereinall intermediate via layers the dielectricMaterial to increasethe mechanical stabilityexhibit.
[26]
Das Halbleiterbauelement nach Anspruch 23, das fernermehrere Deckschichten umfasst, wovon jede einen Teil einer in Bezugauf das Substrat abgewandten Oberfläche von entsprechenden Metallleitungenvon mindestens einigen der Metallleitungsschichten bedecken.The semiconductor device of claim 23, further comprisingcomprises several cover layers, each of which is a part of a relatedon the surface facing away from the substrate of corresponding metal linesof at least some of the metal line layers.
[27]
Das Halbleiterbauelement nach Anspruch 23, wobeidas dielektrische Material mit kleinem ε wasserstoffenthaltendes Siliziumoxykarbidaufweist.The semiconductor device of claim 23, whereinthe dielectric material with small ε hydrogen-containing silicon oxy carbidehaving.
[28]
Das Halbleiterbauelement nach Anspruch 23, wobeidas Gehäusesubstratein organisches Material aufweist.The semiconductor device of claim 23, whereinthe case substratehaving an organic material.
[29]
Das Halbleiterbauelement nach Anspruch 23, wobeieine minimale kritische Entwurfsabmessung 130 nm oder weniger beträgt.The semiconductor device of claim 23, whereina minimum critical design dimension is 130 nm or less.
[30]
Verfahren mit: Bilden einer dielektrischenDeckschicht übereinem Substrat; Bilden einer ersten dielektrischen Schichtmit einer ersten relativen Permittivität über der dielektrischen Deckschicht; Bildeneiner zweiten dielektrischen Schicht mit einem dielektrischen Materialmit kleinem ε,das eine zweite relative Permittivität, die kleiner als die ersterelative Permittivitätist, überder ersten dielektrischen Schicht; Bilden eines Grabens inder zweiten dielektrischen Schicht; Bilden einer Kontaktdurchführung zumindestin der dielektrischen Deckschicht und der ersten dielektrischenSchicht; und Füllender Kontaktdurchführungund des Grabens mit einem metallenthaltenden Material, um eine Verbindungsstrukturmit kleinem ε zubilden.Method with:Forming a dielectricOvercoata substrate;Forming a first dielectric layerhaving a first relative permittivity over the dielectric capping layer;Forma second dielectric layer with a dielectric materialwith small ε,this is a second relative permittivity that is smaller than the first onerelative permittivityis overthe first dielectric layer;Forming a trench inthe second dielectric layer;Forming a contact bushing at leastin the dielectric capping layer and the first dielectricLayer; andTo fillthe contact implementationand trenching with a metal-containing material to form a connection structurewith small ε tooform.
[31]
Das Verfahren nach Anspruch 30, wobei das Bildender ersten dielektrischen Schicht das Abscheiden von fluordotiertemSiliziumdioxid und/oder Siliziumdioxid umfasst.The method of claim 30, wherein said formingthe first dielectric layer, the deposition of fluorine dopedIncludes silica and / or silica.
[32]
Das Verfahren nach Anspruch 31, wobei das Abscheidenauf der Grundlage von Tetraethylorthosilikat (TEOS) ausgeführt wird.The method of claim 31, wherein the depositingis carried out on the basis of tetraethyl orthosilicate (TEOS).
[33]
Das Verfahren nach Anspruch 30, wobei das Bildendes Grabens und der Kontaktdurchführung umfasst: Bilden der Kontaktdurchführung durch Ätzen durchdie zweite dielektrische Schicht, die erste dielektrische Schichtund die Deckschicht; und Bilden des Grabens durch Ätzen durchdie zweite dielektrische Schicht, während die erste dielektrischeSchicht als eine Ätzindikatorschichtverwendet wird.The method of claim 30, wherein said formingof the trench and the via, comprises: forming the via by etchingthe second dielectric layer, the first dielectric layerand the cover layer; and forming the trench by etchingthe second dielectric layer while the first dielectric layerLayer as an etchant indicator layeris used.
[34]
Das Verfahren nach Anspruch 30, wobei das Bildender ersten dielektrischen Schicht umfasst: Bilden einer ersten Teilschichtmit einem dielektrischen Material mit erhöhter mechanischer Stabilität im Vergleichzu dem dielektrischen Material mit kleinem ε; und Bilden einer zweiten Teilschicht,die das Material mit kleinem ε aufweist.The method of claim 30, wherein said formingthe first dielectric layer comprises: forming a first sub-layercompared with a dielectric material with increased mechanical stabilityto the low-k dielectric material; and forming a second sub-layer,which has the material with low ε.
[35]
Verfahren zum Einbringen eines Halbleiterbauelements,das eine Verbindungsstruktur mit kleinem ε aufweist, in ein Gehäuse, wobeidas Verfahren umfasst: Bilden einer oder mehrerer zwischenliegenderdielektrischer Kontaktdurchführungsschichtenmit höhererrelativer Permittivitätim Vergleich zu dem Material mit kleinem ε während der Herstellung mehrererdielektrischer Schichten mit kleinem ε der Verbindungsstruktur mitkleinem ε; Bildeneiner Lothöckerschicht über derVerbindungsstruktur; und Anbringen eines Gehäusesubstratsan der Lothöckerschicht,wobei die eine oder mehreren Schichten mit erhöhter relativer Permittivität die Rissbildung undMaterialablösungin der Verbindungsstruktur mit kleinem ε verringern.Method for introducing a semiconductor component,having a connection structure with small ε, in a housing, whereinthe method comprises:Forming one or more intermediate onesdielectric via layerswith higherrelative permittivitycompared to the material with low ε during the production of severaldielectric layers with small ε of the connection structure withsmall ε;Forma solder bump layer over theConnecting structure; andAttaching a housing substrateat the solder bump layer,wherein the one or more layers having increased relative permittivity, the cracking anddelaminationin the connection structure with small ε decrease.
[36]
Das Verfahren nach Anspruch 35, wobei das Bildender einen oder mehreren zwischenliegenden Schichten das Abscheidenvon fluordotiertem Siliziumdioxid und/oder Siliziumdioxid umfasst.The method of claim 35, wherein said formingdepositing one or more intermediate layersof fluorine-doped silica and / or silica.
[37]
Das Verfahren nach Anspruch 36, das ferner umfasst:Bestimmen einer Korrelation zwischen durch Materialablösung undRissbildung hervorgerufenen Bauteilausfällen nach dem Anbringen desGehäusesubstratsund einer Gesamtmenge an Siliziumdioxid in der einen oder mehrerenZwischenschichten; und Abscheiden von fluordotiertem Siliziumdioxidund/oder Siliziumdioxid auf der Grundlage der ermittelten Korrelation.The method of claim 36, further comprising:Determining a correlation between through material separation andCracking caused component failures after attaching thepackage substrateand a total amount of silica in the one or moreInterlayers; and depositing fluorine-doped silicaand / or silicon dioxide based on the determined correlation.
[38]
Das Verfahren nach Anspruch 37, das ferner Bestimmeneines Sollwerts füreine Dicke einer Siliziumdioxidschicht, die in der einen oder mehrerenZwischenschichten abzuscheiden ist, umfasst.The method of claim 37, further determininga setpoint fora thickness of a silicon dioxide layer, in one or moreIntermediate layers is deposited comprises.
[39]
Das Verfahren nach Anspruch 37, das ferner Bestimmeneines Sollwertes füreine Anzahl von Zwischenschichten, die eine Siliziumdioxidschichterhalten, umfasst.The method of claim 37, further comprising determining a setpoint value for a number of intervals layers containing a silicon dioxide layer.

类似技术:

---

公开号 | 公开日 | 专利标题

---

US9640435B2|2017-05-02|Patterning approach for improved via landing profile

---

KR101344146B1|2013-12-23|Method of manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device

---

US7868455B2|2011-01-11|Solving via-misalignment issues in interconnect structures having air-gaps

---

US5866945A|1999-02-02|Borderless vias with HSQ gap filled patterned metal layers

---

US6893956B2|2005-05-17|Barrier layer for a copper metallization layer including a low-k dielectric

---

US4617193A|1986-10-14|Planar interconnect for integrated circuits

---

DE19543540C1|1996-11-21|Vertically integrated semiconductor device with two interconnected substrates and manufacturing process therefor

---

DE69534636T2|2006-08-10|Halbleitervorrichtung und deren Herstellungsverfahren

---

US8629058B2|2014-01-14|Methods for via structure with improved reliability

---

US6468894B1|2002-10-22|Metal interconnection structure with dummy vias

---

US6291331B1|2001-09-18|Re-deposition high compressive stress PECVD oxide film after IMD CMP process to solve more than 5 metal stack via process IMD crack issue

---

US9543193B2|2017-01-10|Non-hierarchical metal layers for integrated circuits

---

JP2811131B2|1998-10-15|半導体装置の配線接続構造およびその製造方法

---

EP0739540B1|2000-05-31|Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung

---

US6362087B1|2002-03-26|Method for fabricating a microelectronic fabrication having formed therein a redistribution structure

---

US9966336B2|2018-05-08|Hybrid interconnect scheme and methods for forming the same

---

DE10200399B4|2008-03-27|A method for producing a three-dimensionally integrated semiconductor device and a three-dimensionally integrated semiconductor device

---

US7851924B2|2010-12-14|Method of manufacturing semiconductor device, and semiconductor device

---

JP3305251B2|2002-07-22|配線構造体の形成方法

---

EP2194574B1|2018-11-07|Verfahren zur Herstellung von Verbindungsstrukturen für integrierte Schaltungen

---

KR100564188B1|2006-09-12|Semiconductor integrated circuit device and its manufacturing method

---

US4789648A|1988-12-06|Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias

---

US6531783B1|2003-03-11|Method of via formation for multilevel interconnect integrated circuits

---

DE112005003123B4|2011-11-10|A semiconductor device and method of making a semiconductor device having a plurality of stacked hybrid orientation layers

---

DE10132024B4|2007-02-08|Semiconductor component and method for its production

同族专利:

---

公开号 | 公开日

---

DE102004021261B4|2007-03-22|

---

US8698312B2|2014-04-15|

---

US20050242435A1|2005-11-03|

引用文献:

---

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

---

US6690091B1|1999-11-22|2004-02-10|Chartered Semiconductor Manufacturing Ltd.|Damascene structure with reduced capacitance using a boron carbon nitride passivation layer, etch stop layer, and/or cap layer|

---

US6569767B1|2000-01-21|2003-05-27|Sharp Kabushiki Kaisha|Semiconductor device and its production process|

---

US6511908B2|2000-06-27|2003-01-28|Sharp Kabushiki Kaisha|Method of manufacturing a dual damascene structure using boron nitride as trench etching stop film|

---

US6448654B1|2001-01-29|2002-09-10|Advanced Micro Devices, Inc.|Ultra thin etch stop layer for damascene process|

---

US6747355B2|2001-07-17|2004-06-08|Nec Electronics Corporation|Semiconductor device and method for manufacturing the same|

---

US20030020163A1|2001-07-25|2003-01-30|Cheng-Yu Hung|Bonding pad structure for copper/low-k dielectric material BEOL process|DE102010030759A1|2010-06-30|2012-01-05|Globalfoundries Dresden Module One Limited Liability Company & Co. Kg|Semiconductor device with metallization stack with very small εwith reduced interaction between chip and housing|US7259090B2|2004-04-28|2007-08-21|Taiwan Semiconductor Manufacturing Co., Ltd.|Copper damascene integration scheme for improved barrier layers|JP2005235860A|2004-02-17|2005-09-02|Sanyo Electric Co Ltd|半導体装置及びその製造方法|

---

US20080157385A1|2006-12-29|2008-07-03|Heping Yue|IC package with integral vertical passive delay cells|

---

US20110241125A1|2010-03-31|2011-10-06|Semtech Corporation|Power Semiconductor Device with Low Parasitic Metal and Package Resistance|

---

KR101690392B1|2011-12-20|2016-12-27|인텔 코포레이션|등각 저온 밀봉 유전체 확산 장벽들|

---

US9136166B2|2013-03-08|2015-09-15|Taiwan Semiconductor Manufacturing Company, Ltd.|Interconnect structure and methods of making same|

---

US20150325525A1|2014-05-08|2015-11-12|Globalfoundries Inc.|Forming interconnect structure with polymeric layer and resulting device|

法律状态:
2005-11-17| OP8| Request for examination as to paragraph 44 patent law|

---

2007-09-20| 8364| No opposition during term of opposition|

---

2011-02-03| 8327| Change in the person/name/address of the patent owner|Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY |

---

2011-02-03| 8328| Change in the person/name/address of the agent|Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER, |

---

2019-11-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|

优先权:

---

申请号 | 申请日 | 专利标题

---

DE102004021261A|DE102004021261B4|2004-04-30|2004-04-30|Semiconductor device having a hybrid metallization layer stack for improved mechanical strength during and after insertion into a package|DE102004021261A| DE102004021261B4|2004-04-30|2004-04-30|Semiconductor device having a hybrid metallization layer stack for improved mechanical strength during and after insertion into a package|

---

US11/046,986| US8698312B2|2004-04-30|2005-01-31|Semiconductor device including a hybrid metallization layer stack for enhanced mechanical strength during and after packaging|