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    Erläutert werdenunter anderem Verfahren, bei denen durch langes Tempern Barrierematerialan einem Viaboden oder an einer Viadeckfläche entfernt werden. Gleichzeitigoder alternativ werden durch das lange Tempern Leitbahnen (106)mit Barrierematerial (110) auf einfache und unkomplizierte Weisebeschichtet.
    公开号:DE102004021239A1
    申请号:DE102004021239
    申请日:2004-04-30
    公开日:2005-11-17
    发明作者:Oliver Aubel；Wolfgang Dr. Hasse；Martina Dr. Hommel；Heinrich Dr. Körner
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-768
    专利说明:
    [0001] DieErfindung betrifft unter anderem eine integrierte Schaltungsanordnung,die eine Vielzahl von elektrisch leitfähigen Leitstrukturen enthält, diegemäß einerKornstruktur strukturiert sind. Insbesondere sind Leitstrukturenaus Kupfer oder aus einer Kupferlegierung betroffen.
    [0002] Mitabnehmenden minimalen Strukturbreiten ist ein Trend in der Halbleitertechnikhin zu immer kürzerenTemperzeiten zu beobachten. Sowohl die Summe der Zeit für Tempervorgänge alsauch die Dauer einzelner Temperschritte verkürzt sich, weil auch mit kurzenTempervorgängenbei kleinen Abmessungen bereits eine ausreichende Ausheilung vonMaterialfehlern oder eine ausreichende Kornbildung auftritt. Sowerden RTP-Verfahrenmit wenigen Sekunden Temperzeit angewendet.
    [0003] Leitbahnenaus Kupfer werden üblicherweisemit einem Barrierematerial umkleidet, das vorzugsweise keine Legierungmit Kupfer bildet und das eine Diffusionsbarriere für Kupferatomegegen Ausdiffusion in das Intermetalldielektrikum bzw in das Substratdarstellt. Die elektrische Leitfähigkeitdes Barrierematerials ist kleiner als die des Kupfers. Jedoch wirddurch die Auskleidung die Beständigkeit derLeitstruktur gegen Elektromigration größer.
    [0004] DieLeitstrukturen lassen sich in Vias und Leitbahnen einteilen. DieVias sind in Isolierlagen zwischen zwei Leitbahnlagen angeordnetund dienen dem vertikalen Stromtransport zwischen den Leitbahnenverschiedener Ebenen. Die Isolierlage mit den Vias dient außerdem derkapazitiven Entkopplung von Leitbahnen verschiedener Ebenen.
    [0005] Esist Aufgabe der Erfindung einfach aufgebaute und einfach herzustellendeintegrierte Schaltungsanordnungen anzugeben, deren Leitstrukturen insbesondereeine hohe Stromtragfähigkeitaufgrund einer verminderten Neigung zur Elektromigration haben.Außerdemsollen Herstellungsverfahren fürsolche Schaltungsanordnungen angegeben werden.
    [0006] DieErfindung geht von der Erkenntnis aus, dass im Vergleich zu bisherigenTemperzeiten mindestens um den Faktor 2 oder 3 längere Temperzeiten die Stromtragfähigkeitder Leitstrukturen beträchtlicherhöhenkönnen.Dies gilt auch fürSchaltungsanordnungen mit minimalen Strukturbreiten durch Fotolithografiekleiner als 100 Nanometer oder sogar kleiner als 50 Nanometer unterBeachtung des Trends zu kürzerenTemperzeiten. Die erfindungsgemäße Temperzeitliegt also bei künftigenGenerationen integrierter Schaltkreise unter den heute üblichenTemperzeiten, jedoch mindestens um den Faktor 2 oder 3 über denohne Nutzung der Erfindung erforderlichen Temperzeiten.
    [0007] Aufgrundder vergleichsweise langen Temperzeiten wird ohne zusätzlicheMaßnahmenzwar die thermische Belastung der Schaltungsanordnung bei der Herstellunggrößer. Jedocherhöhtsich die Stromtragfähigkeitbeträchtlich,was insbesondere bei kleinen Strukturbreiten mit zunächst geringer Stromtragfähigkeitfür dieFunktion der Schaltungsanordnung von großer Bedeutung ist.
    [0008] Durchdas lange Tempern kommt es gemäß einemersten Aspekt der Erfindung zu einem Eindringen des Barrierematerialsin die Leitstruktur entlang von Korngrenzen. Dies kann zunächst zueinem Anstieg des elektrischen Widerstandes der Leitstruktur imBereich zwischen 3 Prozent und 6 Prozent führen. Überraschender Weise lässt sichdie Stromtragfähigkeitaber trotzdem erhöhen,wenn so lange getempert wird, dass eine Barriereschicht an Viaböden oderan Viadeckflächenaufgelöstbzw. stark gedünntwird. Bei einem derartig langen Tempern wird das elektrisch leitfähige Barrierematerialteilweise in einem Korngrenzenbereich der Leitstruktur angeordnet,der mindestens 5 Nanometer oder der mindestens 10 Nanometer im Innernder Leitstruktur liegt.
    [0009] Beieiner Weiterbildung grenzt die Vialeitstruktur, an deren Seitenwänden eineBarriereschicht mit einer Dicke größer als 1 Nanometer angeordnetist und an derem Boden eine Barrierematerialschicht dünner als1 Nanometer bzw. kein Barrierematerial angeordnet ist an eine substratferneLeitbahn, deren Bodenflächean eine Barrierematerialschicht grenzt, die dicker als 1 Nanometerist. Insbesondere bei Verwendung einer Dualen Damascene-Technikzur Herstellung der Leitbahn und der Vialeitstruktur kann durchdas Tempern Barrierematerial am Viaboden selektiv zu Barrierematerialam Leitbahnboden entfernt werden. Die Selektivität hat ihre Ursache bspw. darin,dass am Viaboden Barrierematerial nach oben und unten beim Tempernentlang von Korngrenzen diffundiert und ggf. zusätzlich lateral längs einerCu/SiN-Grenzfläche,währendam Leitbahnboden nur eine Diffusion nach oben entlang von Korngrenzenmöglichist. Bei diesem Verfahren enthältauch die Vialeitstruktur Barrierematerial insbesondere mindestens5 Nanometer oder mindestens 10 Nanometer im Innern der Vialeitstruktur.Das Barrierematerial befindet sich in der Vialeitstruktur insbesonderein der Nachbarschaft zur Leitbahn.
    [0010] Jedochlässt sichdie Selektivitätauch dadurch erreichen, dass getempert wird, wenn nach der Abscheidungvon Barrierematerial am Viaboden, an den Viaseitenwänden, amLeitbahnboden der substratfernen Leitbahn und an den Seitenflächen dersubstratfernen Leitbahn noch kein Leitmaterial bzw. Kupfer in dasVia und in die obere Leitbahnaussparung eingebracht worden ist.In diesem Fall wird beim Tempern die Barriereschicht am Viabodendurch Materialdiffusion in die untere Leitbahn gedünnt, während das übrige Barrierematerialnicht an Leitstrukturen angrenzt und demzufolge nicht durch Korngrenzen- oder ggf. Grenzflächendiffusionabtransportiert werden kann.
    [0011] Beidieser Ausgestaltung ist die Vialeitstruktur barrierematerialfreioder die Vialeitstruktur ist abgesehen von einem Randbereich odermehreren Randbereichen, die sich weniger als 5 Nanometer ins Innereder Vialeitstruktur (550) erstrecken, barrierematerialfreiist. Die geringe Ausdiffusion von Barrierematerial ist auf kurzeTempervorgängezurückzuführen, dienach dem Tempern zum Entfernen des Barrierematerials am Viabodendurchgeführtwerden.
    [0012] Beieiner anderen Weiterbildung wird durch das lange Tempern Barrierematerialan einer Deckflächeeiner Vialeitstruktur entfernt bzw. gedünnt. Die beiden oben erwähnten selektivenVerfahren zur Entfernung des Barrierematerials lassen sich auchhier anwenden. Bei der Verwendung des ersten Verfahrens enthält die LeitbahnBarrierematerial, insbesondere mindestens 5 Nanometer oder mindestens10 Nanometer im Innern der Leitbahn. Bei dem zweiten Verfahren istdie Leitbahn dagegen barrierematerialfrei oder die Leitbahn istabgesehen von einem Randbereich oder mehreren Randbereichen, diesich weniger als 5 Nanometer ins Innere der Vialeitstruktur erstreckenbarrierematerialfrei.
    [0013] DieWeiterbildung wird sowohl bei Leitstrukturen eingesetzt, die nachdem Einfach-Damascene-Verfahren oder nach einem sogenannten subtraktivenVerfahren hergestellt worden sind. Die subtraktiven Verfahren werdenverwendet, wenn Damascene-Verfahrennicht mehr anwendbar sind, insbesondere bei einer Breite der Leitbahngrößer als30 Mikrometer und/oder einer Dicke der Leitbahn größer als5 Mikrometer. Insbesondere Hochstromanwendungen benötigen breiteLeitbahnen. Die Stromtragfähigkeitist aufgrund der hohen Stromdichte dann auch für breite Leitbahnen wichtig.
    [0014] Beieiner Weiterbildung erstreckt sich Barrierematerial kontinuierlichvom Rand der Leitstruktur entlang einer Korngrenze bis in das Innereder Leitbahn. Jedoch kann bei sehr langen Tempern auch ein "Abreißen" des Barrierematerialsauftre ten, so dass eine Lückezwischen dem Ort entsteht, aus dem das Barrierematerial in die Korngrenzediffundiert ist und dem Ort an dem das Barrierematerial nach derHerstellung angeordnet ist. Jedoch ist auch in diesem Fall das Barrierematerialkontinuierlich entlang der Korngrenze entlang einer Strecke größer 5 Nanometeroder größer 10 Nanometerangeordnet.
    [0015] Beieiner nächstenWeiterbildung der erfindungsgemäßen Schaltungsanordnunggemäß ersten Aspektgibt es eine amorphe elektrisch leitfähige Barrierematerialschicht,die angrenzend an die Leitstruktur angeordnet ist. Solche amorphenSchichten entstehen durch das lange Tempern. Beispielsweise entstehtaus kubisch raumzentrierten alpha Tantal bei einer Temperdauer größer 30 Minutenund einer Temperatur größer 420Grad Celsius eine schmale Zone aus amorphem Tantal an einer Cu/Ta-Grenzfläche. MitBezug zu dem nachfolgend erläutertenzweiten Aspekt der Erfindung kann das amorphe Material zur Ausdiffusionvon Barrierematerial entlang von Grenzflächen genutzt werden. Damitwird sowohl Barrierematerial am Viaboden oder an einer Viadeckfläche entferntals auch Barrierematerial durch Grenzflächendiffusion auf Leitstrukturenaufgebracht. Die erforderliche Gesamttemperdauer wird bei einerAusgestaltung durch die fürdas Entfernen bestimmte Temperdauer bestimmt, wenn die Grenzflächendiffusionschneller verläuftals die Korngrenzendiffusion zwischen einander benachbarten Körnern derLeitstruktur.
    [0016] Einzweiter Aspekt der Erfindung, der unabhängig vom ersten Aspekt genutztwerden kann, geht von der Überlegungaus, dass es durch das lange Tempern zu einer Barrierematerialdiffusionentlang von Grenzflächender Leitstruktur zu einem anderen Material kommt, bspw. zu einemdielektrischen Material. Die Grenzflächendiffusion wird ausgenutzt,um die Leitstruktur mit Barrierematerial selbstjustierend teilweiseoder vollständigzu bedecken. Auch hier steigt der elektrische Widerstand der Leitbahnin einem Bereich zwischen 3 Prozent und 6 Prozent aufgrund der nichtzu verhindernden Korngrenzendiffusion an. Jedoch verbessert sichdie Stromtragfähigkeit aufGrund der allseitigen Ummantelung erheblich, so dass die geringeVergrößerung desWiderstandes die Stromtragfähigkeitnur unwesentlich beeinträchtigt.
    [0017] Dasvor der Grenzflächendiffusionbspw. am Kupfer anliegende Barrierematerial ist bspw. ein dielektrischesMaterial, das ein Ausdiffundieren von Kupfer in ein nachfolgendabgeschiedenes Dielektrikum verhindern soll. Anstelle von SiliziumnitridSiN wird bei anderen Ausführungsbeispielenauch Siliziumcarbid SiC, Siliziumkohlenstoffnitrid SiCN, oder einBlok-Material (Barrierlow k) verwendet.
    [0018] EineKombination der beiden Aspekte in einer integrierten Schaltungsanordnungführt zubesonders stromtragfähigenLeitstrukturen, die allseitig mit Barrierematerial umgeben sindund an Viaböden undViadeckflächenkeine dicken Barrierematerialschichten haben.
    [0019] DasMaterial fürdie Grenzflächendiffusion trittbesonders aus amorphen Material, bzw. aus amorphen Bereichen aus,das bzw. die sich bspw. bei längeremTempern bildet. Deshalb enthältdie erfindungsgemäße Schaltungsanordnunggemäß zweitemAspekt eine elektrisch leitfähigeLeitstruktur, die an eine amorphe Barrierematerialschicht grenzt. Einedurch die Grenzflächendiffusionentstandene Barrierematerialschicht ist bei einer Ausgestaltung dünner als1 Nanometer, insbesondere in Bereichen mit lateralen Abmessungengrößer als10 Nanometern. Weiterhin ist die durch Grenzflächendiffusion entstandene Barrierematerialschichthomogen bzgl. ihrer Zusammensetzung, z.B. elementar. Bei einer Ausgestaltunggrenzt die homogene Barriereschicht auf der einen Seite an die Leitbahnund an der anderen Seite an ein Dielektrikum, d.h. an mindestenseiner Seite der Leitbahn wird keine Doppel- bzw. Mehrfachschichtaus mehreren elektrisch leitfähigen Schichten unterschiedlicherMaterialzusammensetzung oder mit unterschiedlicher Materialstrukturverwendet.
    [0020] Beieiner Weiterbildung enthältdie Schaltungsanordnung außerdemeine polykristalline elektrisch leitfähige Barrierematerialschichtdie zwischen der Leitstruktur (106) und dem Grenzmaterialangeordnet ist. Die amorphe Schicht ist zwischen der Barrierematerialschichtund der Leitstruktur angeordnet und besteht überwiegend aus einem elektrischleitfähigenMaterial, das auch in der polykristallinen Barriereschicht enthaltenist oder aus dem die polykristalline Barriereschicht besteht.
    [0021] Beieiner Weiterbildung der Schaltungsanordnung gemäß zweiten Aspekt ist an einersubstratfernen Deckflächeder Leitstruktur eine Barrierematerialschicht ohne Überstand über einseitlich der Leitstruktur liegendes Dielektrikum angeordnet. Bei derVerwendung eines fotolithografischen Verfahrens zur Strukturierungeiner Barriereschicht auf der Deckfläche würde ein solcher Überstandan zwei voneinander abgewandten Seitenflächen der Leitstruktur auftreten.Zumindest tritt der Überstand beiVerwendung eines fotolithografischen Verfahrens aber an einer Seitenfläche auf.Dagegen gibt es bei der Verwendung eines selbstjustierenden Verfahrens keinen Überstand,d.h. insbesondere nicht bei der selbstjustierenden Beschichtungdurch Grenzflächendiffusion.
    [0022] Beieiner Weiterbildung ist die Leitstruktur eine Leitbahn, die abgesehenvon Grenzen zu anderen Leitstrukturen vollständig mit einem elektrisch leitfähigen Barrierematerialumgeben ist. An mindestens einer Seitenfläche der Leitbahn ist eine Barriereschichtmit einer Schichtdicke größer 2 Nanometer odergrößer 4 Nanometerangeordnet und an mindestens einer Seitenfläche der Leitbahn eine Barriereschichtmit einer Schichtdicke kleiner als 1 Nanometer angeordnet. Die dickereBarriereschicht enthält insbesonderedie amorphe Barriereschicht und dient als Quelle für Barrierematerial,das auf grund der Grenzflächendiffusionbeim Tempern transportiert wird und das die dünne Barriereschicht bildet.
    [0023] Beieiner nächstenWeiterbildung besteht die Leitstruktur aus Kupfer oder aus einerKupferlegierung mit mindestens 90 Atomprozent Kupfer. Alternativbesteht die Leitstruktur aus Gold oder aus einer Goldlegierung mitmindestens 90 Atomprozent Gold. Bei einer anderen Weiterbildungist das Barrierematerial Tantal, Tantalnitrid, Titan, Titannitrid,Wolfram, Wolframnitrid oder Titanwolfram. Auch andere Refraktärmetalleoder Refraktärmetalllegierungensind geeignet.
    [0024] DieErfindung betrifft außerdemein Verfahren bei dem einmal oder mehrmals getempert wird. Durchdas Tempern wird eine Barrierematerialschicht zwischen einer Vialeitstrukturund einer Leitbahn entfernt, durchbrochen oder um mindestens 50Prozent oder um mindestens 90 Prozent gedünnt. Dieses Verfahren dientzum Herstellen einer Schaltungsanordnung gemäß erstem Aspekt, so dass dieoben genannten technischen Wirkungen auch für das Verfahren gelten.
    [0025] DasBarrierematerial wird bei einer Weiterbildung durch Diffusion entlangvon Korngrenzen einer Leitstruktur und durch Grenzflächendiffusionentlang einer Grenzflächezwischen zwei verschiedenen Materialien entfernt, wobei der Hauptteildes Barrierematerials durch Korngrenzendiffusion abtransportiert wird,die Grenzflächendiffusionjedoch insbesondere in Randbereichen der zu entfernenden Barrierematerialschichtunterstützendwirkt. Bei einer Alternative wird nur Korngrenzendiffusion genutzt.
    [0026] Beieiner Ausgestaltung wird das zu entfernende Barrierematerial ineiner Dicke bis 2 Nanometern abgeschieden, wobei in Summe mindestens1,5 Stunden getempert wird. Hat das zu entfernende Barrierematerialeine Dicke im Bereich von 2 Nanometern bis 5 Nanometern, so wirdbei einer anderen Weiterbildung in Summe mindestens 3 Stunden getempert.Die Temperatur beim Tempern ist dabei gleich 430°C. Bei Temperaturen größer als430 Grad Celsius und kleiner als 500 Grad Celsius verkürzen sichdie angegebenen Mindesttemperzeiten und können bspw. empirisch bestimmtwerden. Durch die Einhaltung dieser Temperparameter wird eine ausreichendeEntfernung des Barrierematerials gewährleistet. Die Obergrenze für die Temperdauerwird durch den Zeitpunkt bestimmt zu dem ausreichend Barrierematerialentfernt ist. Auch der noch vertretbare Durchsatz bestimmt die Temperaturund die Temperdauer. Außerdemsollten Barrierematerialschichten an Seitenwänden der Leitstruktur nichtzu stark gedünntwerden. Getempert wird bspw. in einem kontinuierlichen Tempervorgang über diegenannten Zeiten oder mit mehren Tempervorgängen, wobei die genannten Zeitendie Summe der Zeiten füralle Tempervorgängebetreffen. Zwischen zwei Tempervorgängen werden bspw. Schichtenabgeschieden oder strukturiert.
    [0027] Alsalternatives Maß zuden Temperparametern lässtsich angeben, dass währenddes Temperns zu entfernendes Barrierematerial entlang von Korngrenzenum mindestens 5 Nanometer oder um mindestens 10 Nanometer transportiertund damit ausreichend verteilt wird, um die Stromtragfähigkeitzu erhöhen.Die Erfindung betrifft außerdemein weiteres Verfahren, bei dem einmal oder mehrmals getempert wird.Sekundär-Barrierematerialwird bei diesem Tempern aus Ursprungs-Barrierematerial durch Grenzflächendiffusionentlang der Grenzflächeeiner Leitstruktur transportiert, so dass insbesondere eine Schaltungsanordnunggemäß zweitemAspekt entsteht. Die oben genannten technischen Wirkungen geltensomit auch fürdas weitere Verfahren.
    [0028] Beieiner Weiterbildung befindet sich eine Ursprungs-Barriereschicht: – an einerSeitenflächeder Leitstruktur, – aneiner Grenze zu einer Vialeitstruktur, oder – aufTeilbereichen der Flächeder Leitstruktur, an der die Grenzflächendiffusion auftritt, wobeidie Schichtdicke der Ursprungs-Barriereschicht in den Teilbereichenz.B. kleiner als 10 Nanometer oder sogar kleiner als 5 Nanometerist.
    [0029] Besondersgut sind amorphe Ursprungsbarriereschichten als Quelle für das Barrierematerialgeeignet, das entlang der Grenzfläche diffundiert. Insbesonderean schwer zu beschichtenden Kanten und Ecken der Leitstruktur sindamorphe Ursprungsbarriereschichten sehr hilfreich. Amorphe Ursprungsbarriereschichtenbilden sich bspw. durch Tempern.
    [0030] Beieiner Weiterbildung wird vor dem Tempern für die Grenzflächendiffusiondurch Vortempern Barrierematerial aus dem Innern der Leitbahn andie Außenfläche derLeitbahn transportiert, insbesondere entlang von Korngrenzen. Alternativwird durch Vortempern Barrierematerial aus einem elektrisch leitfähigen Hilfsbereichin einen Bereich der Leitbahn transportiert, in dem nach dem Entfernendes Hilfsbereiches die Außenfläche derLeitbahn liegt. Auch hier tritt während des Vortemperns insbesondereKorngrenzendiffusion auf. Durch dass Haupttempern für die Grenzflächendiffusionwird Barrierematerial aus den Korngrenzen, die an der Grenzfläche münden, andie Grenzflächetransportiert und dort durch Grenzflächendiffusion verteilt.
    [0031] AlsMaß zurBeschreibung des Haupttempervorgangs lässt sich angeben, dass dieTransportstrecke des Barrierematerials während des Temperns mit Grenzflächendiffusiongrößer als10 Nanometer oder größer als20 Nanometer ist. Das Haupttempern folgt dem Vortempern bei einemAusführungsbeispielunmittelbar. Die Transportstrecke beträgt bei einer Ausgestaltungmindestens eine halbe minimale Leitbahnbreite einer in der Schaltungsanordnungangeordneten Leitbahn.
    [0032] Beieiner Ausgestaltung hat die Leitstruktur eine Breite größer 200Nanometern. In Summe wird mehr als 4 Stunden bei 430°C oder mehrals 8 Stunden bei 430°Cgetempert. Bei einem anderen Ausführungsbeispiel hat die Leitstruktureine Breite im Bereich von 100 Nanometern bis 200 Nanometern, wobeiin diesem Fall in Summe mehr als 2,5 h bei 430°C oder mehr als vier Stundenbei 430°Cgetempert wird. Bei einem weiteren Ausführungsbeispiel hat die Leitstruktureine Breite größer 50 Nanometer undes werden mehr als 60 Minuten (430°C) getempert. Die Temperaturbeim Tempern ist dabei größer als420 Grad Celsius und kleiner als 510 Grad Celsius bzw. größer als430 Grad Celsius und kleiner als 500 Grad Celsius. Durch die Einhaltungdieser Temperparameter wird ein ausreichendes Aufbringen des Barrierematerialsin noch nicht bedeckten Leitbahnbereichen gewährleistet. Die Obergrenze für die Temperdauerwird durch die Leitbahnbreite bzw. durch die Breite der Leitbahnund die Breite von Ablagerungen auf zu beschichtenden Bereichender Leitstruktur bestimmt. Getempert wird bspw. in einem kontinuierlichenTempervorgang überdie genannten Zeiten oder mit mehren Tempervorgängen, wobei die genannten Zeitendie Summe der Zeiten füralle Tempervorgängebetreffen. Zwischen zwei Tempervorgängen werden bspw. Schichtenabgeschieden oder strukturiert. Für die durch GrenzflächendiffusionzurückgelegteEntfernung gibt eine Wurzelfunktion die Abhängigkeit von der Temperzeitan. Umgekehrt ist die Abhängigkeitquadratisch, siehe die Formel am Ende der Beschreibung.
    [0033] BeiAusgestaltungen wird die zum Tempern erforderliche Wärme stärker denLeitstrukturen zugeführtals in der Umgebung der Leitstrukturen, vorzugsweise durch Mikrowelleneinkopplung,durch induktive Einkopplung oder durch Laserstrahleinkopplung. Durchdie selektive Wärmezuführung lässt sich dieTemperaturbelastung von wärmeempfindlichen Bereichender Schaltungsanordnung trotz der langen Temperdauer und der hohenTempertemperaturen verringern. Insbesondere Diffusionsbereiche von Halbleiterbauelementenoder wärmeempfindliche "low k"-Dielektrika werdenso geschützt.
    [0034] Imfolgenden werden Ausführungsbeispiele derErfindung anhand der beiliegenden Zeichnungen erläutert. Darinzeigen:
    [0035] 1 eineHerstellungsstufe zur Beschichtung einer Leitbahn durch Grenzflächendiffusion,
    [0036] 2 eineHerstellungsstufe eines Verfahrens, bei dem die Grenzflächendiffusiondurch nicht konforme Abscheidung von Barrierematerial unterstützt wird,
    [0037] 3 eineHerstellungsstufe eines Verfahrens, bei dem nach einer selektivenBeschichtung noch unbeschichtete Bereiche durch Grenzflächendiffusionbeschichtet werden,
    [0038] 4 eineHerstellungsstufe eines Verfahrens, bei dem durch Vortempern imInnern der Leitbahn eingebrachtes Barrierematerial aus dem Innern derLeitbahn an eine spätereAußenfläche derLeitbahn transportiert wird,
    [0039] 5 eineHerstellungsstufe eines Verfahrens, bei dem durch Vortempern Barrierematerialaus einem an die Leitbahn angrenzenden Hilfsbereich an eine spätere Außenfläche derLeitbahn transportiert wird,
    [0040] 6 eineHerstellungsstufe eines Verfahrens, bei dem ein CMP-Prozess unterbrochenwird, um Barrierematerial ganzflächigabzuscheiden und durch Vortempern in Korngrenzen einzutreiben,
    [0041] 7 eineHerstellungsstufe eines Verfahrens, bei dem eine Barrierematerialschichtdurch ein fotolithografisches Verfahren strukturiert wird,
    [0042] 8A und 8B Herstellungsstufeneines Verfahrens, bei dem eine Leitstruktur, die mit einem anderenVerfahren als ein Damascene-Verfahren hergestellt worden ist, vollständig miteinem Barrierematerial umgeben wird,
    [0043] 9 eineHerstellungsstufe eines Verfahrens, bei dem Barrierematerial aneinem Viaboden in die darunter liegende Leitbahn entfernt wird,
    [0044] 10 eineHerstellungsstufe eines Verfahrens, bei dem Barrierematerial aneinem Viaboden in die darunter liegende Leitbahn und in eine angrenzendeVialeitstruktur entfernt wird, und
    [0045] 11 eineHerstellungsstufe eines Verfahrens, bei dem an einer Viadeckfläche Barrierematerialentfernt wird.
    [0046] Die 1 zeigteine Herstellungsstufe zur Beschichtung einer Leitbahn durch Grenzflächendiffusion.Eine integrierte Schaltungsanordnung 100 enthält in einemnicht dargestellten Siliziumsubstrat eine Vielzahl von Halbleiterbauelementen,z.B. von Transistoren. In einer Isolierlage 102 befindetsich eine mit einer elektrisch leitfähigen Barriereschicht 104 ausgekleideteAussparung. Die Barriereschicht 104 ist beispielsweiseeine Tantal/Tantalnitrid Doppelschicht, bei der das Tantalnitridan der Isolierlage 102 liegt, oder eine Tantalschicht,insbesondere eine α-Tantalschichtmit einer Schichtdicke beispielsweise im Bereich von 10 bis 50 nm.Im Ausführungsbeispiel hatdie Aussparung eine Breite von beispielsweise 600 nm. In die Aussparungwurde nach dem Aufbringen der Barriereschicht 104 Kupfermaterialeingebracht. Anschließendwurde das Kupfer mit Hilfe eines chemischmechanischen Polierverfahrens(CMP) planarisiert, wobei eine Leitbahn 106 in der Aussparungentstand. Nach dem Planarisieren wurde eine dielektrische Barriereschicht 108 ganzflächig abgeschieden,beispielsweise eine Siliziumnitridschicht mit einer Schichtdickeim Bereich von 30 nm bis 60 nm.
    [0047] Nachdem Abscheiden der dielektrischen Barriereschicht 108 wurdeein Temperverfahren bei Temperaturen von 450°C für eine Zeitdauer von mehrerenStunden durchgeführt,wobei Barrierematerial 104 entlang der Grenzfläche zwischender dielektrischen Barriere 108 und der Leitbahn 106 vonbeiden Seitenflächender Leitbahn 106 her durch Grenzflächendiffusion die Deckfläche derLeitbahn 106 beschichtet, siehe Pfeile 110. Gleichzeitigtritt eine nicht zu verhindernde Korngrenzendiffusion auf, siehe Pfeile 112.
    [0048] Nachdem langen Tempern hat sich Barrierematerial an der Kupfer/Siliziumnitrid-Grenzfläche angereichert,bspw. gibt es an Kupferkorngrenzen keine direkte Kupfer-Siliziumnitrid-Grenzfläche mehr,so dass die bezüglichElektromigration schwächsteStelle an der Leitbahn 106 beseitigt worden ist. Die Folge isteine erhebliche Erhöhungder Stromtragfähigkeit derLeitbahn 106, beispielsweise um den Faktor 8 bei 0,6 μm breitenKupferleitbahnen. Aufgrund der dünnenTantalschicht an der Deckflächeder Leitbahn 106 sind Kupferdiffusionswege entlang derGrenzflächeKupfer zu Siliziumnitrid blockiert. Dies führt zu einer verlängertenLebensdauer der Leitbahn 106 und zu einer verbessertenStromtragfähigkeit.
    [0049] Dielange Temperung unterscheidet sich mindestens in Zeit und/oder Temperatursowie auch noch im Prozess-Stadium von der bekannten ersten Temperungnach der Kupferabscheidung 106, durch welche die Ausheilungdes Korns und des Gefüges erreichtwird. Überraschenderweisediffundiert das Barrieremetall längsder Kupfer/SiN-Grenzfläche schnellerals entlang der Kupferkorngrenzen. Dies führt zu einer vergleichsweiseschnellen Gleichverteilung und Anreicherung des Tantals an der kritischen Grenzfläche. Hierbeisteht Cu/SiN exemplarisch für alle üblichenKupfer/Dielektrika-Grenzflächen,d.h. beispielsweise füreine GrenzflächeKupfer zu SiC (Siliziumcarbid), SiCN (Siliziumkohlenstoffnitrid), BLOK(Barrier with Low Dielectric Constant k). Im Ausführungsbeispielenthältdie an der Grenzfläche entstehendeTantalschicht nur einige Atomlagen, beispielsweise nur weniger alsfünf Atomlagenoder nur weniger als zehn Atomlagen. Durch das lange Tempern entstehtaußerdemzwischen der Barriereschicht 104 und der Leitbahn 106 eineamorphe Tantalschicht aus der Tantal für die Grenzflächendiffusionaustritt.
    [0050] Eshandelt sich um einen einfachen, kostengünstigen Prozess, der selbstjustierendist und keiner Lithographie- oder Ätzschritte bedarf um Barrierematerialan die beschriebenen Stellen zu bringen und um wie beschrieben zuwirken. Die dafürbenötigtenAnlagen sind in jeder Fertigung vorhanden bzw. kostengünstig anzuschaffen.Komplizierte Lithografie- oder Ätzschrittesowie aufwendige Prozesskontrollen werden nicht benötigt. DasVerfahren ist sowohl fürDamascene- als auch fürRIE- (Reactive Ion Etching)-Leitbahnen anwendbar. Das Verfahren wirdin mindestens einer oder in allen Metall lagen der integrierten Schaltungsanordnung 100 angewendet. Kombinationenmit anderen thermischen Prozessen sind auch möglich.
    [0051] Beidem an Hand der 1 dargestellten Ausführungsbeispielwurde die Tantalgrenzflächendiffusionbei unerwartet niedrigen Temperaturen ab ca. 400°C und kleiner als 500°C durch diefolgenden Maßnahmenerreicht: – DieBarriereschicht 104 lag als Doppelschicht Tantalnitrid/Tantalvor, – dieTaNX-Komponente war unterstöchiometrisch,wobei X kleiner als 1 bzw. kleiner als 0,75 war, – dasTantalmetall der Barriereschicht 104 lag teilweise als α-Tantal vor,d.h. als kubisch raumzentrierte Kristallstruktur, – diedielektrische Barriere 108 wurde mit PECVD (Plasma EnhancedChemical Vapor Deposition) als Multilagenschicht abgeschieden, – dasBarrierematerial, d.h. hier das Tantal, bildete in dem beim Tempernverwendeten Temperaturbereich keine Legierung mit dem Kupfer undzeigte eine in Kupfer vernachlässigbareLöslichkeit, – ander Kupfer/Tantalgrenzfläche,d.h. an der Seitenwand und am Boden der Leitbahn 106, bildetesich eine amorphe, stark tantalreiche Zone, in der und aus der Tantalbei den überraschenden mildenthermischen Aktivierungen ausdiffundiert, – amEnde des Aktivierungsprozesses wurde vergleichsweise langsam abgekühlt, wobeidie Abkühlratekleiner als 20 Kelvin/Minute war, und – ander Kupfer/Siliziumnitrid-Grenzschicht reicherte sich eine dünne, amorphe,tantalhaltige Schicht an, deren Wirkung bei einer Dicke von wenigenAtomlagen bzw. bereits bei Bruchteilen einer Atomlage einsetzt.
    [0052] Diefolgenden experimentellen Ergebnisse gelten für das Ausführungsbeispiel gemäß der 1: – DieGrenzflächendiffusiondes Tantals ist bei 0,6 μmbreiten Leitbahnen 106 ab 430°C für zehn Stunden Temperzeit zubeobachten. Es ergibt sich eine Verbesserung der Lebensdauer ummindestens den Faktor 10 füreine 0,6 μmbreite Leitbahn 106 nach Lagerung bei 450°C für eine Temperzeitvon zwanzig Stunden ohne zusätzliche "unterstützende Prozesse". Unterstützende Prozessedienen der verstärktenHeranführungvon Barrierematerial an oder in den Grenzflächenbereich an dem die Grenzflächendiffusionstattfinden soll. In schmaleren Bahnen ist eine geringere Temperzeitnotwendig, weil die Diffusionslänge proportionalder Wurzel aus der Temperzeit ist. So ergibt sich bei einer 200nm breiten Bahn, d.h. bei einer 0,18 μm-Technologie, bei einer Diffusionslänge von100 nm eine Temperzeit von 2,2 Stunden bei 450°C. – DieTantaldiffusion konnte mittels SIMS (Secundary Ion Mass Spectrometry)und TEM (Transmission Electron Microscopy) nachgewiesen werden,und – dieTantaldiffusion führtezu einem Widerstandsanstieg kleiner als 5 % in 0,6 μm breiten Leitbahnenbei der oben erwähntendeutlich höherenStromtragfähigkeit.
    [0053] Überraschenderweisebewirken bereits geringe Tantalanteile an der Grenzfläche zwischendem Barrierematerial 108 und dem Kupfer 106 ,z.B. Tantalanteile kleiner als 5 Prozent der Grenzfläche, eine beträchtlicheErhöhungder Elektromigrationsfestigkeit, insbesondere wenn Kupferkorngrenzenan der Grenzflächemit Tantal bedeckt sind. Bei der Erläuterung der Ausführungsbeispielesteht Tantal stellvertretend füralle metallische Barrierematerialien, die in dem beim Tempern genutztenTemperaturbereich keine Legierung mit Kupfer bilden und nur einesehr geringe Löslichkeitin Kupfer besitzen. So kann z.B. an Stelle von Tantal bzw. Tantalnitridauch Wolfram, Wolframnitrid, Titanwolfram, Titan oder Titannitridals Barriere verwendet werden. Das Barrierenmaterial stammt alternativauch aus einer nichtleitenden Barriere bzw. ist elektrisch nichtleitend.Es diffundiert dann das entsprechen de Element oder die entsprechendeKomponente entlang der Grenzflächeund führtzu einer gleichmäßigen Verteilungan der Grenzfläche.Im übrigenlassen sich die an Hand der Figuren erläuterten Verfahren sowohl inMetallisierungsebenen durchführen,die mit einem Einfach-Damascene- oder mit einem Dual-Damascene-Verfahrenhergestellt worden sind. Auch lassen sich die Verfahrensschritteanwenden, wenn "subtraktiv" erzeugte Leitbahnenbenutzt werden d.h. z.B. durch RIE, lift-off, pattern plating oder ähnliches.
    [0054] DieAktivierung der Tantaldiffusion aus der Barriere kann nach unterschiedlichenProzessstadien bei der Waferbearbeitung erfolgen, z.B.: – nachdem Abdecken mit Siliziumnitrid oder einem anderen Dielektrikum,insbesondere aber vor dem Herstellen weiterer Metallisierungslagender Schaltungsanordnung, – nachder Fertigstellung einer bestimmten Metallisierungslage, insbesondereaber vor der Herstellung weiterer Metallisierungslagen, – nachder Herstellung mehrerer Metallisierungslagen, aber noch vor derHerstellung weiterer Metallisierungslagen, – nachder Herstellung aller Metallisierungslagen der Schaltungsanordnung,insbesondere aber noch vor der finalen Passivierung des Wafers, oder – nachder finalen Passivierung des Wafers.
    [0055] Diezuletzt genannte Vorgehensweise hat den Vorteil, dass die ohnehinvorgesehene finale Temperung und der Temperschritt in einem einzigen Verfahrendurchgeführtwerden können.Der Aktivierungsschritt kann gegebenenfalls auch mit anderen Schrittenvor Auslieferung des Bausteins zusammengelegt werden, z.B. mit einemsogenannten Burn-in-Schritt, bei dem die Schaltungsanordnung beierhöhterTemperatur getestet oder stabilisiert wird.
    [0056] Zurthermischen Aktivierung des Wafers bezüglich der Grenzflächendiffusiongibt es unter anderem die folgenden Möglichkeiten: – Die thermischeAktivierung des Wafers oder von Einzelbausteinen bei Temperaturengrößer 350°C bis 550°C mit Hilfeeines Ofenprozesses, insbesondere für unterschiedliche Zeiten, – fallsein geringeres Temperaturbudget verwendet werden muss, um z.B. Transistoren,Metallisierungselemente oder Dielektrika vor Degradation zu bewahren,so könnenauch verschiedene Methoden zur selektiven Aufheizung der Leitbahnenbzw. zur selektiven Aufheizung von Randbereichen der Leitbahnenverwendet werden, unter anderem: – eineselektive Erwärmungder Leitbahn durch Mikrowel lenanregung, bevorzugt im Bereich der Resonanzfrequenzeiner Leitbahn. Die Resonanzfrequenzen sind längenabhängig und liegen im Bereichkleiner als 1000 GHz. Realisiert werden kann die Mikrowellenanregungz.B. mit Hilfe einer Wanderfeldröhre(Magnetron) oder eines Hohlraumresonators. – Dieselektive Heizung der Metallstrukturen ist ebenfalls möglich, z.B.durch indirekte Heizung oder durch induktive Energieeinkopplungin den Wafer. BenötigteFrequenzen liegen im Bereich von 10 kHz bis 1 MHz. Aufgrund derLeitbahndimensionen ist der Skineffekt vernachlässigbar. In einem Sonderfallwerden als "Heizdraht" oder als SpulenwicklungStrukturelemente verwendet, die bereits auf dem Wafer vorliegen.Beispielsweise aus den ohnehin in jeder Ebene benötigten metallischenStützstellenaufgebaut oder aus Elementen, die dafür zusätzlich integriert werden. – AndereMethoden der selektiven Heizung nutzen opti sche Verfahren zur Energieeinspeisung. DieSelektivitätkann z.B. durch eine räumliche Begrenzungdes aktivierten Bereichs erreicht werden, beispielsweise durch einelokale Erwärmung derLeitbahn mittels Laser oder durch Nutzung der bevorzugten Lichtabsorpti onund bevorzugten Aufheizung metallischer Strukturen im Vergleich zuDielektrika, wie sie beispielsweise bei RTP-Verfahren (Rapid ThermalProcessing) bekannt ist.
    [0057] Beiden folgenden Ausführungsbeispielen gibtes bspw. zumindest in einigen Metallisierungslagen neben schmalenLeitbahnen mit minimaler Strukturbreite auch deutlich breitere Leitbahnen,die z.B. je nach Technologie und Designregel bis zu 25 μm breit sind.Die in den breiten Leitbahnen fließenden Ströme haben entweder eine vergleichsweise geringeStromdichte im Vergleich zu den schmalen Bahnen oder bei Hochstromanwendungensind die Stromdichten in den breiten Leitbahnen vergleichbar mitden Stromdichten in den schmalen Leitbahnen. Werden an Stelle vonSiliziumdioxid als Isoliermaterial sogenannte "Low-k-Dielektrika" verwendet, so sind diese thermischsehr empfindlich. Im erstgenannten Fall ist der Diffusionsweg längs derKupfer/Siliziumnitridgrenzflächesehr lang und die benötigteTantalmenge zur Absättigungder Grenzflächeist relativ groß.Im zweiten Fall muss das thermische Budget für die Aktivierung in zulässigen Grenzengehalten werden. In solchen Fällenkönnenunterstützendweitere Prozesse angewandt werden, die zusätzliche Tantalmengen direktan die oder nahe an die spätere Kupfer/Siliziumnitridgrenzfläche bringen.Dadurch wird insbesondere in diesen besonderen Fällen die gewünschte höhere Stromtragfähigkeitohne Einschränkungsichergestellt. Die unterstützendenProzesse werden im Folgenden an Hand der 2 bis 8B näher erläutert. Dabeiwerden sowohl unterstützendeProzesse erläutert,die eine lange thermische Aktivierung voraussetzen als auch unterstützende Prozesse,die ohne eine solche bzw. mit einer kurzen thermische Aktivierungauskommen.
    [0058] Die 2 zeigteine Herstellungsstufe eines Verfahrens, bei dem die Grenzflächendiffusiondurch nicht-konforme Abscheidung von Barrierematerial unterstützt wird.Eine Schaltungsanordnung 100b enthält zusätzlich zu einem nicht darge stelltenHalbleitersubstrat eine Isolierlage 102b, z.B. aus Siliziumdioxid.Eine Aussparung füreine Kupferleitbahn 106b wird mit geringen Breite im Bereichvon beispielsweise 130 nm bis 500 nm erzeugt. Um die Tantalbarrierebzw. die Tantalnitridbarriere an der Seitenwand der Leitbahn 106 durchden bei der späteren Temperungentstehenden Materialtransport nicht zu stark "auszudünnen", wird die für die Grenzflächendiffusionnotwendige Tantalmenge bereits vorher durch eine gezielte Mehrabscheidungbeim Aufbringen einer Barriereschicht 104b abgeschieden,beispielsweise durch Verwendung eines nicht konform ausgeführten PVD-Verfahrens(Physical Vapor Deposition). Dadurch wird der größte Teil des Materials im oberenBereich der Aussparung bzw. des Trenches und damit nahe zu der Kupfer/Siliziumnitrid-Grenzfläche, ander die schnellere Diffusion stattfindet, abgelagert. Die nicht-konformeAbscheidung lässtsich durch geeignete Wahl der Plasmaspannungen und der Gasflüsse beidem PVD-Verfahren weiter unterstützen.Auch lässtsich ein Ausdünnendes Barrierematerials an den Seitenwänden der Leitbahn 106b oderein zu hohes, „nichtverträgliches" Temperaturbudgetdadurch vermeiden, dass zusätzlich "unterstützende" Prozesse verwendetwerden, wie sie unten an Hand der 3 bis 8B erläutert werden.
    [0059] Beidem Verfahren gemäß 2 istdie nichtkonforme Abscheidung der unterstützende Prozess. An die in 2 dargestellteHerstellungsstufe schließtsich ein Planarisierungsschritt an, bei dem das über die Aussparung hinausragendeKupfer und Tantal mit Hilfe eines chemisch-mechanischen Polierverfahrensentfernt wird. Anschließendwird eine dielektrische Barriereschicht, z. B. eine Siliziumnitridschicht,abgeschieden. Danach wird bspw. Siliziumdioxid für die nächste Via- oder Metallisierungslage abgeschieden.Anschließendwird die lange Temperung mit Grenzflächendiffusion durchgeführt.
    [0060] Wiein der 3 dargestellt, wird eine Schaltungsanordnung 100c hergestellt,indem in eine Isolierlage 102c eine Ausspa rung für eine Leitbahneingebracht wird. Es wird ganzflächigeine elektrisch leitfähigeBarriereschicht 104c abgeschieden, z. B. eine Tantalschicht.Danach wird Kupfer abgeschieden und planarisiert, wobei auch Tantalaußerhalbder Aussparung füreine Leitbahn 106c entfernt wird. Danach wird bei einerersten Verfahrensvariante Tantal selektiv durch einen CVD-Prozess (ChemicalVapor Deposition) unter Verwendung von z.B. TaCl5 odervon Ta(OC2H5)5 und wasserstoffhaltigen oder anderen reduzierendenGasen abgeschieden. Die selektive Abscheidung von Tantal durch CVDerfolgt beispielsweise bei 400°C.
    [0061] Diemetallische Kupferoberflächeist unmittelbar nach dem CMP-Schritt und einem gegebenenfalls durchgeführten Säuberungsschrittbesonders reaktiv und eine geeignete Oberfläche für die selektive Tantalabscheidung,weil an ihr Wasserstoff leicht dissoziiert und die Tantalabscheidungbei relativ niedrigen Temperaturen erfolgen kann.
    [0062] Beieiner zweiten Verfahrensvariante wird nach dem CMP-Verfahren Tantalselektiv mit einer außenstromlosenAbscheidung aus einer Elektrolytlösung abgeschieden. Gegebenenfallswird vorher ein Reinigungsschritt und eine Vorbehandlung sowie einegeeignete Aktivierung der Leitbahnoberfläche durchgeführt.
    [0063] Beibeiden Verfahrensvarianten wird nach der selektiven Tantalabscheidungeiner dielektrischen Barriereschicht, z.B. einer Siliziumnitridschicht,aufgebracht. Danach wird bspw. Siliziumdioxid für die nächste Isolierlage aufgebracht.Zu diesem Zeitpunkt oder zu einem späteren Zeitpunkt erfolgt daslange Tempern zum Hervorrufen der Grenzflächendiffusion.
    [0064] ImAusführungsbeispielwird eine elektrisch leitfähigeBarriereschicht mit einer Schichtdicke kleiner als 10 nm oder sogarmit einer Schichtdicke kleiner als 5 nm selektiv abgeschieden. Beiderart dünnenselektiv abgeschiedenen Schichten kann nicht gewährleistet werden, dass dieDeckflächeder Leitbahn 106c vollständig bedeckt ist. Insbesonderean Fehlstellen oder an verunreinigten Stellen, an denen sich beispielsweiseschon Kupferoxide gebildet haben, gibt es Bereiche, die noch nichtmit Tantal bedeckt sind. Durch den langen Temperschritt wird erreicht,dass auch diese Bereiche mit Tantal bedeckt werden und so die Stromtragfähigkeitder Leitbahn 106c erheblich erhöhen.
    [0065] Die 4 zeigteinen weiteren "unterstützenden" Prozess. Bei derHerstellung einer Schaltungsanordnung 100d wird in einerIsolierlage 102d eine Aussparung für eine Leitbahn 106d erzeugt. Nachdem Erzeugen der Aussparung wird eine Tantal-Barriereschicht 104d ganzflächig abgeschieden. Danachwird Kupfer galvanisch mit Hilfe einer Spannungsquelle abgeschieden.Bevor, gerade wenn oder unmittelbar nachdem die Aussparung vollständig mitKupfer gefülltist, wird eine Hilfsschicht 200 aus elektrisch leitfähigem Barrierematerial,z. B. aus Tantal, abgeschieden, beispielsweise in einer Dicke von30 nm bis 50 nm. Nach dem Abscheiden der Hilfsschicht 200 wirdweiter Kupfer in der Aussparung abgeschieden, so dass Kupfer zwischender Hilfsschicht 200 und der Öffnung 204 der Aussparung liegt.Anschließendwird ein CMP-Verfahren durchgeführt,um Kupfer und Tantal zu entfernen, das außerhalb der Aussparung liegt.Das CMP-Verfahren wird beim Erreichen der Öffnung 204 der Aussparungbeendet. Anschließendwird eine dielektrische Schicht, insbesondere eine Barriereschicht,z. B. eine Siliziumnitridschicht, abgeschieden und es wird der lange Temperschrittmit Grenzflächendiffusiondurchgeführt.Dabei diffundiert Barrierematerial 104d von den Seitenflächen derLeitbahn 106d entlang der Grenzfläche zur Siliziumnitridschicht/Kupferleitbahn 106d. Außerdem diffundiertMaterial der Hilfsschicht 200 aus dem Innern der Leitbahn 106d entlangvon Korngrenzen an die GrenzflächeSiliziumnitrid/Kupfer und verteilt sich an der Grenzfläche durchGrenzflächendiffusion.
    [0066] ZurAbscheidung der Hilfsschicht 200 wird bei einer erstenVerfahrensvariante eine elektrolytische Abscheidung einer starktantalhaltigen Komponente aus einem Zweikomponentenelektrolysebad genutzt,das Kupferverbindungen und Tantalverbindungen enthält, insbesondereKomplexverbindungen. Durch Veränderungder Galvanisierspannung lässtsich auf die Abscheidung der Hilfsschicht 200 umschalten.Nach dem Abscheiden einer ausreichend dicken Hilfsschicht wird dieSpannung wieder zurückgeschaltet,so dass wieder hauptsächlichKupfer abgelagert wird. Die Dicke der Hilfsschicht 200 lässt sichbeispielsweise überden Elektrolysestrom kontrollieren. Die benötigten Elektrolyse-Spannungenlassen sich durch geeignete Wahl der Komplexbildner und des pH-Wertesausreichend unterschiedlich und in gut kontrollierbaren Bereicheneinstellen.
    [0067] Beieiner zweiten Verfahrensvariante werden zur Abscheidung des Kupfersund zur Abscheidung der Hilfsschicht 200 getrennte Elektrolysebäder in separatenAnlagen oder in zwei benachbarten Kammern einer Mehrkammeranlageverwendet.
    [0068] Die 5 zeigteine Herstellungsstufe eines "unterstützenden" Prozesses, bei demzur Herstellung einer Schaltungsanordnung 100e in einerIsolationsschicht 102e eine Aussparung für eine Leitbahn 106e erzeugtwird. Nach dem Erzeugen der Aussparung wird ganzflächig eineBarriereschicht 104e, z.B. aus Tantal, abgeschieden. Danachwird Kupfer mit Hilfe eines Verfahrens abgeschieden, bei dem imperiodischen Wechsel Kupfer abgeschieden und dann rein elektrochemischoder mit mechanischer Unterstützungpartiell abgetragen wird. Beispielsweise bietet die Firma Nutoolein solches Verfahren unter dem Namen "ECMD" an.Die Anwendung eines solchen Verfahrens führt zu einer Planaren Kupferoberfläche miteiner nur geringen durch CMP zu entfernenden Kupferschichtdickeoberhalb der Öffnungder Aussparung fürdie Leitbahn 106e. Beispielsweise liegt die Schichtdickedes Kupfers außerhalbder Aussparung fürdie Leitbahn 106e in einem Bereich von 30 nm bis 60 nm,siehe Abstand A1. Nach dem Aufbringen des Kupfers wird eine dünne Barriereschicht 250,z.B. aus Tantal, ganzflächigaufgebracht, beispielsweise durch Sputtern. Die Dicke der Tantalschicht 250 liegtbeispielsweise im Bereich von 30 nm bis 50 nm.
    [0069] Anschließend wirdein Eintreibschritt durchgeführt,bei dem Material der Tantalschicht 250 entlang von Korngrenzenbis in die Näheder Öffnung derAussparung entlang von Korngrenzen diffundiert. Gegebenenfalls wirdder Eintreibschritt so lange durchgeführt, bis eingetriebenes Barrierematerial mehrals 10 Nanometer oder mehre als 20 Nanometer innerhalb der Aussparungfür dieLeitbahn 106e liegt.
    [0070] Nachdem Vortemperschritt wird ein CMP-Verfahren durchgeführt, beidem Kupfer und Material der Tantalbarriere 104e außerhalbder Aussparung entfernt werden. Anschließend wird eine dielelektrischeBarriereschicht, z.B. eine Siliziumnitridschicht, abgeschieden.Im weiteren Verlauf der Herstellung der Schaltungsanordnung 100e wirdein langer Haupttemperschritt mit Grenzflächendiffusion durchgeführt, beidem Barrierematerial 252 an Korngrenzen im Innern der Leitbahn 106e andie GrenzflächeKupfer/Siliziumnitrid austritt und dort an der Grenzfläche diffundiert.Außerdemtritt Grenzflächendiffusionvon Barrierematerial auf, das aus der Tantalbarriere 104e stammt.
    [0071] Die 6 zeigteine weitere Variante füreinen "unterstützenden" Prozess bei derHerstellung einer Schaltungsanordnung 100f, die eine Isolierlage 102f enthält. In derIsolierlage 102f wird eine Aussparung für eine Leitbahn 106f mitHilfe eines fotolithografischen Verfahrens erzeugt. In der Aussparung wirdeine Barriereschicht 104f abgeschieden, z. B. eine Tantalschicht.Danach wird Kupfer galvanisch abgeschieden und mit Hilfe eines CMP-Verfahrens biszur Barriereschicht 104f planarisiert. Beim Erreichen derBarriereschicht 104f wird das CMP-Verfahren unterbrochen.Das Erreichen der Barriereschicht 104f wird beispielsweisedurch eine Endpunkterfassung automatisch erfasst und lässt sichauf einfache Art ermitteln. Anschließend wird eine dünne Tantalbarriere,beispiels weise mit einer Schichtdicke kleiner als 20 Nanometer oderkleiner als 5 Nanometer, aufgebracht. Geeignete Verfahren zum Aufbringen derBarriereschicht 300 sind CVD, PVD, elektrolytische Abscheidungenoder Implantationen.
    [0072] Nachdem Aufbringen der Barriereschicht 300 wird eine Vortemperungdurchgeführt,bei der Material der Barriereschicht 300 entlang von Korngrenzenin die Leitbahn 106f eindringt, insbesondere in Bereiche,die mehr als 10 Nanometer oder mehr als 20 Nanometer von der Öffnung derAussparung fürdie Leitbahn 106f entfernt sind. Danach wird Material derBarriereschicht 106f außerhalb der Aussparung für die Leitbahn 106f mitHilfe eines CMP-Verfahrens entfernt. Nach dem Abschluss des CMP-Verfahrenswird eine der Barriereschicht 108, entsprechende Barriereschicht,z.B. aus Siliziumnitridschicht, abgeschieden. Im weiteren Verfahrensverlaufwird eine längereTemperung durchgeführt,bei der Barrierematerial der Barriereschicht 300 aus den Korngrenzenan die GrenzflächeKupfer/Siliziumnitrid ausgetrieben wird und entlang dieser Grenzfläche diffundiert.Zusätzlichtritt auch Grenzflächendiffusion vonBarrierematerial auf, das aus der Barriereschicht 104f stammt.
    [0073] Die 7 zeigteinen "unterstützenden" Prozess, bei dembei der Herstellung einer Schaltungsanordnung 100g eineIsolierschicht 102g aus Siliziumdioxid aufgebracht wird.In der Isolierschicht 102g wird eine Aussparung für eine Leitbahn 106g erzeugt.Nach dem Erzeugen der Aussparung wird eine elektrisch leitfähige Barriereschicht 104g ganzflächig abgeschieden,beispielsweise eine Tantalschicht mit einer Schichtdicke im Bereichvon 10 bis 30 nm. Danach wird Kupfer abgeschieden und es wird planarisiert,wobei Kupfer und Material der Barriere 104g außerhalbder Aussparung fürdie Leitbahn 106g entfernt werden. Nach dem Planarisierenwird eine dünneTantalschicht 350 ganzflächig aufgebracht, beispielsweisemit einer Schichtdicke kleiner als 10 nm oder sogar kleiner als5 nm. Anschließendwird die Tantalschicht 350 mit Hilfe eines fotolithografischen Verfahrensstrukturiert, wobei ein Resistbereich 352 verwendet wird,der die Leitbahn 106g abdeckt. Nach dem Entfernen des Resistswird eine dielektrische Barriereschicht, z. B. eine Siliziumnitridschicht,abgeschieden. Nach dem Abscheiden der Siliziumnitridschicht wirdim weiteren Verfahrensverlauf eine Temperung durchgeführt, durchdie noch nicht bedeckte Bereiche der Deckfläche der Leitbahn 106g mitBarrierematerial aufgrund von Grenzflächendiffusion bedeckt werden.
    [0074] Die 8A und 8B zeigenHerstellungsstufen bei der Herstellung einer integrierten Schaltungsanordnung 100h.Nach der Herstellung einer Isolierlage 102h und einer darineingebetteten Vialeitstruktur 106h wird ganzflächig eineBarriereschicht 400 abgeschieden, beispielsweise eine Tantalschichtmit einer Schichtdicke im Bereich von 10 nm bis 50 nm. Nach demAbscheiden der Barriereschicht 400 wird auf der Barriereschicht 400 eine Keimbildungsschichtaus Kupfer abgeschieden. Danach wird eine Resistschicht aufgebrachtund strukturiert, wobei Resistbereiche 404 und 405 entstehen, zwischendenen eine Aussparung füreine Leitbahn 406 angeordnet ist, die anschließend mitHilfe eines galvanischen Verfahrens durch selektive (lokale) Abscheidungin die Öffnungerzeugt wird.
    [0075] DieResistbereiche 404 und 405 werden nach dem Erzeugender Leitbahn 406 entfernt. Anschließend wird, wie in der 8B gezeigt,eine dünneBarriereschicht 450 abgeschieden, die die Deckfläche derLeitbahn 406 und die Seitenflächen der Leitbahn 406 bedeckt.Die Barriereschicht 450 besteht beispielsweise aus Tantalund hat eine Schichtdicke von beispielsweise kleiner als 10 nm oderkleiner als 5 nm. Die Barriereschicht 450 wird beispielsweisemit einem CVD-Verfahren, mit einem PVD-Verfahren oder mit einemaußenstromlosengalvanischen Verfahren abgeschieden. Nach dem Abscheiden der Barriereschicht 450 wirdeine dielektrische Barriereschicht 452 abgeschieden, z.B. eine Siliziumnitridschicht, um an Bereichen der Leitbahn 406, dienicht von der Barriereschicht 450 bedeckt sind, eine Grenzfläche zu bilden.
    [0076] Nachdem Abscheiden der Siliziumnitridschicht 452 wird einelängereTemperung durchgeführt,um auch die noch nicht von Tantal bedeckten Bereiche auf der Deckfläche derLeitbahn 406 oder an den Seitenflächen der Leitbahn 406 durchGrenzflächendiffusionvon Tantal mit Tantal zu bedecken.
    [0077] Danachwird mit Hilfe eines fotolithografischen Verfahrens oder mit Hilfeeines anisotropen Ätzverfahrensder auf der Isolierlage 102h angeordnete Schichtstapelaus der Siliziumnitridschicht 452, der Barriereschicht 450,der Keimbildungsschicht 402 und der Barriereschicht 400 entfernt.Die Leitbahn 406 bleibt also von einer Tantalschicht umgeben.Durch das lange Tempern wird die Barriereschicht 400 jedochauch an der Grenze zwischen der Leitbahn 104h und der Leitbahn 406 gedünnt bzw. entfernt.
    [0078] Beiweiteren Ausführungsbeispielenwird die Leitbahn 406 mit Hilfe eines Kupfer-RIE-Verfahrens (ReactiveIon Etching), mit Hilfe eines sogenannten Lift-Off-Verfahrens odermit Hilfe eines anderen "subtraktiven" Verfahrens erzeugt.
    [0079] Beiallen an Hand der 1 bis 8B erläutertenVarianten wird zusätzlichesTantal direkt an die oder nahe an die horizontale bzw. vertikale (8B)Kupfer/Dielektrikums-Grenzfläche gebracht.Durch eine nachfolgende kurze Aktivierung kann nahe an der Grenzfläche angeordnetesMaterial an die spätereKupferschicht der Siliziumnitrid-Grenzfläche getrieben werden. In anderenFällen wirderst die Siliziumnitrid-Deckschicht aufgebracht und das Barrierenmetallwird dann durch Diffusion längsder Kupfer/Dielektrikums-Grenzfläche verteilt. Inallen Fällen,in denen ein "unterstützender" Prozess eingesetztwird, kann das "unterstützend" eingebrachte Materialauch von jenen in der verwendeten metallischen Diffusionsbarriere 104 verschieden sein.
    [0080] Wirdder "unterstützende" Prozessschritt geeignetgewählt,so liegt das zusätzlichaufgebrachte Tantal bereits gleich ver teilt an der gewünschtenStelle, nämlichunmittelbar an der Kupfer/Siliziumnitrid-Grenzfläche vor und der zusätzlich benötigte Aktivierungsschrittkann bei einem Final-Temperschritt beiz.B. 430°Cfür 30Minuten durchgeführtwerden. In bestimmten Fällenist dadurch fürden langen Temperaturschritt keine zusätzliche Temperzeit erforderlich.
    [0081] Die 9 bis 11 betreffenAusführungsbeispiele,bei denen primärBarrierematerial vom Boden einer Vialeitstruktur bzw. zwischen zwei Leitstrukturenentfernt werden soll. Eine Kombination mit Verfahren, bei denenTantal durch Grenzflächendiffusionaufgebracht wird, ist möglichund wird auch im Folgenden wiederholt angesprochen. Durch die anHand der 9 bis 11 erläutertenAusführungsbeispieleverringert sich der ohmsche Viawiderstand erheblich und die Stromtragfähigkeitdes Vias steigt. In allen drei Ausführungsbeispielen wird zunächst eineganzflächigeAbscheidung einer elektrisch leitfähigen Diffusions-Barriereschichtdurchgeführt.Zur Entfernung der Barriereschicht im Bereich des Via-/Bahn-Übergangs wird ein überraschendmilder Temperprozess genutzt, bei dem das Barrierematerial in Kupferoder längsvon Grenzflächen,z.B. Kupfer/Tantal oder Kupfer/Siliziumnitrid, diffundiert.
    [0082] Beiden Ausführungsbeispielen,bei denen Tempertemperaturen zwischen 400 und 500°C benutztworden sind, wurden folgende Bedingungen eingehalten: – DieBarriere bestand aus einer Doppelschicht Tantalnitrid/Tantal, – dieTaNX-Komponente war unterstöchiometrisch,d.h. X < 1 bzw.X < 0,75, – dasTantalmetall der Barriere lag zumindest teilweise als α-Tantal vor,d.h. als kubisch raumzentriertes Gitter, – ander Kupfer/Tantal-Grenzfläche,d.h. an der Seitenwand und am Boden der Leitstrukturen, bildet sicheine amorphe, stark tantalreiche Zone, in der und aus der Tantal bei überraschendmilden thermischen Aktivierungen diffundiert, und – keineEinschränkungengibt es hier bei der Auswahl des Barrierematerials. Es kann, mussaber nicht, im in Frage kommenden Temperaturbereich beim TempernKupferlegierungen bilden oder kann eine endliche Löslichkeitin Kupfer aufweisen. Somit sind die Verfahren nicht nur auf Tantalbarrierenbeschränkt.
    [0083] DieAusführungsbeispieleder 9 und 10 betreffen Dual-Damascene-Architekturen. Dieangesprochenen Verfahren sind aber auch bei Einfach-Damascene-Architekturenoder wie in 11 dargestellt, auch bei Leitbahnennutzbar, die durch subtraktive Verfahren erzeugt worden sind, d.h.durch Lift-Off-Verfahren,durch Pattern-Plating oder durch Kupfer-RIE. Der Temperschritt zumEntfernen des Barrierematerials lässt sich in oder nach unterschiedlichenProzessstadien durchführen,siehe die oben fürdie 1 bis 8B erläuterten Möglichkeiten.
    [0084] Esergeben sich folgende Vorteile: – Sichere,reproduzierbare und risikoarme Verfahrensweise, wobei der Viawiderstandverringert wird und sich die Elektromigrationsfestigkeit erhöht, – eswerden kostengünstigethermische Prozesse genutzt, die in der Regel ohne Investitionsbedarf bzw.ohne hohen Investitionsbedarf durchführbar sind, – eswerden kostengünstigeBatchprozesse genutzt, und – zusätzlichepositive Auswirkungen treten an allen Schichten und Grenzflächen durchdie lange Temperung auf.
    [0085] Diethermische Aktivierung wird bei Temperaturen ≥ 350° bis 550°C für unterschiedlich lange Zeitendurchgeführt,die im Wesentlichen von der Dicke der Barriereschicht abhängen. Dieoben genannten Verfahren zum selektiven Erhitzen der metallischenStrukturen werden auch bei den Temperverfahren zum Entfernen vonBarrierematerial angewendet.
    [0086] 9 zeigteine Schaltungsanordnung 500 mit einem Substrat 501.Nach der Herstellung von integrierten Halbleiterbauelementen indem Substrat 501 wurde eine Isolierlage 502 erzeugt,die Isoliermaterial 504 enthält, beispielsweise Siliziumdioxid.In der Isolierlage 502 wurde mit Hilfe eines Dual-Damascene-Verfahrenseine Leitbahn 506 aus Kupfer erzeugt. Anschließend wurdeeine dielektrische Barriereschicht 508 abgeschieden, beispielsweiseeine Siliziumnitridschicht in einer Schichtdicke von 50 nm. Anschließend werdeneine Vialage 510 und eine Leitbahnlage 520 mitHilfe eines Dual-Damascene-Verfahrenshergestellt. In einem Isoliermaterial 512 der Vialage 510 wirdeine Aussparung 514 eingebracht. In ein Isoliermaterial 516 derLeitbahnlage 520 wird eine Aussparung 522 für eine Leitbahn 560 eingebracht.Zwischen der Vialage 510 und der Leitbahnlage 520 wirdgegebenenfalls eine Ätzstoppschicht 518 angeordnet,z.B. eine Siliziumnitridschicht.
    [0087] 9 zeigteine Herstellungsstufe, bei der die Aussparungen 514 und 522 nochnicht mit Kupfer gefülltsind. Jedoch wurde schon ganzflächigeine Barriereschicht 530 abgeschieden, beispielsweise eineTantalschicht mit einer Schichtdicke von 20 nm. Am Boden der Aussparung 514 hatsich dabei eine Barrierematerialschicht mit einer Schichtdicke von10 nm abgelagert.
    [0088] Nachdem Ablagern der Barriereschicht 530 und vor dem Auffüllen derAussparung 514 und 522 mit Kupfer wird ein langerTemperschritt durchgeführt,bei dem das Barrierematerial am Boden der Aussparung 514 indie Kupferleitbahn 506 entlang von Korngrenzen diffundiert.Außerdemtritt eine Grenzflächendiffusiondes am Boden der Aussparung 514 angeordneten Barrierematerialsentlang der Grenzflächeder Leitbahn 506 zu der dielektrischen Barriereschicht 508 auf.Im Ausführungsbeispielwird die thermische Aktivierung in einem Ofen durchgeführt. Deshalbwird in einer Wasserstoffatmosphäre getem pert,wobei Stickstoff zugesetzt wird. Der Wasserstoffanteil hat einereduzierende Wirkung und verhindert eine Oxidation des freigelegtenKupfers der Leitbahn 506. Der Stickstoffanteil dient einerVerdichtung der nicht beim Tempern entfernten Barriereschichten.Beispielsweise werden Formiergasgemische beim Tempern verwendet.Die Abkühlungwurde rasch durchgeführt,d.h. mit einer Abkühlungsrate größer als50 Kelvin/Minute, um in Kupferkorngrenzen der Leitbahn 506 sitzendesTantal dort "einzufrieren". Am Boden der Aussparung 514 wardie Tantalbarriere typischerweise kleiner als 15 nm. Deswegen erfolgtdie Auflösungder Tantalbarriere am Boden der Aussparung 514 vergleichsweiseschnell. Die Tantal/Siliziumdioxidgrenzfläche ist bis zu 600°C stabil.Somit erfolgt an der Tantal/Siliziumdioxidgrenzfläche keinerleiReaktion oder Diffusion. Es resultiert ein barrierefreier Via/Leitbahn-Übergang.
    [0089] Außerdem geltenfür dasAusführungsbeispielder 9 folgende weiteren positiven Aspekte: – Durchdie Verwendung von Stickstoff im Tempergas wird die Tantalbarrierebzw. die Tantalnitridbarriere an den Tantal/Siliziumdioxidgrenzflächen, insbesonderean den oberen Tantal/Siliziumdioxidgrenzflächen verdichtet. Dies ist besonderswichtig an Siliziumnitrid-Hinterschneidungskanten, die typischerweiseSchwachstellen im Via oder am Boden der Leitbahn darstellen. – DerBarriereabscheideprozess kann bewusst nicht konform eingestelltwerden, z.B. mit bewusst geringer Tantal-Bedeckung am Viaboden, wodurch vergleichsweisekurze Temperzeiten erforderlich sind, und – essind kostengünstigeBatch-Prozesse möglich,bei denen mehrere Wafer, beispielsweise mehr als 80 Wafer gleichzeitiggetempert werden, so dass auch bei Temperzeiten von einer Stunde odermehr ein hoher Durchsatz möglichist.
    [0090] Die 10 zeigteine Schaltungsanordnung 500b, die wie die Schaltungsanordnung 500 aufgebautist, so dass gleiche Elemente mit den gleichen Bezugszeichen, jedochmit dem nachgestellten Kleinbuchstaben b gekennzeichnet sind. Beider Herstellung der Schaltungsanordnung 500b wird im Unterschiedzur Herstellung der Schaltungsanordnung 500 jedoch erstdann der längereTempervorgang zum Entfernen des Barrierematerials 530b amBoden der Aussparung 514b bzw. der Vialeitstruktur 550b durchgeführt, wenndas Kupfermaterial fürdie Vialeitstruktur 550b und für die Leitbahn 560b abgeschiedenist. Außerdemwurde im Ausführungsbeispieldas Kupfermaterial bereits planarisiert und es wurde eine dielektrischeBarriereschicht 750, z.B. eine Siliziumnitridschicht, abgeschieden.
    [0091] Beidem Ausführungsbeispielgemäß 10 diffundiertBarrierematerial zwischen der Vialeitstruktur 550b undder Leitbahn 506b währenddes langen Temperns sowohl entlang von Korngrenzen in die Leitbahn 506b alsauch in die Vialeitstruktur 550b. Außerdem tritt wieder eine Grenzflächendiffusion entlangder GrenzflächeKupfer/Siliziumnitridschicht 508b auf.
    [0092] Optionalwird die Barriereschicht 530b nicht konform und dickerals benötigtabgeschieden. Ebenfalls optional ist ein partieller Re-Sputter-Schritt,der die Barriere auf den horizontalen Dielektrikumsflächen undam Viaboden dünntund sie gleichzeitig an der unteren Viaseitenwand verdickt.
    [0093] Beidem Ausführungsbeispielgemäß 10 ergebensich die folgenden technischen Wirkungen: – Verwendungvon Stickstoff im Tempergas bewirkt eine Verdichtung der Siliziumnitrid-Cap-Schicht 570 anden Kupfer/Siliziumnitrid-Grenzflächen und damit eine Stabilisierung undQualitätsverbesserungdieser Grenzfläche, – dieTantal/Siliziumdioxid-Grenzflächeist bis 600°Cstabil, hier erfolgt keinerlei Reaktion oder Diffusion, – dieseVorgehensweise bewirkt gleichzeitig eine Verbesserung des Kupfer/Siliziumnitrid-Interfaces durchTantal-Grenzflächendiffusionin den verschiedenen Ebenen, wie oben an Hand der 1 bis 8B erläutert, – dieseVariante wird besonders nach kompletter Herstellung aller Leitbahnebenenbenutzt und muss dann nur einmal ausgeführt werden, und – wirddie Metallisierung nicht in Dual-Damascene-Technik, sondern in Einfach-Damascene-Technikhergestellt, lässtsich das Verfahren gemäß diesemAusführungsbeispielebenfalls einsetzen. Die Barriere baut sich dann an den Übergängen Via(n)/Leitbahn(n)bzw. Via(n)/Leitbahn(n+1) besonders schnell ab, weil die Korngrenzendiffusiondort in mehreren Richtungen möglichist. Somit werden beide Grenzflächen,die die Einfach-Damascene-Technik bietet, abgebaut. Es resultierenbarrierefreie Via/Bahn-Übergänge.
    [0094] 11 zeigteine Schaltungsanordnung 600, die ein Substrat 601 miteiner Vielzahl von Halbleiterbauelementen enthält. Die Schaltungsanordnung 600 enthält außerdem eineIsolierlage 602, die ein dielektrisches Material 604 erzeugt,in dem eine Kupferleitbahn 606 angeordnet ist. Nach demHerstellen der Kupferleitbahn 606 mit einem Einfach-Damascene-oder mit Hilfe eines Dual-Damascene-Verfahrens wurde eine dielektrischeBarriereschicht 608 abgeschieden, beispielsweise eine Siliziumnitridschicht.Anschließendwurde füreine Vialage 610 Isoliermaterial 612 abgeschieden.Mit Hilfe eines Einfach-Damascene-Verfahrens wurde eine Vialeitstruktur 650 erzeugt,die an den Seitenwändenund am Boden an eine Barriereschicht 630 grenzt, beispielsweisean eine Tantalbarriereschicht mit einer Schichtdicke von 20 nm imoberen Bereich der Vialeitstruktur 650. Nach einem CMP-Schrittwurde eine dielektrische Barriere 670 abgeschieden, beispielsweiseeine Siliziumnitridschicht mit einer Schichtdicke von 50 nm. Danachwurde eine Barriereschicht 680 abgeschieden, beispielsweiseeine Tantal-Barriereschicht mit einer Schichtdicke von 20 nm. MitHilfe eines "subtraktiven" Verfahrens wurdeanschließendeine Leitbahn 690 erzeugt und mit einer Siliziumnitridschicht 700 anihrer Deckflächeund an ihren Seitenflächenbedeckt. Optional ist zwischen der Siliziumnitridschicht 700 undder Leitbahn 690 eine Barriereschicht aus Tantal angeordnet,siehe die Erläuterungenzu den 8A und 8B.
    [0095] Nachdem Erzeugen der Leitbahn 690 wird ein langer Temperschrittdurchgeführt,bei dem das Barrierematerial 630 zwischen der Vialeitstruktur 650 undder Leitbahn 606 entfernt wird. Außerdem wird bei diesem langenTemperschritt Material der Barriereschicht 680 zwischender Vialeitstruktur 650 und der Leitbahn 690 entfernt.Der Großteildes Barrierematerials diffundiert entlang von Korngrenzen der Leitbahn 606,der Vialeitstruktur 650 bzw. der Leitbahn 690.Jedoch werden insbesondere Randbereiche des zu entfernenden Barrierematerialsauch durch Grenzflächendiffusionentlang der Kupfer/Siliziumnitrid-Grenzfläche der Leitbahn 606 bzw.der Barriereschicht/Siliziumnitrid-Grenzfläche der Barriereschicht 680 transportiert.
    [0096] Beidem Ausführungsbeispielgemäß 11 ergebensich die gleichen Vorteile, die oben an Hand der 9 und 10 erläutert wordensind. Bei einem weiteren Ausführungsbeispielwird die diffusionsbedingte Entfernung des Barrierematerials von Tantal/Kupfer-Kontaktflächen mitden an Hand der 1 bis 8B erläutertendiffusionsbedingten Verbesserungen der Kupfer/Siliziumnitrid-Grenzfläche kombiniert.Dadurch lassen sich die erforderlichen thermischen Aktivierungsschrittemit vertretbarem Temperaturbudget auch für empfindliche BEOL-Prozesse (Back EndOf Line) durchführen.
    [0097] Umdie beschriebenen positiven Effekte zu erreichen, ist es nicht zwingenderforderlich, die Barriere am Viaboden bzw. an der Viadeckfläche vollständig zuentfernen. Es genügtbereits eine partielle Entfernung, z.B. lokale Aufrisse, wenn dadurchein partieller direkter Kupfer/Kupfer-Kontakt erreicht wird unddann bei Einsetzen der Elektromigration ein weitgehend unbehinderterKupfer-Materialfluss erfolgen kann. Das benötigte thermische Budget zurweitestgehenden Entfernung der Barriere am Viaboden bzw. an derViadeckflächewird durch die Schichtdicke der Barriere an diesen Orten gesteuert.Eine Kombination der erläutertenVerfahren mit Re-Sputter-Schritten wirdbei weiteren Ausführungsbeispielendurchgeführt.Durch das Re-Sputtern muss jedoch die Barriere am Viaboden nichtkomplett entfernt, sondern nur gedünnt werden. Damit verbleibtdie Barriereschicht auch an anderen horizontalen Stellen, z.B. amBoden einer Leitbahn. Durch das Re-Sputtern wird das am Viaboden abgetrageneMaterial im unteren Bereich der Viaseitenwände deponiert, so dass dortdie Schichtdicke erhöhtwird. Dadurch wird verhindert, dass sich im unteren Bereich derViaseitenwändedie Barriere "auflöst" und hier ihre erforderliche Schutzwirkungverliert oder dass sie an anderen horizontalen Stellen (z.B. Bodender Leitbahn) durch einen zu langen Resputter-Schritt entfernt wird.
    [0098] Eswurde eine REM-Aufnahme einer Cu-MLM (Mehrlagenmetallisierung) nacheiner Temperung bei 450°Cfür zehnStunden untersucht. Bei einem Viadurchmesser am Viaboden von 500nm war nach dieser Temperzeit eine zuvor vorhandene Barriere nichtmehr zu erkennen.
    [0099] DemEntfernen von Barrierematerial und der Beschichtung mit Barrierematerialdurch langes Tempern sind in den Ausführungsbeispielen u.a. gemeinsam: – anfänglichesAmorphisieren der zunächstkristallinen Ursprungs-Barriere, – undvor allen Dingen die Selbstjustierung der Verfahren, die keine Lithografieverfahrenbenötigt undprozesstechnisch sehr sicher ist.
    [0100] DieDicke der amorphen Zone ist insbesondere kleiner als 10 Nanometer.Außerdembesteht die amorphe Zone zu mindestens 80 Atomprozent aus Barrierematerial.Die amorphe Zone ist bspw. zwischen einer kristallinen Barriereund der kristallinen Cu-Leitstrukturangeordnet. Bei einem anderen Ausführungsbeispiel wurde die amorpheBarriere abgeschieden.
    [0101] Beieinem anderen Ausführungsbeispielwerden fürdas diffundierte Barrierenmaterial, insbesondere für das grenzflächendiffundierteBarrierematerial, auch elektrisch nicht leitfähige, d.h. dielektrische Barrieren,verwendet, z.B. Ta2O5,Al2O3, HfO2 oder einer siliziumhaltigen Verbindung.Temperzeiten für Grenzflächendiffusionsvorgänge werdennach der folgenden Formel berechnet: t(min) = 1(min)2/D t(min) = minimale Temperzeit, D= Do·exp(Ea/kT); 1(min)= ½ minimaleBahnbreite fürGrenzflächendiffusion,und den abgeschätztenKonstanten: D=6·10^–17·cm^2/s;Ea = 1,68 eV fürGrenzflächen-Diffusion.
    [0102] Diegleiche Formel lässtsich auch fürdie Berechung der Temperzeit fürdas Entfernen von Barrierematerial nutzen, wobei Ea = 1,82 eV für Korngrenzendiffusionist und die Temperzeit auch von der Anzahl der an die zu entfernendeBarriere angrenzenden Korngrenzen abhängig ist.
    100bis 100h IntegrierteSchaltungsanordnung 102bis 102h Isolierlage 104bis 104h Barriereschicht 106bis 106h Vialeitstruktur 108 DielektrischeBarriereschicht110 Grenzflächendiffusion 112 Korngrenzendiffusion 200 Hilfsschicht 204 Öffnung A1 Abstand 250 Tantalschicht 252 Barrierematerial 300 Barriereschicht 350 Barriereschicht 352 Resistbereich 400 Barriereschicht 402 Keimbildungsschicht 404,405 Resistbereich 450 Barriereschicht 452 DielektrischeBarriereschicht 500,500b Schaltungsanordnung 501,501b Substrat 502,502b Metallisierungslage 504,504b Dielektrikum 506,506b Leitbahn 508,508b DielektrischeBarriereschicht 510,510b Vialage 512,512b Dielektrikum 514,514b Aussparung 516,516b Dielektrikum 518,518b DielektrischeBarriereschicht 520,520b Leitbahnlage 522,522b Aussparung 530,530b Barriereschicht 550,550b Vialeitstruktur 560,560b Leitbahnleitstruktur 570 DielektrischeBarriereschicht 600 Schaltungsanordnung 601 Substrat 602 Leitbahnlage 604 Dielektrikum 606 Leitbahn 608 DielektrischeBarriereschicht 610 Vialage 612 Dielektrikum 630 Barriereschicht 650 Vialeitstruktur 670 DielektrischeBarriereschicht 680 Barriereschicht 690 Leitbahn 700 DielektrischeBarriereschicht
    权利要求:
    Claims (23)
    [1] Integrierte Schaltungsanordnung (500, 500b, 600),mit einer elektrisch leitfähigenLeitstruktur (506, 550), die gemäß einerKornstruktur strukturiert ist, dadurch gekennzeichnet, dasselektrisch leitfähigesBarrierematerial in einem Korngrenzenbereich der Leitstruktur (506)angeordnet ist, der mindestens 5 Nanometer oder der mindestens 10Nanometer im Innern der Leitstruktur angeordnet ist.
    [2] Schaltungsanordnung (500, 500b)nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungsanordnung(500) ein Substrat (501) enthält, das eine Vielzahl von Halbleiterbauelementenenthält, dassdie Leitstruktur eine Leitbahn (506) ist, die zwischendem Substrat (501) und einer Vialeitstruktur (550)angrenzend an die Vialeitstruktur (550) angeordnet ist,dass eine Seitenwand der Vialeitstruktur (550, 550b)an eine Barrierematerialschicht grenzt und dass zwischen der Vialeitstrukturund der Leitbahn (506, 506b) keine Barrierematerialschichtoder keine durchgehende Barrierematerialschicht angeordnet ist,insbesondere keine Barrierematerialschicht mit einer Dicke größer als1 Nanometer.
    [3] Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet,dass die Vialeitstruktur an eine substratferne Leitbahn (560)grenzt, deren Bodenflächean eine Barrierematerialschicht grenzt.
    [4] Schaltungsanordnung (600) nach Anspruch1, dadurch gekennzeichnet, dass die Schaltungsanordnung (600)ein Substrat (601) enthält,das eine Vielzahl von Halbleiterbauelementen enthält, dassdie Leitstruktur eine Vialeitstruktur (650) ist, die zwischen demSubstrat (601) und einer Leitbahn (690) angrenzendan die Leitbahn (690) angeordnet ist, dass eine Bodenfläche derLeitbahn (690) an eine Barrierematerialschicht grenzt unddass zwischen der Vialeitstruktur und der Leitbahn (690)keine Barrierematerialschicht oder keine durchgehende Barrierematerialschichtangeordnet ist, insbesondere keine Barrierematerialschicht mit einerDicke größer als1 Nanometer.
    [5] Schaltungsanordnung (600) nach Anspruch4, dadurch gekennzeichnet, dass die Leitbahn (690) mindestenseines der folgenden Merkmale erfüllt:die Breite der Leitbahn (690) ist größer als 20 Mikrometer, dieDicke der Leitbahn ist größer als3 Mikrometer.
    [6] Schaltungsanordnung (500, 500b, 600)nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,dass sich Barrierematerial kontinuierlich entlang einer Streckegrößer als5 Nanometer oder größer als10 Nanometer in dem Korngrenzenbereich erstreckt.
    [7] Schaltungsanordnung (500, 500b, 600)nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnetdass, eine amorphe elektrisch leitfähige oder elektrisch isolierendeBarrierematerialschicht angrenzend an die Leitstruktur (506, 550, 560, 650) angeordnetist.
    [8] Integrierte Schaltungsanordnung (100), miteiner elektrisch leitfähigenLeitstruktur (106), gekennzeichnet durch ein amorphes Barrierematerial,die an der Leitstruktur (106) angeordnet ist.
    [9] Schaltungsanordnung (100) nach Anspruch8, dadurch gekennzeichnet, dass an einer substratfernen Deckfläche derLeitstruktur (106) Barrierematerial ohne Überstand über einsich unmittelbar seitlich der Leitstruktur befindendes Dielektrikumangeordnet ist, oder dass entweder die Schaltungsanordnung einepolykristalline elektrisch leitfähigeoder eine mikrokristalline elekt risch isolierende Barrierematerialschicht(104) enthält,die angrenzend an das amorphe Barrierematerial angeordnet ist, oderdass das amorphe Barrierematerial eine homogene Materialzusammensetzunghat und zwischen einem Dielektrikum und der Leitbahn angrenzendan das Dielektrikum angeordnet ist.
    [10] Schaltungsanordnung (100) nach Anspruch8 oder 9, dadurch gekennzeichnet, dass die Leitstruktur eine Leitbahn(106) ist, und dass die Leitbahn (106) abgesehenvon Grenzen zu anderen Leitstrukturen an außenliegenden Korngrenzen vollständig miteinem elektrisch leitfähigenBarrierematerial (104, 110) umgeben ist, wobeivorzugsweise barrierematerialfreie Bereiche abgesehen von Grenzenzu anderen Leitstrukturen an Außenflächen derLeitbahn vorhanden sind.
    [11] Schaltungsanordnung (100) nach Anspruch 10,dadurch gekennzeichnet, dass an mindestens einer Seitenfläche derLeitbahn (106) eine Barriereschicht (104) miteiner Schichtdicke größer 2 Nanometeroder größer 5 Nanometerangeordnet ist und dass an mindestens einer Deckfläche odereiner Bodenflächeder Leitbahn (106) eine Barriereschicht (110)mit einer Schichtdicke kleiner als 1 Nanometer angeordnet ist.
    [12] Schaltungsanordnung (100 500) nach einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass die Leitstruktur (106, 506)aus Kupfer oder aus einer Kupferlegierung mit mindestens 90 AtomprozentKupfer besteht, oder dass die Leitstruktur (106, 506)aus Gold oder aus einer Goldlegierung mit mindestens 90 AtomprozentGold besteht.
    [13] Schaltungsanordnung (100 500)nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,dass das Barrierematerial elektrisch leitfähige ist oder dass das Barrierematerialbei Rückbeziehungauf Anspruch 8 ein dielektrisches Barrierematerial ist, vorzugsweiseTantal, Tantalnitrid, Titan, Ti tannitrid, Wolfram, Wolframnitrid,Titanwolfram, Tantaloxid, Aluminiumoxid oder Hafniumoxid ist, oderdass das Barrierematerial aus einem Material besteht oder ein Materialenthält,das mit dem Leitbahnmaterial keine Legierung bildet und das nicht odernur geringfügigin dem Leitbahnmaterial lösbar ist, oderdass das Barrierematerial bei Rückbeziehung aufeinen der Ansprüche1 bis 7 aus einem Material besteht oder ein Material enthält, dasmit dem Leitbahnmaterial Legierungen bildet oder das darin löslich ist.
    [14] Verfahren zum Herstellen einer integrierten Schaltungsanordnung(500, 500b, 600), bei dem einmal odermehrmals getempert wird, dadurch gekennzeichnet, dass durch dasTempern einer Barrierematerialschicht (530) zwischen einerVialeitstruktur (550) und einer Leitbahn (506)entfernt, durchbrochen oder um mindestens 50 Prozent oder um mindestens90 Prozent gedünntwird.
    [15] Verfahren nach Anspruch 14, dadurch gekennzeichnet,dass das Barrierematerial (530) auf mindestens eine derfolgenden Arten entfernt wird: durch Diffusion entlang vonKorngrenzen einer Leitstruktur (506), durch Grenzflächendiffusionentlang einer Grenzflächezwischen zwei verschiedenen Materialien (506, 508).
    [16] Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet,dass das zu entfernende Barrierematerial in einer Dicke bis zu 2Nanometer vorliegt und dass in Summe mehr als 1,5 Stunde getempertwird, oder dass das zu entfernende Barrierematerial in einerDicke im Bereich von 2 Nanometern bis 5 Nanometer vorliegt und dassin Summe mehr als 3 Stunden getempert wird, wobei die Temperaturbeim Tempern 430 Grad Celsius beträgt.
    [17] Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnetdass währenddes Temperns zu entfernendes Barrierematerial entlang von Korngrenzenum mindestens 5 Nanometer oder um mindestens 10 Nanometer transportiertwird.
    [18] Verfahren zum Herstellen einer integrierten Schaltungsanordnung(100), bei dem einmal oder mehrmals getempert wird, dadurchgekennzeichnet, dass Sekundär-Barrierematerial(110) aus Ursprungs-Barrierematerial durch Grenzflächendiffusionentlang der Grenzflächeeiner Leitstruktur (106) transportiert wird.
    [19] Verfahren nach Anspruch 18, dadurch gekennzeichnet,dass das Sekundär-Barrierematerial (110)aus einer Ursprungs-Barriereschicht(104) ausdiffundiert, die an einer Seitenfläche derLeitstruktur (106) oder die an einer Grenze (530)zu einer Vialeitstruktur angeordnet ist oder die Teilbereiche der Fläche derLeitstruktur bedeckt, an der die Grenzflächendiffusion auftritt.
    [20] Verfahren nach Anspruch 19, dadurch gekennzeichnet,dass die Ursprungsbarriereschicht eine amorphe Schicht ist.
    [21] Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet,dass durch zuvor durchgeführtesTempern Ursprungs-Barrierematerial (200) aus dem Innernder Leitbahn (106d) an die Außenfläche der Leitbahn (106d)transportiert wird, oder dass durch zuvor durchgeführtes TempernUrsprungs-Barrierematerial(250, 300) aus einem elektrisch leitfähigen Hilfsbereichin einen Bereich der Leitbahn (106e, 106f) transportiertwird, in dem nach dem Entfernen des Hilfsbereiches die Außenfläche derLeitbahn (106e, 106f) liegt.
    [22] Verfahren nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet,dass die Transportstrecke des Barrieremateri als während desTemperns mit Grenzflächendiffusiongrößer als10 Nanometer oder größer als20 Nanometer ist.
    [23] Verfahren nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet,dass die Leitstruktur mindestens für eine Zeit getempert wird,die sich aus der folgenden Formel ergibt. t = l2/D mitD = Do·exp(Ea/kT);1 = die Hälfteder minimalen Bahnbreite in der Schaltungsanordnung; D=6·10^-17·cm^2/s;Ea = 1,68 eV fürGrenzflächendiffusion,k = Boltzmannkonstante, T = Temperatur, wobei die TemperaturT beim Tempern dabei größer als420 Grad Celsius und kleiner als 510 Grad Celsius ist.
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    同族专利:
    公开号 | 公开日
    CN101626012B|2012-09-05|
    CN101040375B|2010-12-22|
    US8643183B2|2014-02-04|
    US9543199B2|2017-01-10|
    WO2005106946A1|2005-11-10|
    CN101040375A|2007-09-19|
    CN101626012A|2010-01-13|
    CN102623394A|2012-08-01|
    US20070105366A1|2007-05-10|
    US20160049329A1|2016-02-18|
    DE102004021239B4|2017-04-06|
    CN102623394B|2015-09-23|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    WO2004030089A1|2002-09-26|2004-04-08|Advanced Micro Devices, Inc.|Method of forming a copper interconnect with concentrated alloy atoms at copper-passivation interface|DE102010063299A1|2010-12-16|2012-06-21|Globalfoundries Dresden Module One Limited Liability Company & Co. Kg|Performance increase in metallization systems with microstructure devices by incorporation of a barrier interlayer|JP2839579B2|1989-10-02|1998-12-16|株式会社東芝|半導体装置及びその製造方法|
    US6081034A|1992-06-12|2000-06-27|Micron Technology, Inc.|Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer|
    US6285082B1|1995-01-03|2001-09-04|International Business Machines Corporation|Soft metal conductor|
    US5766379A|1995-06-07|1998-06-16|The Research Foundation Of State University Of New York|Passivated copper conductive layers for microelectronic applications and methods of manufacturing same|
    US5714418A|1995-11-08|1998-02-03|Intel Corporation|Diffusion barrier for electrical interconnects in an integrated circuit|
    US6037257A|1997-05-08|2000-03-14|Applied Materials, Inc.|Sputter deposition and annealing of copper alloy metallization|
    SG70654A1|1997-09-30|2000-02-22|Ibm|Copper stud structure with refractory metal liner|
    US6870263B1|1998-03-31|2005-03-22|Infineon Technologies Ag|Device interconnection|
    JP3149846B2|1998-04-17|2001-03-26|日本電気株式会社|半導体装置及びその製造方法|
    US6306732B1|1998-10-09|2001-10-23|Advanced Micro Devices, Inc.|Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier|
    US6339258B1|1999-07-02|2002-01-15|International Business Machines Corporation|Low resistivity tantalum|
    US6465376B2|1999-08-18|2002-10-15|International Business Machines Corporation|Method and structure for improving electromigration of chip interconnects|
    JP3979791B2|2000-03-08|2007-09-19|株式会社ルネサステクノロジ|半導体装置およびその製造方法|
    US6228759B1|2000-05-02|2001-05-08|Advanced Micro Devices, Inc.|Method of forming an alloy precipitate to surround interconnect to minimize electromigration|
    US6309959B1|2000-08-03|2001-10-30|Advanced Micro Devices, Inc.|Formation of self-aligned passivation for interconnect to minimize electromigration|
    US6358840B1|2000-09-06|2002-03-19|Advanced Micro Devices, Inc.|Forming and filling a recess in interconnect with alloy to minimize electromigration|
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    JP4571781B2|2003-03-26|2010-10-27|ルネサスエレクトロニクス株式会社|半導体装置およびその製造方法|
    JP2004319834A|2003-04-17|2004-11-11|Renesas Technology Corp|半導体装置およびその製造方法|
    DE10339990B8|2003-08-29|2013-01-31|Advanced Micro Devices, Inc.|A method of fabricating a metal line having increased resistance to electromigration along an interface of a dielectric barrier layer by implanting material into the metal line|
    US20050070097A1|2003-09-29|2005-03-31|International Business Machines Corporation|Atomic laminates for diffusion barrier applications|
    US7081647B2|2003-09-29|2006-07-25|Matsushita Electric Industrial Co., Ltd.|Microelectromechanical system and method for fabricating the same|
    US7338908B1|2003-10-20|2008-03-04|Novellus Systems, Inc.|Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage|
    JP2005136335A|2003-10-31|2005-05-26|Toshiba Corp|半導体装置およびその製造方法|
    US6992390B2|2003-11-07|2006-01-31|International Business Machines Corp.|Liner with improved electromigration redundancy for damascene interconnects|
    US7205233B2|2003-11-07|2007-04-17|Applied Materials, Inc.|Method for forming CoWRe alloys by electroless deposition|
    US7049234B2|2003-12-22|2006-05-23|Intel Corporation|Multiple stage electroless deposition of a metal layer|
    JP5215658B2|2004-03-24|2013-06-19|ハーツェーシュタルクインコーポレイテッドＨ．Ｃ．Ｓｔａｒｃｋ，Ｉｎｃ．|制御される新たな微細構造を有するαタンタルフィルムおよびマイクロエレクトロニクスデバイス|
    US7223695B2|2004-09-30|2007-05-29|Intel Corporation|Methods to deposit metal alloy barrier layers|KR100652317B1|2005-08-11|2006-11-29|동부일렉트로닉스 주식회사|반도체 소자의 금속 패드 제조 방법|
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