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    • 专利摘要:
    Dievorliegende Erfindung schafft ein Herstellungsverfahren für eine Halbleiterstrukturmit den Schritten: Bereitstellen eines Halbleitersubstrats (1); Vorsehenund Strukturieren einer Siliziumnitridschicht (3) auf dem Halbleitersubstrat(1) als oberste Schicht einer Grabenätzmaske; Bilden von einem Graben(5) in einem ersten Ätzschrittmittels der Grabenätzmaske;konformes Abscheiden einer Linerschicht (10) aus Siliziumoxid über derresultierenden Struktur, welche in dem Graben (5) einen in die Tiefereichenden Spalt (SP) belässt;Durchführen einesV-Plasmaätzschritteszum Ausbilden eines V-Profils der Linerschicht (10) im Graben (5);wobei die Linerschicht (10) bis unter die Oberseite der Siliziumnitridschicht(3) zurückgezogenwird; im V-Plasmaätzschritteine Ätzgasmischungaus C5F8, O2 und einem Inertgas verwendet wird; dasVerhältnis(V) von C5F8/O2 zwischen 2,5 und 3,5 liegt und die Selektivität des V-Plasmaätzschritteszwischen Siliziumoxid und Siliziumnitrid mindestens 10 beträgt.
    公开号:DE102004020834A1
    申请号:DE200410020834
    申请日:2004-04-28
    公开日:2005-11-17
    发明作者:Moritz Haupt；Andreas Klipp；Hans-Peter Sperlich；Momtchil Stavrev；Stephan Wege
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-3065
    专利说明:
    [0001] Dievorliegende Erfindung betrifft ein Herstellungsverfahren für eine Halbleiterstruktur.
    [0002] Mitder ständigenSkalierung von Halbleiterbauelementen nimmt in der Regel auch dasAspektverhältnis(Tiefe/Breite) der auf Substraten ausgebildeten Graben- und Reliefstrukturendarin zu. Bei einem Strukturniveau von < 100 nm werden dabei zum Teil Öffnungswinkelum 0,1° erreicht.Die geringen Öffnungswinkelmachen es zunehmend schwieriger, diese extrem steilen Profile zufüllen.Obwohl hochkonforme Abscheideverfahren (nahe 100 %) für die verschiedenstenleitenden oder isolierenden Füllschichtenspeziell entwickelt worden sind, kommt es durch geringste fertigungsbedingteProfilschwankungen zum Auftreten von nicht ideal geschlossenen Schließfugen (Voids)entlang der Mittelachse solcher gefüllter Graben- und Reliefstrukturen.
    [0003] Diebesonderen Nachteile solcher Voids sind darin zu sehen, dass dieseden geometrischen Querschnitt leitfähiger Füllungen unkontrolliert verringern unddadurch deren elektrischen Widerstand erhöhen oder andere Parameter nachteiligbeeinflussen. So werden Speicherkondensatoren für DRAM-Zellen beispielsweisedurch Deep-Trench-Ätzen,dielektrischer Beschichtung der Grabenwände und anschließender Füllung desTrenches mit einem leitfähigen Materialhergestellt. Voids in dieser leitfähigen Füllung erhöhen deren Widerstand unkontrolliert.
    [0004] Für den häufig auftretendenFall, dass Füllungenvon Gräbenbzw. Reliefs aus funktionellen Gründen oberflächlich planarisiert oder (teilweise) rückgeätzt werdenmüssen(Recess Ätzen),führen Voidsin der Füllungin Abhängigkeitvon ihrer Größe zu lokalenSchwankungen in der Planarisierungs- bzw. Recess-Ätzrate.Das führtzu nicht kontrollierbaren Schwan kungen für die Tiefenlage und das Profil derplanarisierten bzw. Recess-Flächen.In der Regel wird dabei der Voidbereich in Breite und Tiefe deutlichvergrößert. Dashat unter UmständenAuswirkungen auf die weitere Prozessierung und die Parameter dieserAnordnungen, indem ein nicht reproduzierbares (V-förmiges)Relief der Planarisierungs- bzw. Recess-Oberfläche der Primärfüllung ineiner folgenden Schichtabscheidung reproduziert wird. Falls danndie Folgeschicht mittels anisotroper RIE-Ätzung (reaktives Ionenätzen) aufder Recess-Oberfläche wiederentfernt werden soll, gelingt das nicht vollständig. Die Ursache hierfür liegtdarin, dass das Schichtmaterial der Folgeschicht bis tief in denVoidbereich hinein abgelagert worden ist. Das führt dann zu elektrischen Kurzschlüssen (beiisolierter Füllschichtund leitfähigerFolgeschicht) bzw. zu Unterbrechungen im Strompfad (bei leitfähiger Füllschichtund isolierender Folgeschicht und kann zusätzlich als Partikel- und Kontaminationsquellebei der weiteren Prozessierung wirken.
    [0005] DieEntstehung dieser Voids wurde bisher durch ein ausreichend V-förmiges Profilder Graben- bzw. Reliefstrukturen vermieden. Bei einer hochkonformenAbscheidung der Füllschichtwächstdiese an ihrer Nahtstelle dadurch von unten nach oben voidfrei zu.Durch die weitere Skalierung der Strukturen kann der Flächenbedarffür dieWandneigung der Graben- bzw. Reliefstrukturen nicht mehr aufgebrachtwerden. Die reproduzierbare Einstellung sehr steiler Flanken derGraben- bzw. Reliefstrukturen ist extrem problematisch, wodurchdiese Methode zunehmend versagt.
    [0006] Eineandere praktisch erprobte Möglichkeit, dasVoid unabhängigvom Profil der Graben- oder Reliefstrukturen nachträglich zuschließen,besteht in der Anwendung einer zusätzlichen, dünnen konformen Abscheidung(Divot fill) aus dem gleichen Materialtyp (leitfähig oder isolierend) wie dieprimäreFüllschichtund anschließendes(nasschemisches) Entfernen der auf der Substratoberfläche undan den Seitenwändender Reliefstruktur abgeschiedenen Divot-Fillschicht.
    [0007] Dabeiist von Nachteil, dass die vor dem Divot-Fill erfolgenden Recess-Ätzungennicht verbessert werden. Vor allem aber ist das Prozessfenster derRecess-Ätzungdes Divot-Fill sehr klein. Entweder bleiben danach Reste auf derSubstratoberfläche undden Wändender Graben- oder Reliefstrukturen, oder das Void wird wieder vollständig oderzumindest teilweise geöffnet.
    [0008] Ausder DE 102 25 941A1 ist ein Verfahren zur Füllung von in einem Halbleitersubstratausgebildeten Graben- und Reliefstrukturen bekannt, wobei die Graben-und Reliefstrukturen in einem ersten Abscheideprozess mit einerersten primärenFüllschicht mithoher Konformitätund minimaler Rauhigkeit beschichtet werden, nachfolgend eine bisin eine vorgegebene Tiefe der Grabenstruktur gehende V-Ätzung zurErzeugung eines V-Profiles vorgenommen wird und dann eine zweiteprimäreFüllschichtmit hoher Konformitätund minimaler Rauhigkeit abgeschieden wird, bis die Graben- undReliefstruktur vollständig geschlossenist.
    [0009] Insbesondereoffenbart die DE 10225 941 A1 , dass das V-Ätzendurch plasmachemisches Ätzenerfolgt, wobei die Ätzratedes so eingestellt wird, dass diese in die Tiefe der Graben- undReliefstruktur gegenüberder Ätzratean der Oberflächedes Halbleitersubstrates deutlich abnimmt.
    [0010] Eindort angegebenes Beispiel betrifft die Verhinderung von Voids inSTI-Füllungen(shallow trench isolation), wobei die erste und zweite Füllschichtaus SiO2 sind.
    [0011] Inder Praxis hat sich herausgestellt, dass es Probleme bei der Umsetzungdes aus der DE 10225 941 A1 bekannten Verfahrens gibt, da mit fortschreitendemV-Ätzendie Kanten an der Oberseite der Grabenstruktur verrunden, nachdemdie erste Füllschichtvon der Oberseite entfernt worden ist. Auch ergeben sich Probleme,das gewünschteV-Profil zu erreichen.
    [0012] Daherist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahrenfür eineHalbleiterstruktur zu schaffen, das verbesserte V-Profile ergibt undmit dem die Kantenverrundung an der Oberseite der Grabenstrukturvermieden werden kann.
    [0013] Erfindungsgemäss wirddieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahrengelöst.
    [0014] Dieder vorliegenden Erfindung zugrunde liegende Idee besteht darin,eine spezielle Ätzgaszusammensetzungbzw. – konditionierungim V-Ätzschrittzu verwenden.
    [0015] Vorteilhafterweiseresultiert diese spezielle Ätzgaszusammensetzungin verbesserten V-Profilen und vermeidet eine Kantenverrundung ander Oberseite der Grabenstruktur aufgrund hoher Selektivität des V-Ätzschrittesvon einem als Füllschichtverwendeten Siliziumoxid gegenübereiner Oberflächenschichtaus Siliziumnitrid.
    [0016] Inden Unteransprüchenfinden sich vorteilhafte Weiterbildungen und Verbesserungen desjeweiligen Gegenstandes der Erfindung.
    [0017] Gemäss einerbevorzugten Weiterbildung beträgtder Anteil des Inertgases der Ätzgasmischungdas 20- bis 200-fache des gemeinsamen Anteils von C5F8 und O2.
    [0018] Gemäss einerweiteren bevorzugten Weiterbildung ist das Inertgas Ar.
    [0019] Gemäss einerweiteren bevorzugten Weiterbildung liegt der Druck im V-Plasmaätzschrittzwischen 20 und 50 mTorr.
    [0020] Gemäss einerweiteren bevorzugten Weiterbildung liegt die Leistung im V-Plasmaätzschrittzwischen 3 und 500 Watt.
    [0021] Gemäss einerweiteren bevorzugten Weiterbildung wird, nachdem die Linerschichtbis unter die Oberseite der Siliziumnitridschicht zurückgezogen ist,eine Füllschichtin dem Graben vorgesehen, welche den Graben lunkerfrei füllt.
    [0022] Gemäss einerweiteren bevorzugten Weiterbildung ist die Füllschicht aus Siliziumoxid.
    [0023] Gemäss einerweiteren bevorzugten Weiterbildung sind die Linerschicht und/oderdie Füllschicht ausTEOS- oder HDP-Oxid.
    [0024] EinAusführungsbeispielder Erfindung ist in den Zeichnungen dargestellt und in der nachfolgendenBeschreibung nähererläutert.
    [0025] 1a–e zeigenschematische Darstellungen aufeinanderfolgender Verfahrensstadieneines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsformder vorliegenden Erfindung; und
    [0026] 2 zeigteine schematische Darstellung der Ätzraten von Oxid und Nitridin Abhängigkeitvon der Ätzgaszusammensetzung.
    [0027] Inden Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleicheBestandteile.
    [0028] 1a–e zeigenschematische Darstellungen aufeinanderfolgender Verfahrensstadieneines Herstellungsverfahrens einer Halbleiterstruktur als ersteAusführungsformder vorliegenden Erfindung.
    [0029] In 1A bezeichnetBezugszeichen 1 ein Silizium-Halbleitersubstrat, in dem mittels eineraus einer (nicht ge zeigten) Pad-Oxidschicht und einer darüberliegendenPad-Nitridschicht 3 bestehenden HartmaskeGräben 5 miteiner Tiefe von typischerweise 6 μmbis 8 μmeingebracht worden sind.
    [0030] Ineinem ersten Prozessschritt gemäss 1B wird über derStruktur mit den Gräben 5 und deroben liegenden Pad-Nitridschicht 3 eineLinerschicht 10 aus TEOS konform abgeschieden. Dieser Prozessschrittsoll eine Oberflächemit geringerer Rauhigkeit fürdie folgenden Füllschritteerbringen. Wichtig ist dabei auch, dass die Linerschicht 10 die Gräben 5 nichtvollständigverschließt,sondern einen verhältnismäßig tiefreichendenSpalt SP auflässt.
    [0031] MitBezug auf 1C erfolgt dann dann ein V-Plasmaätzschritt,bei dem als ÄtzgaseC5F8, O2 und Arverwendet werden. Das VerhältnisV von C5F8 zu O2 beträgtungefähr3. Das Inertgas Argon wird zur Verdünnung um ca. einen Faktor 50verwendet. Die Plasmaleistung beträgt 500 Watt und der Druck 30 mbar.Die Flüssebetragen 450 sccm (Ar), 6 sccm (C5F8) und 2 sccm (O2).
    [0032] In 1C istdie anfänglichePhase des V-Plasmaätzschrittsgezeigt, in der die Ätzungdie Pad-Nitridschicht 3 noch nicht erreicht hat.
    [0033] Weitermit Bezug auf 1D ist das abschließende Resultatdes V-Plasmaätzschrittsgezeigt. Die Linerschicht 10 aus TEOS ist V-förmig bis inden Graben 5 hinein unter die Oberseite der Pad-Nitrid-Schicht 3 zurückgezogen.
    [0034] Dabeiwurden bei dem V-Plasmaätzschritt gemäß dieserAusführungsformdie Kanten K an der Oberseite der Padnitridschicht 3 nichtverrundet, da die Ätzgaszusammensetzungbzw. -Konditionierung eine Selektivität von ca. 20 der Oxidätzung gegenüber derNitridätzungmit sich bringt. Die Ätzratenliegen dabei bei ca. 0,77 nm pro Sekunde für das Oxid und bei 0,04 nmpro Sekunde fürdas Nitrid.
    [0035] DieUrsache fürdie V-Form bei dieser Ätzung liegtin einer erhöhtenPolymerabscheidung im unteren Grabenbereich verursacht durch dieWinkelverteilung der gestreuten Inertgasionen.
    [0036] Schließlich erfolgtmit Bezug auf 1E ein Reinigungsschritt zurEntfernung von Polymerresten in den Gräben 5 und danach lunkerfreiesAuffüllen derGräben 5 mittelseiner Füllschicht 20,welche im vorliegenden Beispiel auch aus TEOS besteht.
    [0037] Optionalerweisekann die Füllschicht 20 aus TEOSanschließenddurch einen CMP-Schritt (Chemisch Mechanisches Polieren) bis zurOberseite der Padnitridschicht 3 zurückpoliert werden. Weiterhin möglich istauch ein Annealen der Füllschicht 20 entwedervor oder nach dem optionalen CMP-Schritt.
    [0038] 2 zeigteine schematische Darstellung der Ätzraten von Oxid und Nitridin Abhängigkeitvon der Ätzgaszusammensetzungbeim V-Plasmaätzschritt,wobei die ÄtzratenER in nm/s angegeben sind.
    [0039] Deutlicherkennbar ist, dass die ÄtzrateER vom Oxid, welche durch die quadratischen Symbole angegeben ist,stets wesentlich höherist als die Ätzratevom Nitrid, welche durch die runden Symbole angegeben ist.
    [0040] Die Ätzrate ERvom Oxid liegt bei einem VerhältnisV = 1 von C5F8 zuO2 bei ca. 1,8 nm/s und sinkt bis zu einemVerhältnisvon V = 3 auf ca. 0,9 nm/s ab, wonach sie auch bei größer werdendenVerhältnissenV bis zu etwa 7 auf diesem Wert verbleibt.
    [0041] Die Ätzrate vonNitrid liegt beim VerhältnisV = 1 bei ca. 0,3 nm/s und sinkt bis zu einem Verhältnis vonV = 3 auf 0,04 nm/s ab. Bei einem größer werdenden Verhältnis biszu einem Wert von V = 7 steigt die Ätzrate von Nitrid wieder aufden Wert von ca. 0,3 nm/s an.
    [0042] Versuchehaben ergeben, dass die Selektivität bei einem Verhältnis vonV = 3 am größten ist, nämlich 20:1beträgt.Aber auch Verhältnissebis zu einem Wert von 2,5 einerseits und von 3,5 andererseits liefernnoch gute Werte der Selektivität,welche größer als10 sind. Mithin hat sich der mit VB bezeichnete Zusammensetzungsbereichals fürdie erfindungsgemäße V-Plasmaätzung besondersbevorzugt herausgestellt.
    [0043] Beikleineren Verhältnissenwird die Ätzrate vomOxid zu hoch, und bei größer werdendenVerhältnissenwird die Polymerabscheidung im unteren Grabenbereich, welche für das V-Profil verantwortlichist zu stark.
    [0044] Beiden weiteren Parametern hat sich herausgestellt, dass eine Verdünnung der Ätzgase durchein Inertgas, hier Argon, um einen Faktor 50 sehr gute Ergebnisseliefert. Allerdings liefern auch Verdünnungen zwischen 20 und 200noch akzeptable Werte. Die Größe des Ätzgasflussesist unkritisch. Hingegen sollte die Leistung des Plasmareaktorsgering sein und zwischen 300 und 500 Watt liegen und auch der Druckin einem moderaten Bereich zwischen 20 und 50 mbar liegen.
    [0045] Obwohldie vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispielsbeschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Artund Weise modifizierbar.
    [0046] Insbesondereist die Erfindung prinzipiell für beliebigeGraben- bzw. Reliefstrukturen anwendbar.
    [0047] Obwohlbei der oben geschilderten Ausführungsformdie Füllschicht 20 ebenfallsaus TEOS bestand, ist dies nicht unbedingt notwendig. Auch ist als Materialfür dieLinerschicht bzw. Füllschichtprinzipiell jegliches Siliziumoxid verwend bar, und nicht nur TEOS,also insbesondere auch HDP-Oxid bzw. anderes CVD-Oxid.
    1 Halbleitersubstrat 3 Padnitridschicht 5 Graben 10 Linerschicht 20 Füllschicht K Kante B1 Ätzbereich B2 Abscheidungsbereich VB bevorzugter Ätzbereich
    权利要求:
    Claims (8)
    [1] Herstellungsverfahren für eine Halbleiterstruktur mitden Schritten: Bereitstellen eines Halbleitersubstrats (1); Vorsehenund Strukturieren einer Siliziumnitridschicht (3) auf demHalbleitersubstrat (1) als oberster Schicht einer Grabenätzmaske; Bildenvon einem Graben (5) in einem ersten Ätzschritt mittels der Grabenätzmaske; konformesAbscheiden einer Linerschicht (10) aus Siliziumoxid über derresultierenden Struktur, welche in dem Graben (5) einenin die Tiefe reichenden Spalt (SP) belässt; Durchführen einesV-Plasmaätzschritteszum Ausbilden eines V-Profilsder Linerschicht (10) im Graben (5); wobei dieLinerschicht (10) bis unter die Oberseite der Siliziumnitridschicht(3) zurückgezogenwird; im V-Plasmaätzschritteine Ätzgasmischungaus C5F8, O2 und einem Inertgas verwendet wird; dasVerhältnis(V) von C5F8/O2 zwischen 2,5 und 3,5 liegt; und dieSelektivitätdes V-Plasmaätzschritteszwischen Siliziumoxid und Siliziumnitrid mindestens 10 beträgt.
    [2] Verfahren nach Anspruch 1, dadurch gekennzeichnet, dassder Anteil des Inertgases der Ätzgasmischungdas 20- bis 200-fache des gemeinsamen Anteils von C5F8 und O2 beträgt.
    [3] Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass das Inertgas Ar ist.
    [4] Verfahren nach einem der vorhergehenden Ansprüche, dadurchgekennzeichnet, dass der Druck im V-Plasmaätzschritt zwischen 20 und 50mTorr liegt.
    [5] Verfahren nach einem der vorhergehenden Ansprüche, dadurchgekennzeichnet, dass die Leistung im V-Plasmaätzschritt zwischen 3 und 500Watt liegt.
    [6] Verfahren nach einem der vorhergehenden Ansprüche, dadurchgekennzeichnet, dass nachdem die Linerschicht (10) bisunter die Oberseite der Siliziumnitridschicht (3) zurückgezogenist, eine Füllschicht(20) in dem Graben (5) vorgesehen wird, welcheden Graben (5) lunkerfrei füllt.
    [7] Verfahren nach Anspruch 6, dadurch gekennzeichnet,dass die Füllschicht(20) aus Siliziumoxid ist.
    [8] Verfahren nach einem der vorhergehenden Ansprüche, dadurchgekennzeichnet, dass die Linerschicht (10) und/oder dieFüllschicht(20) aus TEOS- oder HDP-Oxid sind.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
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    2007-09-27| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2011-01-13| 8364| No opposition during term of opposition|
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    2015-10-13| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
    2016-11-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
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