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    • 专利摘要:
    DieErfindung betrifft eine Datenverarbeitungsvorrichtung mit zumindesteiner Dual-Rail-Schaltungskomponente (1; 21) und einer Steuereinheit(2; 22) zur Erzeugung von Ansteuersignalen für die Dual-Rail-Schaltungskomponenten(1; 21). Die erfindungsgemäße Datenverarbeitungsvorrichtungist dadurch gekennzeichnet, dass die Steuereinheit (2; 22) zum Empfangeines Betriebsart-Auswahlsignals (sm) eingerichtet ist, in Abhängigkeitdes Betriebsart-Auswahlsignals (sm) Ansteuersignale (ctrl_sm) für angeschlosseneDual-Rail-Schaltungskomponenten (1; 21) erzeugt werden und die Schaltungskomponenten(1; 21) in Abhängigkeitder Ansteuersignale in einem Sicherheitsmodus oder in einem Stromsparmodusbetreibbar sind, wobei im Stromsparmodus Sicherheitsmaßnahmendeaktiviert sind.
    公开号:DE102004020576A1
    申请号:DE102004020576
    申请日:2004-04-27
    公开日:2005-11-24
    发明作者:Thomas Dr. Künemund
    申请人:Infineon Technologies AG；
    IPC主号:E05B39-02
    专利说明:
    [0001] DieErfindung betrifft eine Datenverarbeitungsvorrichtung mit zumindesteiner Dual-Rail-Schaltungskomponente und einer Steuereinheit zurErzeugung von Ansteuersignalen fürdie Dual-Rail-Schaltungskomponenten. Außerdem betrifft die Erfindungein Verfahren zum Betreiben einer Dual-Rail-Schaltungskomponente.
    [0002] Beider so genannten Dual-Rail-Schaltungstechnik handelt es sich umeinen unter Sicherheitsaspekten verbesserten Aufbau von Schaltungsanordnungen,insbesondere von Datenverarbeitungsvorrichtungen. Üblicherweisesind Schaltungen in der so genannten „Single-Rail-Schaltungstechnik" ausgeführt. Dabeisind Schaltnetze mikroelektronisch so aufgebaut, dass jedes Bitder zu verarbeitenden Information physikalisch durch genau einenelektrischen Knoten dargestellt wird. Solche Schaltnetze sind verhältnismäßig unsichergegenüberder so genannten differenziellen Stromprofilanalyse, die oft beimVersuch des Zugriffs unberechtigter Dritter auf geheime Informationenangewandt wird. Die differenzielle Stromprofilanalyse, englischals Differential Power Analysis (DPA) bezeichnet, ist eine der wichtigstenMethoden zum Angriff auf beispielsweise Chipkarten für Sicherheitsanwendungen.Für eingegebenes Programm beziehungsweise einen gegebenen Algorithmus werdenmit statistischen Methoden gemessene Stromprofile der Chipkartebeziehungsweise deren überein oder mehrere Takte berechnete Ladungsintegrale ausgewertet,wobei – für eine Vielzahl vonProgrammausführungen – aus derKorrelation von systematischer Datenvariation und jeweiligem LadungsintegralRückschlüsse aufdie zu schützendenInformationen gezogen werden können.
    [0003] EineMöglichkeit,DPA-Angriffe zumindest wesentlich zu erschweren, besteht darin,Daten zwischen Teilsystemen eines integrierten Schaltkreises soweitwie möglichnur verschlüsseltauszutauschen beziehungsweise zu übertragen. Ein hierfür geeignetesKryptosystem ist die so genannte One-Time-Pad-Verschlüsselung. Aus Zufallsfolgengewonnene Schlüsselwerden bitweise übereine XOR-Verknüpfungmit zu übertragendenTexten verknüpft.Zur Entschlüsselungwird wiederum eine XOR-Verknüpfung vorgenommen.Für dasOne-Time-Pad-Kryptosystem ist es wichtig, dass jede Schlüsselfolgenur einmal zum Ver- undEntschlüsselnverwendet wird, denn anderenfalls können mit statistischen MethodenInformationen überKlartexte ermittelt werden.
    [0004] Dieses „verschlüsselte Rechnen" in Single-Rail-Schaltungstechnikerfordert jedoch einen sehr hohen Schaltungs- und dadurch Flächenaufwand, sowieeinen in der Folge erhöhtenEnergiebedarf. Zur Vermeidung des Erfordernisses der Verschlüsselung wirddie Dual-Rail-Schaltungstechnik eingesetzt. Aus dem oben zur differenziellenStromprofilanalyse Gesagten folgt, dass die auf einem integriertenSchaltkreis vorhandenen Schaltungskomponenten gegenüber DPA-Angriffenim Idealfall so ausgelegt sein sollten, dass sie unabhängig vonden zu verarbeitenden Daten immer das gleiche Stromprofil liefern.Für die Single-Rail-Implementierungist dies jedoch nicht sicher der Fall, denn das dem zeitlichen Verlaufder Zuständeeiner Schaltung zugeordnete Ladungsintegral ist eine Funktion derjenigenKnoten beziehungsweise elektrischen Kapazitäten, die elektrisch umgeladenwerden, weist also eine starke Abhängigkeit von den zeitlichen Änderungender zu verarbeitenden Daten auf.
    [0005] Beider Dual-Rail-Schaltungstechnik wird im Gegensatz zur herkömmlichenSingle-Rail-Schaltungstechnik jedes Bit durch zwei Knoten k undkq dargestellt, wobei ein übertragenesBit einen gültigen logischenWert aufweist, wenn k dem wahren logischen Wert b dieses Bits entsprichtund kq dem negierten Wert bn = not (b).
    [0006] Wennalso der Wert b = 1 übertragenwerden soll, so geschieht dies durch eine "1" imKnoten k. Gleichzeitig wird jedoch der Wert "0" amKnoten kq übertragen,so dass insgesamt also sowohl eine "1" alsauch eine "0" übertragen wird. Wenn der Wertb = 0 zu übertragenist, erfolgt gleichzeitig eine Übertragungdes Wertes "1" am Knoten kq. Inbeiden Fällen wirdalso eine "1" und eine "0" übertragen.Physikalische Aquivalenz der Knoten k und kq vorausgesetzt, istnun mittels einer differentiellen Stromprofilanalyse nicht mehrerkennbar, ob als Datum eine "1" oder eine "0" übertragenwurde. Dies gilt jedoch nur dann, wenn tatsächlich bei jedem übertragenenDatum ein Signalwechsel stattfindet, sich also die Information "1" und die Information "0" abwechseln. Werden mehrere gleicheDaten nacheinander übertragen, verschlechternsich die Eigenschaften bezüglichder Angreifbarkeit durch differenzielle Stromprofilanalyse.
    [0007] DiegewünschteInvarianz der Ladungsintegrale wird nun dadurch erreicht, dass zwischenje zwei Zuständenmit gültigenlogischen Werten (b, bn) = (1,0) oder (0,1) ein sogenannter Vorladezustand,im englischen auch Precharge genannt, eingefügt ist, für den sowohl k als auch kqauf dasselbe elektrische Potential geladen werden, also logischungültige Werte (1,1)oder (0,0) annehmen. Fürden Vorlade-Zustand (1,1) könntealso eine Zustandsfolge aussehen wie folgt: (1,1) → (0,1) → (1,1) → (1,0) → (1,1) → (1,0) → (1,1) → (0,1) → ...
    [0008] Für jede beliebigesolcher Zeichenfolgen gilt, dass für jeden Übergang (1,1) → (b, bn)genau ein Knoten von "1" nach "0" umgeladen wird, und für alle (b,bn) → (1,1)genau ein Knoten von "0" nach "1", unabhängig vom logischen gültigen Wertb des in Frage stehenden Zustandsbits. Analoges gilt für Zustandsfolgenmit dem Vorlade-Zustand (0,0).
    [0009] Darausfolgt, dass die diesen Zustandsfolgen entsprechenden Ladungsintegraleunabhängig vonder Abfolge (b, bn) der logisch gültigen Werte sind, falls dafür Sorgegetragen wird, dass die Knoten k und kq gleiche elektrische Kapazitäten aufweisen. DasStromprofil eines so implementierten Datenpfades hängt alsonicht ab von zeitlichen Variationen der zu verarbeitenden Datenund ist somit resistent gegen differentielle Stromprofilanalyse.
    [0010] EinBeispiel füreine Dual-Rail-Implementierung einer Schaltungskomponente ist ausder DE 102 02 726A1 bekannt. Bei der dort vorgeschlagenen integrierten Schaltunghandelt es sich um ein Register in einem Datenpfad. Die vorgeschlageneSchaltungsanordnung ist konsequent in Dual-Rail-Technik aufgebautund bildet daher ein ladungsneutrales Register.
    [0011] Problematischist bei der Ausführungvon Schaltungskomponenten in Dual-Rail-Schaltungstechnik, dass eindeutlich höhererEnergieumsatz auftritt.
    [0012] Aufgabeder Erfindung ist es, eine Datenverarbeitungsvorrichtung anzugeben,die einerseits sicher gegenüberDPA-Angriffen ist und andererseits einen geringen Energieumsatzbesitzt. Ausserdem soll ein Verfahren angegeben werden, durch daseine Dual-Rail-Schaltungskomponente energieffizient betreibbar ist.
    [0013] DieseAufgabe wird durch eine Datenverarbeitungsvorrichtung der eingangsgenannten Art gelöst,die dadurch gekennzeichnet ist, dass die Steuereinheit zum Empfangeines Betriebsart-Auswahlsignalseingerichtet ist, in Abhängigkeitdes Betriebsart-Auswahlsignals Ansteuersignale für angeschlossene Dual-Rail-Schaltungskomponentenerzeugt werden und die Schaltungskomponenten in Abhängigkeitder Ansteuersignale in einem Sicherheitsmodus oder in einem Stromsparmodusbetreibbar sind, wobei im Stromsparmodus Sicherheitsmaßnahmen deaktiviertsind.
    [0014] Bezüglich desVerfahrens wird die Aufgabe durch ein Verfahren der eingangs genanntenArt gelöst,das dadurch gekennzeichnet ist, dass die Dual-Rail-Schaltungskomponentealternativ in einem Sicherheitsmodus oder in einem Stromsparmodusbetrieben wird, wobei im Stromsparmodus Sicherheitsmaßnahmendeaktiviert sind. Somit ist ein hoher Energieeinsatz nur dann notwendig,wenn kritische Operationen ablaufen und eine hohe Sicherheit gegenüber Angriffenerforderlich ist. Der mittlere Strombedarf sinkt dadurch erheblich,ohne dass Sicherheitseinbußenin Kauf genommen werden müssen.
    [0015] Beiden erfindungsgemäßen Datenverarbeitungsvorrichtungenwerden SPA- und DPA-sensible Schaltungskomponenten in einer erweitertenForm der Dual-Rail-Schaltungstechnik ausgeführt. In dieser erweitertenAusführungsformkönnendie Komponenten in verschiedenen Betriebsarten betrieben werden,nämlichin einem so genannten Sicherheitsmodus oder in einem so genanntenStromsparmodus.
    [0016] ImSicherheitsmodus hängtdie Aktivitätder Teilsysteme einer Datenverarbeitungsvorrichtung für Sicherheitsanwendungennicht von den zu verarbeitenden Daten ab und es sind periodischauftretende Vorlade- beziehungsweise Entladephasen vorgesehen. Vorzugsweisewerden die Vorlade- beziehungsweise Entladephasen auch in Schaltungsteilenvorgesehen, fürderen Funktion diese Vorlade- beziehungsweise Entladephasen nichterforderlich sind. Demgegenüberwerden im Stromsparmodus alle Teilsysteme, die für die Funktion der Datenverarbeitungsvorrichtunggerade nicht benötigtwerden, inaktiv geschaltet, beispielsweise von der Taktversorgung abgetrennt.In dem inaktiven Zustand weisen die Komponenten nur einen minimalenEnergieumsatz auf. Die Dual-Rail-typischen Vorlade- beziehungsweiseEntladevorgängewerden nur in Schaltungsteilen durchgeführt, zu deren Funktion dieVorlade- beziehungsweise Entladephasen erforderlich sind. In denanderen Schaltungsteilen wird die zum Vor- beziehungsweise Entladenerforderliche Energie gespart.
    [0017] Ineiner vorteilhaften Ausführungeiner erfindungsgemäßen Datenverarbeitungsvorrichtungist die Dual-Rail-Schaltungskomponenteeine Speichervorrichtung mit einer Vorladeeinheit, die beim Lesen vonDaten deaktivierbar ist.
    [0018] Ineiner anderen vorteilhaften Ausgestaltung ist die Dual-Rail-Schaltungskomponenteein Datenpfadregister, das zum dynamischen Einfrieren von Registerzuständen eingerichtetist, wobei die Steuereinheit zur Erzeugung einer Steuersignalkom bination eingerichtetist, bei der statt des dynamischen Einfrierens ein statisches Einfrierenerfolgt.
    [0019] Weiterevorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
    [0020] DieErfindung wird nachfolgend anhand von Ausführungsbeispielen näher erläutert. Eszeigt:
    [0021] 1 einBlockschaltbild einer erfindungsgemäßen Datenverarbeitungsvorrichtung,
    [0022] 2 einerstes Ausführungsbeispieleiner erfindungsgemäßen Datenverarbeitungsvorrichtung miteinem in zwei Betriebsarten betreibbaren Speicher,
    [0023] 3 einDiagramm mit dem zeitlichen Verlauf von Signalen der Schaltungsanordnungvon 2,
    [0024] 4 eineschematische Darstellung eines Datenpfadregisters nach dem Standder Technik,
    [0025] 5 eineDual-Rail-Implementierung der Schaltungsanordnung von 4,
    [0026] 6 einDiagramm mit zeitlichen Signalverläufen der Schaltungsanordnungvon 6 im Sicherheitsmodus und
    [0027] 7 einDiagramm mit zeitlichen Signalverläufen der Schaltungsanordnungvon 6 im Stromsparmodus.
    [0028] 1 zeigtein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung. Diedargestellte Schaltungsanordnung weist eine Dual-Rail-Schaltungskomponente 1 undeine Steuereinheit 2 auf. Die Steuereinheit 1 weisteingangsseitig einen ersten Eingang 3 für ein Steuersignal ctrl_ext<p:0> und einen zweitenEingang 4 fürein Betriebsart-Auswahlsignal sm auf. Das Steuersignal ctrl_ext<p:0> umfasst beispielsweiseTakt-, Set/Reset-, Adress- und Steuersignale. Das zusätzliche Steuersignalsm am zweiten Eingang 4 zeigt an, welche Betriebsart eingestelltwerden soll, also ein Sicherheitsmodus oder ein Stromsparmodus.Dazu werden Steuersignale ctrl_sm<q:0> erzeugt, die direktan der Dual-Rail-Schaltungskomponente anliegen, wobei es sich beidieser beispielsweise um eine Datenpfad- oder Speicherschaltunghandelt. Die Steuersignale werden dabei entweder für den Betrieb imStromsparmodus oder fürden Betrieb im Sicherheitsmodus erzeugt. Bei sm = 0 werden die ctrl_sm<q:0> für den Betrieb im Stromsparmodus, beism = 1 fürden Betrieb im Sicherheitsmodus erzeugt. Vorteilhaft ist dabei,dass fürDual-Rail-Schaltungskomponenten oft ohnehin Ansteuersignale erzeugtwerden müssen.Deshalb ist im günstigsten Fallkeine Änderungder Hardware-Konfiguration der Dual-Rail-Schaltungskomponente erforderlich,sondern die gewünschteBetriebsartumschaltung lässt sichdurch eine geeignete Erzeugung der Ansteuersignale für die Dual-Rail-Schaltungskomponentein Abhängigkeitdes Betriebsart-Auswahlsignalserreichen.
    [0029] ZurErzeugung der ctrl_sm<q:0> kann es dabei vorteilhaftsein, auch Rückkopplungen ctrl_fb<r:0> der mit den Steuersignalenctrl_sm<q:0> zu steuernden Datenpfad-und/oder Speicherschaltung zu verwenden.
    [0030] Einerstes konkretes Ausführungsbeispielist in der 3 dargestellt. Herbei handeltes sich um ein "Dual-Mode-SRAM", also ein RAM, dasentweder im Sicherheitsmodus oder im Strom sparmodus betrieben werdenkann. Die besondere Maßnahmeim Stromsparmodus besteht darin, den in der Dual-Rail-Technik mitPrecharge vorzusehenden Precharge der Bitleitungen nur vor Lesezugriffen durchzuführen, daer nur in diesem Fall fürdie Funktion der Schaltung notwendig ist, nicht aber vor Schreibzugriffen.Demgegenübererfolgt der Precharge im Sicherheitsmodus vor jedem Zugriff.
    [0031] Einsolches „Dual-Mode-SRAM" ist in 2 dargestellt.Die gezeigte Schaltungsanordnung umfasst eine Steuereinheit 2,ein Master-Slave-Register 5 für einen Dateneingang 6,an dem ein Datensignal d_i anliegt, ein XOR-Gatter 7 zurEntschlüsselung empfangenerDaten mit einem Schlüsselk, kn. Am Dateneingang 6 anliegende Daten werden also zunächst aufdas Master-Slave-Register 5 geführt, das als Puffer dient,und sodann auf das XOR-Gatter 7 geführt. In dem Master-Slave-Register 5 wirdaus dem anliegenden Datensignal d_i ein Dual-Rail-Signal erzeugt, das am XOR-Gatteran Eingängenb, bq anliegt. Der Schlüsselk, kn wird ebenfalls als Dual-Rail-Signal an Eingänge a, aq des XOR-Gatters 7 geführt. DasXOR-Gatter 7 verfügt darüber hinaus über einenEnable-Eingang enq. Das Ausgangssignal des XOR-Gatters 7 wirdan Ausgängenz, zq bereitgestellt. Dem XOR-Gatter 7 ist eine Treiberschaltung 8 für Schreibzugriffenachgeschaltet. Diese Schaltung dient hauptsächlich dazu, eine Sicherung gegenQuerströmezu bilden. Der Treiberschaltung 8 ist eine schaltbare Speicherzelle 9 mitn-Kanal-Transistoren N0, N3 und N4 nachgeschaltet, die über ein Steuersignalbllen von der Steuereinheit 2 ansteuerbar ist. Die Speicherzelle 9 hatden Zweck, eine auf den Leitungen bl, blq am Ausgang der Treiberschaltung 8 liegendeInformation zu halten fürden Fall, dass weder ein Precharge noch ein Schreib- oder Lesezugriffaktiviert sind.
    [0032] DerSpeicherzelle 9 ist eine Precharge-Einheit 10 nachgeordnet,die aus zwei p-Kanal-Transistoren P4 und P5 besteht. Die Precharge-Einheit 10 ist über einPrecharge-Steuersignal prq von der Steuereinheit 2 ansteuerbar.Der Precharge-Einheit 10 ist eine 6-Transistor-SRAM-Zelle 11 nachgeschaltet. Diesebesteht aus n-Kanal-Transistoren N5 und N6 sowie Invertern IN0 undIN1. Die eine dargestellte Speicherzelle 11 steht stellvertretendfür einebeliebige Anzahl von Speicherzellen, die längs des Bitleitungspaars bl,blq angeordnet sein können.
    [0033] DieSRAM-Speicherzellen 11 und die vorgeschalteten Komponentensind übermehrere Signale von der Steuereinheit 2 ansteuerbar. Dasexterne Steuersignal ctrl_ext<p:0> von 1,das am ersten Steuereingang 3 anliegt, findet in der 2 seine Entsprechungin den Signalen rst, clk, wr_i und rd_i, wobei rst ein Reset-Signalist, clk ein Taktsignal ist und wr_i und rd_i Signale zur Aktivierungvon Schreib- beziehungsweise Lesezugriffen sind. Die Steuereinheit 2 besitztAusgängea_wrq, a_bllen, a_prq und a_wl, überdie Signale prq, bllen, prq und wl an die SRAM-Speichereinrichtungabgebbar sind. Die genannten Signale entsprechen dem Steuersignalctrl_sm<q:0>, das in der 1 dargestelltist.
    [0034] Alsweitere Verbindung sind die Bitleitungen bl, blq zur Steuereinheit 2 zurückgeführt. Diedort übertragenenSignale entsprechen dem Signal ctrl_fb<r:0>,das als Rückkoppelsignalin 1 dargestellt ist.
    [0035] DieSteuereinheit 2 ist so eingerichtet, dass in Abhängigkeitdes Steuersignals sm die Signale prq, bllen, prq und wl so erzeugtwerden, dass bei sm = 0 die SRAM-Speichereinrichtung 1 imStromsparmodus arbeitet, das heisst die Precharge-Einheit 10 nurdann aktiviert ist, wenn dies fürdie Funktion der SRAM-Speichereinrichtung 1 notwendig ist.Bei sm = 1 wird dagegen die SRAM-Speichereinrichtung 1 so angesteuert,dass bei jedem Schreib- und Lesevorgang ein Precharge durchgeführt wird.
    [0036] Für das Auslesenvon Daten sind die Bitleitungen bl, blq mit Eingängen b, bq einer Treiberschaltung 12 verbunden,die aus dem an den Eingängen b,bq anliegenden Dual-Rail-Signal ein Ausgangssignal d_0 erzeugt,das an einem Ausgang z der Treiberschaltung 12 bereitgestelltwird. Die Treiberschaltung 12 weist in der dargestelltenAusführungsform ebenfallsein XOR-Gatter auf,um die auszugebenden Daten verschlüsseln zu können. Für die Verschlüsselungwird der Treiberschaltung 12 an Eingängen a, aq ein Schlüssel k,kn zugeführt.
    [0037] Die 3 zeigtden zeitlichen Ablauf der in der Schaltungsanordnung von 2 auftretenden Signale.
    [0038] Für sm = 1wird mit der steigenden Flanke des Taktsignals clk das Precharge-Steuersignalprq aktiviert, wenn im Takt zuvor ein Schreib- oder Lesezugriffstattgefunden. Wenn im Takt zuvor kein Schreib- oder Lesezugriffstattgefunden hat, bleibt das Precharge-Steuersignal prq aktiv.Nachdem der Precharge deaktiviert wurde, wird bei einem Schreibzugriffdas zu schreibende Datum auf die Leitungen bl, blq gegeben und danndas Signal wl auf den Wortleitung a_wl aktiviert. Für Lesezugriffewird das Signal wl sofort aktiviert.
    [0039] Für sm = 0ist der Stromsparmodus eingeschaltet und der Precharge wird über dasPrecharge-Steuersignal prq nur fürLesezugriffe im selben Taktzyklus mit der steigenden Flanke desTaktsignals clk aktiviert. Nachdem der Precharge deaktiviert wurde,werden nachfolgend die Signale auf den Wortleitungen a_wl sofortaktiviert. Im Falle eines Schreibzugriffs werden die Daten auf bl,blq geschrieben und danach die Wortleitungen a_wl aktiviert. Derhier nicht erfolgte Precharge vor dem Zugriff führt zu der gewünschtenEnergieeinsparung.
    [0040] Einzweites Ausführungsbeispieleiner erfindungsgemäßen Schaltungsanordnunggemäß den 4 bis 7 beziehtsich auf Register in Datenpfaden für Sicherheitsanwendungen. LadungsneutraleRegister sind beispielsweise aus der DE 102 02 726 A1 bekannt.
    [0041] Injedem modernen Mikroprozessor oder -Controller treten während derschrittweisen Abarbeitung eines Algorithmus' Zustände auf, die eine vorübergehendeUnterbrechung des Programmablaufs erforderlich machen. Ursache können beispielsweise nochnicht zur Verfügungstehende Instruktionen oder Daten sein. Die Unterbrechung solltenach Möglichkeitderart erfolgen, dass die zum Zeitpunkt der Unterbrechung vorhandeneInformation beziehungsweise die vorhandenen Daten vollständig erhalten bleibtbeziehungsweise bleiben. Die im Programmablauf erreichten Zustände – einschließlich schonberechneter Zwischenergebnisse – müssen alsofür jedender aufeinanderfolgenden Schritte des Algorithmus derart "eingefroren" werden, dass derProgrammablauf mit minimalem Verzug fortgesetzt werden kann, sobalddie dazu erforderliche Information, nämlich die zuvor fehlende Instruktionoder das fehlende Datum, zur Verfügung steht.
    [0042] Eineschaltungstechnische, schematische Darstellung dieses Sachverhaltesist in 4 angegeben. Dabei ist nur ein Bit eines Datenpfadesund nur ein Teilschritt (k) eines Programmablaufes dargestellt.Die den Teilschritten k = 1, 2, ... der Abarbeitung des Programmsentsprechenden Zuständebeziehungs weise Zwischenergebnisse zk werdenentweder in arithmetischlogischen Schaltungen aus zk – 1 sowieSteuersignalen ctlk berechnet (Datensignal ak<1>) oder von benachbartenBits des Datenpfades übernommenbeziehungsweise von außenzugeführt (ak<nk:2>)und danach in jeweils zugeordnete Register-Schaltungen, die jeweils über einenTakteingang verfügen,gespeichert. Das beschriebene "Einfrieren" der den Zuständen entsprechendenRegisterinhalte zk wird über eine Rückkopplung realisiert, beiwelcher der Datenausgang des Registers <k> mitden vor dem Eingang der Register liegenden Multiplexer-Schaltungen verbundenist. Jede der Multiplexer-Schaltungen verfügt dabei über einen Steuereingang, andem ein Steuersignal selk<sk:1> anliegt.
    [0043] DieKombination aus dem Multiplexer und dem Register ist in 4 miteiner gestrichelten Linie umrandet. Eine konkrete Schaltungsanordnungin Dual-Rail-Schaltungstechnik mit dieser Funktionalität ist inder 5 dargestellt. Die bei jeweiligen Transistorenstehenden Bezugszeichen TP, TN bezeichnen P-Kanal-Transistoren beziehungsweiseN-Kanal-Transistoren. Die Bezeichnung <1>,... <n> bezeichnet jeweilseinen Datenpfad. Der in spitzen Klammern angegebene Wert steht stellvertretendfür dasj-te Bit, wobei j = 1... n ist.
    [0044] DieSchaltungsanordnung kann in einem Sicherheitsmodus oder in einemStromsparmodus betrieben werden. Die Steuerung des aktiven Betriebsmoduserfolgt überohnehin vorzusehende Ansteuersignale von einer Steuereinheit 22.Für welchenBetriebsmodus die Ansteuersignale erzeugt werden, hängt vondem Betriebsart-Auswahlsignal sm ab (siehe 1). Daszeitlichen Verhalten der Daten- und Steuersignale ist aus den 6 und 7 ersichtlich,wobei in der 6 das Verhalten im Sicherheitsmodus,also bei sm = 1, und in der 7 das Verhaltenim Stromsparmodus bei sm = 0 gezeigt ist.
    [0045] Dieintegrierte Schaltung weist Eingangsanschlüsse EA1<j>,EA2<j> auf, wobei j = 1 ...n ist. Für jedesBit beziehungsweise jeden Datenpfad sind zwei Eingangsanschlüsse EA1<j>, EA2<j> vorgesehen. Am Eingangsanschluß EA1 liegtdas logisch gültigeSignal a<n> an, während amEingangsanschluß EA2das komplementäreSignal aq<j> anliegt. Die Eingangsanschlüsse EA1<j> und EA2<j> sind jeweils mit Steueranschlüssen vonTransistoren TNj2, TNj1 verbunden. Zusammen mit einem AuswahltransistorTNj3, an dessen Eingangsanschluß ES<j> ein Auswahlsignals<j> anlegbar ist, bildendiese eine Schaltungsanordnung, welche die Eingangssignale a<j>, aq<j> an erste LeitungenAL1, AL2 gibt. Die Auswahltransistoren TNj3 sind zwischen einemBezugspotentialanschluß BPund den jeweiligen Source-Anschlüssender Transistoren TNj1, TNj2 verschaltet. Die Ausgabe der Signaleerfolgt nur dann, wenn der Transistor TNj3 leitend geschaltet ist.Da die Anordnung einen Multiplexer bildet, kann immer nur einerder n Transistoren TNj3 leitend geschaltet werden. An den übrigen Transistorenliegt ein Signal an, welches diese nicht-leitend schaltet.
    [0046] Dieersten Leitungen beziehungsweise Ausgangsleitungen AL1, AL2 sindmit ersten AnschlüssenAA1, AA2 verbunden, an welchen das von den Eingangsanschlüssen EA1<j>, EA2<j> angelegte Eingangssignala<j>, aq<j> abgreifbar ist. Diesesan den ersten Anschlüssenbeziehungsweise den Ausgangsanschlüssen AA1, AA2 abgreifbare Dual-Rail-Signalwird mit z, zq bezeichnet.
    [0047] Mitden ersten AnschlüssenAA1, AA2 ist eine Speicherzelle SZ1 verbunden. Die SpeicherzelleSZ1 besteht aus zwei gegen einander geschalteten Invertern. Der ersteInverter wird durch die Transistoren TNz2, TPz2 gebildet. Der zweiteInverter wird durch die Transistoren TPz1, TNz1 gebildet. Die SpeicherzelleSZ1 weist darüberhinaus einen Auswahltransistor TNz3 auf, an dessen Steueranschluß ein Taktsignalh anlegbar ist. Der Auswahltransistor TNz3 ist zwischen den Bezugspotenzialanschluss BPund die Inverter geschalten. Die Ausgänge der Inverter sind mit denersten Leitungen AL1, AL2 verbunden.
    [0048] Weistdas Taktsignal h den logischen Wert 0 auf, so wird der an den erstenLeitungen AL1, AL2 anliegende Wert in die Speicherzelle SZ1 geschrieben.Wechselt das Taktsignal von logisch 0 auf logisch 1, so wird derWert in der Speicherzelle SZ1 gehalten, da die Inverter durch deneingeschalteten Auswahltransistor TNz3 mit Bezugspotential verbundenwerden.
    [0049] Ineinem Sicherheitsmodus arbeitet die Schaltung mit voller Dual-Rail-Funktionalität einschließlich konsequentemEinsatz von Precharge-Zuständen.Entsprechend werden die ersten Leitungen AL1, AL2 nach einem logischgültigenZustand in einen Vorlade-Zustand gebracht, in dem die ersten LeitungenAL1, AL2 mit dem gleichen Potential beaufschlagt werden. In dervorliegenden integrierten Schaltung wird dies durch das Mittel VE1bewerkstelligt, das als Vorladeeinrichtung bezeichnet werden kann.Die Vorladung der ersten und zweiten Leitung AL1, AL2 wird angestoßen, sobalddas Taktsignal h seinen Wert von logisch 1 nach logisch 0 ändert. DasMittel VE1 besteht aus zwei Transistoren TPP1, TPP2, die jeweilsmit dem gleichen Steuersignal pq beaufschlagt werden. Das Steuersignalpq ist ein periodisches Signal, das in fester Kopplung zum Taktsignalh steht. Die Transistoren TPP1, TPP2 des Mittels VE1 sind zwischeneinem Versorgungspotentialanschluß VP unter den ersten LeitungenAL1, AL2 verschaltet. Die ersten Leitungen AL1, AL2 nehmen somitin ihrem Vorlade-Zustand den Wert (1,1) an.
    [0050] EineDatenübertragungseinrichtungDE1, bestehend aus den Transistoren TP01, TP02 und dem AuswahltransistorTP03 überträgt die aufden ersten Leitungen AL1, AL2 anliegenden Signale an zweite LeitungenZL1, ZL2. Zu diesem Zweck muß dieDatenübertragungseinrichtungDE1 überden Auswahltransistor TP03 aktiv geschaltet sein. Das an dem AuswahltransistorTP03 anliegende Auswahlsignal sq läuft synchron zu dem Taktsignalh, so dass eine periodische Datenübertragung stattfindet. Die Datenwerden dadurch von der ersten Speicherzelle SZ1 in eine zweite SpeicherzelleSZ2 übertragen.
    [0051] Diezweite Speicherzelle SZ2 besteht ebenfalls aus gegeneinander geschaltetenInvertern. Der erste Inverter ist durch die Transistoren TPy1, TNy1 gebildet.Der zweite Inverter wird durch die Transistoren TPy2, TNy2 gebildet.Der Ausgang der Inverter ist mit den zweiten Leitungen ZL1, ZL2verbunden.
    [0052] EineZwischenspeicherung in der zweiten Speicherzelle SZ2 erfolgt nurdann, wenn diese über einenAuswahltransistor TPy3, an welchem das Taktsignal h anliegt, aktivgeschaltet ist. Der Auswahltransistor TPy3 ist vorliegend zwischendem Versorgungspotential-Anschluß VP und den gegengeschaltetenInvertern gelegen.
    [0053] Umauch auf den zweiten Leitungen ZL1, ZL2 die erwünschte Ladungsneutralität zu erreichen, istauch den zweiten Leitungen ZL1, ZL2 ein Mittel VE2 zum Vorladendieser Leitungen zugeordnet, das ebenfalls als Vorladeeinrichtungbezeichnet wer den kann. Das Mittel VE2 weist die Transistoren TNP1, TNP2auf, die jeweils mit dem gleichen Steuersignal p beaufschlagt werden.Das Mittel VE2 ist zwischen den zweiten Leitungen ZL1, ZL2 und demBezugspotentialanschluß BPverschaltet.
    [0054] Wieoben bereits erläutert,treten in modernen Prozessoren währendder schrittweisen Abarbeitung eines Algorithmus Zustände auf,die eine vorübergehendeUnterbrechung des Programmablaufes erforderlich machen. Die zumZeitpunkt der Unterbrechung vorhandene Information sollte dabeivollständigerhalten bleiben. Zu diesem Zweck dient die zweite SpeicherzelleSZ2. Diese sorgt dafür,dass die im Programmfluß erreichtenZuständeeingefroren werden können.Kann der Programmablauf fortgesetzt werden, so können die in der zweiten SpeicherzelleSZ2 gespeicherten Daten überdie zweite DatenübertragungseinrichtungDE2, welche zwischen dem Ausgang der zweiten Speicherzelle SZ2 und denersten Leitungen AL1, AL2 verschaltet ist, wieder auf die erstenAnschlüsseAA1, AA2 übertragenwerden.
    [0055] DerAufbau der zweiten DatenübertragungseinrichtungDE2 ähneltim Prinzip dem der ersten DatenübertragungseinrichtungDE1. Ein Auswahltransistor TN03, an den ein Steuersignal s<0> anlegbar ist, istzwischen dem Bezugspotentialanschluß BP und zwei SchaltelementenTN01, TL02 verschaltet. Die Steueranschlüsse der Transistoren TN01,TN02 sind mit den zweiten Leitungen ZL1, ZL2, verbunden. Die Drain-Anschlüsse derTransistoren TN01, TN02 weisen eine jeweilige Verbindung zu denersten Leitungen AL1, AL2 auf.
    [0056] DasEinfrieren des Inhalts eines Datenpfad-Registers findet folglich über eineRückkopplungstatt. Dabei wird das an den ersten Anschlüssen – den Ausgangsanschlüssen – anliegendeDa tensignal grundsätzlichin einer zweiten Speicherzelle zwischengespeichert. Der in der zweitenSpeicherzelle SZ2 gespeicherte Wert kann zu einem beliebigen Zeitpunkt über diezweite DatenübertragungseinrichtungDE2 an die ersten Anschlüsserückgekoppelt werden.
    [0057] Nachfolgendwird anhand der 6 die Funktionsweise der integriertenSchaltung im Sicherheitsmodus genauer erklärt. Der Verlauf der Daten- undSteuersignale ist in sechs Zeitintervalle ZI1 bis ZI6 unterteilt.Die Signale h (Taktsignal), pq, s<j>, s<0>,p und sq bezeichnen Steuersignale, die an jeweiligen aus 5 ersichtlichenSchaltungsblöcken angelegtwerden. Die Steuersignale werden von der Steuervorrichtung 22 erzeugt.Mit a/aq<j>, z/zq und y/yq sinddie an den Eingangsanschlüssen,den ersten und zweiten Anschlüssenanliegenden Datensignale bezeichnet.
    [0058] Für das ersteangegebenen Zeitintervall ZI1 gilt zunächst, dass mit h = 1 ein zuvor über einender Multiplexer-Eingänge(EA1<j>, EA2<j>) an die ersten Anschlüsse AA1,AA2 übertragenerWert (z, zq) = (d0, d0q) = d0* durch die Speicherzelle SZ1 gehalten wird.Voraussetzung hierfürist, dass das Steuersignal pq, das dem Mittel zum Vorladen der AusgangsleitungenAL1, AL2 zuzuordnen ist, den logischen Wert 1 hat und alle Steuersignales<j>, wobei j = 1, ... n,sowie s<0> den logischen Wert0 aufweisen. Somit sind weder das Mittel zum Vorladen der AusgangsleitungenVE1 noch die MultiplexereingängeES<j> aktiv.
    [0059] ZuBeginn des Zeitintervalles ZI1 werden die zweiten Leitungen ZL1,ZL2 überdie zweite Vorladeeinheit VE2 (Steuersignal p = 1) auf den Wert(0,0) vorgeladen. Nachdem das Steuersignal p seinen Wert angenommenhat und gleichzeitig mit dessen fallender Flanke das Steuersignalsq den logischen Wert 0 erreicht, wird der Wert d0* über dieerste DatenübertragungseinheitDE1 nach (y, yq) geschrieben. Im folgenden Zeitintervall ZI2 wirddieser Wert, der nunmehr in der zweiten Speicherzelle SZ2 abgespeichertist, mit sq = 1, p = 0 und h = 0 gehalten.
    [0060] Gleichzeitigwerden mit dem Beginn des Zeitintervalls ZI2 die ersten LeitungenAL1, AL2 überpq = 0 auf (z, zq) = (1,1) vorgeladen. Anschließend wird mit pq = 1 und s<j> = 1 der inzwischenan den EingangsanschlüssenEA1<j>, EA2<j> anliegende Wert d1*= (a<j>, aq<j>) = (d1, d1q), nach(z, zq) geschrieben.
    [0061] Dadie Schaltung in Dual-Rail-Technologie realisiert ist, verfügen auchdie mit den EingangsanschlüssenEA1, EA2 verbundenen Eingangsleitungen über eine Vorladeeinheit. Damitgibt es fürdas zeitliche Verhalten des Eingangssignales (a<j>, aq<j>) zwei mögliche Alternativen,von denen die erste im Zeitintervall ZI2 und die zweite Alternativeim Zeitintervall ZI6 dargestellt ist.
    [0062] Bevoreiner der Multiplexereingängej mit dem Steuersignal s<j> = 1 geöffnet wird,(das heißt solanges<j> = 0) werden die mitden EingangsanschlüssenEA1, EA2 verbundenen Eingangsleitungen, die vor dem Eingang desRegisters liegen (aus 5 nicht ersichtlich) auf einenWert (0,0) vorgeladen. Die Eingangssignale (a<j>,aq<j>) erhalten den gültigen logischenWert d1* somit entweder bevor oder nachdem der Multiplexereingangaktiviert wurde.
    [0063] Inder zweiten Alternative werden die mit den Eingangsanschlüssen EA1,EA2 verbundenen Eingangsleitungen nicht vorge laden. Die Eingangssignale(a<j>, aq<j>) müssen in dieser Variante jedoch dengültigenlogischen Wert (hier d3*) stabil erreicht haben, bevor einer derMultiplexereingängeES<j> mit s<j> = 1 geöffnet wird.
    [0064] DasZeitintervall ZI3 entspricht dem Zeitintervall ZI1. Solange dasTaktsignal h den logischen Wert 1 aufweist, wird der Wert d1* inder ersten Speicherzelle SZ1 der Wert (z/zq) gehalten. Die zweiteSpeicherzelle SZ2 wird, wie oben beschrieben, mit dem Wert d1* beschrieben.
    [0065] DasZeitintervall ZI4 entspricht dem Zeitintervall ZI2. Solange dasTaktsignal h den logischen Wert 0 aufweist, wird der Wert d1* inder zweiten Speicherzelle SZ2 gehalten, das heißt d1* = (y, yq). Da das Steuersignalsq infolge der fallenden Taktflanke h seinen logischen Wert auf0 wechselt, werden die mit den ersten Anschlüssen AA1, AA2 verbundenen AusgangsleitungenAL1, AL2 auf (z, zq) = (1,1) vorgeladen. Nachdem die erste VorladeeinheitVE1 durch sq = 1 wieder inaktiv geschaltet ist, kann an die erstenAnschlüsseAA1, AA2 ein neues Signal angelegt werden.
    [0066] ImGegensatz zum Zeitintervall ZI2 wird nun nicht einer der Multiplexereingänge EA1,EA2 aktiv geschaltet, sondern die zweite Datenübertragungseinheit DE2 über dasAuswahlsignal s<0>. Somit wird durchdie DatenübertragungseinheitDE2 der Wert d1* an die Ausgangsanschlüsse AA1, AA2 übertragen,was bedeutet (z, zq) = d1*.
    [0067] ImZeitintervall ZI4 ist somit der Fall einer Datenrückkopplungdargestellt. Das Datum d1* ist somit eingefroren. Dies bedeutet,der zunächstim Zeitintervall ZI2 von der ersten Speicherzelle SZ1 an die zweiteSpeicherzelle SZ2 übertragene Wertd1* wird im Zeitintervall ZI4 wieder in die erste Speicherzelle SZ1zurückgeschrieben.Da zwischen je zwei Schreibvorgängenvon (z, zq) beziehungsweise (y, yq) die Knotenpaare, das heißt jeweiligeLeitungen AL1, AL2 beziehungsweise ZL1, ZL2 auf (1,1) beziehungsweise(0,0) vorgeladen werden, sind die Ladungsintegrale nicht nur unabhängig vonden Datenwechseln am Dateneingang, sondern auch unabhängig davon,ob neue Daten vom Dateneingang in die erste Speicherzelle SZ1 übernommenwerden oder von der zweiten Speicherzelle SZ2 in die erste SpeicherzelleSZ1 rückgekoppeltwerden. Dieser Sachverhalt gilt jedoch nur für den in den Zeitintervallen ZI2und ZI4 dargestellten Fall, dass die mit den Eingangsanschlüssen EA1<j>, EA2<j> auf den Wert (0,0)vorgeladen wurden, bevor sie ihren gültigen logischen Wert annehmen.Bei dem im Zeitintervall ZI6 dargestellten Fall ist das Ladungsintegralvon den Datenwechseln von der ersten Speicherzelle SZ1 in die zweiteSpeicherzelle SZ2 unabhängig,nicht jedoch von Datenwechseln an den Eingangsanschlüssen EA1<j>, EA2<j>.
    [0068] Inder in 5 dargestellten Schaltungsanordnung sind die für das Datensignal(y, yq) "zuständigen" Transistor-Gruppender zweiten Speicherzelle SZ2, der zweiten Vorladeeinrichtung VE2und der zweiten DatenübertragungseinrichtungDE2 komplementärzu den Transistorgruppen, die das Datensignal (z, zq) betreffen.Komplementärbedeutet hierbei die Vertauschung von N- und P-Kanal-Transistoren.
    [0069] Wenndas Steuersignal am zweiten Eingang 4 der Steuereinrichtung 22 sm= 0 ist, soll das Datenpfadregister 21 im Stromsparmodusbetrieben werden. Dabei wird das oben beschriebene „dynamische Einfrieren" des Registerzustandes,das heisst das periodisch alternierende Kopieren von (z, zq) nach(y, yq) und von (y, yq) zurücknach (z, zq) ersetzt durch ein „stati sches Einfrieren" des Zustands von(z, zq). Dies wird dadurch erreicht, dass die Ansteuersignale s<j>, h, pq, sq und p miteiner vorbestimmten Signalkombination beaufschlagt werden. In dembeschriebenen Ausführungsbeispiellautet die Signalkombination: s<j> = 0 für alle j= 0, 1 .. n, h = 1, pq = 1, sq = 1 und p = 0. Dadurch wird erreicht,dass bei sm = 0 weder (y, yq) beschrieben noch nach (z, zq) kopiert wird.Zu den Zeitpunkten, wenn Daten übernommen werdensollen, wird eines des s<k>, k ϵ {1,2, .. n} aktiv. Wenn also der Zustand des Systems eingefroren werdensoll, verharrt (z, zq), wie in der 7 dargestellt,in dem Zustand, der zuletzt übereinen der Dateneingängea<j>, aq<j> geschrieben wurde.Die Signalverläufebei sm = 0 sind auch aus der 7 ersichtlich.s<0> ist im Falle des "statischen Einfrierens" immer 0, p ist immer0 und sq ist immer 1.
    [0070] Dieerfindungsgemäße Umschaltungzwischen zwei Betriebsarten, dem Sicherheitsmodus und dem Stromsparmodus,erfolgt also in einfacher Weise dadurch, dass die Steuereinheit 22 dieAnsteuersignale fürdas Datenpfadregister entweder so erzeugt, dass ein periodisch alternierendesKopieren erfolgt, oder aber so erzeugt, dass kein periodisch Kopierenerfolgt. Die von außensichtbare logische Funktionalitätdes Registers ist in beiden Fällendie gleiche, jedoch unterscheidet sich die Stromaufnahme der Schaltung.Währenddas Stromprofil der Schaltungsanordnung im Stromsparmodus abhängig vonden verarbeiteten Daten ist und überdifferenzielle Stromprofilanalyse Rückschlüsse auf die verarbeiteten Datengezogen werden können,lässt das Stromprofilim Sicherheitsmodus keine Rückschlüsse aufdie verarbeiteten Daten zu, ist also DPA-resistent.
    [0071] DieErfindung wurde anhand der Anwendung auf eine SRAM-Speichereinheit undein Datenpfadregister beschrieben. Ein weiteres Anwendungsbeispielfür dieerfindungsgemäße Ideeschaltbarer Ladungsneutralitätsind sogenannte "RegisterFiles". Ein RegisterFile dient in der Regel verschiedenen Zwecken. Einerseits ist eszu dem Zwischenspeichern von Adressen und Daten vorgesehen, diefür diegerade von der CPU bearbeiteten Aufgaben benötigt werden. Andererseits wirdes fürden schnellen, wahlfreien und gleichzeitigen Lesezugriff auf im Allgemeinenmindestens zwei Operanden vorgesehen. Auch kann es für schnelle,wahlfreie und mit Lesezugriffen gleichzeitige Schreibzugriffe eingesetzt werden.Es handelt sich dabei um so genannte Write-Back-Ports des RegisterFiles, die zum Zurückschreibenvon Ergebnissen oder Zwischenergebnissen von Rechenoperationen dienen.Um all diesen Anforderungen gerecht werden zu können, werden Register Filesals so genannte Multi-Port-RAMs ausgeführt. Das sind über ihreBitleitungs-Bündel zusammengeschalteteRegister, wobei die Funktionseinheit „Register" hier als Menge von gleichartigen, sogenannten Ein-Bit-Registerzellen mit den oben genannten Eigenschaftendefiniert ist. Die Anzahl von Bits, die in einem Register gespeichertwerden können,entspricht im Allgemeinen der Bitbreite des Datenpfads. Die Anzahlder Ports entspricht der maximalen Anzahl verschiedener Zugriffe,die auf unterschiedliche Register gleichzeitig möglich sein sollen.
    [0072] Ineinem Sicherheitsmodus werden Multi-Port-RAMs nach der Erfindungso betrieben, dass immer sämtliche,allen Ports zugeordnete Bitleitungspaare in jedem CPU-Taktzyklusumgeladen werden. Im Stromsparmodus finden in einem gegebenen Taktzyklusdagegen nur Umladevorgängederjenigen Bitleitungspaare statt, die für die Funktion der CPU geradenotwendige Informationen tragen.
    [0073] DieAnwendung der erfindungsgemäßen Betriebsartumschaltungauf andere Schaltungskomponenten liegt im Bereich des fachmännischenErmessens.
    1 Dual-Rail-Schaltungskomponente 2 Steuereinheit 3 ersterEingang 4 zweiterEingang 5 Master-Slave-Register 6 Dateneingang 7 XOR-Gatter 8 Treiberschaltungfür Schreibzugriffe 9 schaltbareSpeicherzelle 10 Precharge-Einheit 11 RAM-Zelle 12 Ausgangstreiberschaltung 21 Datenpfadregister 22 Steuereinheit N0,N3, N4, N5,N6 NMOS-Transistoren P4,P5 PMOS-Transistoren IN0,IN1 Inverter a,aq, b, bq Eingänge z,zq Ausgänge a_brq,a_bllen, a_brq,a_wl Steuerausgänge a_bl,a_blq Rückkopplungseingänge bl,blq Leitungen/Signalauf diesen Leitungen d_i Dateneingangssignal d_o Datenausgangssignal wrq,bllen, prq,wl Signale k,kn Schlüssel rst Reset-Signal clk Taktsignal sm Betriebsart-Auswahlsignal wr_i Schreibsignal rd_i Lesesignal VP Versorgungspotentialanschluß BP Bezugspotentialanschluß E Dateneingang EA1<j> Eingangsanschluß EA2<j> Eingangsanschluß ES<j> Steueranschluß a<j> Eingangssignal aq<j> Komplementäres Eingangssignal A Datenausgang AA1 Anschluß AA2 Anschluß AL1 Leitung AL2 Leitung z Ausgangssignal zq Komplementäres Ausgangssignal MUX Multiplexer TN11,TN12, TNn1,TNn2 Transistoren TN13,TNn3 (Auswahl-)Transistoren s<j> Auswahlsignal SZ1 Speicherzelle TPz1,TPz2, TNz1,TNz2 Transistoren TNz3 (Auswahl-)Transistor h Auswahlsignal ZA1 Anschluß ZA2 AnschlußZL1 Leitung ZL2 Leitung y Ausgangssignal yq Komplementäres Ausgangssignal SZ2 Speicherzelle TPy1,TPy2, TNy1,TNy2 Transistoren TNy3 (Auswahl-)Transistor h Auswahlsignal VE1 Vorladeeinheit TPp1,TPp2 Transistoren pq Auswahlsignal VE2 Vorladeeinheit TNp1,TNp2 Transistoren p Auswahlsignal DE1 Datenübertragungseinrichtung TP01,TP02 Transistoren TP03 (Auswahl-)Transistor sq Auswahlsignal DE2 Datenübertragungseinrichtung TN01,TN02 Transistoren TN03 (Auswahl-)Transistor s<0> Auswahlsignal
    权利要求:
    Claims (8)
    [1] Datenverarbeitungsvorrichtung mit – zumindesteiner Dual-Rail-Schaltungskomponente (1; 21) und – einerSteuereinheit (2; 22) zur Erzeugung von Ansteuersignalenfür dieDual-Rail-Schaltungskomponenten (1; 21), dadurchgekennzeichnet, dass – dieSteuereinheit (2; 22) zum Empfang eines Betriebsart-Auswahlsignals (sm)eingerichtet ist, – inAbhängigkeitdes Betriebsart-Auswahlsignals (sm) Ansteuersignale (ctrl_sm) für angeschlossene Dual-Rail-Schaltungskomponenten(1; 21) erzeugt werden und – die Schaltungskomponenten(1; 21) in Abhängigkeitder Ansteuersignale in einem Sicherheitsmodus oder in einem Stromsparmodusbetreibbar sind, wobei im Stromsparmodus Sicherheitsmaßnahmen deaktiviertsind.
    [2] Datenverarbeitungsvorrichtung nach Anspruch 1, dadurchgekennzeichnet, dass in dem Stromsparmodus und in dem Sicherheitsmodusdie gleiche Funktionalitätder Dual-Rail-Schaltungskomponente(1; 21) gegeben ist.
    [3] Datenverarbeitungsvorrichtung nach Anspruch 1 oder2, dadurch gekennzeichnet, dass die Dual-Rail-Schaltungskomponenteeine Speichervorrichtung (1) mit einer vorgeschaltetenPrecharge-Einheit (10) ist, die beim Lesen von Daten durchein Precharge-Steuersignal (prq) deaktivierbar ist.
    [4] Datenverarbeitungsvorrichtung nach Anspruch 1 oder2, dadurch gekennzeichnet, dass die Dual-Rail-Schaltungskomponenteein Datenpfadregister (21) ist, das zum dynamischen Einfrierenvon Registerzuständen eingerichtetist, wobei die Steuereinheit (22) zur Erzeugung einer Steuersignalkombinationeingerichtet ist, bei der im Stromsparmodus statt des dynamischenEinfrierens ein statisches Einfrieren erfolgt.
    [5] Datenverarbeitungsvorrichtung nach Anspruch 4, dadurchgekennzeichnet, dass das dynamische Einfrieren durch ein periodisches,alternierendes Kopieren von Signalzuständen zwischen zwei Speicherzellen(SZ1, SZ2) erfolgt und bei dem statischen Einfrieren das periodischealternierenden Kopieren zwischen den Speicherzellen verhindert ist.
    [6] Verwendung der Datenverarbeitungsvorrichtung nacheinem der Ansprüche1 bis 5 in einer Chipkarte.
    [7] Verfahren zum Betreiben einer Dual-Rail-Schaltungskomponente(1; 21), dadurch gekennzeichnet, dass die Dual-Rail-Schaltungskomponente(1; 21) alternativ in einem Sicherheitsmodus oderin einem Stromsparmodus betrieben wird, wobei im StromsparmodusSicherheitsmaßnahmen deaktiviertsind.
    [8] Verfahren nach Anspruch 7, wobei die Dual-Rail-Schaltungskomponente(1) mit Ansteuersignalen angesteuert wird, bei dem: – in einemSicherheitsmodus Ansteuersignale (ctrl_sm) zugeführt werden, durch die bei Dual-Rail-Signalen(bl, blq) innerhalb der Dual-Rail-Schaltungskomponente zwischengültigen Dual-Rail-Signalzuständen Precharge-Zustände eingefügt werden,und – ineinem Stromsparmodus Ansteuersignale (ctrl_sm) zugeführt werden,durch die bei Dual-Rail-Signalen (bl, blq) in nerhalb der Dual-Rail-Schaltungskomponentezwischen gültigen Dual-Rail-Signalzuständen nurdann Precharge-Zuständeeingefügtwerden, wenn dies fürdie Funktion der mit dem Dual-Rail-Signal(bl, blq) beaufschlagten Komponente (11) erforderlich ist.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-11-24| OP8| Request for examination as to paragraph 44 patent law|
    2007-09-13| 8364| No opposition during term of opposition|
    2019-11-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
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