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    Ein Speicherpuffer für eine Speicherbausteinplatte, der über eine Signalleitung (10-i) mit einer Vielzahl von Speicherbausteinen (2-i) verbunden ist, welche auf der mit unterschiedlichen Signalleitungslängen versehenen Speicherbausteinplatte aufgebracht ist, wobei der Speicherpuffer (1) für jede Signalleitung (10-i) eine zugehörige Integrationsschaltung (18-i) zur Integration der Übertragungszeit eines Messimpulses aufweist, der über die Signalleitung (10-i) zwischen dem Speicherpuffer (1) und einem an die Signalleitung (10-i) angeschlossenen Speicherbaustein (2-i) übertragen wird.A memory buffer for a memory chip, which is connected via a signal line (10-i) to a plurality of memory chips (2-i) which is applied to the memory chip with different signal line lengths, the memory buffer (1) for each signal line (10 -i) has an associated integration circuit (18-i) for integrating the transmission time of a measuring pulse, which via the signal line (10-i) between the memory buffer (1) and a memory module (2-i) connected to the signal line (10-i) ) is transmitted.
    公开号:DE102004014451A1
    申请号:DE200410014451
    申请日:2004-03-24
    公开日:2004-11-04
    发明作者:Peter Gregorius；Paul Georg Lindt；Heinz Ludwig Mattes
    申请人:Infineon Technologies AG；
    IPC主号:G06F19-00
    专利说明:
    [0001] Speicherbausteine,die als DIMM (Dual In-Line Memory Modules) bezeichnet werden, besitzeneinen definierten physikalischen Umfang. Zurückzuführen auf die endliche Ausbreitungsgeschwindigkeiteines elektrischen Signals, korrespondiert der physikalische Umfangdes DIMM somit zu einer Verzögerungszeitdes elektrischen Signals, die es benötigt, um von einer Quelle zueiner Senke zu laufen. Dieses Phänomenwird im Allgemeinen als der „Leitungseffekt" bezeichnet, dasbedeutet, dass die „elektrischeLänge" der Zusammenschaltungen nichtlängervernachlässigbarist. Dieses ist die Situation, wenn die Komponente mit der in demSignal auftretenden höchstenFrequenz eine Wellenlänge aufweist,welche in der gleichen Größenordnungliegt wie die physikalische Ausdehnung zwischen der Quelle und derSenke.Memory chips,which are referred to as DIMM (Dual In-Line Memory Modules)a defined physical scope. Attributed to the finite rate of propagationof an electrical signal, the physical scope correspondsof the DIMM at a delay timeof the electrical signal it needs to get from a sourceto run a dip. This phenomenonis commonly referred to as the "conduction effect" thatmeans that the "electricalInterconnection length notlongernegligibleis. This is the situation when the component with the one in theSignal occurring highestFrequency has a wavelengthwhich are of the same order of magnitudelies like the physical expansion between the source and theDepression.
    [0002] Jehöher dieDatenrate in einem DIMM ist, je höher sind die Frequenzen derFrequenzanteile und je kürzersind die physikalischen Umfängebzw. Ausdehnungen, fürwelche dieser Leitungseffekt in Betracht gezogen werden muss. Dievorliegenden Speicherentwicklungen benutzen Datenraten, die zu bedeutendenzeitkritischen Problemen führenwie zu einem Ergebnis des in Diskussion stehenden Gegenstands. Diesevorliegenden Speicherentwicklungen haben das besondere charakteristischeMerkmal eines zentralen integrierten Schaltkreises (IC), der auf jedemDIMM aufgebracht ist. Dieser integrierte Schaltkreis (IC) ist einSpeicherpuffer und erzeugt die elektrischen Signale zur Kommunikationmit den lokalen Speicherbausteinen, das heißt auf dem DIMM.everhigher theData rate in a DIMM is, the higher the frequencies areFrequency components and the shorterare the physical sizesor extensions, forwhich this line effect must be considered. Thecurrent memory developments use data rates that are too significantcause time-critical problemslike a result of the subject under discussion. Thisexisting memory developments have the special characteristicFeature of a central integrated circuit (IC) on eachDIMM is applied. This integrated circuit (IC) is aMemory buffer and generates the electrical signals for communicationwith the local memory chips, i.e. on the DIMM.
    [0003] DasDuale In-line Memory Modul (DIMM) weist eine Vielzahl von Speicherbausteinen(MM) auf, welche aus DRAM-Speicherchips gebildet werden, die aufeiner DIMM-Leiterplatte aufgebracht sind. Die DRAM-Chips sind miteinem Speicherpuffer (HUB) verbunden, der in der Mitte der DIMM-Leiterplatteangeordnet ist. Die DRAM-Speicherbausteine MMi sindmit dem Speicherpuffer überden Befehls- und Adressbus (CA) und Punkt zu Punkt über einen bidirektionalenDatenbus (DQ/DS) verbunden. Der Datenbus weist beispielsweise 72parallele Datenleitungen auf. Der Speicherbus ist für die Kommunikationmit dem Mikrokontroller bestimmt, der auf einer Hauptplatine bzw.einem Motherboard aufgebracht ist. Der Speicherpuffer ist mit einemMikrokontroller überbeispielsweise 12 Datenleitungen verbunden. Der Memorypuffer führt eineUmwandlung von parallelen zu seriellen oder von seriellen zu parallelenDaten fürdie Daten durch, welche zwischen DRAM-Chips auf dem DIMM-Baustein und demMotherboard ausgetauscht werden sollen.The dual in-line memory module (DIMM) has a multiplicity of memory modules (MM) which are formed from DRAM memory chips which are applied to a DIMM circuit board. The DRAM chips are connected to a memory buffer (HUB), which is located in the middle of the DIMM circuit board. The DRAM memory chips MM i are connected to the memory buffer via the command and address bus (CA) and point to point via a bidirectional data bus (DQ / DS). The data bus has, for example, 72 parallel data lines. The memory bus is intended for communication with the microcontroller, which is mounted on a motherboard or a motherboard. The memory buffer is connected to a microcontroller via, for example, 12 data lines. The memory buffer converts parallel to serial or serial to parallel data for the data to be exchanged between DRAM chips on the DIMM and the motherboard.
    [0004] Dergrundlegende DIMM-Aufbau nach dem Stand der Technik wird in 1 dargestellt. Wie ersichtlichist, werden dort eine Zahl von verschiedenen Signalen angezeigt,welche einerseits von unterschiedlicher Länge (DQ/DQS) sind oder andererseits gleichzeitigvon einer von einer großenZahl von Speicherbausteinen (MMi) über einenBefehls- und Adressbus empfangen werden.The basic state-of-the-art DIMM structure is described in 1 shown. As can be seen, a number of different signals are displayed there, which on the one hand are of different lengths (DQ / DQS) or on the other hand are received simultaneously by one of a large number of memory modules (MM i ) via a command and address bus.
    [0005] Lesezugriffauf die Speicherbausteine MMi eines DIMMist nicht der einzige Faktor, der dadurch betroffen ist, aber erist besonders kritisch. Lesezugriff wird von einem Befehl ausgewählt, der über den CA-Bus(Command and Access Bus) an die individuellen SpeicherbausteineMMi übertragenwird. Diese Speicherbausteine MMi werdenzum Beispiel aus integrierten DRAM-Schaltkreisen gebildet. Wie ohne Schwierigkeitenerkennbar ist, sind MM4 und MM5 näher an der Datenquelle (HUB)angeordnet als die Bausteine MM∅ und MM8. Es sollte somiterwartet werden, dass der Lesebefehl die Speicherbausteine MM4 undMM5 beträchtlicheher erreicht als MM∅ und MM8.Read access to the memory modules MM i of a DIMM is not the only factor that is affected by this, but it is particularly critical. Read access is selected by a command that is transmitted to the individual memory modules MM i via the CA bus (Command and Access Bus). These memory modules MM i are formed, for example, from integrated DRAM circuits. As can be seen without difficulty, MM4 and MM5 are arranged closer to the data source (HUB) than the modules MM∅ and MM8. It should therefore be expected that the read command reaches the memory chips MM4 and MM5 considerably sooner than MM∅ and MM8.
    [0006] Dasin 2 gezeigte Zeitdiagrammzeigt eine Darstellung in Form eines Graphen zu dieser Beziehungdes MM4 und MM∅.This in 2 shown time diagram shows a representation in the form of a graph on this relationship of the MM4 and MM∅.
    [0007] ZumZeitpunkt t1 sendet die Quelle (HUB), das heißt der Speicherpuffer, denLesebefehl über denunidirektionalen (CA-Bus)an die Speicherbausteine MMi. Zum Zeitpunktt2 erreicht dieser Befehl den Speicherbaustein MM4. Da jedoch dieserBefehl an alle die Speicherbausteine MMi adressiertist, wird eine weitere Verzögerungszeitbenötigt,bevor der letzte Speicherbaustein MM∅ den Lesebefehl zum Zeitpunktt3 empfängt.Nach Empfangen eines Lesebefehls vergeht eine Totzeit bevor dieSpeicherbausteine MMi beginnen, die Datenzu übertragen.Da alle Speicherbausteine MMi identischsind, ist diese Totzeit auch fürMM∅ und MM4 identisch. Die Totzeit T4 am SpeicherbausteinMM4 endet am Zeitpunkt t4, und die Totzeit t0 amZeitpunkt t6. Der Speicherbaustein MM∅ an dem distalenbzw. entfernten Ende des DIMM wartet die längste Totzeit T∅,um zu gewährleisten,dass alle Daten der übrigenSpeicherbausteine MMi den Speicherpufferrechtzeitig erreichen. Zu diesen Zeitpunkten t4, t6 beginnen dieSpeicherbausteine (DRAM) die angeforderten Lesedaten zu senden.Die Antwort vom Speicherbaustein MM4 erreicht den Speicherpufferim Zeitpunkt t5, aber die Antwort vom Speicherbaustein MM∅ erreichtdem empfangenden Speicherpuffer nicht vor dem Zeitpunkt t7. 2 stellt besonders deutlich,dass ein Lesebefehl, welcher zu einem bestimmten Zeitpunkt t1 gesendetwird, zu einem bedeutenden Zeitversatz AT bei den Antworten (Zeitent5 und t7) führt.Wenn die Datenrate ausreichend gering ist, das heißt, wenndie Dauer eines einzelnen Informationsbits lang ist im Vergleichzu der Zeitdifferenz ΔTzwischen t5 und t7, gibt es keine Notwendigkeit, diese Effekt inBetracht zu ziehen. Infolge der für Speichermedien immer größeren Bandbreiteist diese Grenze jetzt bedeutend überschritten.At time t1, the source (HUB), that is to say the memory buffer, sends the read command via the unidirectional (CA bus) to the memory modules MM i . At time t2, this command reaches the memory module MM4. However, since this command is addressed to all of the memory modules MM i , a further delay time is required before the last memory module MM∅ receives the read command at time t3. After receiving a read command, a dead time passes before the memory modules MM i begin to transmit the data. Since all memory modules MM i are identical, this dead time is also identical for MM∅ and MM4. Dead time T4 at memory module MM4 ends at time t4 and dead time t 0 at time t6. The memory module mm∅ at the distal or remote end of the DIMM waiting the longest dead time T ∅ to ensure that all data of the remaining memory modules MM in time i the memory buffer. At these times t4, t6, the memory modules (DRAM) begin to send the requested read data. The response from the memory module MM4 reaches the memory buffer at time t5, but the response from the memory module MM∅ does not reach the receiving memory buffer before time t7. 2 makes it particularly clear that a read command which is sent at a specific time t1 leads to a significant time offset AT in the responses (times t5 and t7). If the data rate is sufficiently low, i.e. if the duration of a single information bit is long compared to the time difference ΔT between t5 and t7, there is no need to take this effect into account. As a result of the ever increasing bandwidth for storage media, this limit has now been exceeded significantly.
    [0008] Mitansteigenden Datenraten DR auf den Datenleitungen wird die Wellenlänge λ des Datensignals verkleinert.Wenn die Wellenlänge λ die Größe L einerDatenleitung erreicht, müssendynamische Auswirkungen auf die Datenleitung in Betracht gezogen werden.Die Induktivitätder Datenleitung erzeugt Skineffekt und das Hochfrequenzsignal wirdverzerrt. Folglich verursachen dynamische Auswirkungen dynamischeVariationen der Verzögerungszeit.Diese Variationen von Verzögerungszeitmüssenkompensiert werden, um eine synchrone Übertragungsschaltung bzw. einsynchrones Interface zwischen den DIMM-Bausteinen und dem Motherboardzu erhalten.Withincreasing data rates DR on the data lines, the wavelength λ of the data signal is reduced.If the wavelength λ is the size L oneData line reacheddynamic effects on the data line are taken into account.The inductancethe data line creates skin effect and the high frequency signal isdistorted. As a result, dynamic effects create dynamic effectsVariations in the delay time.These variations of delay timehave toto be compensated for a synchronous transmission circuit or asynchronous interface between the DIMM chips and the motherboardto obtain.
    [0009] EinVerfahren gemäß dem Standder Technik zum Kompensieren von verschiedenen Verzögerungszeitenbesteht darin, die Verbindungen in einer Mäanderform auf der gedrucktenSchaltung bzw. Leiterplatte (PCB) zu routen bzw. gestalten. DiesesherkömmlicheVerfahren ist jedoch gänzlichungeeignet fürdiese Anwendung. Erstens erfordern die Mäander zusätzlichen Platz auf der DIMM-PCB,und dieser ist sehr knapp. Jedoch besteht ein weit schwerwiegendereNachteil darin, dass die Signale gerade nicht einen Sender und einenEmpfängerhaben, sondern dass eine Zahl von Empfängern zur gleichen Zeit adressiertwerden sollte. Dieses ist vollkommen unmöglich, wenn einfache Verfahrenverwendet werden, da jedes Signal zweifach oder mehrfach vorhandensein müsste.Ein Signal x, welches von der Quelle zu allen SpeicherbausteinenMmi läuft,muss in Ausführungenx0 bis x8 existieren. Jedes dieser neun Signale muss dann entwedergar keinen Mäander aufweisen(zum Beispiel x0 bis MM∅) oder eine sehr große Anzahlvon Mäandern(zum Beispiel x4 bis MM4). Wenn die Verbindungsleiterbahnen in MäanderformzusätzlichenPlatz erforderlich machen, führt diezusätzlicheVervielfachung eines jeden Signals zu unlösbaren Routing- bzw. Leiterbahnentflechtungsproblemen.Eine Kompensation von Verzögerungszeitbasierend auf dem bekannten Mäanderroutingist deshalb auf einem DIMM unmöglich.One prior art method for compensating for different delay times is to route or design the connections in a meandering shape on the printed circuit or printed circuit board (PCB). However, this conventional method is completely unsuitable for this application. First, the meanders require additional space on the DIMM PCB, and this is very scarce. However, a far more serious disadvantage is that the signals do not just have a transmitter and a receiver, but that a number of receivers should be addressed at the same time. This is completely impossible if simple methods are used, since each signal would have to be present twice or more. A signal x, which runs from the source to all memory modules Mm i , must exist in versions x0 to x8. Each of these nine signals must then either have no meanders at all (for example x0 to MM∅) or a very large number of meanders (for example x4 to MM4). If the meandering interconnect tracks require additional space, the additional multiplication of each signal leads to unsolvable routing or interconnect unbundling problems. Compensation of delay time based on the known meander routing is therefore impossible on a DIMM.
    [0010] Demgemäß ist esdie Aufgabe der vorliegenden Erfindung, ein Verfahren und einenSpeicherbus zum präzisenMessen einer Verzögerungszeiteiner Signalleitung zu schaffen, die von dynamischen Effekten verursachtwerden, das heißt,wenn sich die Wellenlängedes gesendeten Signals der Längeder Signalleitung annähert.Accordingly it isthe object of the present invention, a method and aMemory bus for preciseMeasure a delay timeto create a signal line caused by dynamic effectsbecome, that is,when the wavelengthof the transmitted signal of lengthapproximates the signal line.
    [0011] DieseAufgabe wird durch ein Verfahren, welches die Merkmale von Patentanspruch1 aufweist, und durch einen Speicherpuffer gelöst, welcher die Merkmale vonPatentanspruch 13 aufweist.ThisThe object is achieved by a method which has the features of patent claim1, and solved by a memory buffer which has the features ofClaim 13 has.
    [0012] DieErfindung schafft ein Verfahren zum Messen der Verzögerungszeitvon mindestens einer Signalleitung, die einen Speicherpuffer miteinem Speicherbaustein verbindet, welches die folgenden Verfahrensschritteaufweist: (a) Senden eines Startbefehls zumMessen von dem Speicherpuffer zu dem Speicherbaustein und gleichzeitigesStarten einer innerhalb des Speicherpuffers angeordneten Integrationsschaltung; (b) Übertrageneines Messimpulses überdie Signalleitung; (c) Anhalten der Integrationsschaltung, wenn der über dieSignalleitung übertrageneMessimpuls von einem innerhalb des Speicherpuffers angeordnetenImpulsabtaster abgetastet wird, wobei der auf integrierteWert der Integrationsschaltung die Verzögerungszeit der Signalleitunganzeigt.The invention provides a method for measuring the delay time of at least one signal line which connects a memory buffer to a memory module, which has the following method steps: (a) sending a start command for measuring from the memory buffer to the memory chip and at the same time starting an integration circuit arranged within the memory buffer; (b) transmitting a measurement pulse over the signal line; (c) stopping the integration circuit when the measurement pulse transmitted via the signal line is scanned by a pulse scanner arranged within the memory buffer, the integrated circuit value indicating the delay time of the signal line.
    [0013] Ineiner ersten Ausführungsformwird ein innerhalb des Speicherbausteins vorgesehener Messimpulsgeneratornach Empfang des Startbefehls zum Messen von dem Speicherbausteinaktiviert, um einen Messimpuls überdie Signalleitung an den Speicherpuffer zu übertragen.Ina first embodimentbecomes a measuring pulse generator provided within the memory moduleafter receiving the start command to measure from the memory chipactivated to over a measurement pulseto transfer the signal line to the memory buffer.
    [0014] Ineiner zweiten Ausgestaltung wird ein innerhalb des Speicherpuffersvorgesehener Messimpulsgenerator gleichzeitig mit der Integrationsschaltungaktiviert und der Startbefehl zum Messen wird an den Speicherbausteingesandt, um einen Messimpuls überdie Signalleitung zu dem Speicherbaustein zu übertragen.InA second embodiment is one within the memory bufferprovided measuring pulse generator simultaneously with the integration circuitactivated and the start command for measurement is sent to the memory blocksent over a measurement pulseto transmit the signal line to the memory chip.
    [0015] Indieser zweiten Ausgestaltung sendet vorzugsweise der Speicherbausteinden überdie Signalleitung empfangenen Messimpuls zurück an den Speicherpuffer, wennder Speicherbaustein den Startbefehl zum Messen erhalten hat.InIn this second embodiment, the memory module preferably sendsthe overthe signal line received measurement pulse back to the memory buffer ifthe memory block has received the start command for measuring.
    [0016] Ineiner bevorzugten Ausführungsformwird der Startbefehl zum Messen von dem Speicherpuffer an den Speicherbaustein(MM) überein Steuerwort eines Befehls- und Adressbus' (CA) gesendet.Ina preferred embodimentbecomes the start command for measuring from the memory buffer to the memory chip(MM) abouta control word of a command and address bus (CA) is sent.
    [0017] Ineiner bevorzugten Ausgestaltung wird der Messimpulsgenerator voneinem Taktsignal (CLK) mit einer vorher festgelegten Taktperiode(T) getaktet.InIn a preferred embodiment, the measuring pulse generator froma clock signal (CLK) with a predetermined clock period(T) clocked.
    [0018] Ineiner bevorzugten Ausführungsformwird die Integrationsschaltung mit einem phaseneingestellten Taktsignal(CLK') versorgt,um Bruchteile (TCLK/m) der Taktperiode (TCLK) des Taktsignals (CLK) zur Verzögerungszeitder Signalleitung zu integrieren.In a preferred embodiment, the integration circuit is supplied with a phase-adjusted clock signal (CLK ') in order to integrate fractions (T CLK / m) of the clock period (T CLK ) of the clock signal (CLK) at the delay time of the signal line ren.
    [0019] Ineiner bevorzugten Ausgestaltung wird das Taktsignal (CLK) von einemTaktsignalgenerator erzeugt.InIn a preferred embodiment, the clock signal (CLK) is generated by aClock signal generator generated.
    [0020] Ineiner bevorzugten Ausführungwird die gemessene Verzögerungszeitder Signalleitung in einem in dem Speicherpuffer angeordneten Signalleitungsverzögerung-Speicher gespeichert.Ina preferred embodimentbecomes the measured delay timethe signal line is stored in a signal line delay memory arranged in the memory buffer.
    [0021] Ineiner bevorzugten Ausgestaltung wird eine innerhalb des Speicherpuffersvorgesehene Verzögerungszeit-Kompensationseinheitin Abhängigkeitvon der Verzögerungszeit,welche in einem Signalleitungsverzögerung- Speicher gespeichert ist, so eingestellt,dass alle Signalleitungen, die den Speicherpuffer mit verschiedenenSpeicherbausteinen verbinden, eine gleiche Standard-Verzögerungszeitaufweisen.InA preferred embodiment is one within the memory bufferprovided delay time compensation unitdependent onof the delay time,which is stored in a signal line delay memory is set sothat all signal lines that connect the memory buffer with differentConnect memory modules, the same standard delay timeexhibit.
    [0022] Ineiner bevorzugten Ausführungist die Signalleitung die Datenleitung eines bidirektionalen Datenbus'.Ina preferred embodimentthe signal line is the data line of a bidirectional data bus.
    [0023] Ineiner bevorzugten Ausgestaltung wird der Startbefehl zum Messenvon einer Steuerlogik des Speicherpuffers erzeugt.Ina preferred embodiment is the start command for measuringgenerated by control logic of the memory buffer.
    [0024] DieErfindung schafft außerdemeinen Speicherpuffer füreine Speicherbausteinplatte, der über Signalleitungen mit einerVielzahl von Speicherbausteinen (MM) verbunden ist, welche auf dermit unterschiedlichen Signalleitungslängen versehenen Speicherbausteinplatteaufgebracht sind, wobei der Speicherpuffer für jede Signalleitung eine zugehörige Integrationsschaltungzur Integration der Übertragungszeiteines Messimpulses aufweist, der über die Signalleitung zwischendem Speicherpuffer und einem an die Datenleitung angeschlossenenSpeicherbaustein übertragenwird.TheInvention also createsa memory buffer fora memory chip board, which is connected to aVariety of memory chips (MM) is connected, which on thememory module plate provided with different signal line lengthsare applied, the memory buffer for each signal line an associated integration circuitto integrate the transmission timeof a measuring pulse, which via the signal line betweenthe memory buffer and one connected to the data lineTransfer memory chipbecomes.
    [0025] Ineiner bevorzugten Ausführungsformdes erfindungsgemäßen Speicherpuffersweist der Speicherpuffer eine Steuerlogik auf, welche einen Startbefehlzum Messen an Speicherbausteine übereine Steuerleitung eines Befehls- und Adressbus' (CA) sendet.Ina preferred embodimentof the memory buffer according to the inventionthe memory buffer has a control logic which has a start commandfor measuring on memory modules viasends a control line of a command and address bus (CA).
    [0026] Ineiner bevorzugten Ausgestaltung ist die Signalleitung eine Datenleitungeines bidirektionalen Datenbus'.InIn a preferred embodiment, the signal line is a data linea bidirectional data bus.
    [0027] Ineiner bevorzugten Ausführungsformdes erfindungsgemäßen Speicherpuffersist jede Integrationsschaltung mit der Steuerlogik verbunden, umein Startsignal zu empfangen, wenn der Startbefehl zum Messen andie Speicherbausteine gesendet wird.Ina preferred embodimentof the memory buffer according to the inventioneach integration circuit is connected to the control logic toto receive a start signal when the start command to measurethe memory chips is sent.
    [0028] Ineiner bevorzugten Ausgestaltung weist der Speicherpuffer einen Messimpulsabtasterauf, welcher einen überdie Signalleitungen empfangenen Messimpuls abtastet.InIn a preferred embodiment, the memory buffer has a measuring pulse scanneron which one overscans the signal lines received measuring pulse.
    [0029] Ineiner bevorzugten Ausführungist die Integrationsschaltung der Signalleitung an einen zugehörigen Messimpulsabtasterder Signalleitung angeschlossen, um ein Stopsignal zu empfangen,wenn ein Messimpuls von dem Impulsabtaster abgetastet wird.Ina preferred embodimentis the integration circuit of the signal line to an associated measuring pulse scannerthe signal line connected to receive a stop signal,when a measurement pulse is sensed by the pulse scanner.
    [0030] Ineiner bevorzugten Ausgestaltungsform weist der Speicherpuffer einenSignalleitungsverzögerung-Speicherzur Speicherung der integrierten Werte von allen innerhalb des Speicherpuffersangeordneten Integrationsschaltungen als Verzögerungszeiten der zugehörigen Signalleitungenauf.InIn a preferred embodiment, the memory buffer has aSignal line delay memoryfor storing the integrated values of all within the memory bufferarranged integration circuits as delay times of the associated signal lineson.
    [0031] Ineiner bevorzugten Ausführungweist der Speicherpuffer weiterhin eine Verzögerungs-Kompensationseinheitauf, welche die Verzögerungszeitender Signalleitungen in Abhängigkeitvon den in dem Signalleitungsverzögerung-Speicher gespeichertenVerzögerungszeitenkompensiert, um eine gleiche Standardverzögerungszeit für alle Signalleitungendes Speicherpuffers bereitzustellen.Ina preferred embodimentthe memory buffer also has a delay compensation uniton what the delay timesof the signal lines dependingof those stored in the signal line delay memorydelay timescompensated for an equal standard delay time for all signal linesto provide the memory buffer.
    [0032] Ineiner bevorzugten Ausgestaltung werden die Integrationsschaltungenmit einem von einem Taktphasengenerator erzeugten phaseneingestellten Taktsignal(CLK') zur Integrationvon Bruchteilen einer Taktperiode (TCLK)eines von einem in dem Speicherpuffer angeordneten Taktsignalgeneratorerzeugten Taktsignals (CLK) versorgt.In a preferred embodiment, the integration circuits are supplied with a phase-adjusted clock signal (CLK ') generated by a clock phase generator for integrating fractions of a clock period (T CLK ) of a clock signal (CLK) generated by a clock signal generator arranged in the memory buffer.
    [0033] Ineiner bevorzugten Ausführungweist der Speicherpuffer einen Messimpulsgenerator auf, welchereinen Messimpuls überdie Signalleitungen überträgt, wenndie Steuerlogik einen Startbefehl zum Messen an die Speicherbausteinesendet.Ina preferred embodimentthe memory buffer has a measurement pulse generator, whicha measuring pulsetransmits the signal lines whenthe control logic has a start command for measuring to the memory chipssends.
    [0034] Ineiner bevorzugten Ausgestaltung ist die Verzögerungs-Kompensationseinheit über Signalleitungenan einen auf einem Motherboard aufgebrachten Mikrokontroller angeschlossen.InA preferred embodiment is the delay compensation unit via signal linesconnected to a microcontroller mounted on a motherboard.
    [0035] Ineiner bevorzugten Ausführungsformsind die Speicherbausteine (MM) als DRAM ausgebildet.Ina preferred embodimentthe memory modules (MM) are designed as DRAM.
    [0036] ImFolgende werden bevorzugte Ausführungsformendes erfindungsgemäßen Verfahrens zumMessen der Verzögerungszeitund des Speicherpuffers mit Bezug auf die beigefügten Zeichnungen beschrieben.in theThe following become preferred embodimentsof the inventive method forMeasure the delay timeand the memory buffer described with reference to the accompanying drawings.
    [0037] 1 zeigt ein Dual In-LineMemory Modul (DIMM) nach dem Stand der Technik; 1 shows a dual in-line memory module (DIMM) according to the prior art;
    [0038] 2 zeigt ein Zeitdiagrammeines Datenlesevorgangs in dem herkömmlichen Dual-In-Line-Speichernach dem Stand der Technik wie in 1 gezeigt; 2 FIG. 11 shows a timing chart of a data read operation in the conventional prior art dual in-line memory as in FIG 1 shown;
    [0039] 3 zeigt eine erste Ausführungsformdes erfindungsgemäßen Speicherpuffers; 3 shows a first embodiment of the memory buffer according to the invention;
    [0040] 4 zeigt eine zweite Ausführungsform deserfindungsgemäßen Speicherpuffers; 4 shows a second embodiment of the memory buffer according to the invention;
    [0041] 5 zeigt eine dritte Ausführungsformdes erfindungsgemäßen Speicherpuffers; 5 shows a third embodiment of the memory buffer according to the invention;
    [0042] 6 zeigt ein Zeitdiagrammeines phaseneingestellten Taktsignals gemäß der vorliegenden Erfindung; 6 Figure 12 shows a timing diagram of a phase-adjusted clock signal in accordance with the present invention;
    [0043] 7a, 7b zeigt die Erzeugung eines phaseneingestelltenZeiteinstellungssignals gemäß der vorliegendenErfindung; 7a . 7b shows the generation of a phased timing signal according to the present invention;
    [0044] 8a, 8b zeigt den Betrieb der erfindungsgemäßen Integrationsschaltungim Vergleich zu einem herkömmlichenZähler; 8a . 8b shows the operation of the integration circuit according to the invention in comparison to a conventional counter;
    [0045] 9a, 9b zeigt Stufenantworten einer erfindungsgemäßen Integrationsschaltungim Vergleich zu einem herkömmlichenZähler; 9a . 9b shows step responses of an integration circuit according to the invention in comparison to a conventional counter;
    [0046] 10 zeigt ein Zeitdiagrammeines Messvorgangs der Zeitverzögerunggemäß der vorliegendenErfindung; 10 FIG. 4 shows a timing diagram of a process of measuring the time delay according to the present invention; FIG.
    [0047] 11 zeigt ein Zeitdiagrammeiner Integrationsschaltung gemäß der vorliegendenErfindung; 11 shows a timing diagram of an integration circuit according to the present invention;
    [0048] 12 zeigt eine schematischeDarstellung des erfindungsgemäßen Messverfahrensder Verzögerungszeit; 12 shows a schematic representation of the inventive measuring method of the delay time;
    [0049] 13 zeigt ein Flussdiagrammdes Messvorgangs der Verzögerungszeitder vorliegenden Erfindung. 13 Fig. 4 shows a flowchart of the process of measuring the delay time of the present invention.
    [0050] Wieaus 3 ersichtlich ist,ist der erfindungsgemäße Speicherpuffer 1,der auf einer DIMM-Modul-Platte aufgebracht ist, mit verschiedenenSpeicherbausteinen 2, wie zum Beispiel DRAM, auf der gleichenPlatte verbunden. Der Speicherpuffer 1 weist eine Steuerlogik 3 auf,die einen Startbefehl zum Messen erzeugt, um eine Verzögerungszeitmessungfür eineDatenleitung 10-i zu beginnen. Der Startbefehl zum Messenwird übereine Steuerleitung 4 eines Befehls- und Adressbus' (CA) an die Speicherbausteine 2 gesendet.Dieses Anforderung zum Messen wird von einem Anforderungsabtaster 5 innerhalbdes Speicherbausteins 2 abgetastet, der über Leitung 6 einenMessimpulsgenerator 7 innerhalb des Speicherbausteins 2 aktiviert.How out 3 can be seen, the memory buffer according to the invention 1 , which is mounted on a DIMM module board, with various memory chips 2 , such as DRAM, are connected on the same disk. The memory buffer 1 has a control logic 3 which generates a start command to measure a delay time measurement for a data line 10-i to start. The start command for measuring is via a control line 4 a command and address bus (CA) to the memory modules 2 Posted. This request for measurement is made by a request scanner 5 within the memory chip 2 sampled that over line 6 a measuring pulse generator 7 within the memory chip 2 activated.
    [0051] DieSteuerlogik 3 ist weiterhin über Steuerleitung 8 miteinem Schalter 9 verbunden, der in einem Normalbetriebsmodusdie Datenleitung 10-i über eineinterne Leitung 11 mit einer Verzögerungs-Kompensationseinheit 12 desSpeicherpuffers verbindet. Währendeiner Initialisierungsroutine wird der Schalter 9 von derSteuerlogik 3 auf den Eingang eines Messimpulsabtasters 13 geschaltet,um einen über dieDatenleitungen 10 übertragenenMessimpuls abzutasten. Der Messimpulsabtaster 13 ist dazuvorgesehen, einen von dem Messimpulsgenerator 7 in demSpeicherbaustein 2 des Dual-In-Line-Speichers (DIMM) erzeugten Impulsabzutasten.The control logic 3 is still on control line 8th with a switch 9 connected, the data line in a normal operating mode 10-i via an internal line 11 with a delay compensation unit 12 of the memory buffer connects. The switch turns on during an initialization routine 9 from the control logic 3 to the input of a measuring pulse scanner 13 switched to one over the data lines 10 to scan the transmitted measuring pulse. The measuring pulse scanner 13 is provided for one of the measuring pulse generator 7 in the memory chip 2 of the dual in-line memory (DIMM).
    [0052] DerMessimpulsabtaster 13 wird von einem Taktsignal CLK über eineinterne Taktleitung 15 des Speicherpuffers 1 getaktet.Das Taktsignal CLK wird in einer bevorzugten Ausführung voneinem internen Taktsignalgenerator 16 des Speicherpuffers 1 erzeugt.Das Taktsignal CLK wird übereine Taktleitung 17 an den Messimpulsgenerator 7 desSpeicherbausteins 2 geliefert. Die Signalleitung 10 isteine Datenleitung eines bidirektionalen Datenbus' des DIMM-Bausteins.The measuring pulse scanner 13 is from a clock signal CLK via an internal clock line 15 of the memory buffer 1 clocked. In a preferred embodiment, the clock signal CLK is generated by an internal clock signal generator 16 of the memory buffer 1 generated. The clock signal CLK is on a clock line 17 to the measuring pulse generator 7 of the memory chip 2 delivered. The signal line 10 is a data line of a bidirectional data bus of the DIMM module.
    [0053] DieTaktfrequenzen des von dem Taktsignalgenerator 16 erzeugtenTaktsignals CLK zur Messung der Verzögerungszeit der Signalleitung 10 korrespondierenzu den höherenDatenraten DR währenddes Normalbetriebsmodus des Speicherpuffers 1. Die Datenratenauf dem DIMM, das heißtauf den Datenleitungen, welche die Speicherbausteine 2-i mitdem Speicherpuffer 1 verbinden, liegen in dem Bereich von800 Mbit/s. Auf Grund der hohen Frequenzen müssen die dynamischen Effekteauf den Datenleitungen 10-i so in Betracht gezogen werden, dassdie durchgeführteMessung sehr präzisesein muss, wodurch die Messung von Zeitbruchteilen der ZeitperiodeT des erzeugten Taktsignals CLK ermöglicht wird.The clock frequencies of the clock signal generator 16 generated clock signal CLK for measuring the delay time of the signal line 10 correspond to the higher data rates DR during the normal operating mode of the memory buffer 1 , The data rates on the DIMM, that is, on the data lines that make up the memory chips 2-i with the memory buffer 1 connect, are in the range of 800 Mbit / s. Due to the high frequencies, the dynamic effects on the data lines 10-i can be taken into account in such a way that the measurement carried out must be very precise, which makes it possible to measure fractions of the time period T of the generated clock signal CLK.
    [0054] Zudiesem Zweck weist der erfindungsgemäße Speicherpuffer 1 ineiner bevorzugten Ausführungsformfür jedeDatenleitung 10-i eine zugehörige Integrationsschaltung 18-i auf.Die Integrationsschaltung 18-i ist zur Integration der Übertragungszeiteines überdie Signalleitung 10-i zwischen dem Speicherbaustein 2 unddem Speicherpuffer 1 übertragenenMessimpulses vorgesehen. Eine Steuerlogik 3 sendet über eineSteuerleitung 19-i ein Startsignal an die Integrationsschaltung 18-i,wenn die Steuerlogik 3 den Startbefehl zum Messen über die Steuerleitung 4 andie Speicherbausteine 2 sendet. Das von der Integrationsschaltung 18-i empfangene Startsignalstartet den Integrationsvorgang. Der Speicherbaustein 2,der die Anforderung zum Messen empfängt, aktiviert seinen Messimpulsgenerator 7,welcher den Messimpuls überdie Datenleitung 10-i und den an den Eingang des Messimpulsabtasters 13-i angeschlossenenSchalters 9-i überträgt. DerMessimpulsabtaster 13-i sendet über eine Steuerleitung 20-i einStopsignal an die Integrationsschaltung 18-i, wenn er denvom Messimpulsgenerator 7 erzeugten Messimpuls abtastet.Das Stopsignal hält denIntegrationsvorgang in der Integrationsschaltung 18-i an.Die Integrationsschaltung 18-i integriert Bruchteile derTaktperiode (TCLK) des Tatksignals (CLK),welches von dem Taktsignalgenerator 16 erzeugt wird, derinnerhalb des Speicherpuffers 1 vorgesehen ist. Die Integrationsschaltung 18-i misstdie VerzögerungszeitDTi der Datenleitung 10-i, welche bestimmtist durch: DTi = (n/m)i·TCLK The memory buffer according to the invention has for this purpose 1 in a preferred embodiment for each data line 10-i an associated integration circuit 18-i on. The integration circuit 18-i is one for integrating the transmission time over the signal line 10-i between the memory chip 2 and the memory buffer 1 transmitted measurement pulse provided. A control logic 3 sends over a control line 19-i a start signal to the integration circuit 18-i when the control logic 3 the start command for measuring via the control line 4 to the memory modules 2 sends. That from the integration circuit 18-i The start signal received starts the integration process. The memory chip 2 who receives the measurement request activates its measurement pulse generator 7 which sends the measurement pulse over the data line 10-i and that to the input of the measuring pulse scanner 13-i connected switch 9-i transfers. The measuring pulse scanner 13-i sends over a control line 20-i a stop signal to the integration circuit 18-i if it is from the measuring pulse generator 7 generated measurement pulse. The stop signal keeps the integration process in the integration circuit 18-i on. The integration circuit 18-i integrates fractions of the clock period (T CLK ) of the clock signal (CLK) which is generated by the clock signal generator 16 is generated within the memory buffer 1 is provided. The integration circuit 18-i measures the delay time DT i of the data line 10-i , which is determined by: DT i = (n / m) i * T CLK
    [0055] Eineintegrierte Verzögerungszeitvon Datenleitung 10-i wird von der Integrationsschaltung 18-i über eineLeitung 21-i ausgegeben und in einem Signalleitungsverzögerung-Speicher 22 desSpeicherpuffers 1 gespeichert. Der Signalverzögerungs-Speicher 22 istmit der Verzögerungs-Kompensationseinheit 12 über Leitungen 23 verbunden.Nachdem der Messvorgang vollzogen worden ist, wird die Verzögerungszeit-Kompensationseinheit 12 inAbhängigkeit vonder in dem Signalleitungsverzögerung-Speicher 22 gespeichertenVerzögerungszeitDTi so eingestellt, dass alle Signalleitungen 10-i,welche den Speicherpuffer 1 mit den verschiedenen Speicherbausteinen 2-i verbinden,die gleiche Standardverzögerungszeitaufweisen. Die Verzögerungs-Kompensationseinheit 12 desSpeicherpuffers 1 ist überLeitungen 24 an einen Mikroprozessor 25 auf einemseparaten Motherboard angeschlossen. Der Datenaustausch zwischender Verzögerungs-Kompensationseinheit 12 unddem Mikroprozessor wird mit einer sehr hohen Datenrate von beispielsweise4,8 Gbit/s durchgeführt.Die Verzögerungs-Kompensationseinheit 12 kompensiertVariationen der Verzögerungszeitder unterschiedlichen Datenleitungen 10-i, die von dynamischenEffekten verursacht werden. Durch Kompensation der Verzögerungszeitenwird das asynchrone physikalische Interface zwischen den Mikroprozessoren 25 unddem Speicherbaustein 2-i ein synchrones Interface, dasheißtvom Mikroprozessor 25 aus gesehen liefern alle Speicherbausteine 2-i desDIMM die vom Mikroprozessor 25 angeforderten Daten in synchronerWeise.An integrated data line delay time 10-i is from the integration circuit 18-i over a line 21-i output and in a signal line delay memory 22 of the memory buffer 1 saved. The signal delay memory 22 is with the delay compensation unit 12 over lines 23 connected. After the measuring process has been carried out, the delay time compensation unit 12 depending on that in the signal line delay memory 22 stored delay time DT i set so that all signal lines 10-i which is the memory buffer 1 with the different memory modules 2-i connect that have the same standard delay time. The delay compensation unit 12 of the memory buffer 1 is about wires 24 to a microprocessor 25 connected on a separate motherboard. The data exchange between the delay compensation unit 12 and the microprocessor is carried out with a very high data rate of, for example, 4.8 Gbit / s. The delay compensation unit 12 compensates for variations in the delay time of the different data lines 10-i that are caused by dynamic effects. By compensating the delay times, the asynchronous physical interface between the microprocessors 25 and the memory chip 2-i a synchronous interface, that is from the microprocessor 25 seen from all deliver memory modules 2-i of the DIMM that of the microprocessor 25 requested data in a synchronous manner.
    [0056] 4 zeigt eine zweite Ausführung deserfindungsgemäßen Speicherpuffers 1.In dieser Ausführungist der Messimpulsgenerator 7 innerhalb des Speicherpuffers 1 vorgesehenund nicht in dem jeweiligen Speicherbaustein 2-i. In derin 4 dargestellten Ausführung wirdder innerhalb des Speicherpuffers 1 angeordnete Messimpulsgenerator 7 gleichzeitigin der Integrationsschaltung 18-i aktiviert, wenn der Startbefehlzum Messen von der Steuerlogik 3 über eine Steuerleitung 4 anden jeweiligen Speicherbaustein 2-i gesendet wird. DerMessimpulsgenerator 7 wird zur Übertragung eines Messimpulses über dieSignalleitungen 10-i an den Speicherbaustein 2-i aktiviert.Die Steuerlogik 3 überträgt im Messmodusden Messimpuls 7 über Schalter 9 aufdie Signalleitung 10-i. Nachdem der Impulsgenerator 7 denMessimpuls überLeitung 10-i an den Speicherbaustein 2 übertragenhat, wird der Schalter 9 von der Steuerlogik 3 umgeschaltet,um den Eingang des Messimpulsabtasters 13 mit der Datenleitung 10-i zuverbinden. Der Speicherbaustein 2-i überträgt den über Signalleitung 10-i empfangenenMessimpuls zurückan den Speicherpuffer 1, wenn der Speicherbaustein 2 denStartbefehl zum Messen überdie Steuerleitung 4 erhalten hat. Nachdem der Messimpulsabtaster 13 denzurückübertragenenMessimpuls erhalten hat, stoppt die Integrationsschaltung 18 durchdie interne Steuerleitung 20. 4 shows a second embodiment of the memory buffer according to the invention 1 , In this version is the measuring pulse generator 7 within the memory buffer 1 provided and not in the respective memory chip 2-i , In the in 4 The execution shown is the one within the memory buffer 1 arranged measuring pulse generator 7 at the same time in the integration circuit 18-i activated when the start command to measure from the control logic 3 via a control line 4 to the respective memory module 2-i is sent. The measuring pulse generator 7 is used to transmit a measurement pulse via the signal lines 10-i to the memory chip 2-i activated. The control logic 3 transmits the measuring pulse in measuring mode 7 via switch 9 on the signal line 10-i , After the pulse generator 7 the measuring pulse via line 10-i to the memory chip 2 has transferred, the switch 9 from the control logic 3 switched to the input of the measuring pulse scanner 13 with the data line 10-i connect to. The memory chip 2-i transmits the via signal line 10-i received measurement pulse back to the memory buffer 1 when the memory chip 2 the start command for measuring via the control line 4 had received. After the measuring pulse scanner 13 has received the retransmitted measuring pulse, the integration circuit stops 18 through the internal control line 20 ,
    [0057] Inder Ausführungwie in 4 gezeigt misst dieIntegrationsschaltung 18 die Verzögerungszeit für eine Übertragungund Rückübertragungeines Messimpulses überdie bidirektionale Datenleitung 10-i. Demgemäß speichertdie Integrationsschaltung 18 die halbe gemessene Zeit indem Signalverzögerungs-Speicher 22 korrespondierendzu einem unidirektionalen Lesezugriff auf den Speicherbaustein 2-i, wobeidie in dem Speicherbaustein 2 gespeicherten Daten über dieDatenleitung 10-i gelesen werden, das heißt, dassdie Daten nur in eine Richtung übertragenwerden müssen.In the execution as in 4 shown integrates the integration circuit 18 the delay time for transmission and retransmission of a measurement pulse over the bidirectional data line 10-i , Accordingly, the integration circuit stores 18 half the measured time in the signal delay memory 22 corresponding to unidirectional read access to the memory chip 2-i , the in the memory chip 2 stored data via the data line 10-i read, that is, the data need only be transferred in one direction.
    [0058] 5 zeigt eine dritte Ausführung desSpeicherpuffers 1 gemäß der vorliegendenErfindung. Die Integrationsschaltung 18-i, die für die zugehörige Datenleitung 10-i vorgesehenist, empfängtein phaseneingestelltes Taktsignal CLK' übereine interne Taktleitung 26 innerhalb des Speicherpuffers 1.Der Taktsignalgenerator 16 und der Speicherpuffer 1 erzeugenein Taktsignal wie in 6a dargestelltist. Das phaseneingestellte Taktsignal CLK' wird der Integrationsschaltung 18-i wiein 6b gezeigt zugeführt. Dasphaseneingestellte Taktsignal CLK' weist eine Phasennacheilung φ1 zur Schaffungeines feineren Zeitgitters oder Zeitrasters auf. 5 shows a third embodiment of the memory buffer 1 according to the present invention. The integration circuit 18-i for the associated data line 10-i is provided, receives a phase-adjusted clock signal CLK 'via an internal clock line 26 within the memory buffer 1 , The clock signal generator 16 and the memory buffer 1 generate a clock signal as in 6a is shown. The phase-adjusted clock signal CLK 'is the integration circuit 18-i as in 6b shown fed. The phase-adjusted clock signal CLK 'has a phase lag φ1 to create a finer time grid or time grid.
    [0059] Dasphaseneingestellte Taktsignal CLK' wird mittels eines Taktphasengenerators 27 undeines Multiplexers 28 erzeugt, wie in 5 und 7a dargestellt.Der Taktphasengenerator 27 empfängt das Taktsignal CLK vondem Taktsignalgenerator 16 und gibt N verzögerte Taktsignalemit einer Phasennacheilung TCLK/m (m isteine Integerzahl) aus. Die verzögerten Taktsignalewerden überLeitungen 29-i an die Eingänge des Multiplexers 28 geleitet.Der Multiplexer 28 wird über Steuerleitung 30 derSteuerlogik 3 gesteuert, welche eins von den phasenverzögerten TaktsignalenCLKφi zu dem Eingang der Integrationsschaltung 18-i durchschaltet.The phase-adjusted clock signal CLK 'is generated by means of a clock phase generator 27 and a multiplexer 28 generated as in 5 and 7a shown. The clock phase generator 27 receives the clock signal CLK from the clock signal generator 16 and outputs N delayed clock signals with a phase lag T CLK / m (m is an integer). The delayed clock signals are sent over lines 29-i to the inputs of the multiplexer 28 directed. The multiplexer 28 is via control line 30 the control logic 3 controlled which one of the phase-delayed clock signals CLKφ i to the input of the integration circuit 18-i turns on.
    [0060] 8 zeigt den Betrieb dererfindungsgemäßen Integrationsschaltung 18-i imVergleich zu einem herkömmlichenZähler.Ein herkömmlicherZählerist beides, nämlichzeitdiskret und amplitudendiskret. Im Gegensatz dazu ist eine Integrationsschaltung,die in dem Speicherpuffer 1 gemäß der vorliegenden Erfindungvorgesehen ist, zeitdiskret, aber liefert einen kontinuierlichenAmplitudenbereich. 8th shows the operation of the integration circuit according to the invention 18-i compared to one conventional counter. A conventional counter is both, namely time-discrete and amplitude-discrete. In contrast, there is an integration circuit that is in the memory buffer 1 is provided according to the present invention, time-discrete, but provides a continuous amplitude range.
    [0061] 9a zeigt die Stufenantwortbzw. das Stufenverhalten eines herkömmlichen Zählers und 9b das Stufenverhalten einer in dem erfindungsgemäßen Speicherpuffer 1 vorgesehenenIntegrationsschaltung 18-i. Wohingegen sich der Zähler ineiner Stufenfunktion der Amplitude A0 annähert, nähert sichdas Stufenverhalten der Integrationsschaltung der Amplitude A0 mit kontinuierlichen Amplitudenwerten eheran als der Zähler,wie in 9a (ΔTi < ΔTc) gezeigt. Die Integrationsschaltung 18-i,die fürjedes Signal 10-i vorgesehen ist, integriert Zeitbruchteile derTaktperiode TCLK des Taktsignals TCLK ineinem sehr feinen Zeitgitter (TCLK/m). Diegemessene Signalleitungsverzögerung(n/m)i·TCLK der Verzögerungsleitung 10-i wirdin dem Signalleitungsverzögerung-Speicher 22 gespeichert. 9a shows the step response or the step behavior of a conventional counter and 9b the step behavior of a in the memory buffer according to the invention 1 provided integration circuit 18-i , Whereas the counter approaches the amplitude A 0 in a step function, the step behavior of the integration circuit approaches the amplitude A 0 with continuous amplitude values rather than the counter, as in FIG 9a (ΔT i <ΔT c ) is shown. The integration circuit 18-i that for each signal 10-i is provided, integrates fractions of the clock period T CLK of the clock signal TCLK in a very fine time grid (T CLK / m). The measured signal line delay (n / m) i · T CLK of the delay line 10-i is in the signal line delay memory 22 saved.
    [0062] ImFolgenden wird der Betrieb des erfindungsgemäßen Speicherpuffers 1 mitBezugnahme auf 10 bis 12 beschrieben.The following is the operation of the memory buffer according to the invention 1 with reference to 10 to 12 described.
    [0063] Sobalddie Versorgungsspannung fürden DIMM-Speicher erzeugt wird, das heißt nachdem das System eingeschaltetworden ist, gibt es ausreichend Zeit, um eine Initialisierungsroutine auszuführen. Da dasbeschriebene Problem auf dem physikalischen Aufbau der Anordnungberuht, das heißtauf seiner Ausdehnung bzw. Größe, istder Effekt, welcher kompensiert werden muss, ein statischer Effekt.Weiterhin sind alle Signalquellen und -senken auf demselben DIMM-Baustein angeordnet,so dass keine Notwendigkeit besteht, irgendeine externe Beeinflussungmit in Betracht zu ziehen.As soon asthe supply voltage forthe DIMM memory is created, that is, after the system is turned onthere is sufficient time to run an initialization routine. Since thatdescribed problem on the physical structure of the arrangementrests, that ison its extentthe effect that needs to be compensated for is a static effect.Furthermore, all signal sources and sinks are arranged on the same DIMM module,so there is no need for any external interferenceto consider with.
    [0064] DieKompensation der Verzögerungszeit vollziehtsich als ein iterativer Vorgang, der nun in dem folgenden Text beschriebenund in 10 bis 12 dargestellt wird.The delay time compensation takes place as an iterative process, which is now described in the following text and in 10 to 12 is pictured.
    [0065] Wennalle sich dynamischen Schaltungsabschnitte des Speicherpuffers 1 (HUB)und der Speicherbausteine 2-i stabilisiert haben, wie zum BeispielPLL, DLL usw., sendet der Speicherpuffer (HUB) einen festgelegtenBefehl an die Speicherbausteine 2-i. Dieses erfolgt imZeitpunkt t1. Das elektrische Signal für diesen Startbefehl zum Messen pflanztsich entlang des DIMM-Bausteins fort, bis es den nächsten Empfänger erreicht,in diesem Fall 2-2 im Zeitpunkt t2. Da sich der DIMM ineiner Initialisierungsroutine befindet und nicht im normalen Betriebsmodus,kann die Totzeit (Differenz zwischen t2 und t3) sehr kurz gehaltenwerden. Weiterhin gibt es keine Notwendigkeit, die Totzeit weiterin Betracht zu ziehen, da sie identisch für alle Speicherbausteine 2-i istund nur relative Verzögerungszeitdifferenzenvon Bedeutung sind. Der nächsteSpeicherbaustein antwortet im Zeitpunkt t3 mit einem Einheitssprung,das heißt,er die Datenbusbits an allen seinen Ausgängen von 0 (niedrig) auf 1(hoch). Dieser Signalübergang pflanztsich nun wiederum entlang der Datenleitungen von dem Speicherbausteinfort, bis dieser Signalübergangam Speicherpuffer im Zeitpunkt t4 empfangen wird. Im Zeitpunkt t5erreicht der im Zeitpunkt t1 ausgesendete Initialisierungsbefehlauch den Speicherbaustein, welcher am weitesten entfernt liegt (indiesem Fall Speicherbaustein 2-4). Im Zeitpunkt t6 ändert dieserdann auch seine Datenbusbits von 0 (niedrig) auf 1 (hoch). Im Zeitpunktt7 empfängt derSpeicherpuffer (HUB) diese Signaländerung in den Datenbits desSenders 2-4, welcher am weitesten entfernt liegt.If all of the dynamic circuit sections of the memory buffer 1 (HUB) and the memory modules 2-i have stabilized, such as PLL, DLL, etc., the memory buffer (HUB) sends a specified command to the memory modules 2-i , This takes place at time t1. The electrical signal for this start command to measure propagates along the DIMM until it reaches the next receiver, in this case 2-2 at time t2. Since the DIMM is in an initialization routine and not in the normal operating mode, the dead time (difference between t2 and t3) can be kept very short. Furthermore, there is no need to consider the dead time further, since it is identical for all memory chips 2-i is and only relative delay time differences are important. The next memory chip replies at time t3 with a unit jump, that is, it changes the data bus bits from 0 (low) to 1 (high) at all of its outputs. This signal transition in turn propagates along the data lines from the memory chip until this signal transition is received at the memory buffer at time t4. At time t5, the initialization command sent at time t1 also reaches the memory module which is furthest away (in this case, memory module 2-4 ). At time t6, this then also changes its data bus bits from 0 (low) to 1 (high). At time t7, the memory buffer (HUB) receives this signal change in the data bits of the transmitter 2-4 which is farthest away.
    [0066] Bisdahin wurde noch keine signifikante Information über die Verzögerungszeitder individuellen Datenbits erlangt. Dieses wird jedoch erreicht,wenn zum gleichen Zeitpunkt t1 nicht nur der Befehl ausgesendetwird, sondern auch zur gleichen Zeit eine Art von „Stoppuhr" in allen empfangendenDatenleitungen DL des Speicherpuffers 1 gestartet wird.Until then, no significant information about the delay time of the individual data bits had been obtained. However, this is achieved if not only the command is sent out at the same time t1, but also a type of “stopwatch” in all receiving data lines DL of the memory buffer at the same time 1 is started.
    [0067] DieseStoppuhr wird gemäß der vorliegendenErfindung durch einen steuerbaren Integrator 18-i gebildet. 11 zeigt die wesentlichenDetails eines in einem erfindungsgemäßen Speicherpuffer vorgesehenenIntegrators 18-i. Ein besonderes Merkmal des Integrators 18-i istein Referenzwert. Sobald der Integrator 18-i diesen Referenzwert überschrittenhat, wird eine Meldung erzeugt, das heißt ein Ausgabesignal ändert seinenZustand. Das wichtigste Merkmal des Integrators 18-i istjedoch, dass die Gradienten durch ein Binärwort gesteuert werden können. DerIntegrator 18-i im Zeitpunkt A gestartet und er überschreitetden Referenzwert im Zeitpunkt B. Die Zeitdifferenz zwischen A undB hängtab von dem Gradienten des Integrators 18-i. Je geringerder Gradient ist, um so größer istdie Zeitspanne vor der Überschreitungdes Referenzwertes. Dieses wird durch die Zeitpunkte B1,B2 und B3 dargestellt.According to the present invention, this stopwatch is operated by a controllable integrator 18-i educated. 11 shows the essential details of an integrator provided in a memory buffer according to the invention 18-i , A special feature of the integrator 18-i is a reference value. Once the integrator 18-i has exceeded this reference value, a message is generated, that is, an output signal changes its state. The main feature of the integrator 18-i is that the gradients can be controlled by a binary word. The integrator 18-i started at time A and it exceeds the reference value at time B. The time difference between A and B depends on the gradient of the integrator 18-i , The lower the gradient, the longer the time before the reference value is exceeded. This is represented by the times B 1 , B 2 and B 3 .
    [0068] Umdas Prinzip des Vorgangs des Messverfahrens gemäß der vorliegenden Erfindungzu verstehen, erfolgt eine kurze Beschreibung dessen, was die Initialisierungsroutinebewirken soll. Fürjede Datenleitung 10-i zwischen dem Speicherpuffer 1 und demverbundenen Speicherbaustein 2-i muss eine ZeitvariableDTi (Verzögerungszeit) festgelegt sein, umdie verschiedenen Verzögerungszeitenfür weitereVorgängezu kompensieren. Zu diesem Zweck weist jede Datenleitung 10-i desSpeicherpuffers 1 ihren eigenen Integrator 18-i auf,wie oben beschrieben und in 12 dargestellt.Sobald der Befehl an den Speicherbaustein 2-i gesendetworden ist, das heißtim Zeitpunkt t1 in 10,startet jede Datenleitung 10-i ihren eigenen Integrator 18-i.Sobald sich das dazu gehörigeDatenbit von 0 nach 1 ändert,wird der Integrator 18-i angehalten. Wenn der Referenzwertzu diesem Haltezeitpunkt bereits überschritten worden ist, wardie Datenleitung 18-i langsamer als angenommen und dieMessung wird wiederholt.In order to understand the principle of the process of the measurement method according to the present invention, a brief description is given of what the initialization routine is supposed to do. For every data line 10-i between the memory buffer 1 and the connected memory chip 2-i a time variable DT i (delay time) must be defined to compensate for the different delay times for further processes. For this purpose, each data line points 10-i of the memory buffer 1 their own integrator 18-i on as described above and in 12 shown. As soon as the command to the memory chip 2-i has been sent, that is at time t1 in 10 , every data line starts tung 10-i their own integrator 18-i , As soon as the associated data bit changes from 0 to 1, the integrator 18-i stopped. If the reference value has already been exceeded at this stop time, the data line was 18-i slower than expected and the measurement is repeated.
    [0069] Dieseswird nun jedoch mit einem geringeren Integratorgradienten ausgeführt. DasDatensignal wird nun mit einem Integratorgradienten zu einem früheren Zeitpunktempfangen als der Integrator 18-i das Überschreiten des Referenzwerteserfordert. Da der Gradient des Integrators 18-i durch einBinärwort gesteuertwird, repräsentiertdieses Binärwortzur gleichen Zeit eine Messung der Verzögerungszeit DT auf der Datenleitung 10-i.Dieser Vorgang wird nun solange wiederholt, bis alle Datenleitungen 10-i gemessenworden sind und ein spezifisches Verzögerungszeit-Binärwort für alle Datenleitungen 10-i bestimmtworden ist. Dieser Wert wird nun verwendet, um alle Datenleitungenzusätzlichzu verzögern,so dass die Daten innerhalb des Speicherpuffers 1 mit einerStandard-Verzögerungszeitverknüpftwerden und die Zeitkonsistenz wieder gewährleistet ist.However, this is now carried out with a lower integrator gradient. The data signal is now received with an integrator gradient at an earlier point in time than the integrator 18-i requires the reference value to be exceeded. Because the gradient of the integrator 18-i controlled by a binary word, this binary word at the same time represents a measurement of the delay time DT on the data line 10-i , This process is now repeated until all data lines 10-i have been measured and a specific delay time binary word for all data lines 10-i has been determined. This value is now used to additionally delay all data lines so that the data is within the memory buffer 1 can be linked with a standard delay time and time consistency is guaranteed again.
    [0070] 12 zeigt einen schematischen Überblick deserfindungsgemäßen Verfahrenszum Messen der Verzögerungszeit.Die Signalquelle Q in dem Speicherpuffer auf der linken Seite sendeteinen Befehl an den Befehls- und Adressbus (CA), um das Messen derVerzögerungszeitauszuführen.Zu der gleichen Zeit gibt dieses Ereignis die Startbedingung für alle steuerbarenIntegratoren 18-i in den Datenleitungsschaltkreisen desSpeicherpuffers 1 an. Die unterschiedlichen Verzögerungszeitenzu den individuellen Senken Si werden durch die Leitungselemente dargestelltund sind mit Verzögerungszeitent12, t23 usw. bezeichnet.Die Senken Si bewirken, dass die Quellen Qi in den adressiertenSpeicherbausteinen 2-i einen Messimpuls aussenden. Dieseswird wieder durch die Datenleitungen 10-i erkannt und gibtdie Stopbedingung fürdie Integration an, und initiiert eine Überprüfung, ob der Integrator 18-i bereitsden Referenzwert überschrittenhat. Alle Verzögerungszeiten DTi könnenauf diese Weise durch Iteration bestimmt werden. 12 shows a schematic overview of the method according to the invention for measuring the delay time. Signal source Q in the memory buffer on the left sends a command to the command and address (CA) bus to perform the delay time measurement. At the same time, this event gives the start condition for all controllable integrators 18-i in the data line circuits of the memory buffer 1 on. The different delay times for the individual sinks Si are represented by the line elements and are designated with delay times t 12 , t 23 etc. The sinks Si cause the sources Qi in the addressed memory chips 2-i send out a measuring pulse. This is again through the data lines 10-i recognized and indicates the stop condition for the integration, and initiates a check whether the integrator 18-i has already exceeded the reference value. In this way, all delay times DT i can be determined by iteration.
    [0071] 13 stellt den Zeitablauffür daserfindungsgemäße Messender Verzögerungszeitdar. Sobald die Versorgungsspannung in Schritt S∅ (Einschaltenbzw. Hochfahren) angelegt wird, beginnen die Bausteine 2-i ihrenSelbsttests in Schritt S1 auszuführen.Wenn diese erfolgreich waren, beginnen die Speicherbausteine 2-i dieInitialisierungsroutine fürdas erfindungsgemäße Messender Verzögerungszeitin Schritt S2. Sobald das Messen der Verzögerungszeit durchgeführt wurdeund die damit verbundenen Kompensationswerte bestimmt wurden, können dieSpeicherbausteine 2-i in Schritt S3 in den Normalbetriebsmoduswechseln. In einer bevorzugten Ausführung wird das Messen der Verzögerungszeitnicht nur währendder Initialisierung, sondern auch in einer zyklischen Art und Weisezu vorher festgelegten Zeiten durchgeführt (Schritt S4). 13 represents the time sequence for measuring the delay time according to the invention. As soon as the supply voltage is applied in step S∅ (switching on or starting up), the modules begin 2-i perform their self-tests in step S1. If these are successful, the memory modules begin 2-i the initialization routine for measuring the delay time according to the invention in step S2. As soon as the delay time has been measured and the associated compensation values have been determined, the memory modules can be used 2-i Switch to normal operating mode in step S3. In a preferred embodiment, the measurement of the delay time is carried out not only during the initialization but also in a cyclical manner at predetermined times (step S4).
    [0072] Vorteiledes erfindungsgemäßen Verfahrens zumMessen der Verzögerungszeitsind: – EinfacheImplementierung – Ausführbarkeitmit beiden Verfahren, nämlich mitanalogen und gemischten Signalverfahren als auch mit digitalen Schaltungskonzepten – KleinePlatz- und geringe Leistungsanforderungen – KeineNotwendigkeit fürTaktsignale hoher Frequenz zum Durchführen von Zählungen – Fähigkeitzur einseitigen Kompensation (ein vorher festgelegter Wert für den sogenannten „de-skew" kann in invertierterForm als ein „pre-skew" verwendet werden,was die Schaltungskomplexitätder Speicherbausteine 2-i bedeutend vereinfacht). Advantages of the method according to the invention for measuring the delay time are: - Easy implementation - Executability with both methods, namely with analog and mixed signal methods as well as with digital circuit concepts - Small space and low performance requirements - No need for high frequency clock signals to perform counts - Ability for one-sided compensation (a predetermined value for the so-called "de-skew" can be used in inverted form as a "pre-skew", which means the circuit complexity of the memory chips 2-i significantly simplified).
    [0073] Esist von Wichtigkeit, dass das erfindungsgemäße Verfahren zum Messen einflexibles Verfahren ist. Zu dem Zeitpunkt, in welchem die beteiligten Schaltungsteilehergestellt werden, sind nur die Größenordnungen der zu kompensierendenVerzögerungszeitenDT erforderlich. Es gibt keine Notwendigkeit für eine ausführliche Analyse des physikalischenAufbaus. Das Verfahren zum Messen der Verzögerungszeit ist ausreichendflexibel, um an die Bedingungen nach dem Zusammenbau angepasst werdenzu können.Es ist ebenfalls ein schnelles und einfaches Verfahren, welcheswährendder Einschaltphase (Bootzeit) ausgeführt werden kann, ohne dass sichdaraus irgendeine Notwendigkeit zum Akzeptieren von regelmäßigen Verringerungenin der Leistungsfähigkeitergibt.Itis important that the inventive method for measuringis a flexible process. At the time when the circuit parts involvedare only the orders of magnitude to be compensateddelay timesDT required. There is no need for a detailed analysis of the physicalConstruction. The procedure for measuring the delay time is sufficientflexible to be adapted to the conditions after assemblyto be able to.It is also a quick and easy process whichwhilethe switch-on phase (boot time) can be carried out withouthence any need to accept regular reductionsin performanceresults.
    [0074] Dajede Datenleitung 10-i ihren eigenen steuerbaren Integrator 18-i aufweist,kann das Konzept auf jede gewünschteAnzahl von Datenleitungen 10-i erweitert werden. Außerdem ermöglicht dieses einParallelprocessing, das bedeutet, dass alle Datenleitungen 10-i gleichzeitigbe- bzw. verarbeitet werden. Es gibt keine Notwendigkeit, eine Datenleitung 10-i nachder anderen zu bearbeiten. In dem Fall einer Vielzahl von Datenleitungen 10-i (zumBeispiel 72 Bits auf einem DIMM) ist dieses der Hauptgrund, warumdas erfindungsgemäße Verfahrenso schnell ausgeführtwerden kann.Because every data line 10-i their own controllable integrator 18-i the concept can be applied to any desired number of data lines 10-i be expanded. This also enables parallel processing, which means that all data lines 10-i be processed or processed at the same time. There is no need for a data line 10-i to edit one after the other. In the case of a large number of data lines 10-i (for example 72 bits on a DIMM) this is the main reason why the method according to the invention can be carried out so quickly.
    [0075] DieSteuerlogik 3 fürdie individuellen Integratoren 18-i, die überprüft, ob dieletzte Messung der Verzögerungszeiterfolgreich war, ist in einer ersten Ausgestaltung zentral implementiert.Das bedeutet, dass die Komplexitätfür dieseSchaltungsteile nur einmal erforderlich ist. Mit vorhandenen Halbleitertechnologienjedoch stellt dieses nur einen geringen Vorteil dar. Andererseitsbeinhaltet jede Datenleitung in einer alternativen Ausführungsformihre eigene Steuerlogik 3-i, so dass sie vollständig individuell handelnkann. Dieses kann fürDatenübertragungen vonInteresse sein, bei welchen die Datenbusbreite dynamisch erweitertwerden soll, damit der gesamte Datendurchsatz der Reihe nach vergrößert werden kann,und dieses damit die Anforderungen erfüllt.The control logic 3 for the individual integrators 18-i In a first embodiment, the check that the last measurement of the delay time was successful is implemented centrally. This means that the complexity for these circuit parts is only required once. With existing semiconductor technologies, however, this is only a minor advantage. On the other hand, each data line contains device in an alternative embodiment their own control logic 3-i so that it can act completely individually. This can be of interest for data transmissions in which the data bus width is to be expanded dynamically, so that the total data throughput can be increased in turn, and thus fulfills the requirements.
    [0076] JederIntegrator 18-i wird im gleichen Zeitpunkt gestartet, inwelchem der Verzögerungszeitbefehloder der Startbefehl zum Messen übertragen wird,so dass es keine Notwendigkeit fürkomplexe Abtastverfahren zur Bestimmung der Startzeit gibt.Any integrator 18-i is started at the same time that the delay time command or the start command for measurement is transmitted, so that there is no need for complex sampling methods to determine the start time.
    [0077] DerWert, der die VerzögerungszeitDTi repräsentiert,muss nicht durch hochfrequente Zählimpulseerzeugt werden, sondern steht in einfacher Weise in dem Gradientendes Integrators 18-i zur Verfügung. Das Messen der Verzögerungszeitlegt lediglich fest, ob der vorher angenommene Wert, das heißt der augenblicklicheGradient, korrekt ist oder nicht. Eine Iteration, die schrittweiseerfolgt, wird zur Annäherungan den Wert verwendet, bei welchem das Messen der Verzögerungszeiterfolgreich ist.The value that represents the delay time DT i does not have to be generated by high-frequency counting pulses, but is simply in the gradient of the integrator 18-i to disposal. Measuring the delay time only determines whether the previously assumed value, that is to say the current gradient, is correct or not. An iteration that is incremental is used to approximate the value at which the measurement of the delay time is successful.
    11 Speicherpuffermemory buffer 22 Speicherbausteinmemory chip 33 Steuerlogikcontrol logic 44 Steuerleitungcontrol line 55 AnforderungsabtasterAnforderungsabtaster 66 Steuerleitungcontrol line 77 MessimpulsgeneratorMeasuring pulse generator 88th Steuerleitungcontrol line 99 Schalterswitch 1010 Signalleitungsignal line 1111 Signalleitungsignal line 1212 Verzögerungs-KompensationseinheitDelay compensation unit 1313 MessimpulsabtasterMessimpulsabtaster 1515 InterneTaktleitunginternalclock line 1616 TaktsignalgeneratorClock signal generator 1717 Taktleitungclock line 1818 Integrationsschaltungintegration circuit 1919 StartsteuerleitungStart control line 2020 StopsteuerleitungStop control line 2222 Signalleitungsverzögerung-SpeicherSignal line delay memory 2323 Leitungmanagement 2424 Leitungmanagement 2525 Mikroprozessormicroprocessor 2626 InterneTaktleitunginternalclock line 2727 TaktphasengeneratorClock phase generator 2828 Multiplexermultiplexer 2929 Leitungencables 3030 Multiplexer-SteuerleitungMultiplexer control line
    权利要求:
    Claims (24)
    [1]
    Verfahren zum Messen der Verzögerungszeit von mindestenseiner Signalleitung 10-i, welche einen Speicherpuffer (1)mit einem Speicherbaustein (1-i) verbindet, welches diefolgenden Verfahrensschritte aufweist: a) Senden eines Startbefehlszum Messen von dem Speicherpuffer (1) zu dem Speicherbaustein(2-i) und gleichzeitiges Starten einer innerhalb des Speicherpuffers(1) angeordneten Integrationsschaltung (18-i); b) Übertrageneines Messimpulses überdie Signalleitung (10-i); c)Anhalten der Integrationsschaltung (18-i), wenn der über dieSignalleitung (10-i) übertrageneMessimpuls von einem innerhalb des Speicherpuffers (1) angeordnetenImpulsabtaster (13-i) abgetastet wird, wobei der aufintegrierteWert der Integrationsschaltung (18-i) die Verzögerungszeit (DTi)der Signalleitung (10-i) anzeigt.Method for measuring the delay time of at least one signal line 10-i which have a memory buffer ( 1 ) with a memory chip ( 1-i ) which has the following method steps: a) sending a start command for measuring from the memory buffer ( 1 ) to the memory chip ( 2-i ) and simultaneously start one within the memory buffer ( 1 ) arranged integration circuit ( 18-i ); b) transmission of a measurement pulse via the signal line ( 10-i ); c) stopping the integration circuit ( 18-i ) if the over the signal line ( 10-i ) transmitted measuring pulse from a within the memory buffer ( 1 ) arranged pulse sampler ( 13-i ) is scanned, the integrated value of the integration circuit ( 18-i ) the delay time (DT i ) of the signal line ( 10-i ) displays.
    [2]
    Verfahren nach Anspruch 1, wobei ein innerhalb desSpeicherbausteins (2-i) vorgesehener Messimpulsgenerator(7) nach Empfang des Startbefehls zum Messen von dem Speicherbaustein(2-i) aktiviert wird, um einen Messimpuls über dieSignalleitung (10-i) an den Speicherpuffer (1)zu übertragen.The method of claim 1, wherein a within the memory chip ( 2-i ) provided measuring pulse generator ( 7 ) after receiving the start command to measure from the memory chip ( 2-i ) is activated to receive a measuring pulse via the signal line ( 10-i ) to the memory buffer ( 1 ) transferred to.
    [3]
    Verfahren nach Anspruch 1, wobei ein innerhalb desSpeicherpuffers (1) vorgesehener Messimpulsgenerator (7)gleichzeitig mit der Integrationsschaltung (18-i) aktiviertwird, wenn der Startbefehl zum Messen an den Speicherbaustein (2-i)gesandt wird, um einen Messimpuls über die Signalleitung (10-i)zu dem Speicherbaustein (2-i) zu übertragen.The method of claim 1, wherein a within the memory buffer ( 1 ) provided measuring pulse generator ( 7 ) simultaneously with the integration circuit ( 18-i ) is activated when the start command for measuring is sent to the memory module ( 2-i ) is sent to a measuring pulse over the signal line ( 10-i ) to the memory chip ( 2-i ) transferred to.
    [4]
    Verfahren nach Anspruch 3, wobei der Speicherbaustein(2-i) den überdie Signalleitung (10-i) empfangenen Messimpuls an den Speicherpuffer(1) zurücksendet,wenn der Speicherbaustein (2-i) den Startbefehl zum Messenerhalten hat.The method of claim 3, wherein the memory chip ( 2-i ) the measurement pulse received via the signal line (10-i) to the memory buffer ( 1 ) returns when the memory chip ( 2-i ) has received the start command to measure.
    [5]
    Verfahren nach Anspruch 1, wobei der Startbefehlzum Messen von dem Speicherpuffer (1) an den Speicherbaustein(2-i) übereine Steuerleitung eines Befehls- und Adressbus' gesendet wird.The method of claim 1, wherein the start command to measure from the memory buffer ( 1 ) to the memory chip ( 2-i ) is sent via a control line of a command and address bus.
    [6]
    Verfahren nach Anspruch 2 oder 3, wobei der Messimpulsgenerator(7) von einem Taktsignal (CLK) mit einer vorher festgelegtenTaktperiode (T) getaktet wird.A method according to claim 2 or 3, wherein the measuring pulse generator ( 7 ) is clocked by a clock signal (CLK) with a predetermined clock period (T).
    [7]
    Verfahren nach Anspruch 6, wobei die Integrationsschaltung(18-i) mit einem phaseneingestellten Taktsignal (CLK') versorgt wird,um Zeitbruchteile (TCLK/m) der Taktperiode(TCLK) des Taktsignals (CLK) zur Verzögerungszeit(DTi) der Signalleitung (10-i)zu integrierenThe method of claim 6, wherein the integration circuit ( 18-i ) is supplied with a phase-adjusted clock signal (CLK ') by time fractions (T CLK / m) of the clock period (T CLK ) of the clock signal (CLK) at the delay time (DT i ) of the signal line ( 10-i ) to integrate
    [8]
    Verfahren nach Anspruch 7, wobei das Taktsignal (CLK)von einem Taktsignalgenerator (16) erzeugt wird.The method of claim 7, wherein the clock signal (CLK) from a clock signal generator ( 16 ) is produced.
    [9]
    Verfahren nach Anspruch 1, wobei die gemessene Verzögerungszeitder Signalleitung (10-i) in einem in dem Speicherpuffer(1) angeordneten Signalleitungsverzögerung-Speicher (22)gespeichert wird.The method of claim 1, wherein the measured delay time of the signal line ( 10-i ) in one in the memory buffer ( 1 ) arranged signal line delay memory ( 22 ) is saved.
    [10]
    Verfahren nach Anspruch 9, wobei eine innerhalbdes Speicherpuffers (1) vorgesehene Verzögerungszeit-Kompensationseinheit(12) in Abhängigkeit vonder Verzögerungszeit(DTi), welche in einem Signalleitungsverzögerung-Speicher(22) gespeichert ist, so eingestellt wird, dass alle Signalleitungen (10-i),die den Speicherpuffer (1) mit verschiedenen Speicherbausteinen(2-i) verbinden, eine gleiche Standard-Verzögerungszeit(DTset) aufweisen.The method of claim 9, wherein one within the memory buffer ( 1 ) provided delay time compensation unit ( 12 ) depending on the delay time (DT i ), which is stored in a signal line delay memory ( 22 ) is stored so that all signal lines ( 10-i ) which the memory buffer ( 1 ) with different memory modules ( 2-i ) connect, have the same standard delay time (DT set ).
    [11]
    Verfahren nach Anspruch 1, wobei die Signalleitungdie Datenleitung eines bidirektionalen Datenbus' ist.The method of claim 1, wherein the signal lineis the data line of a bidirectional data bus.
    [12]
    Verfahren nach Anspruch 1, wobei der Startbefehlzum Messen von einer Steuerlogik (3) des Speicherpuffers(1) erzeugt wird.The method of claim 1, wherein the start command to measure control logic ( 3 ) of the memory buffer ( 1 ) is produced.
    [13]
    Speicherpuffer füreine Speicherbausteinplatte, der über eine Signalleitung (10-i)mit einer Vielzahl von Speicherbausteinen (2-i) verbundenist, welche auf der mit unterschiedlichen Signalleitungslängen versehenenSpeicherbausteinplatte aufgebracht ist, wobei der Speicherpuffer(1) fürjede Signalleitung (10-i) eine zugehörige Integrationsschaltung (18-i)zur Integration der Übertragungszeiteines Messimpulses aufweist, der über die Signalleitung (10-i)zwischen dem Speicherpuffer (1) und einem an die Signalleitung(10-i) angeschlossenen Speicherbaustein (2-i) übertragenwird.Memory buffer for a memory module board that is connected via a signal line ( 10-i ) with a variety of memory chips ( 2-i ) which is applied to the memory module plate provided with different signal line lengths, the memory buffer ( 1 ) for each signal line ( 10-i ) an associated integration circuit ( 18-i ) for integrating the transmission time of a measuring pulse that is transmitted via the signal line ( 10-i ) between the memory buffer ( 1 ) and one to the signal line ( 10-i ) connected memory module ( 2-i ) is transmitted.
    [14]
    Speicherpuffer nach Anspruch 13, wobei der Speicherpuffer(1) eine Steuerlogik (3) aufweist, welche einenStartbefehl zum Messen an die Speicherbausteine (2-i) über eineSteuerleitung (4) eines Befehls- und Adressbus' (CA) sendet.The memory buffer of claim 13, wherein the memory buffer ( 1 ) control logic ( 3 ) which has a start command for measuring to the memory modules ( 2-i ) via a control line ( 4 ) of a command and address bus (CA).
    [15]
    Speicherpuffer nach Anspruch 13, wobei die Signalleitung(10-i) eine Datenleitung eines bidirektionalen Datenbus' ist.A memory buffer according to claim 13, wherein the signal line ( 10-i ) is a data line of a bidirectional data bus.
    [16]
    Speicherpuffer nach Anspruch 13, wobei jede Integrationsschaltung(18-i) mit der Steuerlogik (3) verbunden ist,um ein Startsignal zu empfangen, wenn der Startbefehl zum Messenan die Speicherbausteine (2-i) gesendet wirdThe memory buffer of claim 13, wherein each integration circuit ( 18-i ) with the control logic ( 3 ) is connected to receive a start signal when the start command for measuring to the memory chips ( 2-i ) is sent
    [17]
    Speicherpuffer nach Anspruch 13, wobei der Speicherpuffer(1) einen Messimpulsabtaster (13) aufweist, welchereinen überdie Signalleitungen (10-i) empfangenen Messimpuls abtastet.The memory buffer of claim 13, wherein the memory buffer ( 1 ) a measuring pulse scanner ( 13 ) which has a signal line ( 10-i ) samples the received measurement pulse.
    [18]
    Speicherpuffer nach Anspruch 13, wobei die Integrationsschaltung(18-i) einer Signalleitung (10-i) an einen zugehörigen Messimpulsabtaster(13-i) der Signalleitung (10-i) angeschlossen,um ein Stopsignal zu empfangen, wenn ein Messimpuls von dem Impulsabtaster(13-i) abgetastet wird.The memory buffer according to claim 13, wherein the integration circuit ( 18-i ) a signal line ( 10-i ) to an associated measuring pulse scanner ( 13-i ) the signal line ( 10-i ) connected to receive a stop signal when a measurement pulse from the pulse scanner ( 13-i ) is scanned.
    [19]
    Speicherpuffer nach Anspruch 13, wobei der Speicherpuffer(1) einen Signalleitungsverzögerung-Speicher (22) zur Speicherungder integrierten Werte von allen innerhalb des Speicherpuffers (1)angeordneten Integrationsschaltungen (18-i) als Verzögerungszeiten(DTi) der zugehörigen Signalleitungen (10-i)aufweist.The memory buffer of claim 13, wherein the memory buffer ( 1 ) a signal line delay memory ( 22 ) for storing the integrated values of all within the memory buffer ( 1 ) arranged integration circuits ( 18-i ) as delay times (DT i ) of the associated signal lines ( 10-i ) having.
    [20]
    Speicherpuffer nach Anspruch 13, wobei der Speicherpuffer(1) eine Verzögerungs-Kompensationseinheit(12) aufweist, welche die Verzögerungszeiten (DTi)der Signalleitungen (10-i) in Abhängigkeit von den in dem Signalleitungsverzögerung-Speicher (22)gespeicherten Verzögerungszeitenkompensiert, um eine gleiche Standardverzögerungszeit für alle Signalleitungen(10-i) des Speicherpuffers (1) bereitzustellen.The memory buffer of claim 13, wherein the memory buffer ( 1 ) a delay compensation unit ( 12 ), which has the delay times (DT i ) of the signal lines ( 10-i ) depending on those in the signal line delay memory ( 22 ) stored delay times compensated for an identical standard delay time for all signal lines ( 10-i ) of the memory buffer ( 1 ) to provide.
    [21]
    Speicherpuffer nach Anspruch 13, wobei die Integrationsschaltungen(18-i) mit einem von einem Taktphasengenerator (27)erzeugten phaseneingestellten Taktsignal (CLK') zur Integration von Zeitbruchteilen(TCLK/m) einer Taktperiode (TCLK)eines von einem in dem Speicherpuffer (1) angeordneten Taktsignalgenerator(16) erzeugten Taktsignals (CLK) versorgt werden.The memory buffer according to claim 13, wherein the integration circuits ( 18-i ) with one from a clock phase generator ( 27 ) generated phase-adjusted clock signal (CLK ') for the integration of time fractions (T CLK / m) of a clock period (T CLK ) one of one in the memory buffer ( 1 ) arranged clock signal generator ( 16 ) generated clock signal (CLK) are supplied.
    [22]
    Speicherpuffer nach Anspruch 13, wobei der Speicherpuffer(1) einen Messimpulsgenerator (7) aufweist, welchereinen Messimpuls überdie Signalleitungen (10-i) überträgt, wenn die Steuerlogik (3)einen Startbefehl zum Messen an die Speicherbausteine (2-i)sendet.The memory buffer of claim 13, wherein the memory buffer ( 1 ) a measuring pulse generator ( 7 ), which has a measuring pulse via the signal lines ( 10-i ) transmits when the control logic ( 3 ) a start command for measuring to the memory modules ( 2-i ) sends.
    [23]
    Speicherpuffer nach Anspruch 13, wobei die Verzögerungs-Kompensationseinheit(12) überSignalleitungen (24) an einen auf einem Motherboard aufgebrachtenMikrokontroller (25) angeschlossen ist.The memory buffer according to claim 13, wherein the delay compensation unit ( 12 ) via signal lines ( 24 ) to a microcontroller mounted on a motherboard ( 25 ) connected.
    [24]
    Speicherpuffer nach Anspruch 13, wobei die Speicherbausteine(2-i) als DRAM ausgebildet sind.Memory buffer according to claim 13, wherein the memory modules ( 2-i ) are designed as DRAM.
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