 Forward equalizer and method for analog equalizing a data signal
专利摘要:
Vorwärtsentzerrer für analoge Entzerrung eines Datensignals, welches über einen Datenübertragungskanal empfangen wird, welcher aufweist: eine Master-Verzögerungsregelschleife (MDLL) zum Erzeugen äquidistanter Referenzphasensignale; eine Slave-Verzögerungsleitung (SDL), welche durch seriell angeschlossene Slave-Verzögerungseinheiten (SDU) gebildet ist, wobei jede Slave-Verzögerungseinheit (SDU) ein Slave-Verzögerungselement (SDE) besitzt, um das empfangene Datensignal um eine vorher festgelegte Verzögerungszeit (DELTAT) zu verzögern, und einen analogen Verstärker, welcher das verzögerte Ausgangssignal des Slave-Verzögerungselements (SDE) mit einem jeweiligen Gewichtungskoeffizienten verstärkt, um ein gewichtetes Verzögerungssignal zu generieren, wobei der analoge Verstärker transparent in Antwort auf ein entsprechendes Referenzphasensignal, welches durch die Master-Verzögerungsregelschleife (M-DLL) erzeugt wird, geschaltet wird; und eine Subtrahiervorrichtung zum Subtrahieren der gewichteten Verzögerungssignale, welche mit Hilfe eines Multiplexers aus dem empfangenen Datensignal ausgewählt werden, um ein entzerrtes Ausgangsdatensignal zu erzeugen.A forward equalizer for analog equalization of a data signal received over a data transmission channel, comprising: a master delay locked loop (MDLL) for generating equidistant reference phase signals; a slave delay line (SDL) formed by serially connected slave delay units (SDU), each slave delay unit (SDU) having a slave delay element (SDE) for delaying the received data signal by a predetermined delay time (DELTAT) and an analog amplifier which amplifies the delayed output of the slave delay element (SDE) with a respective weighting coefficient to generate a weighted delay signal, the analog amplifier being transparent in response to a corresponding reference phase signal passing through the master delay locked loop (M-DLL) is generated, is switched; and subtracting means for subtracting the weighted delay signals selected by means of a multiplexer from the received data signal to produce an equalized output data signal. 公开号:DE102004014448A1 申请号:DE200410014448 申请日:2004-03-24 公开日:2004-11-25 发明作者:Peter Gregorius 申请人:Infineon Technologies AG； IPC主号:H03K5-159
专利说明:
[0001] DieErfindung bezieht sich auf das Entzerren von Datenimpulsen, welchestark durch eine Übertragungsleitung/einen Übertragungskanalgestörtsind.TheThis invention relates to the equalization of data pulses whichstrong through a transmission line / transmission channeldisturbedare. [0002] BeiDigital-Kommunikationssystemen mit effizienter Bandbreite überschreitetdie Wirksamkeit bzw. die Wirkungsdauer jedes Symbols, welches über einenzeitdispersiven Kanal übertragenwird, das Zeitinterval, welches benutzt wird, um dieses Symbol darzustellen.Die durch das resultierende Überlappender empfangenen Symbole verursachte Störung wird als Intersymbolstörung bzw.-interferenz(ISI) bezeichnet. Intersymbolinterferenz (ISI) trittbei allen Pulsmodulationssystemen auf, wobei Frequenzumtastung (FSK),Phasenumtastung (PSK) und Quadratur-Amplitudenmodulation (QAM) undPulsamplitudenmodulation (PAM) beinhaltet sind.atDigital communication systems with efficient bandwidth exceedsthe effectiveness or the duration of action of each symbol, which has atransmit time-dispersive channelis, the time interval used to represent this symbol.The result of the resulting overlapdisturbance caused by the received symbols is called intersymbol interference orinterference (ISI). Intersymbol interference (ISI) occursin all pulse modulation systems, with frequency shift keying (FSK),Phase Shift Keying (PSK) and Quadrature Amplitude Modulation (QAM) andPulse amplitude modulation (PAM) are included. [0003] EineBandbegrenzung des Übertragungskanalsführt dazu,dass das Datensignal am Empfängereiner Störungausgesetzt ist, welche durch Intersymbol-Interferenz (ISI) verursachtwird.ABand limitation of the transmission channelleads to,that the data signal at the receivera faultwhich is caused by intersymbol interference (ISI)becomes. [0004] Beim Übertragenvon Datenimpulsen übereinen Datenübertragungskanalwird eine gravierende Signalstörungdurch Bandbegrenzung des Übertragungskanalsverursacht, Signalreflexionen (Echo) werden durch inkorrekte Anpassungder Leitungsimpedanz sowohl am Übertragungsendeals auch am Empfangsende des Datenübertragungskanals verursacht,und Resonanzen in der Übertragungscharakteristikdes Datenübertragungskanalsverschlechtern das empfangene Signal.When transmittingof data pulses viaa communication channelbecomes a serious signal disturbanceby band limitation of the transmission channelcauses, signal reflections (echo) are due to incorrect adaptationthe line impedance both at the end of transmissionand at the receiving end of the data transmission channel,and resonances in the transfer characteristicof the data transmission channeldeteriorate the received signal. [0005] DerZweck eines Entzerrers, welcher im Pfad des empfangenen Signalsplatziert wird, besteht darin, die Intersymbol-Interferenz (ISI)so weit als möglichzu reduzieren und die Wahrscheinlichkeit korrekter Entscheidungenzu maximieren. Ent sprechend ist ein Entzerrer ein Filter, um denEffekt der Intersymbol-Interferenz zu reduzieren.Of thePurpose of an equalizer, which is in the path of the received signalis the intersymbol interference (ISI)as far as possibleto reduce and the probability of correct decisionsto maximize. Accordingly, an equalizer is a filter to theReduce effect of intersymbol interference. [0006] Esgibt viele verschiedene Arten von Entzerrern. Die einfachste Formeines Entzerrers ist ein linearer transversaler Entzerrer, wobeider Strom und die durchgelaufenen Werte des empfangenen Datensignalslinear durch Entzerrerkoeffizienten gewichtet werden, welche aufsummiertwerden, um ein Entzerrungsausgangssignal zu erzeugen.ItThere are many different types of equalizers. The simplest formof an equalizer is a linear transversal equalizer, whereinthe current and the passed values of the received data signalare weighted linearly by equalizer coefficients, which adds upto generate an equalization output signal. [0007] Nicht-lineareRückmeldeentzerrer(DFE) sind speziell fürDatenübertragungskanäle nützlich,welche starke Amplitudenstörungaufweisen. Ein Rückmeldeentzerrer(DFE) benütztdie Rückmeldung,um die Interferenz von Symbolen zunichte zu machen, welche bereitsdetektiert wurden. Der Rückmeldeentzerrerweist ein Vorwärtsschaltungsteilund ein Rückkopplungsschaltungsteilauf, und das entzerrte Signal wird durch die Summe der Ausgangssignaleder Vorwärts-und Rückkopplungsteilegebildet. Das Vorwärtsschaltungsteildes Rückmeldeentzerrerswird ähnlichwie bei einem linearen transversalen Entzerrer gebildet, wie obendiskutiert. Die am entzerrten Signal getroffenen Entscheidungenwerden überein zweites transversales Filter rückgekoppelt. Die Grundideevon Rückmeldeentzerrernist die, dass, wenn die Werte von bereits detektierten Symbolen bekanntsind (angenommen, dass vergangene Entscheidungen korrekt sind),die Intersymbol-Interferenz, welche durch diese Symbole auftritt,exakt ausgelöschtwerden kann, indem Pfadsymbolwerte mit geeigneter Wichtung vom Ausgangdes Entzerrers subtrahiert werden.Non-linearRückmeldeentzerrer(DFE) are specially forData transfer channels useful,which strong amplitude disturbancerespectively. A feedback equalizer(DFE)the feedback,to nullify the interference of symbols which alreadywere detected. The feedback equalizerhas a forward circuit partand a feedback circuit parton, and the equalized signal is given by the sum of the output signalsthe forwardand feedback partseducated. The forward circuit partof the feedback equalizerwill be similaras in a linear transversal equalizer, as abovediscussed. The decisions made on the equalized signalbe overa second transversal filter fed back. The basic ideaof feedback equalizersis the one that if the values of already detected symbols are knownare (assuming that past decisions are correct),the intersymbol interference that occurs through these symbols,exactly extinguishedcan be obtained by adding path symbol values with appropriate weighting from the outputof the equalizer. [0008] ImGegensatz zu Niedrigfrequenzanwendungen für die Datenübertragung (z.B. im 2 Mbit/s-Band)ist ein komplexes Entzerren des Datenstroms in Vorwärtsrichtungeiner Datenrückgewinnungseinheit(z.B. Takt- und Daten-Rückgewinnung,CDR) nicht möglich.HerkömmlicheVerfahren, welche auf einer Überabtastung mitHilfe von Analog/Digital-Wandlern und Digitalentzerrung (z.B. Viterbi-Decodern,Rückkopplungsentzerrern, etc.) beruhen,könnenim Allgemeinen nicht fürsehr hohe Datenraten aus technologischen Gründen (maximale Bandbreite derHalbleitertechnologie) genutzt werden.in theUnlike low frequency applications for data transmission (e.g., in the 2 Mbit / s band)is a complex equalization of the data stream in the forward directiona data recovery unit(e.g., clock and data recovery,CDR) not possible.conventionalMethod, which on an oversampling withUsing analog to digital converters and digital equalization (e.g., Viterbi decoders,Feedback equalizers, etc.),cangenerally not forvery high data rates for technological reasons (maximum bandwidth of theSemiconductor technology) can be used. [0009] Gegenwärtig sinddie Vorverstärkervon Datenübertragungsanwendungen über PBC-oder Rückwandplatinenanschlüsse im Allgemeineneinfach begrenzende Verstärker.Sie sind so gestaltet, dass sie das Auge-Öffnen maximieren, d.h. dieAmplitude des Signals, so dass die Datenerneuerungseinheit in Abwärtsrichtungeine möglichsthohe Signalenergie mit bestmöglichemSignal-Rausch-Verhältnis(SNR) zur Auswertung bei der Entscheidungszeit besitzt.Present arethe preampsof data transfer applications via PBCor backplane connections in generalsimply limiting amplifiers.They are designed to maximize eye-opening, i. theAmplitude of the signal, allowing the data renewal unit in the downward directionone possiblehigh signal energy with the best possibleSignal-to-noise ratio(SNR) for evaluation at decision time. [0010] DasErhöhendes SNR durch Signalbegrenzen gilt nur so lange, wie das Eingangssignal,welches zu verstärkenist, nicht größerem Rand-und/oder Amplitudenrauschen ausgesetzt ist. In der Realität jedochist das Signal im Allgemeinen verrauscht. Die Konsequenz des Einfachbegrenzensist eine AM-zu-PM-Wandlung, d.h.eine Wandlung vom Amplitudenfehler zu erhöhtem Randrauschen. Eine fehlerfreieRückgewinnungdes Signals wird damit fürdie Datenrückgewinnungseinheitin Abwärtsrichtungbeträchtlichschwieriger, in diesem Fall im Allgemeinen eine Takt- und Datenrückgewinnungsschaltungoder eine Taktableitungschaltung. Es kann generell eine schlechteBildfehlerrate erwartet werden. Der maximal mögliche Bereich und die maximalzulässigeDämpfungdes Kanals sind folglich begrenzt. Dies ist konträr zur Forderungvon hohen Datenraten von mehr als 1 Gbit/sec über relativ hohe bandbegrenzte Übertragungspfade.Increasing the SNR by signal limiting is only as long as the input signal, which is too is amplified, is not exposed to greater marginal and / or amplitude noise. In reality, however, the signal is generally noisy. The consequence of simply limiting is an AM-to-PM conversion, ie a conversion from amplitude error to increased edge noise. Error-free recovery of the signal thus becomes considerably more difficult for the downstream data recovery unit, in this case generally a clock and data recovery circuit or clock extraction circuit. In general, a bad image error rate can be expected. The maximum possible range and maximum allowable attenuation of the channel are therefore limited. This is contrary to the requirement of high data rates of more than 1 Gbit / sec over relatively high band-limited transmission paths. [0011] EineLösungentsprechend dem Stand der Technik besteht darin, komplexe Adaptionsverfahrenzu verwenden. Es gibt zwei größere Möglichkeitenfür diese – einenlinearen Vorwärtsentzerrer(FFE) oder einen Entzerrer mit Rückkopplung(DFE), wie z.B. eine Entscheidungsrückkopplung.AsolutionAccording to the prior art, this involves complex adaptation methodsto use. There are two bigger optionsfor this - onelinear forward equalizer(FFE) or an equalizer with feedback(DFE), such as a decision feedback. [0012] Eskönnenandere herkömmlicheEntzerrer, welche auf statistischen Verfahren beruhen, nur in einem begrenztenAusmaß bei diesenhohen Datenraten aufgrund des Verlustes an zusätzlicher Information im Datenstrom,z.B. einem Anfangshinweiscode, benutzt werden. Dies ist ein reinstochastischer Datenstrom.Itcanother conventionalEqualizers based on statistical methods, only in a limited wayExtent in thesehigh data rates due to the loss of additional information in the data stream,e.g. an initial instruction code. This is a pure onestochastic data stream. [0013] DasImplementieren von Adaptionsverfahren entsprechend dem Stand derTechnik, z.B. der Entscheidungsrückkopplung(DFE), ist beträchtlichkomplex.TheImplementation of adaptation methods according to the state ofTechnique, e.g. the decision feedback(DFE), is considerablecomplex. [0014] 1 zeigt einen Vorwärtsentzerrer(FFE) entsprechend dem Stand der Technik. 1 shows a forward equalizer (FFE) according to the prior art. [0015] DerSender sendet ein Datensignal übereinen Datenübertragungskanalan den Eingang des Vorwärtsentzerrers,wie dies in 1 gezeigtwird. Der Vorwärtsentzerrer(FFE) ist vorgesehen, um Intersymbol-Interferenzen (ISI), welchedurch den Datenübertragungskanalverursacht werden, zu unterdrücken.Zu diesem Zweck weist der Vorwärtsentzerrer(FFE) auf: ein Tiefpassfilter (LPF), welches in Reihe an einen erstenVerstärkerA1 angeschlossen ist, dessen Ausgang mit einer Subtrahiervorrichtungverbunden ist, um das gefilterte und verstärkte Signal von dem empfangenenSignal, welches durch eine zweite Verstärkervorrichtung A2 gepuffertist, abzuziehen. Das entzerrte Ausgangssignal des Vorwärtsentzerrers(FFE) wird an eine Entscheidungseinheit eines Empfängers ausgegeben.Das Tiefpassfilter (LPF), welches von dem Vorwärtsentzerrer (FFE) entsprechenddem Stand der Technik angewendet wird, wie in 1 gezeigt, kann ein analoges oder passivesTiefpassfilter sein.The transmitter sends a data signal via a data transmission channel to the input of the forward equalizer, as shown in FIG 1 will be shown. The forward equalizer (FFE) is provided to suppress intersymbol interference (ISI) caused by the data transmission channel. For this purpose, the forward equalizer (FFE) comprises: a low-pass filter (LPF) connected in series to a first amplifier A1, the output of which is connected to a subtracting device for filtering the filtered and amplified signal from the received signal buffered second amplifier device A2, deduct. The equalized output of the forward equalizer (FFE) is output to a decision unit of a receiver. The low pass filter (LPF) used by the forward equalizer (FFE) according to the prior art, as in 1 shown, may be an analog or passive low-pass filter. [0016] Dasanaloge Entzerrverfahren entsprechend der vorliegenden Erfindungkomprimiert diskrete Zeitverfahren mit kontinuierlichen Zeitverfahrenzur Entzerrung des Datensignals, speziell für serielle Hochgeschwindigkeits-Datenübertragung,bei welcher ein Quantisieren des Signals unmöglich oder zu komplex ist.Das Verfahren entsprechend der Erfindung bietet eine Möglichkeitfür einfacheSignalentzerrung ohne Rückkopp- lung. Bei den meisten(Vielkanal-)Hochgeschwindigkeitsverbindungen sind die notwendigenPhasen fürden Entzerrer in jedem Fall fürdie nachfolgende Taktrückgewinnungerforderlich. Ferner kann diese Einheit so konstruiert werden, dasssie, wie erforderlich, justiert werden kann, bis die Schaltungsfunktionauf einen normalen Grenzverstärkerreduziert ist. Zusätzlichkönnendie Pegel-/Wichtungskoeffizienten des Vorwärtsentzerrers entsprechendder Erfindung programmiert werden.Theanalog equalization methods according to the present inventioncompresses discrete time methods with continuous time methodsfor equalizing the data signal, especially for high-speed serial data transmission,where quantizing the signal is impossible or too complex.The method according to the invention offers a possibilityfor easySignal equalization without feedback. For most(Multichannel) high-speed connections are the necessary onesPhases forthe equalizer in any case forthe subsequent clock recoveryrequired. Furthermore, this unit can be constructed so thatThey can be adjusted as needed until the circuit functionon a normal limit amplifieris reduced. additionallycanthe level / weighting coefficients of the forward equalizer accordinglybe programmed of the invention. [0017] 2 zeigt das Takten einesSignalprofils. Ein trapezförmigesSignal wird an dem Datenübertragungskanalbeim Sender angelegt. Die Bandbegrenzung im Übertragungspfad führt zu derImpulsantwort, wie sie in 2b gezeigtwird. Die Abfallflanke der Impulsantwort führt bei einer hohen Datendichtezu Überlagerungen dereinzelnen Impulsantworten – dasSignal Uin ist gestört. Die gewünschte Impulsantwort Uout, welche dem Empfänger geliefert wird, wird in 2c dargestellt. Um dieseImpulsantwort Uout zu erhalten, ist es notwendig, diegeeigneten Zeitkomponenten von der aktuellen Impulsantwort abzuziehen. 2 shows the timing of a signal profile. A trapezoidal signal is applied to the data transmission channel at the transmitter. The band limitation in the transmission path leads to the impulse response, as in 2 B will be shown. The falling edge of the impulse response leads to a superposition of the individual impulse responses at a high data density - the signal U in is disturbed. The desired impulse response U out , which is supplied to the receiver is in 2c shown. In order to obtain this impulse response U out , it is necessary to subtract the appropriate time components from the current impulse response. [0018] DerVorwärtsentzerrer(FFE) entsprechend dem Stand der Technik, wie er in 1 gezeigt wird, eliminiert nicht ausreichenddie Störungen,welche durch den Datenübertragungskanalfür Datensignalemit einer hohen Datenrate (DE) von mehr als ein Gigabit pro Sekunde(1 Gbit/sec) verursacht werden.The forward equalizer (FFE) according to the prior art, as in 1 is not sufficiently eliminated the interference caused by the data transmission channel for data signals with a high data rate (DE) of more than one gigabit per second (1 Gbit / sec). [0019] 3a zeigt die Pole des Signalpfades,welche durch das Tiefpassfilter (LPF) und den Verstärker A1 inder komplexen Ebene gebildet werden. 3a shows the poles of the signal path formed by the low-pass filter (LPF) and the amplifier A1 in the complex plane. [0020] Nebendem Pol des Tiefpassfilters bildet die Bandbegrenzung des Operationsverstärkers A1einen parasitärenPol. Das Verhältniszwischen dem parasitärenPol und dem gewünschtenPol, welcher durch das Tiefpassfilter (LPF) gebildet wird, sollte immergrößer alszehn sein [0021] 3b zeigt ein Bode-Diagrammdes Vorwärtsentzerrers(FFE) entsprechend dem Stand der Technik, wie er in 1 gezeigt wird. Wie aus 3b gesehen werden kann, verursacht derparasitärePol, welcher durch den Operationsverstärker A1 verursacht wird, einensteileren Amplitudenabfall im höherenFrequenzbereich. Die Phasenverschiebung des FFE nähert sich –180° bei ansteigenderDatenrate DR. Entsprechend ist die Gruppenverzögerungszeit nicht länger konstant,und die Impulsantwort des Vorwärtsentzerrers(FFE) wird mit zunehmender Datenrate DR unsymmetrisch. Die unsymmetrischeImpulsantwort des Vorwärtsentzerrers (FFE)kennzeichnet, dass die Intersymbol-Interferenz (ISI), welche durchden Datenübertragungskanalverursacht wird, nicht längerdurch den Entzerrer entzerrt werden kann. 3b shows a Bode diagram of the forward equalizer (FFE) according to the prior art, as shown in FIG 1 will be shown. How out 3b can be seen, causes the parasitic pole, which is caused by the operational amplifier A1, a steeper amplitude drop in the higher frequency range. The phase shift of the FFE approaches -180 ° with increasing data rate DR. Accordingly, the group delay time is no longer constant and the impulse response of the forward equalizer (FFE) becomes unbalanced with increasing data rate DR. The unbalanced impulse response of the forward equalizer (FFE) indicates that the intersymbol interference (ISI) caused by the data transmission channel can no longer be equalized by the equalizer. [0022] 4 stellt die Amplitudencharakteristikdes herkömmlichenVorwärtsentzerrers(FFE) dar, wie sie in 1 gezeigtwird. Wenn die Frequenz der Datenrate des übertragenen Datensignals dieGrundfrequenz des Operationsverstärkers erreicht, verhält sichder FFE-Entzerrer entsprechend dem Stand der Technik nicht wie einidealer Entzerrer, d.h. er kompensiert nicht die Dämpfung desDatenübertragungskanalsdurch eine umgekehrte Amplitudencharakteristik. Der reale Vorwärtsentzerrer(FFE) entsprechend dem Stand der Technik weist eine Änderungum –3dBbei der Grundfrequenz auf. Wenn der parasitäre Pol des Verstärkers sichder Grundfrequenz nähert,treten Störungenauf. 4 FIG. 12 illustrates the amplitude characteristic of the conventional feedforward equalizer (FFE) as shown in FIG 1 will be shown. When the frequency of the data rate of the transmitted data signal reaches the fundamental frequency of the operational amplifier, the prior art FFE equalizer does not behave like an ideal equalizer, ie it does not compensate for the attenuation of the data transmission channel by a reverse amplitude characteristic. The real forward equalizer (FFE) according to the prior art has a change of -3dB at the fundamental frequency. When the parasitic pole of the amplifier approaches the fundamental frequency, disturbances occur. [0023] Wennherkömmliche,in der Zeit kontinuierliche Entzerrverfahren benutzt werden, weistder Entzerrer eine Transferfunktion bzw. Übertragungsfunktion auf, welcheinvers zur Transferfunktion Hchannal desDatenübertragungskanalsist. Mathematisch kann dies in der Laplace-Ebene wie folgt beschriebenwerden: [0024] Diefolgende Transferfunktion wird fürden Vorwärtsentzerrer(FFE), wie er in 1 gezeigtwird, erhalten.The following transfer function is used for the forward equalizer (FFE), as shown in 1 is shown received. [0025] Gleichung(3) gibt die allgemeine Darstellung der Implementationsvarianteder Transferfunktion Hequ für die Approximationder Kanaltransferfunktion Hchannal wieder.Diese Implementation hat den Vorteil, dass die Polpositionen nurfür dieApproximation benötigtwerden – diesist speziell fürStabilitätskriterienvon Vorteil.Equation (3) represents the general representation of the implementation variant of the transfer function H equ for the approximation of the channel transfer function H channal . This implementation has the advantage that the pole positions are only needed for the approximation - this is especially advantageous for stability criteria. [0026] Ineiner diskreten Zeitdarstellung kann die Transferfunktion entsprechendGleichung (3) wie folgt dargestellt werden: [0027] Gleichung(4) liefert die Grundformelbeziehung, um den Vorwärtsverstärker entsprechendder vorliegenden Erfindung zu implementieren.Equation (4) provides the basic formula relationship to the forward amplifier according to the present invention implementing the invention. [0028] Wieoben gezeigt wurde, liefert ein herkömmlicher Vorwärtsentzerrernicht ausreichend Entzerrung für sehrhohe Datenraten von mehr als einem Gigabit pro Sekunde.Howabove, provides a conventional forward equalizernot enough equalization for veryhigh data rates of more than one gigabit per second. [0029] Entsprechendist es die Aufgabe der vorliegenden Erfindung, einen Vorwärtsentzerrerzum Entzerren eines Datensignals zu liefern, welches über einenDatenübertragungskanalempfangen wird, welcher eine hohe Datenrate besitzt, und ein entsprechendesEntzerrungsverfahren zu liefern, welches leicht zu implementierenist und welches niedrige technische Komplexität liefert.CorrespondingIt is the object of the present invention to provide a forward equalizerto provide for equalizing a data signal which has aData transmission channelis received, which has a high data rate, and a corresponding oneTo provide equalization methods which are easy to implementis and what low technical complexity provides. [0030] DieseAufgabe wird durch einen Vorwärtsentzerrer,welcher die Merkmale des Hauptanspruchs 1 besitzt, und durch einVerfahren füranaloge Entzerrung eines empfangenen Datensignals erreicht, welchesdie Merkmale des Hauptanspruchs 19 besitzt.ThisTask is done by a forward equalizer,which has the features of the main claim 1, and by aProcedure forachieved analog equalization of a received data signal, whichhas the features of the main claim 19. [0031] DieErfindung liefert einen Vorwärtsentzerrerfür dieanaloge Entzerrung eines Datensignals, welches über einen Datenübertragungskanalempfangen wird, welcher aufweist: (a) eineMaster-Verzögerungsregelschleife(M-DLL) zum Erzeugen äquidistanterReferenzphasensignale; (b) eine Slave-Verzögerungsleitung(S-DL), welche durch seriell verbundene Slave-Verzögerungseinheiten (SDU)gebildet wird, wobei jede Slave-Verzögerungseinheit (SDU) ein Slave-Verzögerungselement(SDE) besitzt, um das empfangene Datensignal mit einer vorher festgelegtenVerzögerungszeit(ΔT) zuverzögern,und einen analogen Verstärker,welcher das verzögerteAusgangssignal des Slave-Verzögerungselements (SDE)um ei nen jeweiligen Wichtungskoeffizienten verstärkt, um ein gewichtetes Verzögerungssignalzu generieren, wobei der analoge Verstärker transparent in Antwortauf ein korrespondierendes Referenzphasensignal geschaltet wird,welches durch die Master-Verzögerungsschleife(M-DLL) erzeugtwird; und (c) eine Subtrahiervorrichtung zum Subtrahieren der gewichtetenVerzögerungssignale,welche mit Hilfe eines Multiplexers aus dem empfangenen Datensignalausgewähltwerden, um ein entzerrtes Ausgangsdatensignal zu generieren. The invention provides a forward equalizer for analog equalization of a data signal received over a communications channel, comprising: (a) a master delay locked loop (M-DLL) for generating equidistant reference phase signals; (b) a slave delay line (S-DL) formed by serially connected slave delay units (SDU), each slave delay unit (SDU) having a slave delay element (SDE) to provide the received data signal with a previous one delay time (ΔT) and an analog amplifier which amplifies the delayed output of the slave delay element (SDE) by a respective weighting coefficient to generate a weighted delay signal, the analog amplifier being switched transparently in response to a corresponding reference phase signal which is generated by the master delay loop (M-DLL); and (c) subtracting means for subtracting the weighted delay signals which are selected by means of a multiplexer from the received data signal to generate an equalized output data signal. [0032] Ineiner bevorzugten Ausführungsformwird der Multiplexer durch ein Steuerwort gesteuert, welches in einemSteuerregister gespeichert ist.Ina preferred embodimentthe multiplexer is controlled by a control word, which in oneControl register is stored. [0033] Ineiner weiteren Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung werden die Wichtungskoeffizientenin einem Koeffizientenregister gespeichert.Ina further embodimentof the forward equalizeraccording to the present invention, the weighting coefficientsstored in a coefficient register. [0034] Ineiner weiteren bevorzugten Ausführungsformsind die Wichtungskoeffizienten mit einer Steuereinheit programmierbar.Ina further preferred embodimentthe weighting coefficients are programmable with a control unit. [0035] Ineiner weiteren bevorzugten Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung weist die Slave-Verzögerungsleitung(SDL) eine vorher festgelegte Anzahl von Slave-Verzögerungseinheiten(SDL) auf, welche in Reihe miteinander verbunden sind.Ina further preferred embodimentof the forward equalizeraccording to the present invention, the slave delay line(SDL) a predetermined number of slave delay units(SDL), which are connected in series. [0036] Ineiner bevorzugten Ausführungsformweist die Master-Verzögerungsregelschleife(DLL) eine vorher festgelegte Anzahl von Master-Verzögerungs-(MDU-)Einheitenauf, welche in Reihe miteinander verbunden sind.Ina preferred embodimentindicates the master delay locked loop(DLL) a predetermined number of Master Delay (MDU) unitswhich are connected in series. [0037] Ineiner bevorzugten Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung beinhaltet jede Master-Verzögerungseinheit(MDU) ein Master-Verzögerungsbauelementund einen Verstärker.Ina preferred embodimentof the forward equalizeraccording to the present invention includes each master delay unit(MDU) is a master delay deviceand an amplifier. [0038] DieMaster-Verzögerungsregelschleife(MDU) wird in einer bevorzugten Ausführungsform durch ein Referenztaktsignal(CLK) getaktet.TheMaster delay locked loop(MDU) is in a preferred embodiment by a reference clock signal(CLK) clocked. [0039] Ineiner bevorzugten Ausführungsformist die Taktperiode des Referenztaktsignals (CLK) ein Bruchteil desEinheitsintervalls (UI) des Datensignals.Ina preferred embodimentthe clock period of the reference clock signal (CLK) is a fraction of theUnit interval (UI) of the data signal. [0040] Ineiner bevorzugten Ausführungsformdes Vorwärtsentzerrers(FFE) entsprechend der vorliegenden Erfindung werden die Slave-Verzögerungselemente(SDE) identisch zu den Master-Verzögerungselementen (MDE)gebildet.In a preferred embodiment of the forward equalizer (FFE) according to the present invention Invention, the slave delay elements (SDE) are formed identical to the master delay elements (MDE). [0041] Ineiner bevorzugten Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung werden alle gewichtetenVerzögerungssignalean Eingangsanschlüssedes Multiplexers (MUX) geliefert, welcher die gewichteten Verzögerungssignale über einenzentralen Summationspunkt abhängigvon dem Steuerwort schaltet, welches in dem Steuerregister gespeichertist.Ina preferred embodimentof the forward equalizeraccording to the present invention, all are weighteddelay signalsat input terminalsof the multiplexer (MUX), which transmits the weighted delay signals over onecentral summation pointfrom the control word stored in the control registeris. [0042] Ineiner bevorzugten Ausführungsformwerden die gewichteten Verzögerungssignale,welche durch den Multiplexer (MUX) geschaltet werden, an dem zentralenSummationspunkt von dem empfangenen Datensignal abgezogen.Ina preferred embodimentbecome the weighted delay signals,which are switched by the multiplexer (MUX) at the centralSummation point deducted from the received data signal. [0043] Ineiner alternativen Ausführungsformdes Vorwärtsentzerrers(FFE) entsprechend der vorliegenden Erfindung beinhaltet jede Slave-Verzögerungseinheit(SDU) der Slave-Verzögerungsleitung(SDL) ferner einen dezentralen Summationspunkt, um das gewichteteVerzögerungssignalvon dem empfangenen Datensignal abzuziehen.Inan alternative embodimentof the forward equalizer(FFE) according to the present invention includes each slave delay unit(SDU) of the slave delay line(SDL) also has a decentralized summation point around the weighteddelay signalsubtract from the received data signal. [0044] Ineiner bevorzugten Ausführungsformsind die dezentralen Summationspunkte der Slave-Verzögerungseinheit(MDU) mit den jeweiligen Eingangsanschlüssen des Multiplexers (MUX)verbunden, welcher die dezentralen Summationspunkte über einenAusgang des Multiplexers abhängigvon dem Steuerwort, welches in dem Steuerregister gespeichert ist,schaltet.Ina preferred embodimentare the decentralized summation points of the slave delay unit(MDU) with the respective input connections of the multiplexer (MUX)connected, which decentralized summation points over aOutput of the multiplexer dependentfrom the control word stored in the control register,on. [0045] Ineiner bevorzugten Ausführungsformdes Vorwärtsentzerrers(FFE) entsprechend der vorliegenden Erfindung wird das entzerrteAusgangsdatensignal durch einen Nachverstärker verstärkt.Ina preferred embodimentof the forward equalizer(FFE) according to the present invention will be the equalizedOutput data signal amplified by a post-amplifier. [0046] Dasentzerrte Ausgangsdatensignal wird vorzugsweise einer Entscheidungseinheiteines Empfängers zugeführt.Theequalized output data signal is preferably a decision unitfed to a receiver. [0047] Ineiner bevorzugten Ausführungsformdes Vorwärtsentzerrers(FFE) entsprechend der vorliegenden Erfindung ist ein Puffer zumPuffern des empfangenen Datensignals vorgesehen.Ina preferred embodimentof the forward equalizer(FFE) according to the present invention is a buffer forBuffer the received data signal provided. [0048] Ineiner bevorzugten Ausführungsformdes Vorwärtsentzerrers(FFE) entsprechend der vorliegenden Erfindung ist die Datenrate(DR) des empfangenen Datensignals größer als ein Gigabit pro Sekunde(DR ≥ 1 Gbit/sec).Ina preferred embodimentof the forward equalizer(FFE) according to the present invention is the data rate(DR) of the received data signal greater than one gigabit per second(DR ≥ 1 Gbit / sec). [0049] DieErfindung liefert ferner ein Verfahren zum analogen Entzerren einesempfangenen Datensignals, wobei dieses die Merkmale des Hauptanspruchs19 besitzt.TheThe invention further provides a method for analog equalizing areceived data signal, this being the features of the main claim19 owns. [0050] DieErfindung liefert ein Verfahren zum analogen Entzerren eines empfangenenDatensignals, welches die folgenden Schritte aufweist: (a) Erzeugen äquidistanterReferenzphasensignale mit Hilfe einer Verzögerungsregelschleife (DLL), (b) Einzelnes Verzögernder empfangenen Daten mit Hilfe von seriell verbundenen Verzögerungselementen, (c) Verstärkender verzögertenAusgangssignale der Verzögerungselementemit jeweiligen Wichtungskoeffizienten mit Hilfe von Analogverstärkern, umgewichtete Verzögerungssignalezu erzeugen, wobei die analogen Verstärker transparent in Antwortauf die Referenzphasensignale geschaltet werden, welche durch dieVerzögerungsregelschleife(DLL) erzeugt werden, (d) Auswählenvon Wichtungsverzögerungssignalenmit Hilfe eines Multiplexers, abhängig von einem gespeichertenSteuerwort, und (e) Subtrahieren der ausgewähltengewichteten Verzögerungssignalevon dem empfangenen Datensignal, um ein entzerrtes Ausgangsdatensignalzu erzeugen. The invention provides a method for analog equalizing a received data signal comprising the following steps: (a) generating equidistant reference phase signals by means of a delay locked loop (DLL), (b) delaying the received data by means of serially connected delay elements, (c) amplifying the delayed outputs of the delay elements with respective weighting coefficients by means of analogue amplifiers to produce weighted delay signals, the analogue amplifiers being switched transparently in response to the reference phase signals generated by the delay locked loop (DLL), (d) selecting weighting delay signals by means of a multiplexer, dependent on a stored control word, and (e) subtracting the selected weighted delay signals from the received data signal to produce an equalized output data signal. [0051] DieErfindung liefert eine Kombination von diskreter Zeitschaltungstechnologiefür einen Übertragungskanalfür serielleDaten mit hoher Geschwindigkeit. Die Formel-Beziehung, wie sie inden Gleichungen (3) oder (4) fürdie Approximation des Kanals gezeigt wird, kann entsprechend derErfindung sowohl auf einer kontinuierlichen Zeitbasis als auch aufeiner diskreten Zeitbasis implementiert werden.TheThe invention provides a combination of discrete timing technologyfor a transmission channelfor serialData at high speed. The formula relationship, as inequations (3) or (4) forThe approximation of the channel can be shown according toInvention both on a continuous time basis and ona discrete time base can be implemented. [0052] ImFolgenden werden bevorzugte Ausführungsformendes Vorwärtsentzerrers(FFE) und des Verfahrens zur analogen Entzerrung eines empfangenenDatensignals mit Bezug auf die beigefügten Figuren beschrieben.Hereinafter, preferred embodiments of the forward equalizer (FFE) and the Verfah for analog equalization of a received data signal with reference to the attached figures. [0053] 1 zeigt einen herkömmlichenVorwärtsentzerrer(FFE) entsprechend dem Stand der Technik; 1 shows a conventional forward equalizer (FFE) according to the prior art; [0054] 2 zeigt ein Zeitdiagrammfür einenVorwärtsentzerrer(FFE) entsprechend dem Stand der Technik bei einer niedrigen Datenrate; 2 shows a timing diagram for a forward equalizer (FFE) according to the prior art at a low data rate; [0055] 3a zeigt ein Poldiagrammeines herkömmlichenVorwärtsentzerrers(FFE) entsprechend dem Stand der Technik, der in 1 gezeigt wird; 3a FIG. 12 shows a pole diagram of a conventional forward equalizer (FFE) according to the prior art disclosed in FIG 1 will be shown; [0056] 3b zeigt ein Bode-Diagrammeines herkömmlichenVorwärtsentzerrers(FFE) entsprechend dem Stand der Technik, wie er in 1 gezeigt wird; 3b shows a Bode diagram of a conventional forward equalizer (FFE) according to the prior art, as shown in FIG 1 will be shown; [0057] 4 zeigt eine Amplitudencharakteristikeines herkömmlichenVorwärtsentzerrers(FFE) entsprechend dem Stand der Technik, um das Problem zu erläutern, welchesdurch den Vorwärtsentzerrerentsprechend der vorliegenden Erfindung zu lösen ist; 4 Fig. 10 shows an amplitude characteristic of a conventional forward equalizer (FFE) according to the prior art to explain the problem to be solved by the forward equalizer according to the present invention; [0058] 5 zeigt eine erste Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung; 5 shows a first embodiment of the forward equalizer according to the present invention; [0059] 6 zeigt Zeitdiagramme, umdie Funktionalitätdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung darzustellen; 6 Figure 9 shows timing diagrams to illustrate the functionality of the forward equalizer according to the present invention; [0060] 7 zeigt eine Implementierungder ersten Ausführungsformdes ersten Vorwärtsentzerrersentsprechend der vorliegenden Erfindung, wie er in 5 gezeigt wird; 7 FIG. 12 shows an implementation of the first embodiment of the first forward equalizer according to the present invention as shown in FIG 5 will be shown; [0061] 8 zeigt eine zweite Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung; 8th shows a second embodiment of the forward equalizer according to the present invention; [0062] 9 zeigt eine Implementierungder zweiten Ausführungsformdes Vorwärtsentzerrersentsprechend der vorliegenden Erfindung, wie er in 8 gezeigt wird; 9 shows an implementation of the second embodiment of the forward equalizer according to the present invention as shown in FIG 8th will be shown; [0063] 10 zeigt ein Schaltbildeines Verzögerungselementes,wie es in dem Vorwärtsentzerrerentsprechend der vorliegenden Erfindung angewendet wird; 10 Fig. 12 is a circuit diagram of a delay element as applied in the forward equalizer according to the present invention; [0064] 11 zeigt ein Schaltbildvon zwei kaskadierten Verzögerungselementenentsprechend der vorliegenden Erfindung, wie sie in 10 gezeigt werden. 11 FIG. 12 is a circuit diagram of two cascaded delay elements according to the present invention as shown in FIG 10 to be shown. [0065] ImNachfolgenden werden die bevorzugten Ausführungsformen des Vorwärtsentzerrers(FFE) entsprechend der vorliegenden Erfindung mit Bezug auf diebeigefügtenFiguren beschrieben.in theThe following will discuss the preferred embodiments of the forward equalizer(FFE) according to the present invention with reference to FIGSattachedFigures described. [0066] Wieaus 5 gesehen werdenkann, welche eine erste Ausführungsformdes Vorwärtsentzerrers 1 entsprechendder vorliegenden Erfindung zeigt, empfängt der Entzerrer 1 amDateneingang 2 ein serielles Datensignal mit hoher Frequenz,welches durch einen Sender 3 über einen Datenübertragungskanal 4 übertragenwird. Der Vorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung ist vorgesehen, die Intersymbol-Interferenzen(ISI), welche durch den Datenübertragungskanal 4 verursachtwerden, zu eliminieren. Der Vorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung weist einen Datenausgang 5 auf,welcher ein entzerrtes Ausgangsdatensignal zu einer Entscheidungseinheit 6 einesEmpfängersliefert. Der Vorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung weist ferner einen Takteingangsanschluss 7 zumEmpfangen eines Referenztaktsignals (CLK) auf. Das Referenztaktsignal(CLK) wird entweder durch einen Taktsignalgenerator 8 erzeugtoder durch ein Systemtaktsignal gebildet. Der Vorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung weist ferner einen Steuereingangsanschluss 9 zumEmpfangen eines Steuerwortes von einer Steuereinheit 10 desEmpfängersauf.How out 5 which can be seen which a first embodiment of the forward equalizer 1 according to the present invention, the equalizer receives 1 at the data input 2 a high frequency serial data signal transmitted by a transmitter 3 via a communication channel 4 is transmitted. The forward equalizer 1 according to the present invention, the intersymbol interference (ISI) passing through the data transmission channel 4 caused to eliminate. The forward equalizer 1 according to the present invention has a data output 5 which outputs an equalized output data signal to a decision unit 6 a receiver delivers. The forward equalizer 1 according to the present invention further comprises a clock input terminal 7 for receiving a reference clock signal (CLK). The reference clock signal (CLK) is provided by either a clock generator 8th generated or formed by a system clock signal. The forward equalizer 1 according to the present invention further comprises a control input terminal 9 for receiving a control word from a control unit 10 of the recipient. [0067] DerVorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung ist füreine analoge Entzerrung des Datensignals vorgesehen, welches über demDatenübertragungskanal 4 empfangenwird. Der Vorwärtsentzerrer 1 weisteine Master-Verzögerungs regelschleife 11 zumErzeugen äquidistanterReferenzphasensignale auf, welche zu einer Slave-Verzögerungsleitung 12 geliefertwerden. Die Slave-Verzögerungsleitung 12 wird durchseriell miteinander verbundene Slave-Verzögerungseinheiten 13-i gebildet.Jede Slave-Verzögerungseinheit 13-i weistein Slave-Verzögerungselement 13a-i auf,um das empfangene Datensignal mit einer vorher festgelegten Zeitverzögerung zuverzögern,und weist einen analogen Verstärker 13b-i auf,welcher das verzögerteAusgangssignal des Slave-Verzögerungselementes 13a-i umeinen jeweiligen Wichtungskoeffizienten bi verstärkt, umein gewichtetes Verzögerungssignalzu erzeugen. Die Wichtungskoeffizienten bi werdenin einer bevorzugten Ausführungsformin einem Koeffizientenregister 13c-i der Slave-Verzögerungseinheit 13 gespeichert.Die Wichtungskoeffizienten bi sind in einerbevorzugten Ausführungsform über dieSteuereinheit 10 programmierbar. Die Steuereinheit 10 schreibtdie gewünschtenWichtungskoeffizienten bi in ein Register 14 desVorwärtsentzerrers 1,von welchen sie überinterne Leitungen 15 an die Koeffizientenregister 13c-i derSlave-Verzögerungseinheiten 13-i kopiertwerden. Die analogen Verstärker 13b-i derSlave-Verzögerungseinheiten 13-i werdentransparent in Antwort auf ein entsprechendes ReferenzphasensignalCφ,welches durch die Master-Verzögerungsregelschleife 11 erzeugtwird, geschaltet. Die Master-Verzögerungsschleife 11 liefertdie erzeugten Referenzphasensignale Cφ über Steuerleitungen 16-i andie jeweiligen analogen Verstärker 13b-i innerhalbder Slave-Verzögerungseinheit 13-i derSlave-Verzögerungsleitung 12.The forward equalizer 1 according to the present invention is provided for an analog equalization of the data signal, which over the data transmission channel 4 Will be received. The forward equalizer 1 has a master delay loop 11 for generating equidistant reference phase signals leading to a slave delay line 12 to be delivered. The slave delay line 12 is connected by serially connected slave delay units 13-i educated. Each slave delay unit 13-i has a slave delay element 13a-i to delay the received data signal with a predetermined time delay, and has an analog amplifier 13b-i on which the delayed output of the slave delay element 13a-i amplified by a respective weighting coefficient b i to produce a weighted delay signal. The weighting coefficients b i are in a preferred embodiment in a coefficient register 13c-i the slave delay unit 13 saved. The weighting coefficients b i are in a preferred embodiment via the control unit 10 programmable. The control unit 10 writes the desired weighting coefficients b i into a register 14 of the forward equalizer 1 from which they have internal lines 15 to the coefficient registers 13c-i the slave delay units 13-i be copied. The analog amplifiers 13b-i the slave delay units 13-i become transparent in response to a corresponding reference phase signal C φ which is passed through the master delay locked loop 11 is generated, switched. The master delay loop 11 supplies the generated reference phase signals C φ via control lines 16-i to the respective analogue amplifiers 13b-i within the slave delay unit 13-i the slave delay line 12 , [0068] Inder ersten Ausführungsform,wie in 5 gezeigt, wirdder Ausgang jedes analogen Verstärkers 13b-i derSlave-Verzögerungsleitung 12 über einekorrespondierende Signalleitung 17-i an einen Eingangsanschluss 18-i einesN:M-Multiplexers 19 angeschlossen, welcher N Eingangsanschlüsse 18-i undM Ausgangsanschlüsse 20 besitzt.Der Multiplexer 19 weist Steuereingangsanschlüsse 21 auf,welche überSteuerleitungen 22 an die programmierbaren Register 14 angeschlossensind.In the first embodiment, as in 5 shown, the output of each analog amplifier 13b-i the slave delay line 12 via a corresponding signal line 17-i to an input terminal 18-i an N: M multiplexer 19 connected, which N input terminals 18-i and M output terminals 20 has. The multiplexer 19 has control input terminals 21 on, which via control lines 22 to the programmable registers 14 are connected. [0069] DieAnzahl M der Ausgangsanschlüssedes N:M-Multiplexers 19 ist kleiner oder gleich der AnzahlN der EingangsanschlüsseN des Multiplexers 19. Die Ausgangsanschlüsse 20 desMultiplexers sind überM Ausgangsleitungen 23 an Subtrahiervorrichtungen 24 angeschlossen,welche zum Subtrahieren der gewichteten Verzögerungssignale vorgesehen sind,welche mit Hilfe des Multiplexers 19 aus dem empfangenenDatensignal ausgewähltwerden, um ein entzerrtes Ausgangsdatensignal zu erzeugen.The number M of output terminals of the N: M multiplexer 19 is less than or equal to the number N of the input terminals N of the multiplexer 19 , The output connections 20 of the multiplexer are over M output lines 23 to subtractors 24 connected, which are provided for subtracting the weighted delay signals, which by means of the multiplexer 19 are selected from the received data signal to produce an equalized output data signal. [0070] DerVorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung, wie er in 5 gezeigtwird, weist einen ersten Puffer 25 und einen zweiten Puffer 26 auf,zum Puffern des empfangenen Eingangsdatensignals. Das empfangeneDatensignal, welches durch den zweiten Puffer 26 gepuffertwurde, wird der Subtrahiervorrichtung 24 zugeführt, welcheals ein zentraler Summationspunkt gebildet ist. Das von dem Multiplexer 19 ausgegebeneSignal wird von dem empfangenen Datensignal subtrahiert, um entzerrteAusgangssignale zu erzeugen.The forward equalizer 1 according to the present invention, as in 5 is shown has a first buffer 25 and a second buffer 26 on, for buffering the received input data signal. The received data signal passing through the second buffer 26 buffered, becomes the subtractor 24 supplied, which is formed as a central summation point. That of the multiplexer 19 output signal is subtracted from the received data signal to produce equalized output signals. [0071] DerVorwärtsentzerrer 1 entsprechendder ersten Ausführungsform,wie er in 5 gezeigtwird, weist ferner eine Nachverstärkungsstufe 27 aufzum Verstärkendes entzerrten Ausgangsdatensignals, bevor es der Entscheidungseinheit über dieAusgangsdatenanschlüsse 5 desVorwärtsentzerrers 1 zugeführt wird.Die Puffer 25, 26 und die Nachverstärkungsstufe 24 werdenvorzugsweise durch Differenzverstärker gebildet.The forward equalizer 1 according to the first embodiment, as in 5 is further shown, a Nachverstärkungsstufe 27 for amplifying the equalized output data signal before it is sent to the decision unit via the output data terminals 5 of the forward equalizer 1 is supplied. The buffers 25 . 26 and the post-amplification stage 24 are preferably formed by differential amplifiers. [0072] 6 stellt die Funktionalität des Vorwärtsentzerrers 1 entsprechendder vorliegenden Erfindung dar, wie er in 5 gezeigt wird. 6 provides the functionality of the forward equalizer 1 according to the present invention, as in 5 will be shown. [0073] 6a zeigt einen Datenimpuls,welcher ein Datenbit darstellt, welches durch die Übertragungsvorrichtung 3 über denDatenübertragungskanal 4 durchden Dateneingang 2 des Vorwärtsentzerrers 1 übertragenwird. Das logisch hohe Datenbit wird über einen Signalimpuls dargestellt,welcher eine vorher festgelegte Zeitdauer besitzt, das so genannteEinheitsintervall UI. 6a shows a data pulse representing a data bit transmitted by the transmission device 3 over the data transmission channel 4 through the data input 2 of the forward equalizer 1 is transmitted. The logically high data bit is represented by a signal pulse which has a predetermined period of time, the so-called unit interval UI. [0074] 6b zeigt den empfangenenDatenpuls (Uin) am Dateneingangsanschluss 2 desVorwärtsentzerrers 1,welches durch den Datenübertragungskanal 4 gestört wurde. 6b shows the received data pulse (U in ) at the data input terminal 2 of the forward equalizer 1 passing through the communication channel 4 was disturbed. [0075] DieMaster-Verzögerungsregelschleife 11 erzeugt äquidistanteReferenzphasensignale, welche voneinander um eine Zeitdifferenz ΔT getrenntsind, welche der Bruchteil des Einheitsintervalls UI ist: ΔT= UI/m m = 1, 2, 3 ... The master delay locked loop 11 generates equidistant reference phase signals which are separated from each other by a time difference ΔT, which is the fractional part of the unit interval UI: ΔT = UI / mm = 1, 2, 3 ... [0076] DieReferenzphasensignale CU, welche durch die Master-Verzögerungsregelschleife 11 erzeugtwerden, schalten die analogen Verstärker 13c-i innerhalbder Slave-Verzögerungsleitung 12 sequenziellmit der Zeitverzögerung ΔT in transparenterWeise, so dass das empfangene Datensignal, welches durch die Verzögerungselemente 13a-i innerhalbder Verzögerungsleitung 12 verzögert wurde,mit den Wichtungskoeffizienten bi verstärkt wird, und die gewichtetenSignale werden von dem Original-Datensignal subtrahiert, wenn sie durchden N:M-Multiplexer 19 entsprechend dem Steuerwort, welchesin dem Register 14 gespeichert ist, durchgeschaltet werden.The reference phase signals CU, which through the master delay locked loop 11 be generated, switch the analog amplifier 13c-i within the slave delay line 12 in a transparent manner, with the time delay .DELTA.T, so that the received data signal transmitted by the delay elements 13a-i within the delay line 12 has been delayed, is amplified with the weighting coefficients bi, and the weighted signals are subtracted from the original data signal when passing through the N: M multiplexer 19 according to the control word which is in the register 14 is stored, be switched through. [0077] Dasentzerrte Ausgangsdatensignal am Ausgangsanschluss 5 wirdin 6b gezeigt. In demgegebenen Beispiel, wie es inThe equalized output data signal at the output terminal 5 is in 6b shown. In the given example, as it is in [0078] 6 gezeigt wird, werden dieWichtungskoeffizienten b2, b3, b4, b5 so wie in 6 gezeigt programmiert, und der Multiplexer 19 istin einer derartigen Weise programmiert, dass die entsprechendenWichtungsausgangssignale zu der Subtrahiervorrichtung 24 geschaltetwerden. In dem gegebenen Beispiel werden die gewichteten Ausgangssignale,welche mit dem Koeffizienten b0, b1 gewichtet sind, durch den Multiplexer 19 blockiert,da in diesem Signalbereich das empfangene Eingangssignal UIin vergleichsweise hoch ist, d.h. oberhalbeines gewähltenSchwellwertes Uth ist. 6 is shown, the weighting coefficients b2, b3, b4, b5 are as in 6 shown, and the multiplexer 19 is programmed in such a manner that the corresponding weighting output signals to the subtracting device 24 be switched. In the given example, the weighted output signals weighted by the coefficient b0, b1 are passed through the multiplexer 19 blocked because in this signal range, the received input signal UI is in comparatively high, ie above a selected threshold U th . [0079] DasSteuerregister 19 speichert die Werte der Wichtungskoeffizientenbi und der Eingangsanschlüsse 18-i,welche von dem Multiplexer 20 zu blockieren sind. Das Steuerregister 19 istvon der Steuereinheit 10 entsprechend der bekannten Impulsantwortdes Datenübertragungskanals 4 programmierbar.The tax register 19 stores the values of the weighting coefficients b i and the input terminals 18-i that of the multiplexer 20 to block. The tax register 19 is from the control unit 10 according to the known impulse response of the data transmission channel 4 programmable. [0080] 6c zeigt das entzerrte Signal,welches durch die Subtrahiervorrichtung 24 ausgegeben wird,nachdem die gewichteten Ausgangssignale b2, b3, b4, b5 von dem originalempfangenen Dateneingangssignal subtrahiert wurden. 6c shows the equalized signal produced by the subtractor 24 is output after the weighted output signals b2, b3, b4, b5 have been subtracted from the original received data input signal. [0081] 7 zeigt das Implementierender ersten Ausführungsformdes Vorwärtsentzerrers 1 entsprechend dervorliegenden Erfindung, wie er in 5 gezeigtwird. 7 Figure 13 shows the implementation of the first embodiment of the forward equalizer 1 according to the present invention, as in 5 will be shown. [0082] Wieaus 7 gesehen werdenkann, ist der Vorwärtsentzerrer 1 indieser bevorzugten Ausführungsformvoll differenziell gebildet.How out 7 can be seen is the forward equalizer 1 fully differentially formed in this preferred embodiment. [0083] Wieaus 7 gesehen werdenkann, ist die Slave-Verzögerungsleitung 12 durchSlave-Verzögerungseinheiten 13-i gebildet,welche seriell miteinander verbunden sind. Jede Slave-Verzögerungseinheit 13-i weistauf: ein Slave-Verzögerungselement 13a-i,einen analogen Verstärker 13b-i undein integriertes Steuerregister 13c-i zum Speichern derprogrammierbaren Wichtungskoeffizienten bi für den jeweiligenanalogen Verstärker 13b-i.Die analogen Verstärker 13b-i werdentransparent in Antwort auf ein entsprechendes ReferenzphasensignalCU geschaltet, welches an den Verstärker 13b-i über eineSteuerleitung 16-i von der Master-Verzögerungsregelschleife 11 geliefertwird. Die differenziellen Ausgängeder analogen Verstärker 13b-i werden über Signalleitungen 17 demAusgangsanschluss 18 des N:M-Multiplexers 19 zugeführt, wiees in 7 gezeigt wird.How out 7 can be seen is the slave delay line 12 by slave delay units 13-i formed, which are connected in series. Each slave delay unit 13-i indicates: a slave delay element 13a-i , an analog amplifier 13b-i and an integrated control register 13c-i for storing the programmable weighting coefficients b i for the respective analogue amplifier 13b-i , The analog amplifiers 13b-i are switched transparently in response to a corresponding reference phase signal CU which is applied to the amplifier 13b-i via a control line 16-i from the master delay locked loop 11 is delivered. The differential outputs of the analog amplifier 13b-i be via signal lines 17 the output terminal 18 of the N: M multiplexer 19 fed as it is in 7 will be shown. [0084] 7 zeigt die Master-Verzögerungsregelschleife 11 zumErzeugen der äquidistantenReferenzphasensignale CU, welche über die Leitungen 16 andie Slave-Verzögerungsleitung 12 geliefertwerden, mehr im Detail. Die Master-Verzögerungsregelschleife 11 weisteine vorher festgelegte Anzahl N von Master-Verzögerungseinheiten 28-i auf,welche miteinander in Reihe verbunden sind. Jede Master-Verzögerungseinheit 18-i beinhaltetein Master-Verzögerungselement 29-i undeinen Signalverstärker 30-i.Die Master-Verzögerungsregelschleife 11 wirddurch ein Referenztaktsignal CLK getaktet, welches zu dem differenziellenTaktsignaleingang 7 der Master-Verzögerungsregelschleife 11 zugeführt wird.Das Taktsignal CLK wird durch einen ersten Differenzverstärker 31 verstärkt undeiner Kette von Master-Verzögerungseinheiten 29-i zugeführt. DasverstärkteTaktsignal wird ferner einem zweiten Differenzverstärker 32 zugeführt, welcherdas Taktsignal an einen Phasendetektor 33 ausgibt. 7 shows the master delay locked loop 11 for generating the equidistant reference phase signals CU via the lines 16 to the slave delay line 12 to be delivered, more in detail. The master delay locked loop 11 has a predetermined number N of master delay units 28-i which are connected to each other in series. Each master delay unit 18-i includes a master delay element 29-i and a signal amplifier 30-i , The master delay locked loop 11 is clocked by a reference clock signal CLK leading to the differential clock signal input 7 the master delay locked loop 11 is supplied. The clock signal CLK is passed through a first differential amplifier 31 amplified and a chain of master delay units 29-i fed. The amplified clock signal is further a second differential amplifier 32 which supplies the clock signal to a phase detector 33 outputs. [0085] DerPhasendetektor 33 vergleicht die Phase zwischen dem Ausgangssignalder letzten Master-Verzögerungseinheit 30-n unddem Taktsignal, welches durch den zweiten Verstärker 32 verstärkt wurde.Das Ausgangssignal des Phasendetektors, welches proportional zurPhasendifferenz ist, wird einem Tiefpass-Schleife-Filter 34 zugeführt, welchesdie Phasendifferenz filtert und ein Rückkopplungssignal über eineRückkoppelleitung 35 anden Steuereingang der Master-Verzögerungselemente 29-i liefert.The phase detector 33 compares the phase between the output of the last master delay unit 30-n and the clock signal passing through the second amplifier 32 was strengthened. The output of the phase detector, which is proportional to the phase difference, becomes a low-pass loop filter 34 supplied, which filters the phase difference and a feedback signal via a feedback line 35 to the control input of the master delay elements 29-i supplies. [0086] DieMaster-Verzögerungseinheit 11 reguliertdie zwei Eingangssignale am Eingang des Phasendetektors 33 ineiner ersten Version auf eine Phasendifferenz von 180° und in einerzweiten Version auf eine Phasendifferenz von 360°.The master delay unit 11 Regulates the two input signals at the input of the phase detector 33 in a first version to a phase difference of 180 ° and in a second version to a phase difference of 360 °. [0087] Dievon der Master-Verzögerungsregelschleife 11 erzeugtenPhasenreferenzsignale N/P-CLK-1 bis N/P-CLK-N weisen eine äquidistantePhasendifferenz auf. Ein Phasenreferenzsignal, welches durch eineMaster-Verzögerungseinheit 28-i innerhalbeiner Master-Verzögerungsleitung 11 erzeugtwurde, wird übereine Steuerleitung 16 an eine entsprechende Slave-Verzögeungseinheit 13-i derSlave-Verzögerungsleitung 12 geliefert,um den beinhalteten Verstärker 13b-i transparentzum entsprechenden Eingangsanschluss 18-i des Multiplexers 19 zuschalten.The of the master delay locked loop 11 generated phase reference signals N / P-CLK-1 to N / P-CLK-N have an equidistant phase difference. A phase reference signal generated by a master delay unit 28-i within a master delay line 11 is generated via a control line 16 to a corresponding slave delay unit 13-i the slave delay line 12 delivered to the included amplifier 13b-i transparent to the corresponding input connection 18-i of the multiplexer 19 to switch. [0088] Ineiner bevorzugten Ausführungsformist das Slave-Verzögerungselement 13a-i ineiner Slave-Verzögerungseinheit 13-i imDesign identisch mit dem Master-Verzögerungselement 29-i innerhalbder Master-Verzögerungseinheit 28-i.In a preferred embodiment, the slave delay element is 13a-i in a slave delay unit 13-i identical in design to the master delay element 29-i within the master delay unit 28-i , [0089] DieVerstärkungder Verstärker 13b-i innerhalbder Slave-Verzögerungseinheit 13-i istentsprechend den Wichtungskoeffizienten programmierbar, welche indem entsprechenden Register 13c-i der Slave-Verzögerungseinheit 13-i gespeichertsind. Die Verzögerungselemente 13-i bildendie ZeitverzögerungZ–nτ inGleichung (4). Die Verstärker 13c-i bildendie Koeffizienten bi. Die Gesamtverzögerung wirdaus der Summer der einzelnen Verzögerungen erhalten.The gain of the amplifier 13b-i within the slave delay unit 13-i is programmable according to the weighting coefficients which are in the corresponding register 13c-i the slave delay unit 13-i are stored. The delay elements 13-i form the time delay Z -nτ in equation (4). The amplifiers 13c-i form the coefficients b i . The total delay is obtained from the buzzer of the individual delays. [0090] DieVerzögerunginnerhalb des Slave-Verzögerungselements 13-i wirdin der Weise implementiert, dass das Slave-Verzögerungslement 13-i dasEingangssignal mit der Anstiegsflanke von CLK1 ... n von dem DifferenztaktsignalP/N-CLK1 ... n zum Verstärker 13b-i trennt.Das Signal von dem Slave-Verzögeungselement 13-i wirdan das nächsteSlave-Verzögerungseleent 13-i+1 geleitet,währenddie Signale von den Verstärkern 13b-1 bis 13b-n zudem Multiplexer 19 geleitet werden.The delay within the slave delay element 13-i is implemented in such a way that the slave delay element 13-i the input signal with the rising edge of CLK1 ... n from the difference clock signal P / N-CLK1 ... n to the amplifier 13b-i separates. The signal from the slave delay element 13-i is sent to the next slave delay element 13-i + 1 passed while the signals from the amplifiers 13b-1 to 13b-n to the multiplexer 19 be directed. [0091] Abhängig vonder gewünschtenEntzerrungstiefe kann die Anzahl N der Verzögerungselemente variiert werdenoder sie kann durch geeignete Koeffizienten (Verstärkung) angepasstwerden.Depending onthe desiredEqualization depth, the number N of the delay elements can be variedor it can be adjusted by appropriate coefficients (amplification)become. [0092] AmSummationspunkt 24 werden die gewichteten Signale und dieunverzögertenempfangenen Datensignale voneinander subtra hiert. Die Differenzsignale,welche das entzerrte Ausgangssignal darstellen, werden zusätzlich verstärkt oderdurch die Verstärkerstufe 27 begrenzt.At the summation point 24 the weighted signals and the undelayed received data signals are subtracted from each other. The difference signals representing the equalized output signal are additionally amplified or by the amplifier stage 27 limited. [0093] EinVorteil des Implementierens entsprechend der vorliegenden Erfindung,wie in 7 gezeigt, istdie Möglichkeit,den Entzerrer 1 mit einer einfachen analogen Schaltung(z.B. entsprechend der aktuellen Art) zu implementieren. Eine quasidigitale Operation wird mit einer breiten Bandbreite zur gleichenZeit mit einem Differenzsignal-Routing geliefert. Entsprechend dervorliegenden Erfindung werden die Vorteile einer einfachen digitalenSignalverarbeitung mit den Vorteilen einer Breitband-, gegenüber Interferenzwiderstandsfähigen, analogenImplementierung fürdie Signalentzerrung kombiniert.An advantage of implementing according to the present invention, as in 7 shown is the possibility of the equalizer 1 with a simple analog circuit (eg according to the current type) to implement. A quasi-digital operation is delivered with a wide bandwidth at the same time with differential signal routing. In accordance with the present invention, the benefits of simple digital signal processing are combined with the advantages of a wideband, interference resistant, analog implementation for signal equalization. [0094] Inder zweiten Ausführungsformwird der Vorwärtsentzerrer 1,wie er in 8 beim Subtrahierender gewichteten Verzögerungssignalegezeigt wird, innerhalb der Slave-Verzögerungsinheiten 13-i derSlave-Verzögerungsleitung 12 ausgeführt. Derzentrale Summationspunkt 24 entsprechend der ersten Ausführungsform desVorwärtsentzerrers 1,wie er in 5 gezeigtwird, ist durch einen dezentralisierten Summationspunkt 24-i ersetzt.In jeder Slave-Verzögerungseinheit 13-i derSlave-Verzögerungsleitungsind ein Eingangspuffer 26-i und ein dezentraler Summationspunkt 24-i integriert.In the second embodiment, the forward equalizer becomes 1 as he is in 8th in subtracting the weighted delay signals, within the slave delay units 13-i the slave delay line 12 executed. The central summation point 24 according to the first embodiment of the forward equalizer 1 as he is in 5 is shown by a decentralized summation point 24-i replaced. In every slave delay unit 13-i the slave delay line are an input buffer 26-i and a decentralized summation point 24-i integrated. [0095] 9 zeigt den Vorwärtsentzerrer 1 entsprechendder zweiten Ausführungsform,wie er in 8 gezeigtwird, mehr im Detail. 9 shows the forward equalizer 1 according to the second embodiment, as in 8th is shown, in more detail. [0096] Inder zweiten Ausführungsform,wie sie in 9 gezeigtwird, weist jede Slave-Verzögerungseinheit 13-i auf:ein Slave-Verzögerungselement 13a-i,einen Analogverstärker 13b-i undein Koeffizientenregister 13c-i, wie in der ersten Ausführungsform,welche in 7 gezeigtwird. Jedoch weist in der zweiten Ausführungsform der 9 jede Slave-Verzöge rungseinheit 13-i fernereinen dezentralisierten Summationspunkt 24-i und einenSignalpuffer 26-i auf. Die dezentralen Summationspunkte 24-i derSlave-Verzögerungseinheiten 13-i sind mit denjeweiligen Eingangsanschlüssen 18 desMultiplexers 19 verbunden, welcher die dezentralen Summationspunktezu einem Ausgang des Multiplexers abhängig von einem Steuerwort durchschaltet, welchesin dem Steuerregister 14 gespeichert ist. Das entzerrteAusgangssignal wird durch die Ausgangsverstärkungsstufe 27 verstärkt undzu einer Entscheidungseinheit eines Empfängers über einen Ausgangsanschluss 5 desVorwärtsentzerrers 1 geliefert.Der Vorteil der zweiten Ausführungsformdes Vorwärtsentzerrers 1,wie er in 9 gezeigtwird, ist der, dass er in einer speziellen vorteilhaften Weise implementiertwerden kann, welche analoges Verschalten nutzt.In the second embodiment, as in 9 is shown, each slave delay unit 13-i on: a slave delay element 13a-i , an analog amplifier 13b-i and a coefficient register 13c-i as in the first embodiment, which in 7 will be shown. However, in the second embodiment, the 9 each slave delay unit 13-i and a decentralized summation point 24-i and a signal buffer 26-i on. The decentralized summation points 24-i the slave delay units 13-i are with the respective input terminals 18 of the multiplexer 19 connected, which turns on the decentralized summation points to an output of the multiplexer in response to a control word, which in the control register 14 is stored. The equalized output is passed through the output gain stage 27 amplified and to a decision unit of a receiver via an output terminal 5 of the forward equalizer 1 delivered. The advantage of the second embodiment of the forward equalizer 1 as he is in 9 is that it can be implemented in a particular advantageous manner that uses analog circuitry. [0097] Abhängig vomProgrammieren kann der Vorwärtsentzerrer 1 mit1, 2 oder irgendeiner Anzahl N gewünschter Stufen arbeiten. Zudiesem Zweck wird das verzögerteund gewichtete Signal von der vorherigen Stufe i zu dem Summationspunktder nächstenStufe i + 1 geführt.Die Steuerung wird von der nachfolgenden Stufe durch ein SignalCS (i + 1) geliefert. Die Summation der vorherigen Stufe i wirdnicht längerbeachtet. Das entzerrte Signal von der Stufe (i + 1) wird über einenMultiplexer ausgewählt.Depending on the programming, the forward equalizer can 1 work with 1, 2, or any number of N desired stages. For this purpose, the delayed and weighted signal from the previous stage i is fed to the summation point of the next stage i + 1. The controller will be of the following Stage delivered by a signal CS (i + 1). The summation of the previous stage i is no longer considered. The equalized signal from stage (i + 1) is selected via a multiplexer. [0098] 10 zeigt eine Transistorschaltung,in welcher ein Slave-Verzögerungselement 13-i,wie es in 9 der zweitenAusführungsformgezeigt wird, dargestellt wird. Die Transistorpaare M1 und M6, MN2und MN5 sowie auch MN3 und MN4 bilden einen Differenzverstärker. DerSummationspunkt 24-i ist als die Stromsumme in dem WiderstandRL gebildet. Das Differenzpaar MN3 und MN4 bildet den Verstärker 26-i.Die Transistoren MN1, MN6, MN2 und MN5 bilden den Verstärker 13b-i.Die Transistoren MN1 und MN9 schalten die Stromquelle 102,welche als eine Funktion von Bn[y:0] gesetzt werden kann. Wenn dasSignal zur nächsten Stufei + 1 durchgelassen werden soll, dann wird das über die Leitung 16-1 gelieferteSignal positiv und NCS, welches überdie Leitung 16-1 geliefert wurde, wird negativ. Der kompletteStrom I0 2 wird nunzu den Differenzpaaren MN2/MN5 durchgelassen. Der Gradient der TransistorenMN1, MN2, MN5 und MN6 ist idealerweise der gleiche. 10 shows a transistor circuit in which a slave delay element 13-i as it is in 9 of the second embodiment is shown. The transistor pairs M1 and M6, MN2 and MN5 as well as MN3 and MN4 form a differential amplifier. The summation point 24-i is formed as the current sum in the resistor RL. The differential pair MN3 and MN4 constitute the amplifier 26-i , Transistors MN1, MN6, MN2 and MN5 constitute the amplifier 13b-i , The transistors MN1 and MN9 switch the power source 102 , which can be set as a function of Bn [y: 0]. If the signal is to be passed to the next stage i + 1, then it will be through the line 16-1 supplied signal positive and NCS, which over the line 16-1 is delivered, becomes negative. The complete current I 0 2 is now passed through to the differential pairs MN2 / MN5. The gradient of transistors MN1, MN2, MN5 and MN6 is ideally the same. [0099] DieTransistoren MN3 und MN4 werden von dem Verstärker 25 getrieben,wie dies in 10 gezeigt wird.Die Verzögerungselemente 13a-i können inirgendeiner gewünschtenForm sein. Jedoch ist es wiederum in diesem Fall für beideVerzögerungselementevon Vorteil, dass sie eine Anordnung sind, welche auf Differenzverstärkerstufenbasiert.Transistors MN3 and MN4 are from the amplifier 25 driven, as in 10 will be shown. The delay elements 13a-i can be in any desired shape. However, again in this case, it is advantageous for both delay elements to be an arrangement based on differential amplifier stages. [0100] 11 zeigt eine Kaskadenanordnung.Die AusgängeDi, D i sind in diesem Fall an den Summationspunktder nächstenStufe i + 1 angeschlossen. Die Signale M, M werden zu dem Multiplexer 19 durchgelassen, wiedies in 8 gezeigt wird.Die Signale VN und VP werden nur an das nächste Differenzenpaar (MN3 & MN4) in dieserStufe angeschlossen. 11 shows a cascade arrangement. The outputs D i , D i are in this case connected to the summation point of the next stage i + 1. The signals M, M become the multiplexer 19 let pass like this in 8th will be shown. The signals VN and VP are connected only to the next pair of differences (MN3 & MN4) in this stage. [0101] DerVorteil der kaskadierten Anordnung, wie sie in 11 gezeigt wird, ist die vollständig symmetrischeStruktur, welche differenzielle Signalverarbeitung gestattet. DasLayout kann optimal an den Signalfluss angepasst werden, und eskönnenSignalleitungskreuzungen bis zu einem Höchstmaß vermieden werden. Dies istspeziell fürRadiofrequenzanwendungen vorteilhaft.The advantage of the cascaded arrangement, as in 11 is the fully symmetric structure which allows differential signal processing. The layout can be optimally adapted to the signal flow and signal crossings can be avoided to a maximum. This is especially advantageous for radio frequency applications. [0102] DerVorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung liefert eine analoge Signalentzerrung.Der Vorwärtsentzerrer 1 entsprechendder vorliegenden Erfindung nutzt digitale Konzepte zum Entzerren,welche mit analogen Komponenten realisiert werden. Eine Master-Verzögerungsregelstrecke 11 erzeugt äquidistanteReferenzsignale. Fortschrittliche Verzögerungseinheiten mit zugehörenden Wichtungsfilterkoeffizientenbasieren auf einem digitalen Konzept für die Entzerrung. Der Vorwärtsentzerrer 1 entsprechendder vorliegenden Erfin dung ist speziell für Datensignale hoher Frequenzgeeignet, welche eine Datenübertragungsratevon mehr als einem Gbit/sec besitzen. Die benutzte analoge Verschaltungist leicht zu implementieren und auf einem Chip zu integrieren.The forward equalizer 1 according to the present invention provides an analog signal equalization. The forward equalizer 1 according to the present invention uses digital concepts for equalization, which are realized with analog components. A master delay controlled system 11 generates equidistant reference signals. Advanced delay units with associated weighting filter coefficients are based on a digital concept for equalization. The forward equalizer 1 according to the present invention is particularly suitable for high-frequency data signals having a data transmission rate of more than one Gbit / sec. The analog circuitry used is easy to implement and integrate on a chip. 11 Vorwärtsentzerrerforward equalizer 22 Dateneingangdata input 33 Sendertransmitter 44 DatenübertragungskanalData transmission channel 55 Datenausgangdata output 66 Entscheidungseinheitdecision unit 77 Takteingangclock input 88th TaktsignalgeneratorClock signal generator 99 Steuereingangcontrol input 1010 Steuereinheitcontrol unit 1111 Master-VerzögerungsregelschleifeMaster delay locked loop 1212 Slave-VerzögerungsleitungSlave delay line 1313 Slave-VerzögerungseinheitSlave delay unit 1414 Steuerregistercontrol register 1515 Steuerleitungcontrol line 1616 ReferenzsignalleitungReference signal line 1717 VerstärkerausgangsleitungAmplifier output line 1818 Multiplexereingangmultiplexer 1919 Multiplexermultiplexer 2020 Multiplexerausgangmultiplexer 2121 Multiplexer-SteuereingangMultiplexer control input 2222 Multiplexer-SteuereingangsleitungenMultiplexer control input lines 2323 Multiplexer-AusgangsleitungenMultiplexer output lines 2424 Subtrahiervorrichtungsubtracting 2525 Eingangspufferinput buffer 2626 Eingangspufferinput buffer 2727 NachverstärkungsstufeNachverstärkungsstufe 2828 Master-VerzögerungseinheitMaster delay unit 2929 Master-VerzögerungselementMaster delay element 3030 Analogverstärkeranalog amplifier 3131 Eingangspufferinput buffer 3232 Verstärkeramplifier 3333 Phasendetektorphase detector 3434 TiefpassfilterLow Pass Filter 3535 RückkoppelleitungFeedback line
权利要求:
Claims (19) [1] Vorwärtsentzerrerfür analogesEntzerren eines Datensignals, welches über einen Datenübertragungskanalempfangen wird, welcher aufweist: (a) eine Master-Verzögerungsregelschleife(M-DLL) zum Erzeugen äquidistanterReferenzphasensignale; (b) eine Slave-Verzögerungsleitung (S-DLL), welchedurch seriell verbundene Slave-Verzögerungseinheiten (SDU) gebildetist, wobei jede Slave-Verzögerungseinheit(SDU) ein Slave-Verzögerungselement(SDE) besitzt, um das empfangene Datensignal mit einer vorher festgelegtenVerzögerungszeit(ΔT) zuverzögernund einen analogen Verstärker,welcher das verzögerteAusgangssignal des Slave-Verzögerungselementes(SDE) mit einem jeweiligen Wichtungskoeffizienten verstärkt, umein gewichtetes Verzögerungssignalzu generieren, wobei der analoge Verstärker transparent in Antwortauf ein entsprechendes Referenzphasensignal, welches durch die Master-Verzögerungsregelschleife(M-DLL) erzeugt wird, geschaltet wird; und (c) eine Subtrahiervorrichtungzum Subtrahieren der gewichteten Verzögerungssignale, welche mitHilfe eines Multiplexers aus dem empfangenen Datensignal selektiertwerden, um ein entzerrtes Ausgangsdatensignal zu generieren.forward equalizerfor analogEqualization of a data signal transmitted over a communication channelis received, which comprises:(a) a master delay locked loop(M-DLL) for generating equidistantReference phase signals;(b) a slave delay line (S-DLL), whichformed by serially connected slave delay units (SDU)iswhere each slave delay unit(SDU) a slave delay element(SDE) has to receive the received data signal with a predeterminedDelay Time(ΔT) toodelayandan analogue amplifier,which delayed thatOutput signal of the slave delay element(SDE) with a respective weighting coefficient toa weighted delay signalto generate,the analog amplifier being transparent in responseto a corresponding reference phase signal passing through the master delay locked loop(M-DLL) is generated, is switched; and(c) a subtracting devicefor subtracting the weighted delay signals associated withHelp of a multiplexer from the received data signal selectedto generate an equalized output data signal. [2] Vorwärtsentzerrernach Anspruch 1, wobei der Multiplexer durch ein Steuerwort, welchesin einem Steuerregister gespeichert ist, gesteuert wird.forward equalizeraccording to claim 1, wherein the multiplexer is controlled by a control wordis stored in a control register. [3] Vorwärtsentzerrernach Anspruch 1, wobei die Wichtungskoeffizienten in einem Koeffizientenregister gespeichertsind.forward equalizeraccording to claim 1, wherein the weighting coefficients are stored in a coefficient registerare. [4] Vorwärtsentzerrernach Anspruch 3, wobei die Wichtungskoeffizienten durch eine Steuereinheitprogrammierbar sind.forward equalizeraccording to claim 3, wherein the weighting coefficients are determined by a control unitare programmable. [5] Vorwärtsentzerrernach Anspruch 1, wobei die Slave-Verzögerungsleitung (SDL) eine vorherfestgelegte Anzahl (N) von Slave-Verzögerungseinheiten (SDU) aufweist,welche in Reihe angeschlossen sind.forward equalizeraccording to claim 1, wherein the slave delay line (SDL) a beforehaving a fixed number (N) of slave delay units (SDU),which are connected in series. [6] Vorwärtsentzerrernach Anspruch 1, wobei die Master-Verzögerungsregelschleife (M-DLL)eine vorher festgelegte Anzahl (N) von Master-Verzögerungseinheiten(MDU) aufweist, welche in Reihe angeschlossen sind.forward equalizeraccording to claim 1, wherein the master delay locked loop (M-DLL)a predetermined number (N) of master delay units(MDU), which are connected in series. [7] Vorwärtsentzerrernach Anspruch 6, wobei jede Master-Verzögerungseinheit (MDU) ein Master-Verzögerungselement(MDE) und einen Verstärkerbeinhaltet.forward equalizeraccording to claim 6, wherein each master delay unit (MDU) is a master delay element(MDE) and an amplifierincludes. [8] Vorwärtsentzerrernach Anspruch 6, wobei die Master-Verzögerungsregelschleife (M-DLL)durch ein Referenztaktsignal (CLK) getaktet ist.forward equalizeraccording to claim 6, wherein the master delay locked loop (M-DLL)is clocked by a reference clock signal (CLK). [9] Vorwärtsentzerrernach Anspruch 8, wobei die Taktperiode (TC LK) des Referenztaktsignals (CLK) ein Bruchteildes Einheitsintervalls (UI) des Datensignals ist.The feedforward equalizer of claim 8, wherein the clock period (T C LK ) of the reference clock signal (CLK) is a fraction of the unit interval (UI) of the data signal. [10] Vorwärtsentzerrernach Anspruch 1 bis 9, wobei die Slave-Verzögerungselemente(SDE) identisch zu den Master-Verzögerungselementen (MDE) gebildetsind.forward equalizeraccording to claim 1 to 9, wherein the slave delay elements(SDE) identical to the master delay elements (MDE) formedare. [11] Vorwärtsentzerrernach Anspruch 1, wobei alle gewichteten Verzögerungssignale an Eingangsanschlüsse desMultiplexers geliefert werden, welcher die gewichteten Verzögerungssignalezu einem zentralen Summationspunkt durchschaltet, abhängig voneinem Steuerwort, welches in dem Steuerregister gespeichert ist.forward equalizeraccording to claim 1, wherein all the weighted delay signals are applied to input terminals of theMultiplexers are supplied, which the weighted delay signalsswitches to a central summation point, depending ona control word stored in the control register. [12] Vorwärtsentzerrernach Anspruch 11, wobei die gewichteten Verzögerungssignale, welche durchden Multiplexer durchgeschaltet werden, an dem zentralen Summationspunktvon dem empfangenen Datensignal subtrahiert werden.forward equalizeraccording to claim 11, wherein the weighted delay signals generated bythe multiplexer are switched through, at the central summation pointbe subtracted from the received data signal. [13] Vorwärtsentzerrernach Anspruch 1, wobei jede Slave-Verzögerungseinheit (SDU) der Slave-Verzögerungsleitung(SDL) ferner einen dezentralen Summationspunkt beinhaltet, um dasgewichtete Verzögerungssignalvon dem empfangenen Datensignal zu subtrahieren.forward equalizeraccording to claim 1, wherein each slave delay unit (SDU) of the slave delay line(SDL) further includes a decentralized summation point to perform theweighted delay signalto subtract from the received data signal. [14] Vorwärtsentzerrernach Anspruch 13, wobei die dezentralen Summationspunkte der Slave-Verzögerungseinheiten(SDU) mit jeweiligen Eingangsanschlüssen des Multiplexers verbundensind, welche die dezentralen Summationspunkte an einen Ausgang desMultiplexers durchschalten, abhängigvon dem Steuerwort, welches in dem Steuerregister gespeichert ist.forward equalizeraccording to claim 13, wherein the decentralized summation points of the slave delay units(SDU) connected to respective input terminals of the multiplexerwhich are the decentralized summation points to an output of theSwitch multiplexers on, dependingfrom the control word stored in the control register. [15] Vorwärtsentzerrernach Anspruch 1, wobei das entzerrte Ausgangsdatensignal durch einenNachverstärkerverstärktist.forward equalizeraccording to claim 1, wherein the equalized output data signal is represented by apostamplifierreinforcedis. [16] Vorwärtsentzerrernach Anspruch 1, wobei das entzerrte Ausgangssignal zu einer Entscheidungseinheitzugeführtist.forward equalizeraccording to claim 1, wherein the equalized output signal is a decision unitsuppliedis. [17] Vorwärtsentzerrernach Anspruch 1, wobei ein Puffer zum Puffern des empfangenen Datensignalsvorgesehen ist.forward equalizeraccording to claim 1, wherein a buffer for buffering the received data signalis provided. [18] Vorwärtsentzerrernach Anspruch 1, wobei die Datenrate des empfangenen Datensignalsgrößer als1 [19] Verfahren zum analogen Entzerren eines empfangenenDatensignals, welches die folgenden Schritte aufweist: (a)Erzeugen äquidistanterReferenzphasensignale mit Hilfe einer Verzögerungsregelschleife (DLL); (b)Verzögerndes empfangenen Datensignals mit Hilfe von seriell angeschlossenenVerzögerungselementen; (c)Verstärkender verzögertenAusgangssignale der Verzögerungselementemit jeweiligen Wichtungskoeffizienten mit Hilfe von analogen Verstärkern, umgewichtete Verzögerungssignalezu generieren, wobei die analogen Verstärker transparent in Antwortauf die Referenzphasensignale, welche durch die Verzögerungsregelschleife(DLL) erzeugt werden, geschaltet werden; (d) Auswählen gewichteterVerzögerungssignalemit Hilfe eines Multiplexers abhängigvon einem gespeicherten Steuerwort; und (e) Abziehen der ausgewählten gewichtetenVerzögerungssignalevon dem empfangenen Datensignal, um ein entzerrtes Ausgangsdatensignalzu generieren.Method for analog equalizing a receivedData signal comprising the following steps:(A)Generating equidistantReference phase signals by means of a delay locked loop (DLL);(B)Delayof the received data signal by means of serially connectedDelay elements;(C)strengthenthe delayed oneOutput signals of the delay elementswith respective weighting coefficients using analogue amplifiersweighted delay signalsgenerate, with the analog amplifier transparent in responseto the reference phase signals passing through the delay locked loop(DLL) can be generated;(d) Select weighteddelay signalsdependent on a multiplexerfrom a stored control word; and(e) subtract the selected weighteddelay signalsfrom the received data signal to an equalized output data signalto generate.
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同族专利:
公开号 | 公开日 DE102004014448B4|2007-06-14| US7292631B2|2007-11-06| US20040247025A1|2004-12-09|
引用文献:
公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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