• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Die Erfindung bezieht sich auf eine Spannungsgeneratorschaltung mit Mitteln (11) zum Vergleichen einer internen Spannung (VCCA) mit einer Referenzspannung (VREFA) und Ausgeben eines ersten Treibersignals und Mitteln (P1) zum Treiben und Ausgeben der internen Spannung (VCCA) in Reaktion auf das erste Treibersignal und auf ein Verfahren zum Erzeugen einer internen Spannung. DOLLAR A Erfindungsgemäß sind Mittel (21) zum Detektieren der internen Spannung (VCCA) und zum Erzeugen eines zweiten Treibersignals (VA) in Reaktion auf ein Aktivierungssignal (PACT) und Steuermittel (N1) zum Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal (VA) vorgesehen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine.
    公开号:DE102004014386A1
    申请号:DE200410014386
    申请日:2004-03-18
    公开日:2004-11-25
    发明作者:Dae-Hwan Kim；Tae-Sung Lee；Byong-Mo Moon
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C11-413
    专利说明:
    [0001] DieErfindung betrifft eine Spannungsgeneratorschaltung nach dem Oberbegriffvon Patentanspruch 1 und ein zugehöriges Verfahren zur Erzeugungeiner internen Spannung.
    [0002] EineSpannungsgeneratorschaltung zum Erzeugen einer internen Spannungin einem herkömmlichenHalbleiterspeicherbaustein umfasst einen Spannungsgenerator für ein Speicherzellenfeldund einen Spannungsgenerator fürperiphere Schaltungen des Speicherzellenfelds.
    [0003] DerSpannungsgenerator fürdas Speicherzellenfeld versorgt einen Bitleitungsabtastverstärker miteinem Metall-Oxid-Halbleiter-Bauelement mit positivem Kanal (PMOS),das eine Spannung einer Bitleitung abtastet und auf den Pegel einerinternen Spannung verstärkt,mit der internen Spannung.
    [0004] DerSpannungsgenerator fürdas Speicherzellenfeld des herkömmlichenHalbleiterspeicherbausteins umfasst einen Übersteuerungstransistor, der einAbfallen der erzeugten internen Spannung verhindert, wenn ein Bitleitungsabtastvorgangausgeführtwird. Der Pegel der internen Spannung steigt vor dem Ausführen desBitleitungsabtastvorgangs an und verhindert ein Abfallen des Pegelsder internen Spannung, wenn der Bitleitungsabtastvorgang ausgeführt wird.Dadurch kann die Spannung der Bitleitung schnell auf den Pegel derinternen Spannung verstärktwerden, so dass Lese- und Schreibgeschwindigkeiten nicht verzögert werden.
    [0005] 1 zeigt ein Schaltbild einerherkömmlichenSpannungsgeneratorschaltung 10 für die interne Spannung. DieSpannungsgeneratorschaltung 10 umfasst einen Komparator 11,einen Metall-Oxid-Halbleiter-Transistormit negativem Kanal (NMOS) N1 und einen PMOS-Transistor P1.
    [0006] In 1 ist der NMOS-TransistorN1 als Steuertransistor zum Steuern der Übersteuerung des PMOS-TransistorsP1 ausgeführt,der als Treiber zum Treiben einer internen Spannung VCCA ausgeführt ist.VREFA bezeichnet eine Referenzspannung für die interne Spannung VCCA,VEXT bezeichnet eine externe Versorgungsspannung, die von außerhalban den Halbleiterspeicherbaustein angelegt wird, und PACT bezeichnetein Aktivierungssignal und ein Pulssignal mit einer vorgegebenenPulsbreite, welches erzeugt wird, bevor ein Aktivierungsbefehl anden Halbleiterspeicherbaustein angelegt und der Bitleitungsabtastvorgangdurchgeführtwird.
    [0007] ImBetrieb führtder PMOS-Transistor P1 einen normalen Treibervorgang aus, wenn dasAktivierungssignal PACT mit einem niedrigen Pegel angelegt wird,um den NMOS-Transistor N1 der Spannungsgeneratorschaltung 10 aus 1 sperrend zu schalten.Im Gegensatz dazu führt derPMOS-Transistor P1 eine Übersteuerungsfunktionaus, wenn das Aktivierungssignal PACT mit einem hohen Pegel angelegtwird, um den NMOS-Transistor N1 leitend zu schalten.
    [0008] Istdie interne Spannung VCCA währendeines normalen Treibervorgangs niedriger als die ReferenzspannungVREFA, dann vergleicht der Komparator 11 die interne SpannungVCCA mit der Referenzspannung VREFA und senkt eine Spannung an einemKnoten A ab. Daraus resultiert, dass die Treiberfähigkeitdes PMOS-Transistors P1 vergrößert wird,wobei die interne Spannung VCCA ansteigt.
    [0009] Istandererseits die interne Spannung VCCA während eines normalen Treibervorgangshöher als dieReferenzspannung VREFA, dann vergleicht der Komparator 11 dieinterne Spannung VCCA mit der Referenzspannung VREFA und erhöht die Spannung amKnoten A. Daraus resultiert, dass die Treiberfähigkeit des PMOS-TransistorsP1 verkleinert wird, wobei die interne Spannung VCCA absinkt.
    [0010] DieSpannungsgeneratorschaltung 10 wiederholt die oben beschriebenenVorgängewährend einesnormalen Treiberbetriebs, um die interne Spannung VCCA auf dem gleichenPegel wie die Referenzspannung VREFA zu halten.
    [0011] Während eines Übersteuerungsvorgangs wirdder Transistor N1 leitend geschaltet, um den Spannungspegel am KnotenA unter den Spannungspegel beim normalen Treiberbetrieb abzusenken.Dadurch wird die Treiberfähigkeitdes PMOS-Transistors P1 verglichen mit dem normalen Treiberbetriebgesteigert, um die interne Spannung VCCA auf einen Pegel höher alsdie Referenzspannung VREFA zu übersteuern.
    [0012] Wennjedoch die externe Versorgungsspannung VEXT ansteigt, erhöht sicheine Spannungsdifferenz zwischen einem Gateanschluss und ei nem Sourceanschlussdes PMOS-Transistors P1, so dass die Treiberfähigkeit des PMOS-TransistorsP1 stärkerals benötigtgesteigert wird, wodurch der Pegel der internen Spannung VCCA überschwingt.Das bedeutet, dass der Pegel der internen Spannung VCCA für den Übersteuerungsvorgangsehr viel höherals ein gewünschterSpannungspegel ist, der nachfolgend auch als Zielspannung bezeichnetwird.
    [0013] Überschwingtdie interne Spannung VCCA oder ist sie höher als die Zielspannung, dannwird auch der Spannungspegel der Bitleitung höher. Daraus resultiert, dassdie Abtastzeit währendder Durchführungvon Schreib- und Lesevorgängenverzögertwird, was zu Verzögerungender Datenschreib- und/oder Datenlesegeschwindigkeit führen kann.
    [0014] 2 zeigt eine Darstellungder Veränderungder internen Spannung VCCA in Bezug auf das Aktivierungssignal PACTin der herkömmlichen Spannungsgeneratorschaltung 10.Eine durchgezogene Linie repräsentiertden Übersteuerungsbetrieb undeine gepunktete Linie repräsentiertdas Überschwingen,wenn die interne Spannung VCCA höher alsdie Zielspannung ist.
    [0015] Wieaus 2 ersichtlich ist,wird fürden Fall, dass das Aktivierungssignal PACT mit einer vorgegebenenPulsbreite erzeugt wird, die interne Spannung VCCA, die auf demPegel der Referenzspannung VREFA gehalten wird, um einen Spannungswert Δ übersteuertund erreicht die durch eine gestrichelte Linie dargestellte ZielspannungVCCA + Δ, wenndie externe Spannung VEXT mit einem niedrigen Pegel angelegt wird.Wie jedoch durch die gepunktete Linie verdeutlicht wird, steigtdie interne Spannung VCCA überden Spannungspegel der Zielspannung VCCA + Δ hinaus an, wenn die externe SpannungVEXT mit einem hohen Pegel angelegt wird. Dadurch nimmt während einesBitleitungsabtastvorgangs der Pegel der internen Spannung VCCA nichtauf den Pegel der Referenzspannung VREFA ab, sondern verbleibt aufeinem Span nungspegel VREFA + δ,der höherals der Pegel der Referenzspannung VREFA ist.
    [0016] Wieoben ausgeführtist, kann bei der herkömmlichenSpannungsgeneratorschaltung 10 für die interne Spannung VCCAwährendeines Übersteuerungsvorgangsein Überschwingenauftreten, wenn die externe Spannung VEXT mit einem hohen Pegelangelegt wird, wodurch die interne Spannung VCCA auf einen höheren Pegelals die Zielspannung angehoben wird, so dass die interne Spannung VCCAanschließendnicht auf den Referenzspannungspegel VREFA absinkt. Dies erhöht die Abtastdauerwährendeines Bitleitungsabtastvorgangs, was zu einer Verzögerung inder Schreib-/Lesegeschwindigkeit führt.
    [0017] Esist Aufgabe der Erfindung, eine Spannungsgeneratorschaltung zurVerfügungzu stellen, welche die genannten Unzulänglichkeiten ganz oder teilweisevermeidet, sowie ein zugehörigesVerfahren zur Spannungserzeugung anzugeben.
    [0018] DieErfindung löstdiese Aufgabe durch eine Spannungsgeneratorschaltung mit den Merkmalen desPatentanspruchs 1, 7 oder 13 und durch ein Verfahren zur Erzeugungeiner internen Spannung mit den Merkmalen des Patentanspruchs 21.
    [0019] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0020] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte,herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt. Es zeigen:
    [0021] 1 ein Schaltbild einer herkömmlichen Spannungsgeneratorschaltung,
    [0022] 2 eine schematische Darstellungder Veränderungeiner internen Spannung VCCA der herkömmlichen Spannungsgeneratorschaltungin Bezug auf ein Aktivierungssignal,
    [0023] 3 ein Schaltbild einer erfindungsgemäßen Schaltungzur Erzeugung einer internen Spannung,
    [0024] 4 ein Schaltbild eines Spannungsdetektorsder Spannungsgeneratorschaltung aus 3,
    [0025] 5 ein Schaltbild eines modifizierten Spannungsdetektorsder Spannungsgeneratorschaltung aus 3,
    [0026] 6 ein Schaltbild einer konkretenschaltungstechnischen Realisierung des modifizierten Spannungsdetektorsaus 5,
    [0027] 7 ein Schaltbild einer weiterenerfindungsgemäßen Schaltungzur Erzeugung einer internen Spannung,
    [0028] 8 ein Schaltbild eines Spannungsteilers derSpannungsgeneratorschaltung aus 7 und
    [0029] 9 eine schematische Darstellungder Veränderungder internen Spannung VCCA und eines Signals VA in der Spannungsgeneratorschaltung aus 3.
    [0030] 3 zeigt ein Schaltbild einesAusführungsbeispielseiner erfindungsgemäßen Schaltung 20 zurErzeugung einer internen Spannung VCCA. Die Spannungsgeneratorschaltung 20 umfassteinen Komparator 11, einen NMOS-Transistor N1, einen PMOS-TransistorP1 und einen Spannungsdetektor 21 zum Detektieren der internenSpannung VCCA.
    [0031] Diegleichen Bezugszeichen in den Schaltungen aus 1 und 3 bezeichnenKomponenten, die gleiche oder ähnlicheFunktionen ausführen.So vergleicht der Komparator 11 beispielsweise die interneSpannung VCCA mit einer Referenzspannung VREFA und gibt ein Treibersignalan den PMOS-Transistor P1 aus. Im Zusammenhang mit der Beschreibungder Ausführungsbeispieleweist ein deaktiviertes Signal einen Spannungspegel auf, welcherunterhalb eines vorgegebenen Spannungspegels liegt, beispielsweiseeinen niedrigen logischen Spannungspegel. Analog weist ein aktiviertesSignal einen Spannungspegel auf, welcher oberhalb eines vorgegebenenSpannungspegels liegt, beispielsweise einen hohen logischen Spannungspegel.Beispiele fürniedrige und hohe Pegel werden nachfolgend unter Bezugnahme auf 9 beschrieben.
    [0032] Wieaus 3 ersichtlich ist,detektiert der Spannungsdetektor 21 die interne SpannungVCCA in Reaktion auf ein Aktivierungssignal PACT und aktiviert einSignal VA, wenn der Pegel der internen Spannung VCCA niedriger odergleich einer Zielspannung ist, und deaktiviert das Signal VA, wenndie interne Spannung VCCA größer alsdie Zielspannung ist. Insbesondere detektiert der Spannungsdetektor 21,wenn das Aktivierungssignal PACT aktiviert ist, erst den Pegel derinternen Spannung VCCA und erzeugt dann das Signal VA mit einemhohen Pegel, wenn die interne Spannung VCCA kleiner oder gleich einerZielspannung ist, bzw. mit einem niedrigen Pegel, wenn die interneSpannung VCCA die Zielspannung übersteigt.Andererseits erzeugt der Spannungsdetektor 21 das SignalVA mit einem niedrigen Pegel, wenn das Aktivierungssignal PACT deaktiviert ist,d.h. beispielsweise auf einem niedrigen Pegel erzeugt wird.
    [0033] Während desBetriebs erzeugt der Detektor 21 für die interne Spannung VCCAder Spannungsgeneratorschaltung 20 das Signal VA mit einemniedrigen Pegel, wenn das Aktivierungssignal PACT auf einem niedrigenPegel erzeugt wird, und der NMOS-Transistor N1 wird sperrend geschaltet.In diesem Zustand führtdie Spannungsgeneratorschaltung 20 einen normalen Treibervorgangaus, um den Pegel der internen Spannung VCCA auf dem Pegel der ReferenzspannungVREFA zu halten, wobei der normale Treibervorgang auf einem vomKomparator 11 an den PMOS-Transistor P1 übertragenenAusgabesignal basiert.
    [0034] Wirddas Aktivierungssignal PACT mit einem hohen Pegel erzeugt, danndetektiert der Spannungsdetektor 21 den Pegel der internenSpannung VCCA und erzeugt das Signal VA mit einem hohen Pegel, wenndie interne Spannung VCCA kleiner oder gleich der Zielspannung ist,so dass der NMOS-Transistor N1 leitend geschaltet wird. Daraus resultiert,dass ein Spannungspegel an einem Knoten A kleiner wird als während desnormalen Treiberbetriebs und die Treiberfähigkeit des PMOS-TransistorsP1 verglichen mit dem normalen Treiberbetrieb gesteigert wird, sodass der PMOS-Transistor P1 einen Übersteuerungsvorgang ausführt. Istder Pegel der internen Spannung VCCA jedoch höher als die Zielspannung, dannerzeugt der Spannungsdetektor 21 das Signal VA mit einemniedrigen Pegel, wodurch der NMOS-Transistor N1 sperrend geschaltetwird. Daraus resultiert, dass die Treiberfähigkeit des PMOS-Transistors P1 verglichenmit dem normalen Treiberbetrieb verkleinert wird, so dass der Übersteuerungsvorgangbeendet wird. Entsprechend bestimmt der korrespondierende Zustanddes NMOS-Transistors N1, d.h. leitend oder sperrend, in Abhängigkeitvom Pegel des Signals VA, das an den NMOS-Transistor N1 angelegtwird, ob eine Übersteuerungauftritt.
    [0035] Dasbedeutet, dass der Spannungsdetektor 21 aus 3 den Pegel der internenSpannung VCCA überwacht,wenn das Aktivierungssignal PACT aktiviert ist, und den NMOS-TransistorN1 leitend schaltet, um den Übersteuerungsvorgangauszuführen,wenn die interne Spannung VCCA kleiner oder gleich der Zielspannungist, und den NMOS-TransistorN1 sperrend schaltet, um den Übersteuerungsvorgangzu beenden, wenn die interne Spannung VCCA größer als die Zielspannung ist.
    [0036] 4 zeigt eine schaltungstechnischeRealisierung des Spannungsdetektors 21 der Spannungsgeneratorschaltung 20 aus 3. Der Spannungsdetektor 21 umfasstin diesem Beispiel Inverter I1 und I2, PMOS-Transistoren P2 und P3, NMOS-TransistorenN2 und N3 und einen Widerstand R1.
    [0037] DerSpannungsdetektor 21 ist so ausgeführt, dass die interne SpannungVCCA als Versorgungsspannung an die Inverter I1 und I2 angelegtist. Nachfolgend wird die Funktionsweise des Spannungsdetektors 21 aus 4 beschrieben.
    [0038] DerInverter I1 invertiert das Aktivierungssignal PACT, um ein invertiertesAktivierungssignal PACTB zu erzeugen. Der Inverter I2 invertiertdas invertierte Aktivierungssignal PACTB. Der PMOS-Transistor P2senkt den Spannungspegel des Ausgabesignals des Inverters I2 umeinen Wert ab, der gleich einer Schwellwertspannung VTP des PMOS-Transistors P2 ist.Der PMOS-Transistor P2 und der Widerstand R1 teilen den Spannungspegel desAusgabesignals des Inverters I2, um eine Teilspannung an einem KnotenB zu erzeugen. Der NMOS-Transistor N2 ist leitend geschaltet, wennder Spannungspegel am Knoten B größer als eine SchwellwertspannungVTN des NMOS-Transistors N2 ist, oder sperrend geschaltet, wennder Spannungspegel am Knoten B kleiner als die SchwellwertspannungVTN des NMOS-Transistors N2 ist. Der PMOS-Transistor P3 wird inReaktion auf das invertierte Aktivierungssignal PACTB mit einemniedrigen Pegel leitend geschaltet, um den Spannungspegel am KnotenB zu erhöhen.Der NMOS-Transistor N3 wird währenddes normalen Treiberbetriebs in Reaktion auf einen hohen Pegel desinvertierten Aktivierungssignals PACTB leitend geschaltet, um einFloaten des Signals VA zu verhindern.
    [0039] Während desBetriebs erzeugt der Inverter I1 des Spannungsdetektors 21 einSignal mit einem hohen Pegel, wenn das Aktivierungssignal PACT miteinem niedrigen Pegel an den Inverter I1 angelegt wird. Der PMOS-TransistorP3 wird sperrend geschaltet und der NMOS-Transistor N2 wird leitendgeschaltet, so dass das Signal VA mit einem niedrigen Pegel erzeugtwird. Entsprechend wird der NMOS-Transistor N1 sperrend geschaltetund der PMOS-Transistor P1 führteinen normalen Treibervorgang in Reaktion auf das Ausgabesignaldes Komparators 11 aus.
    [0040] Wirddas Aktivierungssignal PACT mit einem hohen Pegel an den InverterI1 angelegt, dann erzeugt der Inverter I1 ein Signal mit einem niedrigen Pegel.Der PMOS-Transistor P3 wird leitend geschaltet, um das Signal VAmit einem hohen Pegel zu erzeugen. Der NMOS-Transistor N1 wird inReaktion auf das Signal VA mit einem hohen Pegel leitend geschaltet,um den Spannungspegel am Knoten A abzusenken. Dadurch führt derPMOS-Transistor P1 einen Übersteuerungsvorgangaus.
    [0041] DerInverter I2 erzeugt ein Signal mit einem hohen Pegel, wobei derAusgabespannungspegel des Inverters I2 gleich dem Pegel der internenSpannung VCCA ist. Der PMOS-Transistor P2 und der Widerstand R1teilen die Ausgabespannung des Inverters I2, um die Teilspannungam Knoten B zu erzeugen. Der NMOS-Transistor N2 ist sperrend geschaltet,um das Signal VA auf einem hohen Pegel zu halten, wenn der Spannungspegelam Knoten B kleiner als die Schwellwertspannung VTN des NMOS-TransistorsN2 ist, d.h. die interne Spannung VCCA ist kleiner oder gleich derZielspannung. Eine vom NMOS-Transistor N1 verursachte Spannungsabnahmeam Knoten A bleibt zur Steigerung der Treiberfähigkeit des PMOS-TransistorsP1 erhalten. Das bedeutet, dass der PMOS-Transistor P1 den Übersteuerungsvorgangfortsetzt.
    [0042] Andererseitswird der NMOS-Transistor N2 leitend geschaltet, um den Spannungspegeldes Signals VA abzusenken, wenn der Spannungspegel am Knoten B höher alsdie Schwellwertspannung VTN des NMOS-Transistors N2 ist, d.h. die interneSpannung VCCA ist größer alsdie Zielspannung. Eine vom NMOS-Transistor N1 verursachte Spannungsabnahmeam Knoten A wird dadurch graduell verkleinert, so dass die Treiberfähigkeitdes PMOS-Transistors P1 auf die Treiberfähigkeit für den normalen Treiberbetriebreduziert wird. Daher beendet der PMOS-Transistor P1 den Übersteuerungsbetrieb.
    [0043] Darausresultiert, dass der Übersteuerungsbetriebgesteuert werden kann, obwohl das Aktivierungssignal PACT mit einemhohen Pegel erzeugt wird. Der Spannungsdetektor 21 schaltetden NMOS-Transistor N1 leitend, damit der PMOS-Transistor P1 einen Übersteuerungsvorgangausführt, wennder Pegel der internen Spannung VCCA kleiner oder gleich der Zielspannungist. Der Spannungsdetektor 21 schaltet den NMOS-TransistorN1 sperrend, damit der PMOS-Transistor P1 keinen Übersteuerungsvorgangausführt,wenn der Pegel der internen Spannung VCCA die Zielspannung übersteigt,wodurch ein Überschwingendes Pegels der internen Spannung VCCA verhindert wird.
    [0044] 5 zeigt ein Schaltbild einesmodifizierten Spannungsdetektors 21 der Spannungsgeneratorschaltung 20 aus 3. Der Spannungsdetektor 21 umfassteinen Spannungsteiler 22 und einen Spannungskomparator 23.Nachfolgend wird die Funktionsweise der Komponenten aus 5 beschrieben.
    [0045] DerSpannungsteiler 22 teilt die interne Spannung VCCA in Reaktionauf das Aktivierungssignal PACT. Der Spannungskomparator 23 vergleicht eineTeilspannung vom Spannungsteiler 22 mit der ReferenzspannungVREFA, um das Signal VA zu erzeugen.
    [0046] Während desBetriebs führtder Spannungsteiler 22 keinen Spannungsteilungsbetriebaus, wenn das Aktivierungssignal PACT mit einem niedrigen Pegelerzeugt wird. Der Spannungskomparator 23 erzeugt das SignalVA mit einem niedrigen Pegel in Reaktion auf einen niedrigen Pegeldes Aktivierungssignals PACT. Daraus resultiert, dass der NMOS-Transistor N1 sperrendgeschaltet wird, so dass der PMOS-Transistor P1 einen normalen Treiberbetrieb ausführt.
    [0047] Wirddas Aktivierungssignal PACT mit einem hohen Pegel erzeugt, dannteilt der Spannungsteiler 22 die interne Spannung VCCA,um die Teilspannung zu erzeugen. Ist die interne Spannung VCCA kleiner odergleich der Zielspannung, dann ist die Teilspannung kleiner als dieReferenzspannung VREFA. Hingegen ist die Teilspannung höher alsdie Referenzspannung VREFA, wenn die interne Spannung VCCA die Zielspannung übersteigt.Der Spannungskomparator 23 vergleicht die Teilspannungmit der Referenzspannung VREFA, um das Signal VA mit einem hohenPegel zu erzeugen, wenn die Teilspannung niedriger als die ReferenzspannungVREFA ist, oder um das Signal VA mit einem niedrigen Pegel zu erzeugen,wenn die Teilspannung höherals die Referenzspannung VREFA ist.
    [0048] Dahererzeugt der Spannungsdetektor 21 das Signal VA mit einemhohen Pegel, wenn die interne Spannung VCCA kleiner oder gleichder Zielspannung ist, um den NMOS-Transistor N1 leitend zu schalten,damit der PMOS-Transistor P1 einen Übersteuerungsbetrieb ausführt. Überschreitetdie interne Spannung VCCA hingegen die Zielspannung, dann erzeugtder Spannungsdetektor 21 das Signal VA mit einem niedrigenPegel, um den NMOS-Transistor N1 sperrend zu schalten, damit derPMOS-Transistor P1 den Übersteuerungsbetriebbeendet.
    [0049] 6 zeigt ein detailliertesSchaltbild einer schaltungstechnischen Realisierung des Spannungsdetektors 21 aus 5. Der Spannungsteiler 22 umfasstin diesem Beispiel WiderständeR2 und R3 und einen NMOS-TransistorN4, und der Spannungskomparator 23 umfasst einen Komparator COM,einen Inverter I3 und einen NMOS-Transistor N5. Anstelle der Widerstände R2 undR3 kann ein MOS-Transistor verwendet werden. Bei der Schaltung aus 6 wird die interne SpannungVCCA als Versorgungsspannung an den Inverter I3 angelegt. Nachfolgendwird die Funktionsweise des Spannungsdetektors aus 6 beschrieben.
    [0050] DerNMOS-Transistor N4 wird in Reaktion auf das Aktivierungssignal PACTmit einem hohen Pegel leitend geschaltet. Ist der NMOS-Transistor N4 leitendgeschaltet, dann teilen die Widerstände R2 und R3 die interne SpannungVCCA und erzeugen an einem Knoten C die Teilspannung. Der KomparatorCOM vergleicht die Referenzspannung mit der Teilspannung, um dasSignal VA zu erzeugen. Der Inverter I3 erzeugt das invertierte Aktivierungssignal PACTB.Der NMOS-Transistor N5 wird in Reaktion auf das invertierte AktivierungssignalPACTB mit einem hohen Pegel leitend geschaltet, um das Signal VAmit einem niedrigen Pegel zu erzeugen. Der NMOS-Transistor N5 verhindertwährenddes normalen Treiberbetriebs einen floatenden Zustand des SignalsVA.
    [0051] Während desBetriebs erzeugt der Inverter I3 des Spannungsdetektors 21 dasinvertierte Aktivierungssignal PACTB mit einem hohen Pegel, wenn dasAktivierungssignal PACT mit einem niedrigen Pegel an den InverterI3 angelegt wird. Dadurch wird der NMOS-Transistor N5 leitend geschaltet,um das Signal VA mit einem niedrigen Pegel zu erzeugen. Daraus resultiert,dass der NMOS-Transistor N1 sperrend geschaltet ist, wodurch derPMOS-Transistor P1 den normalen Treiberbetrieb ausführt.
    [0052] Wirddas Aktivierungssignal PACT mit einem hohen Pegel an den InverterI3 angelegt, dann wird der NMOS-Transistor N4 leitend geschaltetund der Spannungsteiler 22 erzeugt am Knoten C über die Widerstände R2 undR3 die Teilspannung. Der Spannungsteiler 22 erzeugt amKnoten C die Teilspannung mit einem kleineren Pegel als die ReferenzspannungVREFA, wenn der Pegel der internen Spannung kleiner oder gleichder Zielspannung ist, oder erzeugt am Knoten C die Teilspannungmit einem größeren Pegelals die Referenzspannung VREFA, wenn der Pegel der internen Spannunggrößer alsdie Zielspannung ist. Der Inverter I3 erzeugt das invertierte AktivierungssignalPACTB mit einem niedrigen Pegel, wodurch der NMOS-Transistor N5 sperrendgeschaltet wird. Der Komparator COM vergleicht die Spannung am KnotenC mit der Referenzspannung VREFA, um das Signal VA mit einem hohenPegel zu erzeugen, wenn die Spannung am Knoten C kleiner als dieReferenzspannung VREFA ist, oder das Signal VA mit einem niedrigenPegel zu erzeugen, wenn die Spannung am Knoten C größer als dieReferenzspannung VREFA ist. Wird das Signal VA mit einem hohen Pegelerzeugt, dann wird der NMOS-Transistor N1 leitend geschaltet, sodass der PMOS-Transistor P1 den Übersteuerungsbetrieb ausführt. Wirdhingegen das Signal VA mit einem niedrigen Pegel erzeugt, dann wirdder NMOS-Transistor N1 sperrend geschaltet, so dass der PMOS-TransistorP1 den Übersteuerungsbetriebbeendet.
    [0053] 7 zeigt ein Schaltbild einesweiteren Ausführungsbeispielsder erfindungsgemäßen Spannungsgeneratorschaltung 30.Die Spannungsgeneratorschaltung 30 umfasst einen Komparator 11,einen PMOS-Transistor P1 und einen Spannungsteiler 31.
    [0054] Während desBetriebs erzeugt der Spannungsteiler 31 die interne SpannungVCCA als eine Spannung VC, wenn das Aktivierungssignal PACT aufeinem niedrigen Pegel an den Spannungsteiler 31 angelegtwird. Der Komparator 11 senkt wiederholend die Ausgabespannungab, wenn die Spannung VC kleiner als die Referenzspannung VREFAist, oder hebt die Ausgabespannung wiederholend an, wenn die SpannungVC höherals die Referenzspannung VREFA ist. Der PMOS-Transistor P1 führt basierendauf der Ausgabespannung des Komparators 11 den normalenTreibervorgang aus, um die interne Spannung VCCA auf dem Pegel derReferenzspannung VREFA zu halten.
    [0055] Wirddas Aktivierungssignal PACT mit einem hohen Pegel an den Spannungsteiler 31 angelegt, dannerzeugt der Spannungsteiler 31 die Spannung VC durch Teilender internen Spannung VCCA. Der Spannungsteiler 31 teiltdie interne Spannung VCCA, um die Spannung VC zu erzeugen, die kleinerals beim normalen Treibervorgang ist, wenn die interne SpannungVCCA kleiner oder gleich der Zielspannung ist, und teilt die interneSpannung VCCA, um die Spannung VC zu erzeugen, die höher alsbeim normalen Treibervorgang ist, wenn die interne Spannung VCCAgrößer alsdie Zielspannung ist. Um mit dem PMOS-Transistor P1 einen Übersteuerungsvorgangauszuführen,erzeugt der Komparator 11 die Ausgabespannung, die kleinerals beim normalen Treibervorgang ist, wenn die Spannung VC mit einem niedrigerenPegel als beim normalen Treibervorgang eingegeben wird. Der Komparator 11 erhöht die Ausgabespannung,um den PMOS-Transistor P1 zu veranlassen, den Übersteuerungsvorgang zu beenden, wenndie Spannung VC mit einem Pegel eingegeben wird, der höher alsder Pegel der Referenzspannung VREFA ist.
    [0056] 8 zeigt ein Schaltbild einerschaltungstechnischen Realisierung des Spannungsteilers 31 derSpannungsgeneratorschaltung 30 aus 7. Der Spannungsteiler 31 umfasstin diesem Beispiel WiderständeR4 und R5 und einen NMOS-Transistor N6.
    [0057] Während desBetriebs wird der NMOS-Transistor N6 sperrend geschaltet und derSpannungsteiler 31 gibt die interne Spannung VCCA als Spannung VCaus, wenn das Aktivierungssignal PACT mit einem niedrigen Pegelan den Spannungsteiler 31 angelegt wird.
    [0058] Wirddas Aktivierungssignal PACT mit einem hohen Pegel an den Spannungsteiler 31 angelegt, dannwird der NMOS-Transistor N6 leitend geschaltet und der Spannungsteiler 31 erzeugtdie durch die WiderständeR4 und R5 geteilte Spannung VC. Hierbei erzeugt der Spannungsteiler 31 dieSpannung VC mit einem niedrigeren Pegel als beim normalen Treibervorgang,wenn die interne Spannung VCCA kleiner oder gleich der Zielspannungist, und er erzeugt die Spannung VC mit einem höheren Pegel als die ReferenzspannungVREFA, wenn die interne Spannung VCCA größer als die Zielspannung ist.Die Erzeugung von variierenden Werten der Spannung VC wird durchein angepasstes Einstellen der Widerstandswerte der Widerstände R4 undR5 des Spannungsteilers 31 erreicht.
    [0059] Deshalbführt dieSpannungsgeneratorschaltung 30 aus 8 einen Übersteuerungsvorgang aus, wenndas aktive Aktivierungssignal PACT erzeugt wird und die interneSpannung VCCA kleiner oder gleich der Zielspannung ist, und siebeendet den Übersteuerungsvorgang,wenn die interne Spannung VCCA größer als die Zielspannung ist.
    [0060] 9 zeigt eine schematischeDarstellung der Änderungder internen Spannung VCCA und des Signals VA in der Spannungsgeneratorschaltung 20 aus 3, speziell wenn die Referenzspannungungefähr1,6V ist, die Zielspannung ungefähr2,0V (= 1,6V + ΔV,mit ΔV =0,4V) ist, eine relativ hohe externe Versorgungsspannung VEXT vonungefähr4V angelegt wird und das Aktivierungssignal PACT mit einem hohenPegel erzeugt wird. Wird das Aktivierungssignal PACT mit einem hohenPegel angelegt, beispielsweise zum Zeitpunkt 20n, dannwechselt das Signal VA auf einen hohen Pegel. Der NMOS-TransistorN1 wird leitend ge schaltet und der PMOS-Transistor P1 führt einen Übersteuerungsvorgangaus. Daraus resultiert, dass die interne Spannung VCCA ansteigt.
    [0061] Übersteigtdie interne Spannung VCCA die Zielspannung, dann wechselt das SignalVA auf einen niedrigen Pegel. Der NMOS-Transistor N1 wird sperrendgeschaltet und der PMOS-Transistor P1 beendet den Übersteuerungsvorgang.Dadurch wird die interne Spannung VCCA abgesenkt.
    [0062] Sinktdie interne Spannung VCCA unter die Zielspannung ab, dann wechseltdas Signal VA auf hohen Pegel. Dadurch wird der NMOS-Transistor N1 wiederleitend geschaltet und der PMOS-Transistor P1 führt wieder den Übersteuerungsvorgangaus.
    [0063] Wieaus 9 ersichtlich ist,führt dieerfindungsgemäße Spannungsgeneratorschaltungnicht kontinuierlich den Übersteuerungsvorgangaus, wenn das Aktivierungssignal erzeugt wird. Statt dessen istes möglich,den Übersteuerungsvorgangauszuführen,wenn der Pegel der internen Spannung kleiner oder gleich der Zielspannungist, und den Übersteuerungsvorgangzu beenden, wenn der Pegel der internen Spannung größer alsdie Zielspannung ist.
    [0064] Wiein der obigen Beschreibung ausgeführt ist, überwacht die erfindungsgemäße Spannungsgeneratorschaltungeine Veränderungder internen Spannung, wenn das Aktivierungssignal aktiviert odererzeugt wird, und beendet den Übersteuerungsvorgang,wenn die interne Spannung die Zielspannung übersteigt, während sieden Übersteuerungsvorgangausführt,wenn die interne Spannung kleiner oder gleich der Zielspannung ist,wodurch ein Überschwingender internen Spannung auch dann verhindert wird, wenn die externeSpannung ansteigt.
    [0065] Dadurchhaben Halbleiterspeicherbausteine mit der erfindungsgemäßen Schaltungzur Erzeugung einer internen Spannung eine verbesserte Bitleitungsabtastgeschwindigkeitund somit minimierte Datenlese- und Datenschreibverzögerungen.
    权利要求:
    Claims (23)
    [1] Spannungsgeneratorschaltung mit – Mitteln(11) zum Vergleichen einer internen Spannung (VCCA) miteiner Referenzspannung (VREFA) und Ausgeben eines ersten Treibersignalsund – Mitteln(P1) zum Treiben und Ausgeben der internen Spannung (VCCA) in Reaktionauf das erste Treibersignal, gekennzeichnet durch – Mittel(21) zum Detektieren der internen Spannung (VCCA) und zumErzeugen eines zweiten Treibersignals (VA) in Reaktion auf ein Aktivierungssignal (PACT)und – Übersteuerungs-Steuermittel(N1) zum Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal(VA).
    [2] Spannungsgeneratorschaltung nach Anspruch 1, dadurchgekennzeichnet, dass die Mittel (21) zum Detektieren derinternen Spannung (VCCA) – daszweite Treibersignal (VA) deaktivieren, wenn das Aktivierungssignal(PACT) deaktiviert ist, – daszweite Treibersignal (VA) aktiveren, wenn das Aktivierungssignal(PACT) aktiviert ist und die interne Spannung (VCCA) kleiner odergleich einer Zielspannung ist, und – das zweite Treibersignal(VA) deaktivieren, wenn das Aktivierungssignal (PACT) aktiviertist und die interne Spannung (VCCA) größer als die Zielspannung ist.
    [3] Spannungsgeneratorschaltung nach Anspruch 1 oder2, dadurch gekennzeichnet, dass die Mittel (21) zum Detektierender internen Spannung (VCCA) das zweite Treibersignal (VA) mit einemniedrigen Pegel ausgeben, wenn das Aktivierungssignal (PACT) aufeinem niedrigen Pegel ist, das zweite Treibersignal (VA) mit einem hohenPegel ausgeben, wenn das Aktivierungssignal (PACT) auf einem hohenPegel ist und die interne Spannung (VCCA) kleiner oder gleich einerZielspannung ist, und das zweite Treibersignal (VA) mit einem niedrigenPegel ausgeben, wenn das Aktivierungssignal (PACT) auf einem hohenPegel ist und die interne Spannung (VCCA) größer als die Zielspannung ist.
    [4] Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass die Mittel (21) zum Detektierender internen Spannung (VCCA) folgende Elemente umfassen: – einenersten Inverter (I1), der ein invertiertes Aktivierungssignal (PACTB)aus dem Aktivierungssignal erzeugt und zwischen der internen Spannung(VCCA) und einer Massespannung eingeschleift ist, – einenzweiten Inverter (I2), der das invertierte Aktivierungssignal (PACTB)invertiert und zwischen der internen Spannung (VCCA) und der Massespannung eingeschleiftist, – einenersten Spannungsgenerator (P2), der ein Ausgabesignal des zweitenInverters (I2) empfängt undeine erste, aus dem Ausgabesignal abgeleitete Spannung ausgibt, – einenersten, mit der internen Spannung (VCCA) verbundenen Transistor(P3), der leitend geschaltet wird, um das zweite Treibersignal (VA)in Reaktion auf das invertierte Aktivierungssignal (PACTB) zu aktivieren, – einenzweiten, mit der Massespannung verbundenen Transistor (N2), derleitend geschaltet wird, um das zweite Treibersignal (VA) zu deaktivieren,wenn die erste Spannung größer alseine vorbestimmte Spannung ist, und – einen Schalttransistor (N3),der leitend geschaltet wird, um das zweite Treibersignal (VA) inReaktion auf das invertierte Aktivierungssignal (PACTB) zu deaktivieren.
    [5] Spannungsgeneratorschaltung nach Anspruch 4, dadurchgekennzeichnet, dass der erste Transistor (P3) einen Sourceanschlusszum Empfangen der Massespannung, einen Gateanschluss zum empfangendes invertierten Aktivierungssignals (PACTB) und einen Drainanschlusszum Ausgeben des zweiten Treibersignals (VA) umfasst.
    [6] Spannungsgeneratorschaltung nach Anspruch 4 oder5, dadurch gekennzeichnet, dass der zweite Transistor (N2) einenSourceanschluss zum Empfangen der Massespannung, einen Gateanschlusszum Empfangen der ersten Spannung und einen Drainanschluss zum Ausgebendes zweiten Treibersignals (VA) umfasst.
    [7] Spannungsgeneratorschaltung mit – erstenVergleichsmitteln (11) zum Vergleichen einer internen Spannung(VCCA) mit einer Referenzspannung (VREFA) und zum Ausgeben einesersten Treibersignals und – Mitteln(P1) zum Treiben und Ausgeben der internen Spannung (VCCA) in Reaktionauf das erste Treibersignal, gekennzeichnet durch – Mittel(22) zum Teilen der internen Spannung (VCCA) und zum Erzeugeneiner Teilspannung in Reaktion auf ein Aktivierungssignal (PACT), – zweiteVergleichsmittel (23) zum Vergleichen der Teilspannungmit der Referenzspannung (VREFA) und zum Erzeugen eines zweitenTreibersignals (VA) und – Übersteuerungs-Steuermittel(N1) zum Steuern des ersten Treibersignals in Reaktion auf das zweite Treibersignal(VA).
    [8] Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass die Übersteuerungs-Steuermitteleinen NMOS-Transistor (N1) umfassen, dessen Drainanschluss mit einemAusgabeanschluss der Vergleichsmittel oder ersten Vergleichsmittel(11) verbunden ist, dessen Gateanschluss das zweite Treibersignal(VA) empfängtund dessen Sourceanschluss mit einer Massespannung verbunden ist.
    [9] Spannungsgeneratorschaltung nach Ansprüche 7 oder8, dadurch gekennzeichnet, dass die zweiten Vergleichsmittel (23)das zweite Treibersignal (VA) deaktivieren, wenn das Aktivierungssignal (PACT)deaktiviert ist, und die Teilspannung mit der Referenzspannung (VREFA)vergleichen, wenn das Aktivierungssignal (PACT) aktiviert ist, umdas zweite Treibersignal (VA) zu aktivieren, wenn die Teilspannungkleiner als die Referenzspannung (VREFA) ist, und das zweite Treibersignal(VA) zu deaktivieren, wenn die Teilspannung größer als die Referenzspannung(VREFA) ist.
    [10] Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis9, dadurch gekennzeichnet, dass die zweiten Vergleichsmittel (23)das zweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben,wenn das Aktivierungssignal (PACT) auf einem niedrigen Pegel ist,und die Teilspannung mit der Referenzspannung (VREFA) vergleichen,wenn das Aktivierungssignal (PACT) auf einem hohen Pegel ist, umdas zweite Treibersignal (VA) mit einem hohen Pegel auszugeben,wenn die Teilspannung kleiner als die Referenzspannung (VREFA) ist,und das zweite Treibersignal (VA) mit einem niedrigen Pegel auszugeben,wenn die Teilspannung größer alsdie Referenzspannung (VREFA) ist.
    [11] Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis10, dadurch gekennzeichnet, dass die zweiten Vergleichsmittel (23)folgende Elemente umfassen: – einen ersten Inverter (I3),der ein invertiertes Aktivierungssignal (PACTB) aus dem Aktivierungssignal erzeugt, – einenSchalttransistor (N5), um das zweite Treibersignal (VA) in Reaktionauf das invertierte Aktivierungssignal (PACTB) zu deaktivieren,und – einenKomparator (COM), der die Teilspannung mit der Referenzspannung(VREFA) vergleicht und das zweite Treibersignal (VA) aktiviert,wenn die Teilspannung kleiner als die Referenzspannung (VREFA) ist, unddas zweite Treibersignal (VA) deaktiviert, wenn die Teilspannunggrößer alsdie Referenzspannung (VREFA) ist.
    [12] Spannungsgeneratorschaltung nach einem der Ansprüche 4 bis11, dadurch gekennzeichnet, dass der Schalttransistor (N3, N5) einenSourceanschluss, der mit einer Massespannung verbunden ist, einenGateanschluss zum Empfangen des invertierten Aktivierungssignals(PACTB) und einen Drainanschluss zum Ausgeben des zweiten Treibersignals (VA)umfasst.
    [13] Spannungsgeneratorschaltung mit– Mitteln(11) zum Vergleichen einer Vergleichsspannung (VC) miteiner Referenzspannung (VREFA) und zum Erzeugen eines ersten Treibersignalsund – Mitteln(P1) zum Treiben und Ausgeben einer internen Spannung (VCCA) inReaktion auf das erste Treibersignal, gekennzeichnet durch – Spannungsteilungsmittel31, um in Reaktion auf ein Aktivierungssignal (PACT) während einesnormalen Treiberbetriebs die Vergleichsspannung (VC) mit dem Pegelder internen Spannung (VCCA) zu erzeugen und während eines Übersteuerungsbetriebsdie interne Spannung (VCCA) zu teilen und die Vergleichsspannung(VC) mit dem Pegel einer Teilspannung zu erzeugen.
    [14] Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis13, dadurch gekennzeichnet, dass die Mittel (P1) zum Treiben derinternen Spannung (VCCA) einen PMOS-Transistor (P1) umfassen.
    [15] Spannungsgeneratorschaltung nach einem der Ansprüche 1 bis14, dadurch gekennzeichnet, dass das Aktivierungssignal (PACT) einPulssignal mit einer vorgegeben Pulsbreite ist.
    [16] Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis15, dadurch gekennzeichnet, dass die Spannungsteilungsmittel (22, 31)die interne Spannung (VCCA) ausgeben, wenn das Aktivierungssignal(PACT) deaktiviert ist, und die interne Spannung (VCCA) teilen unddie Teilspannung ausgeben, wenn das Aktivierungssignal (PACT) aktiviert ist.
    [17] Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis16, dadurch gekennzeichnet, dass die geteilte interne Spannung kleinerals die Referenzspannung (VREFA) ist, wenn die interne Spannung(VCCA) kleiner oder gleich einer Zielspannung ist, und die geteilteinterne Spannung größer alsdie Referenzspannung (VREFA) ist, wenn die interne Spannung (VCCA)größer alsdie Zielspannung ist.
    [18] Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis17, dadurch gekennzeichnet, dass die Spannungsteilungsmittel (22, 31)die interne Spannung (VCCA) ausgeben, wenn das Aktivierungssignal(PACT) auf einem niedrigen Pegel ist, und die interne Spannung (VCCA)teilen und die Teilspannung ausgeben, wenn das Aktivierungssignal (PACT)auf einem hohen Pegel ist.
    [19] Spannungsgeneratorschaltung nach einem der Ansprüche 7 bis18, dadurch gekennzeichnet, dass die Spannungsteilungsmittel (22, 31)folgende Elemente umfassen: – eine erste Last (R2, R4),die zwischen der internen Spannung (VCCA) und einem ersten Knoten(C) eingeschleift ist, – einezweite Last (R3, R5), die zwischen dem ersten Knoten (C) und einemzweiten Knoten eingeschleift ist, und – einen Schalttransistor (N4,N6), dessen Drainanschluss mit dem zweiten Knoten verbunden ist,dessen Gateanschluss das Aktivierungssignal (PACT) empfängt unddessen Sourceanschluss mit einer Massespannung verbunden ist, wobeidie geteilte interne Spannung am ersten Knoten (C) anliegt.
    [20] Spannungsgeneratorschaltung nach Anspruch 19, dadurchgekennzeichnet, dass der Schalttransistor (N4, N6) einen NMOS-Transistor umfasst.
    [21] Verfahren zur Erzeugung einer internen Spannung,bei dem – eineinterne Spannung (VCCA) mit einer Referenzspannung (VREFA) verglichenwird, um ein erstes Treibersignal zu erzeugen, und – die interneSpannung (VCCA) in Reaktion auf das erste Treibersignal ausgegebenwird, gekennzeichnet durch die Schritte: – Detektierender internen Spannung (VCCA) und Ausgeben eines zweiten Treibersignals(VA) in Reaktion auf ein Aktivierungssignal (PACT) und – Steuerndes ersten Treibersignals in Reaktion auf das zweite Treibersignal(VA).
    [22] Verfahren nach Anspruch 21, weiter dadurch gekennzeichnet,dass – daszweite Treibersignal (VA) deaktiviert wird, wenn das Aktivierungssignal(PACT) deaktiviert wird, – daszweite Treibersignal (VA) aktiviert wird, wenn das Aktivierungssignal(PACT) aktiviert wird und die interne Spannung (VCCA) kleiner odergleich einer Zielspannung ist, und – das zweite Treibersignal(VA) deaktiviert wird, wenn das Aktivierungssignal (PACT) aktiviertwird und die interne Spannung (VCCA) größer als die Zielspannung ist.
    [23] Verfahren nach Anspruch 21 oder 22, weiter dadurchgekennzeichnet, dass – daszweite Treibersignal (VA) mit einem niedrigen Pegel ausgeben wird,wenn das Aktivierungssignal (PACT) auf einem niedrigen Pegel ist, – das zweiteTreibersignal (VA) mit einem hohen Pegel ausgeben wird, wenn dasAktivierungssignal (PACT) auf einem hohen Pegel ist und die interne Spannung(VCCA) kleiner oder gleich einer Zielspannung ist, und – das zweiteTreibersignal (VA) mit einem niedrigen Pegel ausgeben wird, wenndas Aktivierungssignal (PACT) auf einem hohen Pegel ist und dieinterne Spannung (VCCA) größer alsdie Zielspannung ist.
    类似技术:
    公开号 | 公开日 | 专利标题
    KR940008286B1|1994-09-09|내부전원발생회로
    US8085085B1|2011-12-27|Substrate bias feedback scheme to reduce chip leakage power
    EP0883247B1|2005-05-25|Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden
    KR100231951B1|1999-12-01|반도체 집적회로
    US5249155A|1993-09-28|Semiconductor device incorporating internal voltage down converting circuit
    US7468624B2|2008-12-23|Step-down power supply
    JP2919761B2|1999-07-19|半導体メモリー装置用電圧降下回路
    US5280455A|1994-01-18|Voltage supply circuit for use in an integrated circuit
    US5917762A|1999-06-29|Circuit and method for providing a substantially constant time delay over a range of supply voltages
    EP1411407B1|2007-08-08|Schaltung und Verfahren zum Erzeugen einer internen Betriebsspannung
    KR100562501B1|2006-03-21|파워-온 초기화 회로 및 그를 포함하는 반도체 집적 회로장치
    US7301848B2|2007-11-27|Apparatus and method for supplying power in semiconductor device
    US6778460B1|2004-08-17|Semiconductor memory device and method for generation of core voltage
    US7250811B2|2007-07-31|Internal voltage generator of semiconductor memory device
    KR100854419B1|2008-08-26|파워 업 신호 생성장치
    KR100647184B1|2006-11-23|반도체 장치 및 반도체 장치의 구동 방법
    US6788577B2|2004-09-07|Nonvolatile semiconductor memory
    US7383138B2|2008-06-03|Semiconductor device
    KR100624920B1|2006-09-15|반도체 장치의 오실레이터
    US7173480B2|2007-02-06|Device for controlling the operation of internal voltage generator
    KR100383769B1|2003-05-14|펌핑 전압 레귤레이션 회로
    US5321653A|1994-06-14|Circuit for generating an internal source voltage
    US6753697B2|2004-06-22|Semiconductor device capable of maintaining output signal even if internal power supply potential is turned off
    KR100548558B1|2006-02-02|반도체 장치용 내부전압 발생기
    US7839159B2|2010-11-23|ZQ calibration circuit and a semiconductor device including a ZQ calibration circuit
    同族专利:
    公开号 | 公开日
    US7049881B2|2006-05-23|
    US20040217804A1|2004-11-04|
    KR100629258B1|2006-09-29|
    TW200502969A|2005-01-16|
    KR20040082894A|2004-09-30|
    JP2004288190A|2004-10-14|
    JP4350568B2|2009-10-21|
    TWI256051B|2006-06-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-11-25| OP8| Request for examination as to paragraph 44 patent law|
    2011-02-22| R016| Response to examination communication|
    2015-10-01| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]