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    Die Erfindung bezieht sich auf einen Halbleiterspeicherbaustein (100) mit einer Mehrzahl von ersten Datenleitungen bzw. Datenleitungsabtastverstärkern (S11) und einer Mehrzahl von zweiten Datenleitungen bzw. Datenabtastverstärkern (S12). DOLLAR A Erfindungsgemäß umfasst jeder der ersten Datenleitungsabtastverstärker (S11) einen Spannungsabtastverstärker (260), wobei ihm Datenleitungen eines ersten Typs zugeordnet sind, welche von einem Bitleitungsabtastverstärker (210) kommen, und jeder der zweiten Datenleitungsabtastverstärker (S12) umfasst einen Stromabtastverstärker (240) und einen Spannungsabtastverstärker (260), wobei ihm Datenleitungen eines zweiten Typs zugeordnet sind, welche vom Bitleitungsabtastverstärker (210) kommen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine vom DRAM-Typ.
    公开号:DE102004013055A1
    申请号:DE200410013055
    申请日:2004-03-10
    公开日:2004-09-30
    发明作者:Sang-Joon Hwang
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C11-409
    专利说明:
    [0001] Die Erfindung betrifft einen Halbleiterspeicherbausteinmit ersten und zweiten Datenleitungen bzw. Datenabtastverstärkern.
    [0002] 1 zeigteine herkömmlicheArchitektur füreinen dynamischen Speicher mit direktem Zugriff (DRAM). Wie ausder 1 ersichtlich ist,umfass der DRAM 1 eine Mehrzahl von Speicherbänken BANK-1 bis BANK-4. JedeSpeicherbank BANK-1 bis BANK-4 umfasst eine Mehrzahl von Speicherzellen MC.Zeilendecoder und Spaltendecoder decodieren eine Adresse und schaltenWortleitungen WL und Spaltenauswahlleitungen CSL frei, um beispielsweiseDaten aus einer der Speicherzellen MC auszulesen. Eine Datenausgabevon der Speicherzelle MC wird auf einer Bitleitung BL ausgegeben.Ein BitleitungsabtastverstärkerBLSA tastet den von der Speicherzelle MC ausgegebenen Datenwertab und verstärktihn und gibt den abgetasteten Datenwert auf einer Datenleitung DLund einer komplementärenDatenleitung DLB aus. Multiplexer MUX1, MUX2, MUX3 und MUX4, diejeweils einer der Speicherbänke BANK-1bis BANK-4 zugeordnet sind, geben den Datenwert auf der DatenleitungDL und der komplementärenDatenleitung DLB basierend auf einer empfangenen Bankadresse BA1bis BA4 selektiv aus.
    [0003] Da die Bitleitungsabtastverstärker BLSA sehrklein sind und die Last auf der Datenleitung sehr groß ist, wirdein DatenleitungsabtastverstärkerDSA benutzt, um das Signal auf der jeweiligen Datenleitung zusätzlich zuverstärken,die durch einen der Multiplexer MUX1 bis MUX4 mit dem Datenieitungsabtastverstärker DSAverbunden ist. Im Wesentlichen sind zwei Arten von Datenleitungsabtastverstärkern DSAbekannt, ein Spannungsabtastverstärker VSA und ein Stromabtastverstärker CSA.Der SpannungsabtastverstärkerVSA verstärktein Signal, um einen großenSpannungsausschlag zu erzielen, und es wird eine merkliche Zeitdauerbenötigt, umdas Signal zwischen zwei Zuständenzu wechseln. im Gegensatz dazu wird für einen Zustandswechsel beimStromabtastverstärkerCSA weniger Zeit benötigt,dafür istder Spannungsausschlag nicht sehr groß. Daher hat der Stromabtastverstärker CSA eineschnellere Reaktionsgeschwindigkeit als der Spannungsabtastverstärker VSA,der einen größeren Spannungsausschlagerzeugt. Um die Vorteile beider Verstärkerarten zur Verfügung zustellen, umfasst der herkömmlicheDatenleitungsabtastverstärkerDSA aus 1 einen Stromabtastverstärker CSAund einen SpannungsabtastverstärkerVSA.
    [0004] Wie aus 1 weiter ersichtlich ist, werden, wenndie Anzahl von DatenanschlüssenDQ1 bis DQn gleich acht ist, acht Datenleitungsabtastverstärker DSAzur Verfügunggestellt, was bedeutet, dass auch acht Stromabtastverstärker CSAzur Verfügung gestelltwerden. Währenddie Reaktionsgeschwindigkeit der Stromabtastverstärker CSAgrößer alsdie Reaktionsgeschwindigkeit der Spannungsabtastverstärker VSAist, verbrauchen die Stromabtastverstärker CSA im Betrieb mehr Energie.Dies kann zu signifikanten Problemen bei Speicherbausteinen miteiner größeren Datenkapazität führen, dajede Datenanschlussflächeoder je der Datenanschluss DQ einen zugehörigen Stromabtastverstärker CSAbenötigt.
    [0005] Es ist Aufgabe der Erfindung, einenHalbleiterspeicherbaustein anzugeben, der diese genannte Schwierigkeitganz oder teilweise vermeidet.
    [0006] Die Erfindung löst diese Aufgabe durch einen Halbleiterspeicherbausteinmit den Merkmalen des Patentanspruchs 1 oder 8.
    [0007] Vorteilhafte Weiterbildungen derErfindung sind in den abhängigenAnsprüchenangegeben.
    [0008] Vorteilhafte, nachfolgend beschriebeneAusführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte,herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt, in denen zeigen:
    [0009] 1 einBlockschaltbild einer herkömmlichenArchitektur füreinen dynamischen Speicherbaustein mit direktem Zugriff (DRAM),
    [0010] 2 einBlockschaltbild einer Architektur für ein erstes Ausführungsbeispieleines erfindungsgemäßen dynamischenSpeicherbausteins mit direktem Zugriff (DRAM),
    [0011] 3 einSchaltbild eines Datenleitungsabtastverstärkers aus 2, der einen Stromabtastverstärker undeinen Spannungsabtastverstärkerumfasst,
    [0012] 4 einStrom-Spannungs-Diagramm eines MOS-Transistors im Stromabtastverstärker aus 3,
    [0013] 5 einZeitablaufdiagramm von Signalen des Datenleitungsabtastverstärkers aus 3 während eines Lesevorgangs,
    [0014] 6 einSchaltbild eines von einem Spannungsabtastverstärker gebildeten Datenleitungsabtastverstärkers aus 2,
    [0015] 7 einZeitablaufdiagramm von Signalen des Datenleitungsabtastverstärkers aus 6 während eines Lesevorgangs,
    [0016] 8 einBlockschaltbild einer Architektur für ein zweites Ausführungsbeispieleines erfindungsgemäßen dynamischenSpeicherbausteins mit direktem Zugriff (DRAM),
    [0017] 9 einBlockschaltbild einer Architektur für ein drittes Ausführungsbeispieleines erfindungsgemäßen dynamischenSpeicherbausteins mit direktem Zugriff (DRAM) und
    [0018] 10 einBlockschaltbild einer Architektur für ein viertes Ausführungsbeispieleines erfindungsgemäßen dynamischenSpeicherbausteins mit direktem Zugriff (DRAM).
    [0019] 2 zeigteine Architektur fürein erstes Ausführungsbeispieleines erfindungsgemäßen dynamischenSpeicherbausteins mit direktem Zugriff (DRAM). Wie aus 2 ersichtlich ist, umfasstder DRAM 100 eine Mehrzahl von Speicherbänken BANK-1bis BANK-4 in jedem Speicherblock. Jede Speicherbank BANK-1 bisBANK-4 umfasst eine Mehrzahl von Speicherzellen MC. Ein jeweiligerZeilendecoder und ein jeweiliger Spaltendecoder decodieren eineAdresse und geben Wortleitungen WL und Spaltenauswahlleitungen CSLfrei, um beispielsweise Daten aus der Speicherzelle MC zu lesen.Die Daten werden von der Speicherzelle MC auf eine Bitleitung BLausgegeben. Ein Bitleitungsabtastverstärker BLSA tastet den von derSpeicherzelle MC ausgegebenen Datenwert ab und verstärkt ihnund gibt den abgetasteten Datenwert auf einer Datenleitung DL undeiner komplementärenDatenleitung DLB aus.
    [0020] Wie aus 2 ersichtlich ist, führen die Datenleitungen DLund DLB von jeder Speicherbank BANK-1 bis BANK-4 in einem Speicherblockzu einer zugeordneten Datenleitungsabtastverstärker- und Multiplexerarchitektur 500,die einen zugeordneten Datenanschluss oder eine zugeordnete Datenanschlussfläche DQ1,...an einem Randbereich des DRAM-Bausteinsbzw. DRAM-Chips 100 mit einem Signal auf den Datenleitungenvon einem der SpeicherbänkeBANK-1 bis BANK-4 versorgt. Wie aus 2 weiterersichtlich ist, sind die Datenleitungen für eine erste und dritte SpeicherbankBANK-1 und BANK3 aufgrund ihrer Nähe zu den Datenanschlüssen DQund der Datenleitungsabtastverstärker-und Multiplexerarchitektur 500 wesentlich kürzer alsdie Datenleitungen füreine zweite und vierte Speicherbank BANK-2 und BANK-4. Daraus resultiert,dass eine größere Lastauf den Datenleitungen fürdie zweite und vierte Speicherbank BANK-2 und BANK-4 vorhanden ist.
    [0021] Die jeweilige Datenleitungsabtastverstärker- undMultiplexerarchitektur 500 umfasst erste bis vierte Multiplexer 11 bis 14,die mit den Datenleitungen von den ersten bis vierten Speicherbänken BANK-1 bisBANK-4 verbunden sind. Jeder Multiplexer 11 bis 14 gibtdas Signal auf der zugeordneten Datenleitung basierend auf der empfangenenBankadresse BA1 bis BA4 selektiv aus. Die Ausgänge des ersten und drittenMultiplexers 11 und 13 sind mit einem ersten Datenleitungsabtastverstärker S11und die Ausgängedes zweiten und vierten Multiplexers 12 und 14 sindmit einem zweiten Datenleitungsabtastverstärker S12 verbunden. Der ersteDatenleitungsabtastverstärkerS11 ist nur als Spannungsabtastverstärker VSA ausgeführt undder zweite Datenleitungsabtastverstärker S12 umfasst einen Stromabtastverstärker CSAund einen SpannungsabtastverstärkerVSA.
    [0022] Der erste Datenleitungsabtastverstärker S11 verstärkt dieSignale auf den kürzerenDatenleitungen der ersten und dritten Speicherbank BANK-1 und BANK-3,die näheram Datenanschluss DQ1,... und der Datenleitungsabtastverstärker- undMultiplexerarchitektur 500 angeordnet sind. Der zweiteDatenleitungsabtastverstärkerS12 verstärktdie Signale auf den längerenDatenleitungen der zweiten und vierten Speicherbank BANK-2 und BANK-4,die weiter weg vom Datenanschluss DQ1,... und der Datenleitungsabtastverstärker- undMultiplexerarchitektur 500 angeordnet sind. Zur Verstärkung derSignale auf den Datenleitungen mit einer kleineren Last wird nurder SpannungsabtastverstärkerVSA benutzt, während zurVerstärkungder Signale auf den Datenleitungen mit einer größeren Last der Spannungsabtastverstärker VSAund der StromabtastverstärkerCSA benutzt werden.
    [0023] Ein fünfter Multiplexer 15 gibtbasierend auf einer verbundenen Bankadresse BA13, die aus einer logischenODER-Verknüpfungder Bankadresse BA1 mit der Bankadresse BA3 resultiert, selektivdie vom ersten Datenleitungsabtastverstärker S11 verstärkten Signalean den Datenanschluss DQ1,... aus. Ein sechster Multiplexer 16 gibtbasierend auf einer verbundenen Bankadresse BA24, die aus einerlogischen ODER-Verknüpfung derBankadresse BA2 mit der Bankadresse BA4 resultiert, selektiv dievom zweiten Datenleitungsabtastverstärker S12 verstärkten Signalean den gleichen Datenanschluss DQ1,... aus.
    [0024] 3 zeigtein Schaltbild des zweiten Datenleitungsabtastverstärkers S12aus 2, in Verbindungmit einer Speicherzelle MC und einem Bitleitungsabtastverstärker 210.Die Speicherzelle MC, die einen Zugriffstransistor AT und eine Kapazität CAP umfasst,speichert ein Datenbit mit einem hohen oder einem niedrigen logischenSpannungspegel. In nicht gezeigter Weise werden ein Aktivierungsbefehl undeine Zeilenadresse angelegt, um eine Wortleitung WL freizugeben.Die Wortleitung WL gibt die Speicherzelle MC frei. Anders ausgedrückt, der ZugriffstransistorAT wird durch die Wortleitung WL freigegeben und dann werden dieDaten an einem Zellenknoten C zur Bitleitung BL übertragen (durch Ladungsteilung).Der Bitleitungsabtastverstärker 210 verstärkt dieauf die Bitleitung übertragenenDaten, wenn Abtastfreigabesignale PS1, PS2 den Betrieb des Bitleitungsabtastverstärkers 210 freigeben. Über Kreuzverbundene erste und zweite NMOS-Transistoren MN1 und MN2 und über Kreuzverbundene erste und zweite PMOS-TransistorenMP1 und MP2 dienen zur Verstärkungder Spannungsdifferenz zwischen der Bitleitung BL und einer komplementären BitleitungBLB, wenn die Abtastfreigabesignale PS1 und PS2 den Betrieb desBitleitungsabtastverstärkers 210 freigeben.Die Abtastfreigabesignale PS1 und PS2 geben den Betrieb des Bitleitungsabtastverstärkers 210 dadurchfrei, dass sie einen dritten NMOS- bzw. PMOS-Transistor MN3 undMP3 leitend schalten, die einen Stromfluss durch den Bitleitungsabtastverstärker 210 ermöglichen.
    [0025] Werden ein Lesebefehl und eine Spaltenadresseangelegt, dann erzeugt der Spaltendecoder ein Spaltenauswahlleitungssignalauf einer Spaltenauswahlleitung CSL. Die Spaltenauswahlleitung CSL gibtdie Datenübertragungvon der Bitleitung BL zu einer Datenleitung DL und von der komplementären BitleitungBLB zu einer komplementärenDatenleitung DLB frei, indem sie einen vierten und fünften NMOS-TransistorMN4 und MN5 leitend schaltet.
    [0026] Entsprechend einem Bankauswahlsignal BAi,wobei i eine natürlicheZahl ist, werden die ersten bis vierten Multiplexer 11 bis 14 an-oder abgeschaltet. In 3 istnur ein Multiplexer dargestellt, der den zweiten oder den viertenMultiplexer 12 oder 14 repräsentiert. Der zweite und vierteMultiplexer 12 und 14 umfassen jeweils SchalterS_DL und S_DLB, welche die Datenleitung DL und die komplementäre DatenleitungDLB selektiv mit dem Datenleitungsabtastverstärker S12 verbinden.
    [0027] Der Datenleitungsabtastverstärker S12umfasst einen Stromabtastverstärker 240 undeinen Spannungsabtastverstärker 260.Der Stromabtastverstärker 240 undder Spannungsabtastverstärker 260 wendenverschiedene Abtastverfahren an. Der Stromabtastverstärker 240 tastetStromunterschiede der Daten auf dem Datenleitungspaar DL und DLBab und erzeugt in Abhängigkeitvon der Stromdifferenz eine Potentialdifferenz zwischen Knoten inder Datenleitung DL und der komplementären Datenleitung DLB. Die Potentialdifferenzzwischen den Knoten DL und DLB erzeugt logische Pegel, die der Spannungsabtastverstärker 260 invollständigeCMOS-Spannungspegelausschlägevon VDD bis VSS konvertiert. Eine große Potentialdifferenz zwischenden Knoten DL und DLB kann die Abtasteffizienz im Spannungsabtastverstärker 260 erhöhen. DieAusgabesignale des Spannungsabtastverstärkers 260 werden zu TreibernMP12 und MN14 übertragen,um diese an einen Datenanschluss DQ auszugeben.
    [0028] Wie aus 3 ersichtlich ist, umfasst der Stromabtastverstärker 240 zweiLasttransistoren, die als vierter und fünfter PMOS-Transistor MP4 und MP5ausgeführtsind, und einen achten NMOS-Transistor MN8, der basierend auf einemersten Lesefreigabesignal PREAD1 den Betrieb des Stromabtastverstärkers 240 selektivfreigibt, wobei ein erster Inverter 11 das erste LesefreigabesignalPREAD1 invertiert, bevor es an den vierten und fünften PMOS-Transistor MP4 undMP5 angelegt wird. Der Stromabtastverstärker 240 umfasst über Kreuzverbundene sechste und siebte PMOS-Transistoren MP6 und MP7 sowieeinen sechsten und siebten NMOS-Transistor MN6 und MN7, die in Reihezwischen dem sechsten bzw. dem siebten PMOS-Transistor MP6 bzw.MP7 einerseits und dem achten NMOS-Transistor MN8 andererseits eingeschleift sind.Der Stromabtastverstärker 240 tastetSignale auf den Datenleitungen DL und DLB ab und verstärkt sie.
    [0029] Die Stromflüsse durch den sechsten und siebtenPMOS-Transistor MP6 und MP7 in 3 werdenals Ids1 bzw. Ids2 bezeichnet. Abhängig von der Differenz zwischenden StromflüssenIds1 und Ids2 wird die Spannungsdifferenz zwischen AusgabeknotenDDL und DDLB im Stromabtastverstärker 240 erzeugt. 4 zeigt eine entsprechende Strom-Spannungs-Charakteristikeines MOS-Transistors. Der sechste und der siebte PMOS-Transistor MP6und MP7 arbeiten abhängigvon den Strömen Ids1bzw. Ids2 unterschiedlich. Der spezifische Pegel der Gate-Source-Spannung Vgsbeträgtzwischen 0,3 V und 0,5 V, was zur Drain-Source-Spannung Vds zwischen 0,5 V und0,3 V passt.
    [0030] Ein zweites Lesefreigabesignal PREAD2gibt den Betrieb des Spannungsabtastverstärkers 260 frei, indemes einen achten und neunten PMOS-Transistor MP8 und MP9 sperrendschaltet und einen neunten NMOS-Transistor MN9 leitend schaltet.Dies ermöglichtes der Spannungsdifferenz zwischen den Ausgabeknoten DDL und DDLBim Stromabtastverstärker 240,einen zehnten und elften NMOS-Transistor MN10 und MN11 zu treiben.Der zehnte und elfte NMOS-Transistor MN10 und MN11 treiben die Spannungsverstärkung, umeine verstärkteSpannung VA an einem elften PMOS-Transistor MP11 und an einem dreizehntenNMOS-Transistors MN13 zu erhalten, deren Gateanschlüsse miteinanderverbunden sind und die in Reihe mit dem neunten und elften NMOS-Transistor MN9 undMN11 zwischen den Spannungen VDD und VSS eingeschleift sind, undum eine verstärktekomplementäreSpannung VAB an einem zehnten PMOS-Transistor MP10 und an einemzwölftenNMOS-Transistors MN12 zu erhalten, deren Gateanschlüsse miteinanderverbunden sind und die mit dem neunten und zehnten NMOS-Transistor MN9 undMN10 in Reihe zwischen den Spannungen VDD und VSS eingeschleiftsind.
    [0031] Die verstärkte Spannung VA wird durcheinen zweiten und dritten Inverter 12 und 13 invertiert undals Treibersignal an den zwölftenPMOS- TransistorMP12 angelegt. Die komplementäreverstärkte SpannungVAB wird durch einen vierten Inverter 14 invertiert undals Treibersignal an den vierzehnten NMOS-Transistor MN14 angelegt.Der zwölfte PMOS-TransistorMP12 und der vierzehnte NMOS-Transistor MN14 treiben den AusgabeanschlussDQ.
    [0032] 5 zeigtein Zeitablaufdiagramm der Schaltung aus 3 währendeines Lesevorgangs unter der Annahme, dass die Speicherzelle MCeinen hohen logischen Pegel speichert. Wird ein Aktivierungsbefehlmit einer Zeilenadresse angelegt, dann wird die Wortleitung WL freigegebenund die Bitleitungsabtastfreigabesignaie PS1 und PS2 werden dannfreigegeben, um einen Abtastvorgang der korrespondierenden BitleitungenBL und BLB zu starten. Hierbei wird ein Lesebefehl mit einer Spaltenadresse angelegtund eine entsprechende Spaltenauswahlleitung CSL wird freigegeben.Ein Spannungssprung von 0,5 V auf der komplementären Bitleitung BLB wird durchden Strompfad vom Lasttransistor MP5 zur Massespannung VSS über dendritten NMOS-Transistor MN3 gemäß dem Prinzipder Stromabtastung erzeugt. Die anfänglichen Zustände derDatenleitungen DL und DLB werden mit der Versorgungsspannung VDDvorgeladen. Ist die Spaltenauswahlleitung CSL freigegeben, dannsind die Daten auf der Datenleitung DL auf einem Pegel von 2 V unddie Daten auf der komplementärenDatenleitung DLB sind auf einem Pegel von ungefähr 1,99 V (∼ 2 V) unter der Annahme, dassder Pegel der Versorgungsspannung VDD gleich 2 V ist und die Massespannungeinen Pegel von 0 V hat.
    [0033] Die Spannungsdifferenz zwischen denDatenleitungen ist sehr klein, die Stromdifferenz ist jedoch groß, wie aus 4 ersichtlich ist. Jederder beiden Lasttransistoren MP4 und MP5 versorgt die Datenleitungenmit Strom aus der Versorgungsspannung VDD. Der erste Strompfad vonder Datenleitung DL zur Versorgungsspannung VDD über die MOS-Transistoren MN4, MP1 und MP3 ist kleinund der Stromfluss Ids1 über densechsten PMOS-Transistor MP6 ist groß. Der zweite Strompfad vonder komplementärenDatenleitung DLB zur Massespannung VSS über die Transistoren MN5, MN2und MN3 ist längerals der erste Strompfad und der Stromfluss Ids2 über den siebten PMOS-TransistorMP7 ist klein. Wie aus 4 ersichtlichist, ist der Spannungsunterschied zwischen einem Gateknoten und einemSourceknoten des siebten PMOS-Transistors MP7gleich 0,3 V. Daher sind die Ausgabeknoten DDL bzw. DDLB des Stromabtastverstärkers 240 auf einemPegel von 1,7 V bzw. 1,5 V. Die zugehörigen Ausgabespannungen VABund VA des Spannungsabtastverstärkers 260 sindauf einem Pegel von 2 V bzw. 0 V in Reaktion auf die Spannungspegelvon 1,7 V bzw. 1,5 V der Ausgabeknoten des Stromabtastverstärkers 240.Der Datenanschluss DQ gibt korrespondierend mit dem abgetastetenlogischen Pegel der Speicherzelle MC ein Signal mit einem hohenlogischen Pegel von 2 V aus.
    [0034] 6 zeigtein Schaltbild des ersten Datenleitungsabtastverstärkers S11aus 2 in Verbindungmit einer Speicherzelle MC und einem Bitleitungsabtastverstärker 210.Dieses Schaltbild entspricht dem Schaltbild für den zweiten Datenleitungsabtastverstärker S12aus 3 mit der Ausnahme, dasskein Stromabtastverstärker 240 vorhandenist. Stattdessen sind die Datenleitung DL und die komplementäre DatenleitungDLB direkt mit dem zehnten bzw. elften NMOS-Transistor MN10 undMN11 verbunden. 7 zeigtein Zeitablaufdiagramm der Schaltung aus 6 währendeines Lesevorgangs unter der Annahme, dass die Speicherzelle MCeinen hohen logischen Pegel speichert und die VersorgungsspannungVDD einen Pegel von 2 V und die Massespannung VSS einen Pegel von0 V hat. Das Zeitablaufdiagramm von 7 wirddurch die obige Beschreibung zum Zeitablaufdiagramm aus 5 für die Schaltung aus 3 verständlich. Daher wird hier aufeine wiederholte Beschreibung verzichtet.
    [0035] 8 zeigtein Blockschaltbild einer Architektur für ein zweites Ausführungsbeispieleines erfindungsgemäßen DRAMs.Wie aus 8 ersichtlich ist,umfasst der DRAM 200 eine Mehrzahl von Speicherbänken BANK-1 bis BANK-4. Jede SpeicherbankBANK-1 bis BANK-4 ist in einen oberen und einen unteren Teil aufgeteilt,wobei jeder obere und untere Teil die gleiche Struktur wie die im Zusammenhangmit 2 beschriebenenSpeicherbänkehaben. Entsprechend gibt jeder obere und untere Teil der Speicherbänke BANK-1bis BANK-4 einen abgetasteten Datenwert auf einer Datenleitung DL1U,DL2U, DL1L, DL2L,... und einer komplementären Datenleitung DL1UB, DL2UB,DL1LB, DL2LB,... aus.
    [0036] Wie aus 8 ersichtlich ist, führen die Datenleitungen vonjedem oberen und unteren Teil der Speicherbänke BANK-1 bis BANK-4 zu einerDatenleitungsabtastverstärker-und Multiplexerarchitektur 502, die Signale an die Datenleitungenzu den Datenanschlüssenoder DatenanschlussflächenDQ1,... ausgibt, die entlang eines Mittenbereichs des DRAM-Bausteins 200 angeordnetsind. Wie weiter aus der 8 ersichtlichist, sind die Datenleitungen fürdie unteren Teile der SpeicherbänkeBANK-1 bis BANK-4 wegen ihrer Nähezu den Datenanschlüssen DQ1,...und der Datenleitungsabtastverstärker-und Multiplexerarchitektur 502 wesentlich kürzer alsdie Datenleitungen fürdie oberen Teile der SpeicherbänkeBANK-1 bis BANK-4. Daraus resultiert, dass eine größere Belastungauf den Datenleitungen fürdie oberen Teile der SpeicherbänkeBANK-1 bis BANK-4 vorhanden ist.
    [0037] Die Datenleitungsabtastverstärker- undMultiplexerarchitektur 502 umfasst erste bis vierte untere Multiplexer 211 bis 214,die mit den Datenleitungen von den unteren Teilen der ersten bisvierten SpeicherbänkeBANK-1 bis BANK-4 verbunden sind. Jeder der unteren Multiplexer 211 bis 214 gibtselektiv basierend auf einer zugehörigen empfangenen BankadresseBA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. DieAusgängeder ersten bis vierten unteren Multiplexer 211 bis 214 sindmit einem ersten Datenleitungsabtastverstärker S11 verbunden, der dieverstärktenSignale an den Datenanschluss DQ1,... ausgibt.
    [0038] Die Datenleitungsabtastverstärker- undMultiplexerarchitektur 502 umfasst zusätzlich erste bis vierte obereMultiplexer 251 bis 254, die mit den Datenleitungenvon den oberen Teilen der ersten bis vierten Speicherbänke BANK-1bis BANK-4 verbunden sind. Jeder der oberen Multiplexer 251 bis 254 gibtselektiv basierend auf einer zugehörigen empfangenen BankadresseBA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. DieAusgänge derersten bis vierten oberen Multiplexer 251 bis 254 sindmit einem zweiten Datenleitungsabtastverstärker S12 verbunden, der dieverstärktenSignale an den Datenanschluss DQS,... ausgibt.
    [0039] Der erste Datenleitungsabtastverstärker S11 umfasstnur einen SpannungsabtastverstärkerVSA und der zweite Datenleitungsabtastverstärker S12 umfasst einen Stromabtastverstärker CSAund einen SpannungsabtastverstärkerVSA. Der erste und der zweite Datenleitungsabtastverstärker S11und S12 weisen die gleiche Struktur wie diejenigen des oben im Zusammenhangmit 2 beschriebenenAusführungsbeispielsauf.
    [0040] Der erste Datenleitungsabtastverstärker S11 verstärkt Signaleauf den kürzerenDatenleitungen der unteren Teile der ersten bis vierten Speicherbänke BANK-1bis BANK-4, die näheran den DatenanschlüssenDQ1 und der Datenleitungsabtastverstärker- und Multiplexerstruktur 502 angeordnetsind. Der zweite Datenleitungsabtastverstärker S12 verstärkt Signaleauf den längerenDatenleitungen der oberen Teile der ersten bis vierten Speicherbänke BANK-1bis BANK-4, die weiter weg von den Datenanschlüssen DQ5,... und der Datenleitungsabtastverstärker- undMultiplexerstruktur 502 angeordnet sind. Daher wird nurder Spannungsab tastverstärkerVSA benutzt, um die Signale auf den Datenleitungen mit der geringerenLast zu verstärken,und der StromabtastverstärkerCSA und der SpannungsabtastverstärkerVSA werden benutzt, um die Signale auf den Datenleitungen mit dergrößeren Lastzu verstärken.
    [0041] 9 zeigtein Blockschaltbild einer Architektur für ein drittes Ausführungsbeispieleines erfindungsgemäßen DRAMs.Wie aus 9 ersichtlich ist,umfasst der DRAM 300 eine Mehrzahl von Speicherbänken BANK-1bis BANK-4. Jede Speicherbank BANK-1 bis BANK-4 ist in einen oberenund einen unteren Teil aufgeteilt, wobei jeder der oberen und unterenTeile die gleiche Struktur wie die im Zusammenhang mit 2 beschriebenen Speicherbänke haben.Entsprechend gibt jeder obere und untere Teil der Speicherbänke BANK-1bis BANK-4 einen abgetasteten Datenwert auf einer Datenleitung DLund einer komplementärenDatenleitung DLB aus.
    [0042] Wie aus 9 ersichtlich ist, führen die Datenleitungen vonjedem oberen und unteren Teil der Speicherbänke BANK-1 bis BANK-4 zu einerDatenleitungsabtastverstärker-und Multiplexerarchitektur 504, die Signale an die Datenleitungenzu den Datenanschlüssenoder DatenanschlussflächenDQ1,... ausgibt, die entlang eines Mittenbereichs des DRAM-Bausteins 300 angeordnetsind. Wie weiter aus der 9 ersichtlichist, sind die Datenleitungen fürdie unteren Teile der SpeicherbänkeBANK-1 bis BANK-4 wegen ihrer Nähezu den Datenanschlüssen DQ1,...und der Datenleitungsabtastverstärker-und Multiplexerarchitektur 504 wesentlich kürzer alsdie Datenleitungen fürdie oberen Teile der SpeicherbänkeBANK-1 bis BANK-4. Daraus resultiert, dass eine größere Belastungauf den Datenleitungen fürdie oberen Teile der SpeicherbänkeBANK-1 bis BANK-4 vorhanden ist.
    [0043] Die Datenleitungsabtastverstärker- undMultiplexerarchitektur 504 umfasst erste bis vierte untere Multiplexer 311 bis 314,die mit den Daten leitungen von den unteren Teilen der ersten bisvierten SpeicherbänkeBANK-1 bis BANK-4 verbunden sind. Jeder der unteren Multiplexer 311 bis 314 gibtselektiv basierend auf einer zugehörigen empfangenen BankadresseBA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. DieAusgängedes ersten und zweiten unteren Multiplexers 311 und 312 sind miteinem ersten Datenleitungsabtastverstärker S11 verbunden, der dieverstärktenSignale an einen ersten verbundenen Multiplexer 315 ausgibt.Der erste verbundene Multiplexer 315 gibt die verstärkten Signalebasierend auf einer verbundenen Bankadresse BA12, die aus einerlogischen ODER-Verknüpfung derBankadresse BA1 mit der Bankadresse BA2 resultiert, selektiv aneinen Ausgabeanschluss DQ1,... aus. Die Ausgänge des dritten und viertenunteren Multiplexers 313 und 314 sind mit einemanderen ersten Datenleitungsabtastleitungsverstärker S11 verbunden, der dieverstärktenSignale an einen zweiten verbundenen Multiplexer 316 ausgibt.Der zweite verbundene Multiplexer 316 gibt die verstärkten Signalebasierend auf einer verbundenen Bankadresse BA34, die aus einerlogischen ODER-Verknüpfungder Bankadresse BA3 mit der Bankadresse BA4 resultiert, selektivan den gleichen Ausgabeanschluss DQ1,... wie der erste verbundeneMultiplexer 316 aus.
    [0044] Die Datenleitungsabtastverstärker- undMultiplexerarchitektur 504 umfasst zusätzlich erste bis vierte obereMultiplexer 351 bis 354, die mit den Datenleitungenvon den oberen Teilen der ersten bis vierten Speicherbänke BANK-1bis BANK-4 verbunden sind. Jeder der oberen Multiplexer 351 bis 354 gibtselektiv basierend auf einer zugehörigen empfangenen BankadresseBA1 bis BA4 das Signal auf der zugeordneten Datenleitung aus. DieAusgänge desersten und zweiten oberen Multiplexers 351 und 352 sindmit einem zweiten Datenleitungsabtastverstärker S12 verbunden, der dieverstärktenSignale an einen dritten verbundenen Multiplexer 355 ausgibt.Der dritte verbundene Multiplexer 355 gibt die verstärkten Signalebasierend auf einer verbundenen Bankad resse BA12, die aus einerlogischen ODER-Verknüpfungder Bankadresse BA1 mit der Bankadresse BA2 resultiert, selektivan einen Ausgabeanschluss DQS,... aus. Die Ausgänge des dritten und viertenoberen Multiplexers 353 und 354 sind mit einemanderen zweiten Datenleitungsabtastverstärker S12 verbunden, der dieverstärktenSignale an einen vierten verbundenen Multiplexer 356 ausgibt. Dervierte verbundene Multiplexer 356 gibt die verstärkten Signalebasierend auf einer verbundenen Bankadresse BA34, die aus einerlogischen ODER-Verknüpfung derBankadresse BA3 mit der Bankadresse BA4 resultiert, selektiv anden gleichen Ausgabeanschluss DQ wie der dritte verbundene Multiplexer 356 aus.
    [0045] Der erste Datenleitungsabtastverstärker S11 umfasstnur einen SpannungsabtastverstärkerVSA und der zweite Datenleitungsabtastverstärker S12 umfasst einen Stromabtastverstärker CSAund einen SpannungsabtastverstärkerVSA. Der erste und zweite Datenleitungsabtastverstärker S11und S12 weisen die gleiche Struktur wie diejenigen des oben im Zusammenhangmit 2 beschriebenenAusführungsbeispielsauf.
    [0046] Der erste Datenleitungsabtastverstärker S11 verstärkt Signaleauf den kürzerenDatenleitungen der unteren Teile der ersten bis vierten Speicherbänke BANK-1bis BANK-4, die näheran den DatenanschlüssenDQ und der Datenleitungsabtastverstärker- und Multiplexerstruktur 504 angeordnetsind. Der zweite Datenleitungsabtastverstärker S12 verstärkt Signaleauf den längerenDatenleitungen der oberen Teile der ersten bis vierten Speicherbänke BANK-1bis BANK-4, die weiter weg von den Datenanschlüssen DQ und der Datenleitungsabtastverstärker- undMultiplexerstruktur 504 angeordnet sind. Daher wird nurder SpannungsabtastverstärkerVSA benutzt, um die Signale auf den Datenleitungen mit der geringerenLast zu verstärken,und der StromabtastverstärkerCSA und der SpannungsabtastverstärkerVSA werden benutzt, um die Signale auf den Datenleitungen mit dergrößeren Lastzu verstärken.
    [0047] 10 zeigtein Blockschaltbild einer Architektur für ein viertes Ausführungsbeispieleines erfindungsgemäßen DRAMs.Das Ausführungsbeispiel aus 10 ist das gleiche wie dasAusführungsbeispielaus 2 mit der Ausnahme,dass die DatenanschlüsseDQ1,... entlang eines Mittenbereichs des Halbleiterspeicherbausteinsangeordnet sind.
    [0048] Bei den oben beschriebenen Ausführungsbeispielenist typischerweise nur ein einziger Speicherblock mit Speicherbänken miteiner Datenleitungsabtastverstärker-und Multiplexerarchitektur dargestellt. Selbstverständlich kannein erfindungsgemäßer Halbleiterspeicherbaustein,beispielsweise ein DRAM, in Abhängigkeitvon seiner Größe eine Mehrzahlvon Speicherblöcken,Datenleitungsabtastverstärker-und Multiplexerarchitekturen und Datenanschlüssen aufweisen.
    [0049] Wie aus der Beschreibung deutlichwird, umfasst der erfindungsgemäße Halbleiterspeicherbausteinnicht fürjeden Datenanschluss einen Stromabtastverstärker CSA, sondern nur für einenTeil von Datenanschlüssenmit einer größeren Last,wodurch der Energieverbrauch des Halbleiterspeicherbausteins reduziertwird.
    权利要求:
    Claims (9)
    [1] Halbleiterspeicherbaustein mit – einerMehrzahl von ersten Datenleitungsabtastverstärkern (S11) und – einerMehrzahl von zweiten Datenleitungsabtastverstärkern (S12), dadurchgekennzeichnet, dass – jederder ersten Datenleitungsabtastverstärker (S11) einen Spannungsabtastverstärker (260)umfasst und ihm Datenleitungen eines ersten Typs zugeordnet sind,welche von einem Bitleitungsabtastverstärker (210) kommen,und – jederder zweiten Datenleitungsabtastverstärker (S12) einen Stromabtastverstärker (240)und einen Spannungsabtastverstärker(260) umfasst und ihm Datenleitungen eines zweiten Typszugeordnet sind, welche vom Bitleitungsabtastverstärker (210)kommen.
    [2] Halbleiterspeicherbaustein nach Anspruch 1, gekennzeichnetdurch eine Mehrzahl von Speicherbänken (BANK-1 bis BANK-4), wobeiein erster Satz von Speicherbänkenoder ein erster Teil einer jeweiligen Speicherbank näher an Datenanschlüssen des Halbleiterspeicherbausteins(100, 200, 300) als ein zweiter Satzvon Speicherbänkenoder ein zweiter Teil der jeweiligen Speicherbank (BANK-1 bis BANK-4)angeordnet ist und wobei der erste Satz von Speicherbänken oderder erste Teil der jeweiligen Speicherbank den Datenleitungen vomersten Typ und der zweite Satz von Speicherbänken oder der zweite Teil derjeweiligen Speicherbank den Datenleitungen vom zweiten Typ zugeordnetsind.
    [3] Halbleiterspeicherbaustein nach Anspruch 2, gekennzeichnetdurch – einenersten Multiplexer (11, 13), der je einer Speicherbankdes ersten Speicherbanksatzes oder je einem ersten Speicherbankteil zugeordnetist und die Datenleitungen vom ersten Typ selektiv mit einem derersten Datenleitungsabtastverstärker(S11) verbindet, – einenzweiten Multiplexer (12, 14), der je einer Speicherbankdes zweiten Speicherbanksatzes oder je einem zweiten Speicherbankteilzugeordnet ist und die Datenleitungen vom zweiten Typ selektiv miteinem der zweiten Datenleitungsabtastverstärker (S12) verbindet, – einendritten Multiplexer (15), der je einem der ersten Datenleitungsabtastverstärker (S11)zugeordnet ist und den ersten Datenleitungsabtastverstärker (S11)selektiv mit einem der Datenanschlüsse verbindet, und – einenvierten Multiplexer (16), der je einem der zweiten Datenleitungsabtastverstärker (S12)zugeordnet ist und die zweiten Datenleitungsabtastverstärker (S12)selektiv mit einem der Datenanschlüsse verbindet.
    [4] Halbleiterspeicherbaustein nach Anspruch 2, gekennzeichnetdurch – einenersten Multiplexer (211) und einen zweiten Multiplexer(212), die jeweils einem der ersten Datenleitungsabtastverstärker (S11)zugeordnet sind, wobei der erste Multiplexer (S211) einem der erstenTeile der Speicherbänkezugeordnet ist und die Datenleitungen vom ersten Typ selektiv mitdem zugeordneten ersten Datenleitungsabtastverstärker (S11) verbindet und derzweite Multiplexer (212) einen anderen der ersten Teileder Speicherbänkezugeordnet ist und die Datenleitungen vom ersten Typ selektiv mitdem zugeordneten ersten Datenleitungsabtastverstärker (S11) verbindet, und – einendritten Multiplexer (251) und einen vierten Multiplexer(252), die jeweils einem der zweiten Datenleitungsabtastverstärker (S12)zugeordnet sind, wobei der dritte Multiplexer (251) einemder zweiten Teile der Speicherbänkezugeordnet ist und die Datenleitungen vom zweiten Typ selektiv mitdem zugeordneten zweiten Datenlei tungsabtastverstärker (D12)verbindet und der vierte Multiplexer (252) einem anderender zweiten Teile der Speicherbänke zugeordnetist und die Datenleitungen vom zweiten Typ selektiv mit dem zugeordnetenzweiten Datenleitungsabtastverstärker(S12) verbindet.
    [5] Halbleiterspeicherbaustein nach einem der Ansprüche 2 bis4, dadurch gekennzeichnet, dass die Datenanschlüsse an einem Randbereich desHalbleiterspeicherbausteins (100) angeordnet sind.
    [6] Halbleiterspeicherbaustein nach einem der Ansprüche 2 bis4, dadurch gekennzeichnet, dass die Datenanschlüsse (DQ) im Wesentlichen ineinem Mittenbereich des Halbleiterspeicherbausteins (200, 300)angeordnet sind.
    [7] Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis6, dadurch gekennzeichnet, dass die Datenleitungen vom ersten Typkürzerals die Datenleitungen vom zweiten Typ sind.
    [8] Halbleiterspeicherbaustein mit – einerMehrzahl von ersten Datenleitungen und – einer Mehrzahl von zweitenDatenleitungen, die längerals die ersten Datenleitungen sind, gekennzeichnet durch – mindestenseinen ersten, den ersten Datenleitungen zugeordneten Datenleitungsabtastverstärker (S11),der als Spannungsabtastverstärker(260) ausgeführtist, und – mindestenseinen zweiten, den zweiten Datenleitungen zugeordneten Datenleitungsabtastverstärker (S12),der einen Spannungsabtastverstärker(260) und einen Stromabtastverstärker (240) umfasst.
    [9] Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis8, dadurch gekennzeichnet, dass die Datenleitungen vom ersten Typeine geringere Last als die Datenleitungen vom zweiten Typ haben.
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    同族专利:
    公开号 | 公开日
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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    申请号 | 申请日 | 专利标题
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