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    • 专利摘要:
    Die Erfindung bezieht sich auf einen integrierten Speicherbaustein mit einem Verzögerungsregelkreis (610) und einer Energieversorgungsschaltung (640) für den Verzögerungsregelkreis (610) und auf ein zugehöriges Steuerverfahren für einen solchen Verzögerungsregelkreis.Erfindungsgemäß ist ein Steuersignalgenerator (620) vorgesehen, der die Energieversorgungsschaltung (640) so steuert, dass während eines Auffrischungsmodus des integrierten Speicherbausteins, basierend auf einem Auswahlsignal (PMRS, PFUSE), der Verzögerungsregelkreis (610) selektiv mit Energie versorgbar ist.Verwendung z. B. für Halbleiterspeicherbausteine vom DRAM-Typ.
    公开号:DE102004011732A1
    申请号:DE200410011732
    申请日:2004-03-04
    公开日:2004-09-23
    发明作者:Jong-Hyoung Lim；Hui-Kyung Sung
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C11-407
    专利说明:
    [0001] Die Erfindung betrifft einen integrierten Speicherbausteinmit einem Verzögerungsregelkreis undein zugehörigesSteuerverfahren fürden Verzögerungsregelkreis.
    [0002] Ein wesentlicher Aspekt bei integrierten Schaltungsbausteinen,wie bei Speicherbauelementen integrierter Schaltungen, ist der Energieverbrauch.Eine Komponente von integrierten Schaltungsbausteinen, die für einenwesentlichen Anteil des Energieverbrauchs verantwortlich ist, istein Verzögerungsregelkreis,der nachfolgend auch als DLL-Schaltung bezeichnet wird. DLL-Schaltungen werdenbeispielsweise in synchronen dynamischen Speicherbausteinen mitdirektem Zugriff (SDRAM) benutzt. Dieser Typ von DRAM arbeitet synchronisiertmit einem extern angelegten Taktsignal. Die DLL-Schaltung erzeugtinsbesondere ein internes Taktsignal, das zur Synchronisation vomextern zugeführtenTaktsignal abgeleitet wird.
    [0003] Generell sind SDRAMs und DRAMs flüchtige Speicherbausteine,d.h. dass sie im Lauf der Zeit Ladungen verlieren, die logischeWerte repräsentieren undvon Kondensatoren gespeichert werden. Dieser Verlust wird von parasitären Kapazitäten im Speicherbausteinverursacht. Deshalb führensolche flüchtigenSpeicherbausteine Auffrischungsvorgänge durch, während denendie Ladungen aufgefrischt werden. Während eines solchen Auffrischungsvorgangswird das interne, vom Verzögerungsregelkreis erzeugteTaktsignal nicht benötigt.Daraus resultiert, dass bei herkömmlichenTechniken zur Reduzierung des Energieverbrauchs die Energieversorgungder DLL-Schaltung währenddes Auffrischungsbetriebs unterbrochen und die DLL-Schaltung zurückgesetzt wird.
    [0004] Die DLL-Schaltung umfasst üblicherweiseeinen Phasendetektor und eine variable Verzögerungseinheit. Der Phasendetektordetektiert die Phasendifferenz zwischen dem externen Taktsignalund einer rückgekoppeltenVersion des von der DLL-Schaltung erzeugten internen Taktsignals.Die variable Verzögerungseinheitverzögertdas externe Taktsignal um einen Wert, der basierend auf der detektiertenPhasendifferenz variiert, um das interne Taktsignal zu erzeugen.Währenddes Einschaltvorgangs benötigtdie DLL-Schaltung typischerweise mehr als 200 Taktsignalperioden,um sich auf das externe Taktsignal zu synchronisieren. Das bedeutet, dassdie DLL-Schaltung mehr als 200 Taktsignalperioden für die variableVerzögerungseinheitbenötigt, umden Verzögerungswertzum Erzeugen des internen Taktsignals im Wesentlichen zu stabilisieren.Daher wird die von der variablen Verzögerungseinheit eingestellteVerzögerungszeithäufigals Synchronisierinformation bezeichnet. Wird die DLL-Schaltung zurückgesetzt,beispielsweise währendeines Auffrischungsvorgangs, dann geht die Synchronisierinformationverloren. Insbesondere verursacht ein Zurücksetzen der DLL-Schaltung,dass die variable Verzögerungseinheiteinen vorprogrammierten Verzö gerungswertzurücksetzt.Konsequenterweise müssen nacheinem Auffrischungsvorgang mehr als 200 Taktsignalperioden verstreichen,bevor sich die DLL-Schaltung auf das externe Taktsignal synchronisiertund mit der Erzeugung des passenden internen Taktsignals beginnt.Deshalb werden mehr als 200 Taktsignalperioden nach jedem Auffrischungsvorgangbenötigt,bis der Speicherbaustein weiterarbeiten kann.
    [0005] HäufigeAuffrischungsvorgängekönnendeshalb die Leistungsfähigkeitdes Halbleiterspeicherbausteins herabsetzen. Zudem kann die während der über 200Taktsignalperioden verbrauchte Energie die durch das Abschaltenund Zurücksetzender DLL-Schaltung gesparte Energie ganz oder teilweise aufheben.
    [0006] Es ist Aufgabe der Erfindung, einenintegrierten Speicherbaustein mit Verzögerungsregelkreis mit vergleichsweisegeringem Energieverbrauch und hoher Leistungsfähigkeit zur Verfügung zustellen sowie ein zugehörigesSteuerverfahren fürden Verzögerungsregelkreisanzugeben.
    [0007] Die Erfindung löst diese Aufgabe durch einen integriertenSpeicherbaustein mit den Merkmalen des Patentanspruchs 1, 19 oder26 sowie durch ein Steuerverfahren für einen Verzögerungsregelkreis mitden Merkmalen des Patentanspruchs 27.
    [0008] Vorteilhafte Weiterbildungen derErfindung sind in den abhängigenAnsprüchenangegeben.
    [0009] Vorteilhafte Ausführungsformen der Erfindungsind in den Zeichnungen dargestellt und werden nachfolgend beschrieben.Es zeigen:
    [0010] 1 einBlockschaltbild wesentlicher Komponenten eines ersten Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteinsmit einer (DLL-Schaltung),
    [0011] 2 einschematisches Zeitablaufdiagramm eines MRS-Befehls, der einen MRS-Signalgeneratoraus 1 zur Erzeugungeines Auswahlsignals veranlasst,
    [0012] 3 einSchaltbild eines Ausführungsbeispielseines DLL-Steuersignalgenerators aus 1,
    [0013] 4 einSchaltbild eines Ausführungsbeispielseines Leistungsgenerators aus 1,
    [0014] 5 einSchaltbild eines Ausführungsbeispielseiner erfindungsgemäßen DLL-Schaltungaus 1,
    [0015] 6 einBlockschaltbild eines wesentlichen Teils einer variablen Verzögerungseinheitder DLL-Schaltung von 5,
    [0016] 7 einSchaltbild eines Ausführungsbeispielseiner Initialisierungsstruktur füreinen internen Knoten der DLL-Schaltung von 5,
    [0017] 8 einZeitablaufdiagramm füreinen ersten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,bei dem ein Auswahlsignal anzeigt, dass die DLL-Schaltung mit Energieversorgt und kein Rücksetzvorgangausgeführtwerden sollte,
    [0018] 9 einZeitablaufdiagramm füreinen zweiten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,bei dem ein Auswahlsignal anzeigt, dass die Energieversorgung derDLL-Schaltung unterbrochen und ein Rücksetzvorgang ausgeführt werdensollte,
    [0019] 10 einBlockschaltbild wesentlicher Komponenten eines zweiten Ausführungsbeispiels eineserfindungsgemäßen Halbleiterspeicherbausteinsmit einer DLL-Schaltung,
    [0020] 11 einBlockschaltbild wesentlicher Komponenten eines dritten Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteins miteiner DLL-Schaltung,
    [0021] 12 einSchaltbild eines Ausführungsbeispielseines Schmelzsicherungssignalgenerators des dritten Ausführungsbeispielsvon 11,
    [0022] 13 einBlockschaltbild wesentlicher Komponenten eines vierten Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteins miteiner DLL-Schaltung,
    [0023] 14 einSchaltbild eines Ausführungsbeispielseines DLL-Steuersignalgenerators des vierten Ausführungsbeispielsvon 13,
    [0024] 15 einZeitablaufdiagramm fürSignale, die vom vierten Ausführungsbeispielder 13 erzeugt werden,
    [0025] 16 einBlockschaltbild wesentlicher Komponenten eines fünften Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins miteiner DLL-Schaltung,
    [0026] 17 einBlockschaltbild wesentlicher Komponenten eines sechsten Ausführungsbeispiels eineserfindungsgemäßen Halbleiterspeicherbausteinsmit einer DLL-Schaltung und
    [0027] 18 einZeitablaufdiagramm fürSignale, die vom sechsten Ausführungsbeispielder 17 erzeugt werden.
    [0028] 1 zeigtein Blockschaltbild wesentlicher Komponenten eines ersten Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteins miteinem Verzögerungsregelkreis,d.h. einer DLL-Schaltung 610. Wie aus 1 ersichtlich ist, umfasst der Halbleiterspeicherbausteineinen Modusregistersatz(MRS)-Signalgenerator 600, der ein AuswahlsignalPMRS basierend auf einem MRS-Befehl und einer Schlüsseladresseerzeugt. Auf diese Weise arbeitet der MRS-Signalgenerator 600 als Auswahlsignalgenerator.Ein MRS-Befehl ist bekanntermaßenein Befehl, der mit einem vorbestimmten Satz von Signalen assoziiertist, die an einen oder mehrere Anschlüsse des Speicherbausteins angelegtwerden. Außerdemist bekannt, dass es die Benutzung einer Schlüsseladresse in Verbindung mit MRS-Befehlenerlaubt, einen erweiterten Satz von MRS-Befehlen zu benutzen. Indiesem Ausführungsbeispielwirkt das Auswahlsignal PMRS als ein solches, das anzeigt, ob dieDLL-Schaltung 610 während einesAuffrischungsmodus mit Energie versorgt werden soll. Das AuswahlsignalPMRS zeigt zudem an, ob die Synchronisierinformation in der DLL-Schaltung 610 zurückgesetztwerden soll.
    [0029] 2 zeigtein Beispiel eines MRS-Befehls, der den MRS-Signalgenerator 600 veranlasst,das Auswahlsignal PMRS zu erzeugen. Wie aus 2 ersichtlich ist, umfasst der MRS-BefehlSignale an einem Chipauswahlanschluss/CS, einem Zeilenadressenabtastanschluss/RAS,einem Spaltenadressenabtastanschluss/CAS und einem Schreibfreigabeanschluss/WE.Wenn der MRS-Befehl eingegeben wird, bestimmt der MRS-Signalgenerator 600 ander ansteigenden Flanke eines extern zugeführten Taktsignals ECLK basierendauf einer eingegebenen SchlüsseladresseKEY ADDRESS, ob er das Auswahlsignal PMRS mit einem hohen oder einemniedrigen logischen Pegel erzeugt. In diesem Ausführungsbeispielzeigt das Auswahlsignal PMRS mit einem hohen logischen Pegel an,dass die DLL-Schaltung 610 während des Auffrischungsvorgangsmit Energie versorgt und nicht zurückgesetzt werden soll. DasAuswahlsignal PMRS mit einem niedrigen logischen Pegel zeigt an,dass währenddes Auffrischungsvorgangs die Energieversorgung der DLL-Schaltung 610 unterbrochenund die DLL-Schaltung 610 zurückgesetzt werden soll.
    [0030] Ein Befehlsdecoder 630 imHalbleiterspeicherbaustein aus 1 arbeitetin ähnlicherWeise, um ein internes Auffrischungssignal PREF zu erzeugen. Basierendauf einem Auffrischungsstartbefehl REFRESH, der durch einen vorbestimmtenSignalsatz festgelegt ist, der an Anschlüsse des Halbleiterspeicherbausteinsangelegt wird, erzeugt der Befehlsdecoder 630 das interneAuffrischungssignal PREF beispielsweise mit einem hohen logischenPegel, um anzuzeigen, dass der Halbleiterspeicherbaustein im Auffrischungsmodusist. Wird ein Befehl zum Verlassen des Auffrischungsmodus eingegeben,der durch einen anderen vorbestimmten Signalsatz festgelegt ist,der an Anschlüssedes Halbleiterspeicherbausteins angelegt wird, erzeugt der Befehlsdecoder 630 dasinterne Auffrischungssignal PREF beispielsweise mit einem niedrigenlogischen Pegel, um anzuzeigen, dass der Halbleiterspeicherbausteinnicht im Auffrischungsmodus ist.
    [0031] In Reaktion auf das interne AuffrischungssignalPREF, das den Auffrischungsmodus anzeigt, erzeugt ein Oszillator 660 einOszillationssignal POSC. In Reaktion auf das interne Auffrischungssignal PREF,das den Auffrischungsmodus anzeigt, aktiviert ein Zeilendecoder 650 synchronisiertmit dem Oszillationssignal POSC sequenziell Wortleitungen des Halbleiterspeicherbausteins,bis der Auffrischungsmodus beendet wird.
    [0032] Ein DLL-Steuersignalgenerator 620 empfängt dasAuswahlsignal PMRS und das interne Auffrischungssignal PREF underzeugt ein RücksetzsignalRESET und ein Leistungssteuersignal POFF. Das Rücksetzsignal RESET zeigt an,ob die DLL-Schaltung 610 die Synchronisierinformation zurücksetzen soll.Das Leistungssteuersignal POFF zeigt an, ob ein Leistungsgenerator 640 dieEnergieversorgung fürdie DLL-Schaltung 610 unterbrechen soll.
    [0033] 3 zeigtein Schaltbild einer möglichen Realisierungdes DLL-Steuersignalgenerators 620. Wieaus 3 ersichtlich ist,umfasst dieser DLL-Steuersignalgenerator 620 einen erstenbis dritten Inverter I1 bis 13, die in Reihe mit einemEingang eines ersten NAND-Gatters NAND1 verbunden sind. Der ersteInverter I1 empfängtdas interne Auffrischungssignal PREF und das erste NAND-Gatter NAND1empfängtdas interne Auffrischungssignal PREF an seinem anderen Eingang.Ein erstes NOR-Gatter NOR1 empfängtein Ausgabesignal des ersten NAND-Gatters NAND1 und das AuswahlsignalPMRS und erzeugt das RücksetzsignalRESET.
    [0034] Ein vierter Inverter I4 ist mit einemfünftenInverter I5 in Reihe geschaltet und mit dem Eingang eines zweitenNAND-Gatters NAND2 verbunden und empfängt ebenfalls das interne Auffrischungssignal PREF.Das zweite NAND-Gatter NAND2 ist über Kreuz, d.h. jeweils einEingang mit dem Ausgang, mit einem dritten NAND-Gatter NAND3 verbunden.Ein sechster Inverter I6, dessen Ausgang mit dem anderen Eingangdes dritten NAND-Gatters NAND3 verbunden ist, empfängt dasRücksetzsignalRESET. Das dritte NAND-Gatter NAND3 erzeugt das LeistungssteuersignalPOFF.
    [0035] Die Anfangszustände des Rücksetzsignals RESET, des LeistungssteuersignalsPOFF und des internen Auffrischungssignals PREF sind auf niedrigemlogischem Pegel. Angenommen, dass das interne AuffrischungssignalPREF währendeines Auffrischungsvorgangs auf hohen logischen Pegel wechselt unddas Auswahlsignal PMRS auf niedrigem logischem Pegel ist, der anzeigt,dass die Energieversorgung der DLL- Schaltung 610 unterbrochenund die Synchronisierinformation in der DLL-Schaltung 610 zurückgesetztwerden sollen, dann wechselt das Rücksetzsignal RESET auf hohenlogischen Pegel und das Leistungssteuersignal POFF nimmt den hohenlogischen Pegel an. Angenommen, dass das interne AuffrischungssignalPREF währendeines Auffrischungsvorgangs auf hohen logischen Pegel wechselt unddas Auswahlsignal PMRS auf hohem logischem Pegel ist, der anzeigt,dass die Energieversorgung der DLL-Schaltung 610 aufrechterhalten und die Synchronisierinformation in der DLL-Schaltung 610 beibehaltenwerden sollen, dann sind das RücksetzsignalRESET und das Leistungssteuersignal POFF auf niedrigem logischemPegel.
    [0036] Wie aus 1 weiter ersichtlich ist, empfängt derLeistungsgenerator 640 eine Referenzspannung VREF_DLL unddas Leistungssteuersignal POFF und stellt der DLL-Schaltung 610 eineVersorgungsspannung IVC_DLL zur Verfügung. 4 zeigt ein Ausführungsbeispiel des Leistungsgenerators 640.Wie aus 4 ersichtlichist, umfasst dieser Leistungsgenerator 640 einen erstenPMOS-Transistor MP1, der zwischen einer Versorgungsspannung VDDund einer Parallelschaltung eines zweiten und dritten PMOS-TransistorsMP2 und MP3 eingeschleift ist. Ein vierter und ein fünfter PMOS-TransistorMP4 und MP5 sind miteinander in Reihe und mit dem zweiten bzw. drittenPMOS-Transistor MP2, MP3 verbunden. Ein erster und zweiter NMOS-TransistorMN1 und MN2 sind zwischen dem zweiten bzw. dritten PMOS-TransistorMP2, MP3 einerseits und einem dritten NMOS-Transistor MN3 andererseitsangeordnet. Der dritte NMOS-Transistor MN3 ist zudem mit Masse verbunden.
    [0037] Ein Gateanschluss des ersten PMOS-TransistorsMP1 empfängtdas Leistungssteuersignal POFF, Gateanschlüsse des zweiten und dritten PMOS-TransistorsMP2 und MP3 sind miteinander und mit dem zweiten NMOS-TransistorMN2 verbunden, Gateanschlüssedes vierten und fünften PMOS-TransistorsMP4 und MP5 sind miteinander verbunden und empfangen ein invertiertesSignal des Leistungssteuersignals POFF von einem siebten InverterI7. Ein Gateanschluss des dritten NMOS-Transistors MN3 empfängt ebenfalls das invertierteSignal des Leistungssteuersignals POFF. Ein Gateanschluss des erstenNMOS-Transistors MN1empfängtdie Referenzspannung VREF_DLL und ein Gateanschluss des zweitenNMOS-Transistors MN2 stellt der DLL-Schaltung 610 die VersorgungsspannungIVC_DLL zur Verfügung.Der Gateanschluss des zweiten NMOS-Transistors MN2 ist außerdem miteinem gemeinsamen Knoten der Reihenschaltung eines sechsten PMOS-Transistors MP6und eines vierten NMOS-Transistors MN4 verbunden. Der sechste PMOS-TransistorMP6 und der vierte NMOS-TransistorMN4 sind in Reihe zwischen der Versorgungsspannung VDD und Masseeingeschleift. Ein Gateanschluss des sechsten PMOS-Transistors MP6 istmit einem gemeinsamen Knoten N1 zwischen dem zweiten PMOS-Transistor MP2und dem ersten NMOS-Transistor MN1 verbunden. Ein Gateanschlussdes vierten NMOS-Transistors MN4 empfängt das LeistungssteuersignalPOFF.
    [0038] Der Leistungsgenerator 640 erzeugtdie Versorgungsspannung IVC basierend auf der Referenzspannung VREF_DLLund dem Leistungssteuersignal POFF. Angenommen, das Leistungssteuersignal POFFist auf niedrigem logischem Pegel, was anzeigt, dass die DLL-Schaltung 610 mitEnergie versorgt werden soll, dann wird die VersorgungsspannungIVC_DLL basierend auf der Referenzspannung VREF erzeugt. Ist dieVersorgungsspannung IVC_DLL beispielsweise niedriger als die ReferenzspannungVREF_DLL, dann geht der gemeinsame Knoten N1 auf niedrigen Logikpegelund der sechste PMOS-Transistor MP6 erhöht die VersorgungsspannungIVC_DLL, wodurch die Energieversorgung für die DLL-Schaltung 610 erhöht wird.Ist die Versorgungsspannung IVC DLL andererseits höher alsdie Referenzspannung VREF_DLL, dann geht der gemeinsame Knoten N1auf hohen Logikpegel und der sechste PMOS-Transistor MP6 verkleinertdie Versorgungsspannung IVC_DLL, wodurch die Energieversorgung für die DLL-Schaltung 610 verkleinert wird.
    [0039] Ist das Leistungssteuersignal POFFauf hohem logischem Pegel, dann ist der erste PMOS-Transistor MP1sperrend geschaltet, der vierte und fünfte PMOS-Transistor MP4 undMP5 sind leitend geschaltet, der dritte NMOS-Transistor MN3 istsperrend geschaltet und der vierte NMOS-Transistor MN4 ist leitend geschaltet.Dadurch zieht der vierte NMOS-TransistorMN4 die Versorgungsspannung IVC_DLL auf Masse, wodurch die Energieversorgungder DLL-Schaltung 610 abgeschaltet wird.
    [0040] Wie aus 1 weiter ersichtlich ist, empfängt dieDLL-Schaltung 610 das externe Taktsignal ECLK und erzeugtein internes Taktsignal ICLK aus dem externen Taktsignal ECLK. DieDLL-Schaltung 610 wird vom Leistungsgenerator 640 mitder Versorgungsspannung IVC DLL versorgt. Während des Auffrischungsvorgangs,der durch das interne Auffrischungssignal PREF angezeigt wird, unterbrichtdie DLL-Schaltung 610, wie nachfolgend im Detail beschriebenwird, das Aktualisieren der in ihr gespeicherten Synchronisierinformation.Zusätzlichsetzt die DLL-Schaltung 610 dieSynchronisierinformation basierend auf dem Rücksetzsignal RESET zurück, dasvom DLL-Steuersignalgenerator 620 empfangen wird.
    [0041] 5 zeigtein Ausführungsbeispielder erfindungsgemäßen DLL-Schaltung 610.Wie aus 5 ersichtlichist, umfasst diese DLL-Schaltung 610 einenDLL-Taktgenerator 6200, der ein DLL-Taktsignal CLK_DLLaus dem externen Taktsignal ECLK und dem internen Auffrischungssignal PREFerzeugt. Eine variable Verzögerungseinheit 6230,die nachfolgend unter Bezugnahme auf 6 imDetail beschrieben wird, verzögertin bekannter Weise das DLL-Taktsignal CLK_DLL basierend auf denPhaseninformationen eines Phasendetektors 6210, um das interneTaktsignal ICLK zu erzeugen. Optional verzögert eine bekannte Replika-Verzögerungseinheit 6240 dasinterne Taktsignal ICLK, bevor es als rückgekoppeltes Taktsignal FCLKdurch den Phasendetektor 6210 empfangen wird. Die Replika-Verzögerungseinheit 6240 kopiertbeispielsweise die Verzögerungeines nicht dargestellten Ausgabepuffers, so dass der Phasendetektor 6210 genaueInformationen überdie Phasenbeziehung zwischen dem internen Taktsignal ICLK und demexternen Taktsignal ECLK erhält.Wie weiterhin bekannt ist, detektiert der Phasendetektor 6210 einePhasendifferenz zwischen dem externen Taktsignal ECLK und der Repräsentationdes internen Taktsignals ICLK in Form des rückgekoppelten Taktsignals FCLK.Der Phasendetektor 6210 gibt die Phasendifferenzinformationan die variable Verzögerungseinheit 6230 aus.
    [0042] Wie aus 5 weiter ersichtlich ist, umfasst derDLL-Taktgenerator 6200 einen Inverter I8, der das interneAuffrischungssignal PREF invertiert, ein NAND-Gatter ND1, welchesdas invertierte, vom Inverter I8 ausgegebene AuffrischungssignalPREF mit dem externen Taktsignal ECLK NAND-verknüpft, und einen Inverter I9,der das Ausgabesignal des NAND-Gatters ND1 invertiert. Vorzugsweisewird das externe Taktsignal ECLK als DLL-Taktsignal CLK_DLL ausgegeben,wenn das interne Auffrischungssignal PREF auf niedrigem logischemPegel ist, der anzeigt, dass der Halbleiterspeicherbaustein nichtim Auffrischungsmodus ist. Ist das interne Auffrischungssignal PREFauf hohem logischem Pegel, der anzeigt, dass der Halbleiterspeicherbausteinim Auffrischungsmodus ist, dann verbleibt das DLL-Taktsignal CLK_DLLin einem stationärenZustand niedrigen Logikpegels, unabhängig vom Zustand des externenTaktsignals ECLK. Auf diese Weise wirkt der DLL-Taktsignalgenerator 6200 alsDeaktivierungsschaltung, welche die Funktion der variablen Verzögerungseinheit 6230 abschaltet.
    [0043] 6 zeigtim Blockschaltbild detaillierter die bekannte Struktur der variablenVerzögerungseinheit 6230.Da die variable Verzögerungseinheit 6230 einebekannte Komponente ist, wird hier nur auf die Aspekte der variablenVerzögerungseinheit 6230 imZusammenhang mit der Erfindung eingegangen. Wie aus 6 ersichtlich ist, empfängt eineSteuerlogik 6232 das DLL-Taktsignal CLK_DLL und die PhasendifferenzinformationPD. Die Steuerlogik 6232 erzeugt in bekannter Weise Zustandsänderungsinformationenbasierend auf dem DLL-Taktsignal CLK_DLL und der Phasendifferenzinformation PD.Ein digitales Register 6234 empfängt die Zustandsänderungsinformationenund ändertseinen Zustand basierend auf den Zustandsänderungsinformationen. Derim digitalen Register 6234 gespeicherte Zustand repräsentierteinen Verzögerungswert, umden das externe Taktsignal ECLK verzögert werden soll, um das interneTaktsignal ICLK zu erzeugen. Ersichtlich repräsentieren die Zustandsinformationenim digitalen Register 6234 die Synchronisierinformationfür dieDLL-Schaltung 610. Die Synchronisierinformation wird alsSteuerinformation an eine Verzögerungszelleneinheit 6236 ausgegeben.Die Verzögerungszelleneinheit 6236 verzögert dasexterne Taktsignal ECLK um einen Verzögerungswert, der durch dieSteuerinformation angezeigt wird, und erzeugt das interne TaktsignalICLK.
    [0044] Beim Zurücksetzen wird das digitaleRegister 6234 mit einem vorprogrammierten Wert geladen, dereinen vorbestimmten Verzögerungswertrepräsentiert.Währenddes Betriebs wird dieser Wert basierend auf den Zustandsänderungsinformationen vonder Steuerlogik 6232 vergrößert oder verkleinert. Während einesAuffrischungsvorgangs, bei dem die DLL-Schaltung 610 nichtzurückgesetztwird, bleibt das DLL-Taktsignal CLK_DLL auf einem niedrigen logischenWert. Daraus resultiert, dass die Steuerlogik 6232 dieZustandsänderungsinformationennicht verändertund die Synchronisierinformation im digitalen Register 6234 unverändert bleibt,da die variable Verzögerungseinheit 6230 amVerstellen der Synchronisierinformation gehindert wird.
    [0045] Das Rücksetzsignal RESET initialisiertaußerdemdie internen Knoten der DLL-Schaltung 610, wenn es einenRücksetzvorganganzeigt. 7 zeigt einAusführungsbeispieleiner Initialisierungsstruktur füreinen internen Knoten, der beispielsweise innerhalb des Phasendetektors 6210,der Replika-Verzögerungseinheit 6240 und/oderder variablen Verzögerungseinheit 6230 angeordnetist. Wie aus 7 ersichtlichist, umfasst die Initialisierungsstruktur ein Durchgangsgatter S1,das ein Signal basierend auf einem Schaltsignal S und einem invertiertenSchaltsignal/S zu einem internen Knoten N2 passieren lässt. Derlogische Wert des passierenden Signals wird in einem ZwischenspeicherL1 zwischengespeichert, der aus Invertern I10 und I11 gebildet ist.Der invertierte logische Wert des internen Knotens N2 bildet daherauch das Ausgangssignal des Zwischenspeichers L1. Ein NMOS-Transistor 6101 verbindet deninternen Knoten N2 basierend auf dem Rücksetzsignal RESET selektivmit Masse. Ist das RücksetzsignalRESET auf hohem logischem Pegel, was einen Rücksetzvorgang anzeigt, dannwird der interne Knoten auf Massepotential gezogen, wodurch der interneKnoten initialisiert wird.
    [0046] Nachfolgend wird die Funktionsweisedieses Ausführungsbeispielsunter Bezugnahme auf die 8 und 9 beschrieben. 8 zeigt ein Zeitablaufdiagrammfür einenersten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,bei dem das Auswahlsignal PMRS aber anzeigt, dass die DLL-Schaltung 610 weitermit Energie versorgt und kein Rücksetzvorgangausgeführtwerden soll. 9 zeigtein Zeitablaufdiagramm füreinen zweiten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,bei dem das Auswahlsignal PMRS anzeigt, dass die Energieversorgungder DLL-Schaltung 610 unterbrochen und ein Rücksetzvorgangausgeführtwerden soll.
    [0047] Wie aus 8 ersichtlich ist, wird bei Eingabe einesAuffrischungsstartbefehls REFRESH zum Zeitpunkt einer TaktperiodeC1 ein Auftrischungsvorgang ab einer bestimmten StartwortleitungWLj ausgeführt,wobei j eine natürlicheZahl ist. Der Oszillator 660 aus 1 erzeugt ein Oszillatorsignal POSC mit denPulsen O1, O2,..., Ok-1. In diesem Fall wird das Auswahlsignal PMRSanfänglichauf hohen logischen Pegelwert gesetzt und verbleibt während des Auffrischungsvorgangsauf diesem hohen Pegel. Entsprechend verbleiben, wie dargestelltist, das RücksetzsignalRESET und das DLL-Leistungssteuersignal POFF auf niedrigem logischemPegel. Die DLL-Versorgungsspannung IVC bleibt auf hohem Pegel unddie DLL-Schaltung 610 wird nicht zurückgesetzt. In anderen Wortenausgedrückt,wird die DLL-Schaltung 610 trotz des AuffrischungsstartbefehlsREFRESH mit einer bestimmten Versorgungsspannung versorgt und dasinterne Taktsignal ICLK kann erzeugt werden, wenngleich ohne eineAktualisierung der Synchronisierinformation. Wird ein Auffrischungsendbefehlzum Zeitpunkt einer Taktperiode C2 eingegeben, dann wird der Auffrischungsvorgang beendetund das Aktualisieren der Synchronisierinformation wird fortgesetzt.Das interne Taktsignal ICLK kann jedoch nahezu sofort benutzt werden.Es werden nicht über200 Taktsignalperioden fürdie DLL-Schaltung 610 benötigt, um mit dem Erzeugen einesbrauchbaren internen Taktsignals ICLK zu beginnen, wie in dem Fall,in dem die Verriegelungsinformation zurückgesetzt wird.
    [0048] Wie oben bereits erwähnt wurde,zeigt 9 ein Zeitablaufdiagrammfür denFall, dass während desAuftrischungsvorgangs die Energieversorgung für die DLL-Schaltung 610 abgeschaltetund die DLL-Schaltung 610 zurückgesetzt werden. Wie aus 9 ersichtlich ist, wirdbei Eingabe eines Auffrischungsstartbefehls REFRESH zum Zeitpunktder Taktperiode C1 ein Auffrischungsvorgang ab einer bestimmtenStartwortleitung WLj ausgeführt,wobei j eine natürlicheZahl ist. Hierbei ist das Auswahlsignal PMRS auf niedrigem Logikpegelund deshalb ist das RücksetzsignalRESET auf hohen Logikpegel gesetzt, woraus ein Zurücksetzender Synchronisierinformation in der DLL-Schaltung 610 resultiert.Nach Wechsel des RücksetzsignalsRESET auf hohen logischen Pegel wird das DLL-Leistungssteuersignal POFFauf hohen logischen Pegel gesetzt. Daraus resultiert, dass die VersorgungsspannungIVC_DLL auf Massepotential gesetzt wird, so dass das interne TaktsignalICLK nicht mehr erzeugt werden kann. Wird ein Auffrischungsendebefehlzum Zeitpunkt der Taktperiode C2 eingegeben, dann wird der Auffrischungsvorganggestoppt. Dies bedeutet, dass die DLL-Schaltung 610 wiedermit Energie versorgt wird. Das interne Taktsignal ICLK wird dannnach einer minimalen Verzögerungszeitvon ca. 200 Taktsignalperioden wieder erzeugt.
    [0049] 10 zeigtim Blockschaltbild wesentliche Komponenten eines zweiten Ausführungsbeispiels eineserfindungsgemäßen Halbleiterspeicherbausteinsmit einer DLL-Schaltung. Das zweite Ausführungsbeispiel entspricht demersten Ausführungsbeispielaus 1, außer dassdas zweite Ausführungsbeispielaus 10 keinen MRS-Signalgenerator 600 umfasst.Stattdessen ist das Auswahlsignal PMRS ein Signal, welches von außerhalbin den DLL-Steuersignalgenerator 620 eingegeben wird.
    [0050] 11 zeigtim Blockschaltbild wesentliche Komponenten eines dritten Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteins miteiner DLL-Schaltung. Das dritte Ausführungsbeispiel entspricht demersten Ausführungsbeispielaus 1, außer dassder MRS-Signalgenerator 600 durch einen Schmelzsicherungssignalgenerator 1200 ersetztist. Der Sicherungssignalgenerator 1200 erzeugt ein AuswahlsignalPFUSE mit einem hohen oder einem niedrigen logischen Pegel basierendauf dem Zustand von wenigstens einer in ihm angeordneten Schmelzsicherung.
    [0051] 12 zeigtein Schaltbild eines Ausführungsbeispielsdes Sicherungssignalgenerators 1200. Wie aus 12 ersichtlich ist, istein PMOS-Transistor 1201 inReihe mit einer Schmelzsicherung F1 zwischen einer Versorgungsspannung VDDund Masse eingeschleift. Währenddes Einschaltvorgangs empfängtder PMOS-Transistor 1201 ein Einschaltsignal an seinemGateanschluss, welches den PMOS-Transistor 1201 leitendschaltet. Angenommen, die Sicherung F1 ist intakt, dann nimmt eininterner Knoten N3 zwischen dem PMOS-Transistor 1201 undder Sicherung F1 einen niedrigen logischen Wert an. Dieser Wertwird von einem Zwischenspeicher L2 zwischengespeichert, der ausInvertern 1203 und 1205 gebildet wird. Ein weitererInverter 1207 invertiert ein Ausgabesignal des ZwischenspeichersL2, um das Auswahlsignal PFUSE zu erzeugen.
    [0052] Ist die Sicherung F1 intakt, dannist das Auswahlsignal PFUSE auf niedrigem logischem Pegel. Dieszeigt an, dass währenddes Auffrischungsvorgangs die Energieversorgung für die DLL-Schaltung 610 unterbrochenund die DLL-Schaltung 610 zurückgesetzt werden soll. Istdie Sicherung F1 jedoch durchtrennt, dann nimmt der interne KnotenN3 einen hohen logischen Pegel an. Entsprechend ist das AuswahlsignalPFUSE auf hohem logischem Pegel, was anzeigt, dass während desAuffrischungsvorgangs die DLL-Schaltung 610 mit Energieversorgt und nicht zurückgesetztwerden soll.
    [0053] 13 zeigtim Blockschaltbild wesentliche Komponenten eines vierten Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteins miteiner DLL-Schaltung. Das vierte Ausführungsbeispiel entspricht demersten Ausführungsbeispielaus 1, außer dassder MRS-Signalgenerator 600 fehlt und ein zweiter Befehlsdecoder 1470 vorgesehenund der DLL-Steuersignalgenerator 600 durch einen DLL-Steuersignalgenerator 1420 ersetztist. Der zweite Befehlsdecoder 1470 empfängt einzweites Auffrischungsbefehlssignal REFRESH_2 und er zeugt ein zweitesinternes Auffrischungssignal PREF2 basierend auf dem zweiten AuffrischungsbefehlssignalREFRESH_2, das dem DLL-Steuersignalgenerator 1420 zusätzlich zumersten internen Auftrischungssignal PREF1 zugeführt wird, welches vom erstenBefehlsdecoder 630 in Reaktion auf das erste AuffrischungsbefehlssignalREFRESH_1 erzeugt wird.
    [0054] 14 zeigtein Schaltbild eines Ausführungsbeispielsdes DLL-Steuersignalgenerators 1420 desvierten Ausführungsbeispiels.Wie aus 14 ersichtlichist, invertiert ein Inverter 1402 das zweite interne AuffrischungssignalPREF2 und ein NAND-Gatter 1404 verknüpft ein Ausgabesignal des Inverters 1402 unddas erste Auffrischungssignal PREF1 gemäß der NAND-Funktion. Ein Inverter 1406 invertiertdas Ausgabesignal des NAND-Gatters 1404, um ein verzögertes Auffrischungssignal PREFDzu erzeugen. Ein in Reihe mit Invertern 1410 und 1412 geschalteterInverter 1408 empfängtdas verzögerteAuffrischungssignal PREFD. Ein NOR-Gatter 1414 empfängt einAusgabesignal des Inverters 1412 und das verzögerte AuffrischungssignalPREFD und gibt das RücksetzsignalRESET aus.
    [0055] Ein Inverter 1416 invertiertdas RücksetzsignalRESET. Ein NAND-Gatter 1418 ist über Kreuz, d.h.jeweils ein Eingang mit dem Ausgang, mit einem NAND-Gatter 1424 verbundenund empfängtein Ausgabesignal des Inverters 1416 und gibt das LeistungssteuersignalPOFF aus. Wie weiter aus 14 ersichtlichist, ist ein Inverter 1422 in Reihe mit einem Inverter 1426 geschaltetund empfängtdas erste interne Auffrischungssignal PREF1. Der Inverter 1426 versorgtden anderen Eingang des NAND-Gatters 1424.
    [0056] Die Funktionsweise des vierten Ausführungsbeispielsund des DLL-Steuersignalgenerators 1420 wirdmit Bezugnahme auf 15 detaillierter beschrieben. 15 zeigt ein Zeitablaufdiagramm für Signale,die vom vierten Ausführungsbeispielerzeugt werden. Wie aus 15 ersichtlichist, wird zum Zeitpunkt der Taktsignalperiode C1 ein erster AuffrischungsbefehlREFRESH_1 in den Halbleiterspeicherbaustein eingegeben und ein Auftrischungsvorgangstartet. Der Oszillator 660 erzeugt das OszillationssignalPOSC und die Wortleitungen werden sequenziell aktiviert. Wie allgemeinbekannt ist, wird die Reihenfolge der ausgeführten Auffrischungsvorgänge für die Wortleitungssignalebasierend auf nicht dargestellten Auffrischungszähler festgelegt.
    [0057] Wird der zweite Auffrischungsbefehl REFRESH_2in den Halbleiterspeicherbaustein eingegeben, dann wird das zweiteinterne Auffrischungssignal PREF2 erzeugt. Die Erzeugung des zweiteninternen Auffrischungssignals PREF2 führt dazu, dass das RücksetzsignalRESET auf hohen logischen Pegel gepulst wird, was dazu führt, dassdas Leistungssteuersignal POFF einen hohen Logikpegel annimmt. Darausresultiert, dass die DLL-Schaltung 610 zurückgesetztwird und dann die Spannungsversorgung der DLL-Schaltung 610 unterbrochenwird. Das interne Taktsignal ICLK nimmt einen niedrigen Logikpegelan, wenn das Leistungssteuersignal POFF auf hohen Logikpegel wechselt.Das zweite Auftrischungssignal PREF2 wird als DLL-Befehl bezeichnet,weil es ein DLL-Anzeigesignal erzeugt, das anzeigt, ob die DLL-Schaltung 610 während desAuffrischungsvorgangs von einer DLL-Leistungsversorgung mit einerVersorgungsspannung versorgt werden soll. In anderen Worten ausgedrückt, das DLL-Anzeigesignalbestimmt, ob die DLL-Schaltung 610 ein-oder ausgeschaltet ist.
    [0058] 16 zeigtim Blockschaltbild wesentliche Komponenten eines fünften Ausführungsbeispielseines erfindungsgemäßen Halbleiterspeicherbausteins miteiner DLL-Schaltung. Das fünfteAusführungsbeispielentspricht dem vierten Ausführungsbeispielaus 13, außer dassbeim Ausführungsbeispielaus 16 der zweite Befehlsdecoder 1470 fehlt.Das zweite interne Auffrischungssignal PREF2, das an den DLL- Steuersignalgenerator 1420 angelegtwird, ist in diesem Fall ein extern angelegtes Signal.
    [0059] 17 zeigtim Blockschaltbild wesentliche Komponenten eines sechsten Ausführungsbeispiels eineserfindungsgemäßen Halbleiterspeicherbausteinsmit einer DLL-Schaltung. Das sechste Ausführungsbeispiel entspricht demvierten Ausführungsbeispielaus 13, außer dassbeim Ausführungsbeispielaus 17 der zweite Befehlsdecoder 1470 fehltund der Oszillator 660 durch einen Oszillator 1860 ersetztist. Zusätzlichzum Oszillationssignal POSC erzeugt der Oszillator 1860 einzweites Oszillationssignal POSC2, welches das zweite interne AuffrischungssignalPREF2 ersetzt. Der DLL-Steuersignalgenerator 1420 empfängt hierbeidas zweite Oszillationssignal POSC2 auf die gleiche Weise, wie beimvierten Ausführungsbeispieldas zweite interne Auffrischungssignal PREF2 eingegeben wird.
    [0060] Eine Ausführungsart der Funktion des sechstenAusführungsbeispielswird unter Bezugnahme auf 18 näher beschrieben. 18 zeigt ein Zeitablaufdiagrammfür Signale,die vom sechsten Ausführungsbeispielerzeugt werden. Wie aus 18 ersichtlichist, wird zum Zeitpunkt der Taktsignalperiode C1 ein AuffrischungsbefehlREFRESH eingegeben und ein Auffrischungsvorgang beginnt. Der Oszillator 1860 erzeugtdas Oszillationssignal POSC und die Wortleitungen werden sequenziellangesprochen. Nachdem wenigstens ein Auftrischungsvorgang beendetist, d.h. jede Wortleitung angesprochen wurde, wird das zweite OszillationssignalPOSC2 freigegeben. Die Anzahl der Auffrischungsperioden, die vordem Erzeugen des zweiten Oszillatorsignals POSC auftreten, stellteinen Auslegungsparameter dar, der beim Entwurf des Halbleiterspeicherbausteinsfestgelegt wird.
    [0061] Die Freigabe des zweiten Oszillationssignals POSC2resultiert in der Erzeugung des Rücksetzsignals RESET mit hohemlogischem Pegel.
    [0062] Das Rücksetzsignal RESET initialisiertdie internen Knoten der DLL-Schaltung 610,d.h. selbige werden zurückgesetzt.Das Leistungssteuersignal POFF wechselt dann auf hohen logischenPegel und veranlasst, dass die Spannungsversorgung der DLL-Schaltung 610 unterbrochenwird. Dies führtdazu, dass das interne Taktsignal ICLK auf niedrigen logischen Pegelwechselt.
    [0063] Die Erfindung offenbart eine DLL-Schaltung, diewährendeines Auffrischungsvorgangs selektiv ein- oder ausgeschaltet werdenkann. Zudem offenbart die Erfindung eine DLL-Schaltung, die nachwenigstens einem Auffrischungsvorgang ausgeschaltet werden kann.Zusätzlichbehältdie DLL-Schaltung die Synchronisierinformation, wenn die DLL-Schaltungmit Spannung versorgt bleibt. Entsprechend kann eine Reduzierungdes Energieverbrauchs und/oder eine Leistungssteigerung selektivdurch die Erfindung erzielt werden.
    权利要求:
    Claims (28)
    [1] Integrierter Speicherbaustein mit – einemVerzögerungsregelkreis(610) und – einerEnergieversorgungsschaltung (640) für den Verzögerungsregelkreis (610), gekennzeichnetdurch – einenSteuersignalgenerator (620), der die Energieversorgungsschaltung(640) so steuert, dass sie während eines Auffrischungsmodusdes integrierten Speicherbausteins basierend auf einem Auswahlsignal(PMRS, PFUSE) den Verzögerungsregelkreis (610)selektiv mit Energie versorgt.
    [2] Integrierter Speicherbaustein nach Anspruch 1, dadurchgekennzeichnet, dass ein erstes Taktsignal auf einem Referenztaktsignalund einer Synchronisierinformation basiert, die Informationen über eine Phasenbeziehungzwischen dem ersten Taktsignal und dem Referenztaktsignal umfasst,und der Steuersignalgenerator (620) den Verzögerungsregelkreis sosteuert, dass er die Synchronisierinformation während des Auffrischungsmodusdes integrierten Speicherbausteins basierend auf dem Auswahlsignal (PMRS,PFUSE) selektiv zurücksetzt.
    [3] Integrierter Speicherbaustein nach Anspruch 2, dadurchgekennzeichnet, dass das erste Taktsignal ein innerhalb des Verzögerungsregelkreises (620)rückgekoppeltesTaktsignal oder ein vom Verzögerungsregelkreis(620) erzeugtes internes Taktsignal ist.
    [4] Integrierter Speicherbaustein nach Anspruch 2 oder3, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (620)folgende Komponenten umfasst: – einen Phasendetektor (6210),welcher die Phasendifferenz zwischen dem ersten Taktsignal und dem Referenztaktsignaldetektiert, – einevariable Verzögerungseinheit(6230), welche die Synchronisierinformation basierend aufder Phasendifferenz einstellt und das Referenztaktsignal zum Erzeugendes ersten Taktsignals basierend auf der Synchronisierinformationverzögert,und – eineDeaktivierungsschaltung (6200), welche die Einstellfunktionder variablen Verzögerungseinheit (6230)währenddes Auffrischungsmodus deaktiviert.
    [5] Integrierter Speicherbaustein nach Anspruch 4, dadurchgekennzeichnet, dass die Deaktivierungsschaltung (6200)das Referenztaktsignal während desAuffrischungsmodus auf einem gleichbleibenden logischen Zustandhält.
    [6] Integrierter Speicherbaustein nach einem der Ansprüche 1 bis5, gekennzeichnet durch einen Auswahlsignalgenerator (600),der das Auswahlsignal (PMRS) basierend auf einem Modusregistersatzbefehlerzeugt, der von dem integrierten Speicherbaustein empfangen wird.
    [7] Integrierter Speicherbaustein nach einem der Ansprüche 1 bis5, dadurch gekennzeichnet, dass das Auswahlsignal (PMRS) ein externzugeführtes Signalist.
    [8] Integrierter Speicherbaustein nach einem der Ansprüche 1 bis5, gekennzeichnet durch eine Schmelzsicherungsschaltung (1200),welche das Auswahlsignal (PFUSE) während des Auffrischungsmoduserzeugt.
    [9] Integrierter Speicherbaustein nach einem der Ansprüche 1 bis8, gekennzeichnet durch einen ersten Befehlsdecoder (630),welcher einen Auffrischungsbefehl (REFRESH, REFRESH_1) decodiert, umein Auffrischungsmodusanzeigesignal (PREF, PREF1) zu erzeugen, dasanzeigt, dass der integrierte Speicherbaustein im Auffrischungsmodusist, und das Auffrischungsmodusanzeigesignal (PREF) an den Steuersignalgenerator(620) und den Verzögerungsregelkreis(620) überträgt.
    [10] Integrierter Speicherbaustein nach Anspruch 9, gekennzeichnetdurch einen zweiten Befehlsdecoder (1470), welcher einenVerzögerungsregelkreisbefehl(REFRESH_2) decodiert, um ein Verzögerungsregelkreisanzeigesignal(PREF2) zu erzeugen, das anzeigt, dass die Energieversorgungsschaltung (640)den Verzögerungsregelkreis(610) während desAuffrischungsmodus mit Energie versorgt, und das Verzögerungsregelkreisanzeigesignal(PREF2) als Auswahlsignal an den Steuersignalgenerator (620) überträgt.
    [11] Integrierter Speicherbaustein nach einem der Ansprüche 1 bis10, dadurch gekennzeichnet, dass der Steuersignalgenerator (620)die Energieversorgungsschaltung (640) für den Verzögerungsregelkreis (610)anfänglichso steuert, dass der Verzögerungsregelkreis(610) mit Energie versorgt wird, und dann die Energieversorgungsschaltung(640) fürden Verzögerungsregelkreis(610) so steuert, dass der Verzögerungsregelkreis (610)keine Energie mehr erhält.
    [12] Integrierter Speicherbaustein nach einem der Ansprüche 2 bis11, dadurch gekennzeichnet, dass – der Verzögerungsregelkreis (610)das erste Taktsignal basierend auf dem Referenztaktsignal und der Synchronisierinformationerzeugt, – derSteuersignalgenerator (620) den Verzögerungsregelkreis (610)so steuert, dass er die Synchronisierinformation während desAuffrischungsmodus des integrierten Speicherbausteins basierend aufdem Auswahlsignal (PMRS, PFUSE) selektiv zurücksetzt, und – der Steuersignalgenerator(620) den Verzögerungsregelkreis(610) anfänglichso steuert, dass der Verzögerungsregelkreis(610) die Synchronisierinformation beibehält, unddann den Verzögerungsregelkreis(610) so steuert, dass er die Synchronisierinformationzurücksetzt.
    [13] Integrierter Speicherbaustein nach einem der Ansprüche 1 bis12, gekennzeichnet durch – einenZeilenadressendecoder (650), welcher während des Auffrischungsmodusbasierend auf einem Oszillationssignal (POSC) aufeinanderfolgendWortleitungssignale erzeugt, und – einen Oszillator (660),der währenddes Auffrischungsmodus das Oszillationssignal (POSC) erzeugt.
    [14] Integrierter Speicherbaustein nach Anspruch 13,dadurch gekennzeichnet, dass der Oszillator (660) ein Auswahlsignal(POSC2) so erzeugt, dass der Steuersignalgenerator (1420)die Energieversorgungsschaltung (640) des Verzögerungsregelkreises (610)so steuert, dass die Energieversorgung des Verzögerungsregelkreises (620)wenigstens füreine Zeitdauer nach dem Erzeugen des Oszillationssignals (POSC)abgeschaltet wird.
    [15] Integrierter Speicherbaustein nach Anspruch 14,dadurch gekennzeichnet, dass die Zeitdauer einer Zeitspanne entspricht,die der Zeilenadressendecoder (650) benötigt, um jedes Wortleitungssignal mehrmalszu erzeugen.
    [16] Integrierter Speicherbaustein nach Anspruch 14,dadurch gekennzeichnet, dass die Zeitdauer einer Zeitspanne entspricht,die der Zeilenadressendecoder (650) benötigt, um jedes Wortleitungssignal einmalzu erzeugen.
    [17] Integrierter Speicherbaustein nach einem der Ansprüche 2 bis16, dadurch gekennzeichnet, dass – der Verzögerungsregelkreis (610)das erste Taktsignal basierend auf dem Referenztaktsignal und der Synchronisierinformationerzeugt, – derSteuersignalgenerator (620) den Verzögerungsregelkreis (610)so steuert, dass er die Synchronisierinformation während desAuffrischungsmodus des integrierten Speicherbausteins basierend aufdem Auswahlsignal (PMRS, PFUSE) selektiv zurücksetzt, und – der Oszillator(660) das Auswahlsignal (POSC2) so erzeugt, dass der Verzögerungsregelkreis(620) wenigstens eine Zeitdauer nach dem Erzeugen des Oszillationssignals(POSC) abgeschaltet wird.
    [18] Integrierter Speicherbaustein nach einem Ansprüche 1 bis17, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (610)basierend auf einem Rücksetzsignal(RESET) zurückgesetztwird und der Steuersignalgenerator (1420) während desAuffrischungsmodus des integrierten Speicherbausteins das Rücksetzsignal(RESET) selektiv erzeugt.
    [19] Integrierter Speicherbaustein mit – einemVerzögerungsregelkreis(610), der ein externes Taktsignal (ECLK) empfängt undein internes Taktsignal (ICLK) erzeugt, dadurch gekennzeichnet, dass – der Verzögerungsregelkreis(610) währendeines ersten Auftrischungsvorgangs eingeschaltet und während eineszweiten Auffrischungsvorgangs ausgeschaltet ist.
    [20] Integrierter Speicherbaustein nach Anspruch 19,gekennzeichnet durch einen Auswahlsignalgenerator (600),der zwischen dem ersten Auffrischungsvorgang und dem zweiten Auffrischungsvorgangauswählt.
    [21] Integrierter Speicherbaustein nach Anspruch 20,dadurch gekennzeichnet, dass der Auswahlsignalgenerator (600)ein Auswahlsignal (PMRS, PFUSE) erzeugt.
    [22] Integrierter Speicherbaustein nach Anspruch 21,dadurch gekennzeichnet, dass das Auswahlsignal (PMRS, PFUSE) vonProgrammiermitteln erzeugt wird.
    [23] Integrierter Speicherbaustein nach Anspruch 22,dadurch gekennzeichnet, dass die Programmiermittel einen Modusregistersatzbefehlumfuassen.
    [24] Integrierter Speicherbaustein nach einem der Ansprüche 21 bis23, dadurch gekennzeichnet, dass das Auswahlsignal (PREF2) an einemexternen Anschluss eingebbar ist.
    [25] Integrierter Speicherbaustein nach einem der Ansprüche 21 bis24, dadurch gekennzeichnet, dass das Auswahlsignal (PREF2) ein Schmelzsicherungsinformationssignalist.
    [26] Integrierter Speicherbaustein mit – einemVerzögerungsregelkreis(610), der ein erstes Taktsignal basierend auf einem Referenztaktsignal undeiner Synchroni sierinformation erzeugt, die Informationen über einePhasenbeziehung zwischen dem ersten Taktsignal und dem Referenztaktsignalumfasst, gekennzeichnetdurch – einenSteuersignalgenerator (620), der den Verzögerungsregelkreis(610) so steuert, dass er die Synchronisierinformationwährendeines Auffrischungsmodus des integrierten Speicherbausteins basierend aufeinem Auswahlsignal (PMRS, PFUSE) selektiv zurücksetzt.
    [27] Integrierter Speicherbaustein nach Anspruch 26,dadurch gekennzeichnet, dass der Steuersignalgenerator (620)den Verzögerungsregelkreis(610) so ansteuert, dass der Verzögerungsregelkreis (620) eineAktualisierung der Synchronisierinformation stoppt und einen Ausschaltzustandeinnimmt.
    [28] Steuerverfahren für einen Verzögerungsregelkreis(610) eines integrierten Speicherbausteins, dadurch gekennzeichnet,dass eine Energieversorgungsschaltung (640) des Verzögerungsregelkreises (610)so gesteuert wird, dass währendeines Auffrischungsmodus des integrierten Speicherbausteins derVerzögerungsregelkreis(620) selektiv mit Energie versorgt wird.
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    同族专利:
    公开号 | 公开日
    CN1527484B|2010-05-05|
    JP4276112B2|2009-06-10|
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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