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    • 专利摘要:
    Eine Vorrichtung zum Transformieren von asymmetrischen Signalen in Differenzsignale umfaßt einen Inverter (zum Beispiel den Inverter 505) und zwei Zwischenspeicher (zum Beispiel die Zwischenspeicher 510 und 520). Ein Zwischenspeicher weist an seinem Eingang ein umzusetzendes Eingangssignal auf, und der andere Zwischenspeicher weist an seinem Eingang ein Inverses des Eingangssignals auf. Die Zwischenspeicher können durch einen Differenztakt getaktet werden und beheben eine Fehlanpassung im Zeitverlauf zwischen dem Eingangssignal und seinem Inversen, die über den Inverter verursacht wird. Die Ausgangssignale des Zwischenspeichers werden dann einem Differenzpuffer zugeführt, um Kompatibilitätstransformationen für Signalspannung und -strom durchzuführen.
    公开号:DE102004010836A1
    申请号:DE200410010836
    申请日:2004-03-05
    公开日:2004-11-25
    发明作者:Stefan Dipl.-Ing. Lammers；Hans-Heinrich Viehmann
    申请人:Infineon Technologies AG；
    IPC主号:H03K3-037
    专利说明:
    [0001] Dievorliegende Erfindung betrifft allgemein Logikschaltungen und insbesondereeine Vorrichtung zum Transformieren von asymmetrischen Signalenin Differenzsignale.
    [0002] Wennein schneller Datentransfer mit niedrigem Spannungshub notwendigist, werden Differenzsignale (die häufig auch als symmetrischeSignale bezeichnet werden) verwendet, wobei Signale auf zwei Leiterngeführtwerden und das Signal. als die Differenz der beiden Signale definiertist. Differenzsignale sind wahrscheinlich das robusteste und vielversprechendsteKonzept zur Signalgabe. Stromschaltlogik (CML – current mode logic), eineEntwurfstechnik, die häufigbei Anwendungen für schnelleSignalgabe wie z.B. Kommunikationschips und Routern verwendet wird,benutzt Differenzsignale.
    [0003] CMLwird aufgrund ihrer relativ niedrigen Stromaufnahme und niedrigenVersorgungsspannung im Vergleich zu anderen Arten von Logik, wie zumBeispiel emittergekoppelter Logik (ECL), sehr viel verwendet. CMList außerdemaufgrund ihrer niedrigeren Spannungsausschläge wesentlich schneller alsCMOS-Logik (complementary metal-oxide semiconductor). CML hat außerdem den zusätzlichenVorteil, mit CMOS-Herstellungstechnologie hergestellt werden zukönnen.
    [0004] EinVorteil von CMOS gegenüberCML besteht darin, daß ineiner CML-Schaltung in einem Standby-Zustand Strom fließen kann,währendbei CMOS-Logik im Standby-Zustand kein Strom fließt. Deshalbverbrauchen CML-Schaltungen in der Regel mehr Strom als CMOS-Logikschaltungen.
    [0005] DaCML-Schaltungen und CMOS-Logikschaltungen auf demselben Substraterzeugt werden können,ist es jedoch möglich,CML- und CMOS-Logikschaltungenin einem Entwurf zu integrieren. Somit kann man die Vorteile derhohen Schaltgeschwindigkeit von CML-Schaltungen ausnutzen, wenn schnellesSchalten notwendig ist, währendder niedrige Stromverbrauch von CMOS-Logik verfügbar ist, wenn keine besondershohe Schaltgeschwindigkeit erforderlich ist.
    [0006] Leiderverwenden CML-Schaltungen Differenzsignale, während CMOS-Logikschaltungen asymmetrischeSignale verwenden, bei denen Signale auf einem einzigen Leiter geführt werden.Deshalb ist eine Umsetzung zwischen den asymmetrischen Signaleneiner CMOS-Logikschaltung und den Differenzsignalen einer CML-Schaltungerforderlich.
    [0007] Einehäufigverwendete Lösungbenutzt einen Umsetzer zwischen asymmetrischem Modus und Differenzmodus,um die Umsetzung von asymmetrischen Signalen in Differenzsignaledurchzuführen.Die Lösungverwendet einen einfachen Inverter zur Bereitstellung eines Signalsund seiner Invertierung.
    [0008] EinNachteil des Stands der Technik besteht darin, daß der einfacheInverter eine Gate-Verzögerungin das Inverse des Eingangssignals einführt, die in dem Eingangssignalselbst nicht vorhanden ist. Die zeitlich fehlangepassten Signalekönnenzu einer Situation führen,in der beide Teile einer CML-Schaltung ein- oder ausgeschaltet sind.Dies führtzu einer schlechten CML-Steigung, was sich nachteilig auf die Ei genschaften(wie zum Beispiel die maximale Betriebsfrequenz) der Schaltungenauswirken kann.
    [0009] Dieseund andere Probleme werden durch bevorzugte Ausführungsformen der vorliegendenErfindung, die eine Anordnung zum Umsetzen von asymmetrischen Signalenin Differenzsignale präsentiert,allgemein gelöstoder umgangen, und es werden allgemein technische Fortschritte erzielt.
    [0010] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung umfaßteine Schaltung: einen ersten getakteten Zwischenspeicher mit einem anein Eingangssignal gekoppelten Eingang, wobei der erste getakteteZwischenspeicher dafürvorgesehen ist einen Wert an seinem Eingang zu erfassen, wenn erdurch ein erstes Taktsignal getriggert wird, einen Inverter miteinem an das Eingangssignal gekoppelten Eingang, wobei der Inverterdafür vorgesehenist, das Eingangssignal zu invertieren, einen zweiten getaktetenZwischenspeicher mit einem an einen Ausgang des Inverters gekoppeltenEingang, wobei der zweite getaktete Zwischenspeicher dafür vorgesehenist, einen Wert an seinem Eingang zu erfassen, wenn er durch einzweites Signal getriggert wird, und eine Differenzschaltung miteinem an einen Ausgang des ersten getakteten Zwischenspeichers gekoppeltenersten Eingang und einem an einen Ausgang des zweiten getaktetenZwischenspeichers gekoppelten zweiten Eingang, wobei die DifferenzschaltungSchaltungen enthält,die zum Umsetzen von Signalen an ihren Eingängen in ein Differenzsignalvorgesehen sind.
    [0011] Gemäß einerweiteren bevorzugten Ausführungsformder vorliegenden Erfindung umfaßteine Schaltung einen ersten getakte ten Zwischenspeicher mit eineman einen Signaleingang gekoppelten Eingang, wobei der erste getakteteZwischenspeicher dazu vorgesehen ist, einen Wert an seinem Eingang zuspeichern, wenn er durch einen ersten Takt getriggert wird, einenInverter mit einem an den Signaleingang gekoppelten Eingang, wobeider Inverter dazu vorgesehen ist, eine invertierte Version einesSignals an seinem Eingang zu erzeugen, einen zweiten getaktetenZwischenspeicher mit einem an den Inverter gekoppelten Eingang,wobei der zweite getaktete Zwischenspeicher dazu vorgesehen ist,einen Wert an seinem Eingang zu speichern, wenn er durch einen zweitenTakt getriggert wird, und eine Differenzschaltung mit einem an einenAusgang des ersten getakteten Zwischenspeichers gekoppelten ersten Eingangund einem an einen Ausgang des zweiten getakteten Zwischenspeichersgekoppelten zweiten Eingang, wobei die Differenzschaltung dazu vorgesehenist, Signalwerte an dem ersten und dem zweiten Eingang in ein Differenzsignalumzusetzen.
    [0012] EinVorteil einer bevorzugten Ausführungsformder vorliegenden Erfindung besteht darin, daß im wesentlichen keine Fehlanpassungim Zeitverlauf zwischen dem Eingangssignal und seiner invertierten Versionbesteht. Deshalb kann die Betriebsfrequenz von an den Umsetzer angeschlossenenSchaltungen erhöhtwerden.
    [0013] Eswurden oben relativ grob die Merkmale und technischen Vorteile dervorliegenden Erfindung skizziert, damit die folgende ausführlicheBeschreibung der Erfindung besser verständlich wird. ZusätzlicheMerkmale und Vorteile der Erfindung werden im folgenden beschriebenund bilden den Gegenstand der Ansprüche der Erfindung. Für Fachleuteist erkennbar, daß dieKonzeption und die spezifische offengelegte Ausführungsform ohne weiteres als Grundlagefür eineModifikation oder einen Entwurf anderer Strukturen oder Prozessezur Ausführung derselbenZwecke der vorliegenden Erfindung verwendet werden können. Außerdem istfür Fachleute erkennbar,daß solche äquivalentenKonstruktionen nicht von dem Gedanken und Umfang der Erfindung, derin den angefügtenAnsprüchendargelegt wird, abweichen.
    [0014] Für ein vollständigeresVerständnisder vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgendenBeschreibungen in Verbindung mit der beigefügten Zeichnung Bezug genommen.Es zeigen:
    [0015] 1 ein Diagramm einer Logikschaltung, dieTeilschaltungen, die sowohl Differenz- als auch asymmetrische Signaleverwenden, und Signalumsetzer enthält;
    [0016] 2 ein Diagramm eines vorbekannten Umsetzerszwischen asymmetrischen Signalen und Differenzsignalen;
    [0017] 3 ein Impulsdiagramm einerdurch Verwendung eines Inverters in dem vorbekannten Umsetzer zwischenasymmetrischen Signalen und Differenzsignalen verursachten Fehlanpassungim Zeitverlauf;
    [0018] 4 ein Diagramm einer Ansichteines Umsetzers zwischen asymmetrischen Signalen und Differenzsignalengemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung auf höherer Ebene;
    [0019] 5 ein Diagramm einer schematischen Ansichteines Umsetzers zwischen asymmetrischen Signalen und Differenzsignalen gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung; und
    [0020] 6 ein Impulsdiagramm derBeseitigung einer durch Verwendung eines Inverters in einem Umsetzerzwischen asymmetrischen Signalen und Differenzsignalen verursachtenFehlanpassung im Zeitverlauf gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung.
    [0021] DasHerstellen und Verwenden der zur Zeit bevorzugten Ausführungsformenwird nun ausführlichbesprochen. Es versteht sich jedoch, daß die vorliegende Erfindungviele anwendbare erfindungsgemäße Konzepteliefert, die in spezifischen Kontexten auf vielfältige Weise realisiert werdenkönnen.Die spezifischen besprochenen Ausführungsformen veranschaulichenlediglich spezifische Arten der Herstellung und Verwendung der Erfindungund begrenzen den Schutzumfang der Erfindung nicht.
    [0022] Dievorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformenin einem spezifischen Kontext beschrieben, nämlich für einen Umsetzer zwischen Signalenin CMOS-Logik und Signalen in Stromschaltlogik. Die Erfindung kannjedoch auch auf andere Situationen angewandt werden, in denen einasymmetrisches Signal in ein Differenzsignal umgesetzt werden soll.
    [0023] Nunmehrmit Bezug auf 1 istein Diagramm einer Logikschaltung 105 gezeigt, die Teilschaltungen 110 und 115 aufweist,die Differenzsignale bzw. asymmetrische Signale verwenden. Die Teilschaltungen 110 und 115 kommunizierenaußerdemmiteinander. Leider sind die von den Teilschaltungen ver wendetenSignalarten inkompatibel, und es ist ein Umsetzer notwendig, umeine Übersetzung durchzuführen. Esist ein Umsetzer zwischen asymmetrischen Signalen und Differenzsignalen 120 notwendig,damit Signale aus der Teilschaltung 110 von der Teilschaltung 115 verstandenwerden können, undes ist ein Umsetzer zwischen asymmetrischen Signalen und Differenzsignalen 125 für Signaleaus der Teilschaltung 115, die zu der Teilschaltung 110 geleitetwerden, notwendig. Wenn die Kommunikation immer einseitig ist (zumBeispiel von der Teilschaltung 115 zu der Teilschaltung 110),dann wird nur einer der beiden Umsetzer (der Umsetzer zwischen asymmetrischenSignalen und Differenzsignalen 120) benötigt.
    [0024] Wiein 1 dargestellt, können dieTeilschaltungen 110 und 115 Teil der Logikschaltung 105 sein,und diese konkreten Teilschaltungen sind die einzigen, die Signaleaustauschen müssen.Wenn dies der Fall ist, dann kann es weitere Teilschaltungen geben,die an die Teilschaltungen 110 und 115 gekoppeltsind, aber in der Figur nicht gezeigt sind. Als Alternative können dieTeilschaltungen 110 und 115 die einzigen Schaltungen(außerden Umsetzern 120 und 125) in der Logikschaltung 105 sein.
    [0025] Nunmehrmit Bezug auf 2 istein Diagramm einer schematischen Ansicht eines vorbekannten Umsetzerszwischen asymmetrischen Signalen und Differenzsignalen (SEDMC) 200 gezeigt. DerSEDMC 200 wird dazu verwendet ein asymmetrisches Signal(zum Beispiel der in der Schaltung mit CMOS-Logik (complementarymetal oxide semiconductor) verwendeten Signale) in ein Differenzsignal (zumBeispiel die in Schaltungen mit Stromschaltlogik (CML-Schaltungen)verwendeten Signale) umzusetzen. Wie bereits besprochen kann manein asymmetrisches Signal in ein Differenzsignal umsetzen, indemman eine erste und eine zweite Repräsentation des Signals des asymmetrischenSignals erzeugt, wobei das erste und das zweite Signal Komplemente voneinandersind.
    [0026] EinInverter 205 wird dazu verwendet, ein Inverses eines Eingangssignals "IN" zu erzeugen. Das Inversedes Eingangssignals wird manchmal als "IN'", "IN", "IN-Komplement", "IN-Strich" und so weiter bezeichnet.Das Eingangssignal "IN" und sein Inverses "IN'" könnenals die zwei Komponentensignale eines Differenzsignals betrachtetwerden. Nach der Invertierung werden das Eingangssignal "IN" und sein Inverses "IN'" einer CML-Schaltung 209 zugeführt. DieCML-Schaltung 209 wird dazu verwendet, die Spannungs- undStrompegel und die Polaritätdes Eingangssignals (und seines Inversen) in Spannungs- und Strompegel,die mit CML-Schaltungen kompatibel sind, umzusetzen. Die CML-Schaltung 209 erzeugtein Ausgangssignal im Differenzmodus "Q" mitKomponentensignalen "QN" und "QX".
    [0027] DieCML-Schaltung 209 ist ein CML-Puffer und wird aus zweiWiderständen 210 und 212 hergestellt,von denen jeweils ein Anschluss an eine Spannungsversorgung undder andere Anschluss an einen N-Kanal-MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor),wie zum Beispiel den Transistor 215, gekoppelt ist. DasEingangssignal und sein Inverses werden an den Gate-Anschlüssen derN-Kanal-MOSFETs an die N-Kanal-MOSFETsgekoppelt. Ein zusätzlichesPaar N-Kanal-MOSFETs 220 und 222 erzeugt eineReferenzstromquelle.
    [0028] Wennein Transistor (wie zum Beispiel der Transistor 215) durchsein Eingangssignal (wie zum Beispiel das Eingangssignal "IN") eingeschaltet wird, wirdein Strompfad durch den Widerstand 210 und die Transistoren 215, 220 und 222 gebildet.Durch den Stromfluss wird ein Spannungsabfall an dem Wi derstand 210 bewirkt.Deshalb liegt das Ausgangssignal (das an einem Knoten zwischen demWiderstand 210 und dem Transistor 215 abgegriffenwird) auf einem Spannungspotential, dessen Betrag kleiner als ander Spannungsversorgung ist. Wenn kein Strom fließt, liegtdas Ausgangssignal auf demselben Spannungspotential wie die Spannungsversorgung. Diebeiden Spannungspotentiale dienen zur Darstellung der logischenZuständeHigh und Low.
    [0029] DieVerwendung des Inverters 205 zur Erzeugung der Signalkomponenteneines Differenzsignals aus einem asymmetrischen Eingangssignal verursachteine Verzögerungin der Ausbreitung der einen der Signalkomponenten (das invertierteEingangssignal "IN'"), die in der Signalkomponente nicht vorhandenist. Diese Fehlanpassung im Zeitverlauf zwischen den Signalkomponentenkann dazu führen, daß die CML-Schaltung 209 sobetrieben wird, daß beideTransistoren der Schaltung, die an die Eingangssignale gekoppeltsind (die Transistoren 215 und 217), gleichzeitigeingeschaltet (oder ausgeschaltet) sind.
    [0030] Nunmehrmit Bezug auf 3 istein Impulsdiagramm des Effekts der Fehlanpassung im Zeitverlaufin den Eingangsdifferenzsignalen, die sich aus der Verwendung einesInverters ergibt, gezeigt. Eine erste Kurve 305 in demImpulsdiagramm zeigt einen Teil eines Eingangssignals "IN", und eine zweiteKurve 310 zeigt einen Teil eines Inversen des Eingangssignals "IN'". Wie in 2 beschrieben,wird das Inverse des Eingangssignals erzeugt, indem das Eingangssignaldurch einen Inverter geleitet wird. Man beachte, daß die Verwendungeines Inverters zur Erzeugung des inversen Eingangssignals "IN'" eine Verzögerung in der Ausbreitung indas inverse Eingangssignal "IN'" einführt. Die Verzögerung inder Ausbreitung führtzu einer Fehlanpassung im Zeitverlauf zwischen dem Ein gangssignal "IN" und seinem Inversen "IN'", wobei die Fehlanpassung im Zeitverlaufin 3 durch Hervorhebung 311 hervorgehobenist.
    [0031] DasEingangssignal "IN" und sein Inverses "IN'" werden dann den Eingängen desCML-Puffers 209 (2)zugeführt,der Umsetzung fürdie Kompatibilitätvon Signalspannung und -strom bereitstellt und ein Differenzsignalam Ausgang erzeugt. Da das Eingangssignal und sein Inverses durcheine äquivalenteAnzahl von Schaltungselementen in dem CML-Puffer 209 geleitetwerden, wird jedes um einen äquivalentenBetrag verzögert.Eine dritte Kurve 315 und eine vierte Kurve 320 zeigenAusgangssignale des CML-Puffers 209. Eine dritte Kurve 315 entsprichtdem Eingangssignal "IN", während dievierte Kurve 320 dem Inversen des Eingangssignals "IN'" entspricht. Die Hervorhebungen 316 und 321 heben dieVerzögerungin der Ausbreitung durch den CML-Puffer 209, die in demEingangsignal und seinem Inversen auftritt, hervor.
    [0032] Aufgrundder durch das Durchlaufen des Inverters verursachten Verzögerung inder Ausbreitung und der resultierenden Fehlanpassung im Zeitverlauf weisendie Signalkomponenten des Differenzsignals am Ausgang des CML-Puffers 209 für einenZeitraum, der ungefährgleich der Verzögerungin der Ausbreitung des Inverters ist, denselben Wert auf. DieserZeitraum ist in 3 mitHervorhebung 325 angegeben. Dies ist eine unerwünschte Situation,da die Signalkomponenten eines Differenzsignals nicht denselbenWert aufweisen sollten. Dies kann zu einer schlechten CML-Steigungführen,die sich auf die Schaltgeschwindigkeit der Schaltungen auswirkt, unddie Fehlanpassung im Zeitverlauf sollte beseitigt oder minimiertwerden.
    [0033] Nunmehrmit Bezug auf 4 istein Diagramm einer Ansicht eines Umsetzers zwischen asymmetrischenSignalen und Differenzsignalen (SEDMC) 400 auf höherer Ebenegezeigt, wobei eine Fehlanpassung im Zeitverlauf zwischen einemEingangssignal und seinem Inversen gemäß einer bevorzugten Ausführungsformder vorliegenden Erfindung beseitigt wurde. Um ein Inverses desEingangssignals zu erzeugen, verwendet der SEDMC 400 einenInverter 405, wie in dem SEDMC 200 (2). Die Verwendung des Inverters 405 kannzu einer Verzögerungin der Ausbreitung einführen,und daher kann eine Fehlanpassung im Zeitverlauf zwischen dem Eingangssignalund seinem Inversen eingeführt werden,wie in dem SEDMC 200.
    [0034] ZweiZwischenspeicher 410 und 412, die durch einenDifferenztakt "CN" und "CX" getaktet werden,könnenzur Beseitigung der Fehlanpassung im Zeitverlauf verwendet werden.Der erste Zwischenspeicher 410 kann als sein Eingangssignaldas Eingangssignal "IN" aufweisen, während derzweite Zwischenspeicher 412 als sein Eingangssignal das Inversedes Eingangssignals (das Ausgangssignal des Inverters 405)aufweisen kann. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung kann die Periode des Differenztakts eineausreichende Dauer aufweisen, so daß die Zwischenspeicher denWert des Eingangssignals und seines Inversen speichern können, nachdemsich das Inverse durch den Inverter 405 ausgebreitet hat.Dies hat zur Folge, daß diePeriode des Differenztakts größer alsdie durch den Inverter 405 bedingte Verzögerung inder Ausbreitung sein sollte. Außerdemsollte die Frequenz des Differenztakts größer oder gleich zweimal dieRate sein, mit der sich das Eingangssignal ändert, um sicherzustellen,daß dieZwischenspeicher das Eingangssignal genau repräsentieren können.
    [0035] DasAusgangssignal der Zwischenspeicher 410 und 412 (dieSignalkomponenten des Eingangssignals) kann dann einer CML-Schaltung 414 zugeführt werden,mit der etwaige Umsetzungen von Signalspannung und -strom durchgeführt werdenkönnen,um sicherzustellen, daß dasDifferenzsignal mit CML-Schaltungen kompatibel ist. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung kann die CML-Schaltung 414 einCML-Puffer sein,der dem in 2 besprochenenCML-Puffer 209 ähnlichist.
    [0036] Nunmehrmit Bezug auf 5 istein Diagramm eines Schaltbilds eines SEDMC 500 gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung gezeigt. Der SEDMC 500 verwendet einenInverter 505 zur Erzeugung eines Inversen eines Eingangssignals.Wie bereits besprochen, fügt dieVerwendung des Inverters 505 eine Verzögerung in der Ausbreitung indas inverse Signal ein und erzeugt daher eine Fehlanpassung im Zeitverlaufzwischen dem Eingangssignal und seinem Inversen. Für optimaleEigenschaften sollte keine (oder sehr wenig) Fehlanpassung im Zeitverlaufzwischen dem Eingangssignal und seinem Inversen bestehen. Der Grunddafür bestehtdarin, daß eineFehlanpassung im Zeitverlauf dazu führen kann, daß Eingangstransistorenin einer Differenzschaltung, die mit dem Eingangssignal und mitseinem Inversen gekoppelt sein können,einen ähnlichenZustand aufweisen, was in Differenzschaltungen ein unerwünschtesEreignis ist.
    [0037] DerSEDMC 500 enthältzwei Zwischenspeicher, einen ersten Zwischenspeicher 510 undeinen zweiten Zwischenspeicher 520, um dabei zu helfen, die Fehlanpassungim Zeitverlauf zu beseitigen. Die Zwischenspeicher 510 und 520 können durcheinen Differenztakt "CN" und "CX" getaktet werden.Wenn die Periode des Differenztakts groß genug ist (durch den Inverter 505 be dingteVerzögerungin der Ausbreitung), dann könnendie Zwischenspeicher 510 und 520 in der Lage sein,die Fehlanpassung im Zeitverlauf zu beseitigen. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung sollte der Differenztakt eine Frequenzaufweisen, die größer odergleich zweimal der Änderungsratedes Eingangssignals ist.
    [0038] Dererste Zwischenspeicher 510 kann das Eingangssignal alssein Eingangssignal aufweisen, währendder zweite Zwischenspeicher 520 mit dem Inversen des Eingangssignalsarbeiten kann. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung kann jeder Zwischenspeicher aus drei invertierendenPuffern erzeugt werden. Wenn der erste Zwischenspeicher 510 genauerbetrachtet wird (die Beschreibung kann auch für den zweiten Zwischenspeicher 520 gelten),liegen drei invertierende Puffer 512, 514 und 516 vor,wobei die invertierenden Puffer 512 und 516 invertierendeTri-State-Puffer sind, währendder invertierende Puffer 514 ungetaktet sein kann. Derinvertierende Puffer 514 und der invertierende Tri-State-Puffer 516 können kreisförmig angeordnetwerden, wobei ein Eingangssignal des invertierenden Puffers 514 einAusgangssignal des invertierenden Puffers 516 und ein Eingangssignal desinvertierenden Puffers 516 ein Ausgangssignal des invertierendenPuffers 514 sein kann. Man beachte, daß die kreisförmige Anordnungdes invertierenden Puffers 514 und des invertierenden Tri-State-Puffers 516 zurErzeugung der Speicherfähigkeit desZwischenspeichers selbst verwendet werden kann. Der invertierendeTri-State-Puffer 512 kann als sein Eingangssignal das Eingangssignalaufweisen und ein Ausgangssignal haben, das an den Eingang des invertierendenPuffers 514 gekoppelt wird. Der Ausgang des invertierendenPuffers 512 kann außerdemdas Ausgangssignal fürden ersten Zwischenspeicher 510 sein. Man beachte, daß, wie beschrieben,der Zwischenspeicher 510 ein invertierender Zwischenspeicherist, währendsein Ausgangssignal ein Inverses seines Eingangssignals sein kann.Der zweite Zwischenspeicher 520 hat als Eingangssignal dasAusgangssignal des Inverters 505 (das Inverse des Eingangssignals).
    [0039] DerZwischenspeicher 510 (und der Zwischenspeicher 520)könnenfolgendermaßenarbeiten: nach einem ersten Übergangdes Differenztakts (vielleicht wenn der Takt "CX" Highund "CN" Low ist) wird derinvertierende Tri-State-Puffer 512 aktiv und läßt das Eingangssignaldurch und invertiert gleichzeitig das Eingangssignal. Das invertierteEingangssignal (am Ausgang des invertierenden Tri-State-Puffers 512)kann außerdemzu dem Eingangssignal des invertierenden Puffers 514 sowiezu dem Ausgangssignal des Zwischenspeichers 510 werden.Aufgrund von Unterschieden in der Verschaltung zwischen den invertierendenTri-State-Puffern 512 und 516 kann der invertierendeTri-State-Puffer 516 jedoch inaktiv sein. Der invertierendeTri-State-Puffer 512 kann mit im Vergleich dazu, wie derinvertierende Tri-State-Puffer 516 mit den Takten verbundenist, mit einer umgekehrten Polarität mit den Takten "CN" und "CX" verbunden werden.Wenn zum Beispiel ein invertierender Tri-State-Puffer einen erstenund einen zweiten Takteingang aufweist, dann kann bei dem invertierendenTri-State-Puffer 512 "CN" an den ersten Takteingangund "CX" an den zweiten Takteingang gekoppeltwerden. Der invertierende Tri-State-Puffer 516 kann jedoch miteiner umgekehrten Polaritätverbunden werden, wie zum Beispiel Ankoppeln von "CX" an den ersten Takteingangund Ankoppeln von "CN" an den zweiten Takteingang.
    [0040] Beieinem nachfolgenden Übergangdes Differenztakts (wenn der Takt "CX" Lowund "CN" High wird) wirdder invertierende Tri- State-Puffer 516 dann aktivund der invertierende Tri-State-Puffer 512 inaktiv.Der Wert des invertierenden Puffers 514 kann dann durchden nun aktiven invertierenden Tri-State-Puffer 516 angenommen werden.Da der invertierende Tri-State-Puffer 512 nuninaktiv ist, könnenkeine Änderungendes Eingangssignals angenommen werden.
    [0041] Manbeachte, daß beideZwischenspeicher 510 und 520 mit demselben Differenztaktverbunden sein können,so daß beideZwischenspeicher auf ähnlicheWeise auf Änderungendes Differenztakts reagieren, d.h. die beiden Zwischenspeicher 510 und 520 können dasEingangssignal (und sein Inverses) gleichzeitig annehmen (oder zurückweisen).
    [0042] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung erfassen bei jeder Periode des Differenztaktsdie Zwischenspeicher 510 und 520 das Signal anihren jeweiligen Eingängenund legen den am Eingang anliegenden Wert an den Ausgang. Die kreisförmig verbundeneninvertierenden Puffer (zum Beispiel die invertierenden Puffer 514 und 516)halten den am Eingang anliegenden Wert an dem Ausgang bis zu demnächstenDifferenztaktübergang.Als Alternative könnendie Zwischenspeicher 510 und 520 so ausgelegtsein, daß siedie Eingangssignale an einer ansteigenden oder fallenden Flankedes Differenztakts erfassen, sie können das Eingangssignal aneinem Mittelpunkt während einerTaktperiode erfassen usw.
    [0043] DieAusgangssignale der Zwischenspeicher 510 und 520 können danneinem CML-Puffer 530 zugeführt werden. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung kann der CML-Puffer 530 ausmehreren Widerständenund N-Kanal-MOSFETs aufgebaut werden. Man beachte, daß es möglich ist,den CML-Puffer 530 mitrelativ geringfügigenVeränderungenan dem CML-Pufferentwurf, wie in 5 dargestellt,aus P-Kanal-MOSFETszu erzeugen. Der CML-Puffer 530 kann zwei Widerstands-/Transistorkombinationen(zum Beispiel Widerstand 535 und Transistor 540)enthalten. Der Widerstand und der Transistor in einer Kombination können inReihe geschaltet sein, wobei ein erster Anschluss des Widerstandsan eine Spannungsversorgung gekoppelt ist, während ein zweiter Anschluss desWiderstands an einen Drain-Anschluss des Transistors gekoppelt ist.Der Gate-Anschluss des Transistors kann an eines der beiden durchdie Zwischenspeicher 510 und 520 zugeführten Eingangssignale gekoppeltwerden, wobei der Transistor in der anderen Widerstands-/Transistorkombinationan das verbleibende, durch die Zwischenspeicher 510 und 520 bereitgestellteEingangssignal gekoppelt wird. Die Source-Anschlüsse der beiden Transistorenkönnen aneinanderund dann an eine Referenzstromquelle gekoppelt werden.
    [0044] DieReferenzstromquelle kann aus zwei N-Kanal-MOSFETs (zum Beispielden Transistoren 545 und 550) erzeugt werden.Ein Drain-Anschluß desTransistors 545 kann an die Source-Anschlüsse der Transistoren in denbeiden Widerstands-/Transistorkombinationengekoppelt werden, währendder Source-Anschluss des Transistors 545 an einen Drain-Anschlussdes Transistors 550 gekoppelt werden kann. Beide Gate-Anschlüsse derbeiden Transistoren 545 und 550 können aneinanderund an einen Referenzspannungspegel NREF gekoppelt werden. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung könnendie Transistoren 540 (und 542) und 545 niedrigeSchwellspannungspegel aufweisen.
    [0045] Wenneines der Eingangssignale des CML-Puffers 530 einen Low-Wert annimmt, kannder Transistor, an den es gekoppelt ist, eingeschaltet und ein Strompfaderzeugt werden. Wenn zum Bei spiel der Transistor 540 eingeschaltetwird, kann ein Strompfad erzeugt werden, der den Widerstand 535 unddie Transistoren 540, 545 und 550 enthält. Der Stromfluß kann zueinem Spannungsabfall an dem Widerstand 535 führen. Dieskann am Ausgang zu einem Spannungspotential führen, das kleiner ist als dasSpannungspotential der Spannungsversorgung, an die der Widerstand 535 gekoppeltwerden kann.
    [0046] Wennein Eingangssignal High ist, wird der Transistor, an den es gekoppeltist, ausgeschaltet, und es existiert möglicherweise kein Strompfad. Wennkein Strompfad existiert, kann kein Strom fließen, und es kann kein entsprechenderSpannungsabfall an einem Widerstand (zum Beispiel dem Widerstand 535)entstehen. Ohne Spannungsabfall an dem Widerstand 535 kanndas Spannungspotential am Ausgang dann gleich dem Spannungspotential derVersorgungsspannung, an das der Widerstand gekoppelt werden kann,sein.
    [0047] Nunmehrmit Bezug auf 6 istein Impulsdiagramm gezeigt, das die Auswirkung von Zwischenspeichernauf die Fehlanpassung im Zeitverlauf in den durch Verwendung einesInverters resultierenden Differenzsignalen am Eingang gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung darstellt. Eine erste Kurve 605 indem Impulsdiagramm zeigt einen Teil des Eingangssignals "IN". Eine zweite undeine dritte Kurve 610 und 615 zeigen die Ausgangssignaleder Zwischenspeicher (wie zum Beispiel der Zwischenspeicher 510 und 520 (5)), während eine vierte Kurve 620 eineSignalkomponente eines zum Takten der Zwischenspeicher verwendetenDifferenztakts darstellt. Eine fünfteund eine sechste Kurve 625 und 630 zeigen dieDifferenzsignale am Ausgang eines CML-Puffers.
    [0048] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung erfassen die Zwischenspeicher den Wert anihren Eingängenan der ansteigenden Flanke der Signalkomponente des Differenztaktswie gezeigt. Wie bereits besprochen, könnten die Zwischenspeicherjedoch auch so konfiguriert sein, daß sie den Wert an ihren Eingängen beimAuftreten verschiedener Ereignisse des Differenztakts erfassen,wie zum Beispiel bei fallenden Flanken, nachdem sich der Takt für einenZeitraum stabilisiert hat usw. Man beachte, daß die Frequenz des Differenztaktsschnell genug sein sollte, damit er die Wertänderungen in dem Eingangssignalgenau erfassen kann, aber auch langsam genug, so daß er eineAusbreitung von Änderungendes Werts des Eingangssignals durch den Inverter ermöglicht.
    [0049] Ineinem Zeitraum nach dem Auftreten der ansteigenden Flanke der Signalkomponentedes Differenztakts ändernsich Ausgangssignale der Zwischenspeicher, um mit der Änderungdes Eingangssignals übereinzustimmen.Der Zeitraum kann gleich der durch die Zwischenspeicher selbst bedingten Verzögerung inder Ausbreitung sein und ist in 6 alsHervorhebung 632 gezeigt. Man beachte, daß, da beideZwischenspeicher gleichzeitig getriggert werden können unddie Zwischenspeicherentwürfeidentisch sein können,sich die Ausgangssignale der Zwischenspeicher ungefähr zur selbenZeit ändern.
    [0050] Wennsich die Ausgangssignale der Zwischenspeicher ändern, vergeht ein Zeitraum,der ungefährgleich der durch einen CML-Puffer (wie zum Beispiel den CML-Puffer 530 (5)) bedingten Verzögerung inder Ausbreitung sein kann, und die Ausgangssignale des CML-Puffers ändern sich(siehe die Kurven 625 und 630). Die durch denCML-Puffers bedingte Verzögerungin der Ausbreitung ist als Hervorhebung 634 hervorgehoben.Da die Eingangssignale des CML-Puffers ungefähr zur selben Zeit auftreten,ist zu beachten, daß dieAusgangssignale des CML-Puffersauch ungefährzur selben Zeit auftreten können.Außerdembeachte man, daß dieAusgangssignale des CML-Puffers mit Ausnahme sehr kleiner Zeiträume, diebei Signalübergängen auftreten,möglicherweisenicht dieselben Signalwerte aufweisen.
    [0051] Obwohldie vorliegende Erfindung und ihre Vorteile ausführlich beschrieben wurden,versteht sich, daß verschiedene Änderungen,Substitutionen und Abänderungendaran vorgenommen werden können,ohne von dem Gedanken und Umfang der Erfindung, der durch die angefügten Ansprüche definiertwird, abzuweichen.
    [0052] Außerdem sollder Umfang der vorliegenden Anmeldung nicht auf die konkreten Ausführungsformendes Prozesses, der Maschine, der Herstellung, der Materialzusammensetzung,der Mittel, Verfahren und Schritte, die in der Spezifikation beschrieben werden,beschränktsein. FürDurchschnittsfachleute ist aus der Offenlegung der vorliegendenErfindung ohne weiteres erkennbar, daß Prozesse, Maschinen, Herstellung,Materialzusammensetzungen, Mittel, Verfahren oder Schritte, diezur Zeit existieren oder späterentwickelt werden und im wesentlichen dieselbe Funktion durchführen oderim wesentlichen dasselbe Ergebnis wie die hier beschriebenen entsprechendenAusführungsformenerzielen, gemäß der vorliegendenErfindung verwendet werden können. DieangefügtenAnsprüchesollen folglich in ihrem Umfang solche Prozesse, Maschinen, Herstellung, Materialzusammensetzungen,Mittel, Verfahren oder Schritte umfassen.
    权利要求:
    Claims (26)
    [1] Schaltung, umfassend: einen ersten getaktetenZwischenspeicher mit einem an ein Eingangssignal gekoppelten Eingang,wobei der erste getaktete Zwischenspeicher dazu vorgesehen ist,einen Wert an seinem Eingang zu erfassen, wenn er durch ein erstesTaktsignal getriggert wird; einen Inverter mit einem an dasEingangssignal gekoppelten Eingang, wobei der Inverter dazu vorgesehenist, das Eingangssignal zu invertieren; einen zweiten getaktetenZwischenspeicher mit einem an einen Ausgang des Inverters gekoppelten Eingang,wobei der zweite getaktete Zwischenspeicher dazu vorgesehen ist,einen Wert an seinem Eingang zu erfassen, wenn er durch ein zweitesTaktsignal getriggert wird, und eine Differenzschaltung miteinem an einen Ausgang des ersten getakteten Zwischenspeichers gekoppeltenersten Eingang und einem an einen Ausgang des zweiten getaktetenZwischenspeichers gekoppelten zweiten Eingang, wobei die Differenzschaltung Schaltungenzum Umsetzen von Signalen an ihren Eingängen in ein Differenzsignalenthält.
    [2] Schaltung nach Anspruch 1, wobei das erste und daszweite Taktsignal dasselbe sind.
    [3] Schaltung nach Anspruch 1 oder 2, wobei die Taktsignaledurch einen Differenztakt erzeugt werden.
    [4] Schaltung nach Anspruch 2, wobei der erste und derzweite getaktete Zwischenspeicher durch Zustandsübergänge in dem Taktsignal getriggert werden.
    [5] Schaltung nach Anspruch 2 oder 4, wobei das Taktsignaleine Frequenz aufweist, die größer als eine Änderungsratedes Eingangssignals ist.
    [6] Schaltung nach einem der Ansprüche 2, 4 und 5, wobei das Taktsignaleine Periode aufweist, die größer alseine durch den Inverter bedingte Verzögerung in der Ausbreitung ist.
    [7] Schaltung nach einem der Ansprüche 1 bis 6, wobei die Differenzschaltungein Differenzpuffer ist und wobei der Differenzpuffer folgendesumfaßt: einenersten und einen zweiten Widerstand, wobei jeder Widerstand einenan eine Spannungsversorgung gekoppelten ersten Anschluss aufweist;und einen ersten und einen zweiten Transistor, wobei der ersteTransistor einen an einen zweiten Anschluss des ersten Widerstandsgekoppelten ersten Anschluss aufweist, wobei der zweite Transistoreinen an einen zweiten Anschluss des zweiten Widerstands gekoppeltenersten Anschluss aufweist und die beiden Transistoren aneinandergekoppelte zweite Anschlüsseaufweisen.
    [8] Schaltung nach Anspruch 7, wobei der erste Transistoreinen an den Ausgang des ersten getakteten Zwischenspeichers gekoppeltendritten Anschluss und der zweite Transistor einen an den Ausgangdes zweiten getakteten Zwischenspeichers gekoppelten dritten Anschlussaufweist.
    [9] Schaltung nach Anspruch 7 oder 8, wobei der Differenzpufferweiterhin eine an die zweiten Anschlüsse des ersten und des zweitenTransistors gekoppelte Referenzstromquelle umfasst.
    [10] Schaltung nach Anspruch 9, wobei die Referenzstromquelleumfasst: einen dritten Transistor mit einem an den zweitenAnschluss des ersten und des zweiten Transistors gekoppelten erstenAnschluss und einem an einen Referenzspannungspegel gekoppeltendritten Anschluss; und einen vierten Transistor mit einem aneinen zweiten Anschluss des dritten Transistors gekoppelten ersten Anschlussund einem an den Referenzspannungspegel gekoppelten dritten Anschluss.
    [11] Schaltung nach einem der Ansprüche 7 bis 10, wobei der Differenzpufferein Puffer mit Stromschaltlogik ist.
    [12] Schaltung nach Anspruch 7 bis 11, wobei die TransistorenN-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren sind.
    [13] Schaltung nach Anspruch 10, wobei der erste, derzweite und der dritte Transistor niedrige Schwellspannungen aufweisen.
    [14] Schaltung nach einem der Ansprüche 7 bis 13, wobei der ersteAnschluss des Transistors ein Drain-Anschluss ist, wobei der zweiteAnschluß des Transistorsein Source-Anschluss ist und wobei der dritte Anschluß des Transistorsein Gate-Anschluss ist.
    [15] Schaltung nach einem der Ansprüche 1 bis 14, wobei der ersteund der zweite getaktete Zwischenspeicher einen gleichen Entwurfaufweisen und jeder getaktete Zwischenspeicher umfasst: einenersten getakteten invertierenden Puffer mit einem an einen Eingangdes Zwischenspeichers gekoppelten Eingang, wobei der erste getakteteinvertierende Puffer dazu vorgesehen ist ein Signal an seinem Eingangzu invertieren, wenn er durch ein erstes Taktsignal getaktet wird; eineninvertierenden Puffer mit einem an den ersten getakteten invertierendenPuffer gekoppelten Eingang, wobei der invertierende Puffer dazuvorgesehen ist, ein Signal an seinem Eingang zu invertieren, und einenzweiten getakteten invertierenden Puffer mit einem an einen Ausgangdes invertierenden Puffers gekoppelten Eingang und einem an denEingang des invertierenden Puffers gekoppelten Ausgang, wobei derzweite getaktete invertierende Puffer dazu vorgesehen ist ein Signalan seinem Eingang zu invertieren, wenn er durch ein zweites Taktsignalgetaktet wird.
    [16] Schaltung nach Anspruch 15, wobei der erste undder zweite getaktete invertierende Puffer durch Differenztaktsignalegetaktet werden.
    [17] Schaltung nach Anspruch 16, wobei der erste undder zweite getaktete invertierende Puffer durch dasselbe Differenztaktsignalgetaktet werden.
    [18] Schaltung nach Anspruch 16 oder 17, wobei ein Differenztaktdurch zwei Signalkomponenten bestimmt ist und wobei der erste getakteteinvertierende Puffer mit Bezug auf den zweiten getakteten invertierendenPuffer mit umgekehrter Polaritätan die beiden Signalkomponenten gekoppelt ist.
    [19] Schaltung nach einem der Ansprüche 15 bis 18, wobei der getakteteZwischenspeicher ein an einem Ausgang des ersten getakteten invertierenden Puffersgenommenes Ausgangssignal aufweist.
    [20] Schaltung nach einem der Ansprüche 1 bis 19, wobei der ersteund der zweite getaktete Zwischenspeicher invertierende Tri-State-Puffersind.
    [21] Schaltung, umfassend: einen ersten getaktetenZwischenspeicher mit einem an einen Signaleingang gekoppelten Eingang,wobei der erste getaktete Zwischenspeicher dazu vorgesehen ist,einen Wert an seinem Eingang zu speichern, wenn er durch einen erstenTakt getriggert wird; einen Inverter mit einem an den Signaleinganggekoppelten Eingang, wobei der Inverter dazu vorgesehen ist, eineinvertierte Version eines Signals an seinem Eingang zu erzeugen; einenzweiten getakteten Zwischenspeicher mit einem an den Inverter gekoppeltenEingang, wobei der zweite getaktete Zwischenspeicher dazu vorgesehen ist,einen Wert an seinem Eingang zu speichern, wenn er durch einen zweitenTakt getriggert wird und eine Differenzschaltung mit eineman den Ausgang des ersten getakteten Zwischenspeichers gekoppeltenersten Eingang und einem an den Ausgang des zweiten getakteten Zwischenspeichersgekoppelten zweiten Eingang, wobei die Differenzschaltung dazu verwendetwird Signalwerte an dem ersten und dem zweiten Eingang in ein Differenzsignalumzusetzen.
    [22] Schaltung nach Anspruch 21, wobei der erste undder zweite Takt identisch sind, wobei der erste und der zweite TaktDifferenztakte sind und wobei der erste und der zweite Takt miteiner Frequenz arbeiten, die größer alseine Änderungsratedes Eingangssignals ist, und eine Periode aufweisen, die größer alsein Zeitraum ist, der fürdie Ausbreitung einer Änderungan dem Eingang des Inverters zu dem Ausgang des Inverters notwendigist.
    [23] Schaltung nach Anspruch 21 oder 22, wobei der ersteund der zweite Takt synchronisiert sind, so daß ein Triggerereignis das durchden ersten Takt bewirkt ist, ungefähr zur selben Zeit auftrittwie ein Triggerereignis das durch den zweiten Takt bewirkt ist.
    [24] Schaltung nach einem der Ansprüche 21 bis 23, wobei der ersteund der zweite Takt derselbe sind.
    [25] Schaltung nach einem der Ansprüche 21 bis 24, wobei die Differenzschaltungeine Schaltung mit Stromschaltlogik ist.
    [26] Schaltung nach einem der Ansprüche 21 bis 25, wobei die Differenzschaltungein Puffer mit Stromschaltlogik ist.
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    引用文献:
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    法律状态:
    2004-11-25| OP8| Request for examination as to paragraph 44 patent law|
    2008-05-08| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2009-06-04| 8131| Rejection|
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