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  • 法律状态
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    • 专利摘要:
    Esist eine Schnittstellenvorrichtung (4) mit einer ersten und einerdazu parallel geschalteten zweiten Registereinrichtung (6, 7) vorgesehen,die für die Übernahmeeines Datenwortes (DW) ausgebildet sind. Die Schnittstellenvorrichtung(4) umfasst ein Synchronisationsmittel (52), dem ein erstes undein zweites Taktsignal (T1, T2) zugeführt werden und das zur Abgabeeines von dem ersten Taktsignal abgeleiteten Selektionssignals für eine Auswahlder ersten oder zweiten Registereinrichtung (6, 7) für die Speicherungeines am Dateneingang (41) anliegenden Datenwortes (DW) ausgebildetist. Weiterhin ist das Synchronisationsmittel (52) zur Abgabe einesStellsignals (MUX), abgeleitet aus dem Auswahlsignal und dem zweitenTaktsignal, an einen Stellausgang (55) ausgebildet. Der Stellausgang(55) ist mit einem Auswahlmittel (8) gekoppelt, durch das der Ausgangeiner der beiden Registereinrichtungen (6, 7) auf den Datenausgang(42) der Schnittstellenvorrichtung schaltbar ist. Durch einen Vergleichdes Selektionssignals mit dem zweiten Taktsignal (T2) kann auf einezusätzlicheRegistereinrichtung verzichtet werden.
    公开号:DE102004010562A1
    申请号:DE200410010562
    申请日:2004-03-01
    公开日:2005-10-06
    发明作者:Jörn Angel；Georg Stäbner
    申请人:Infineon Technologies AG；
    IPC主号:H03K5-135
    专利说明:
    [0001] DieErfindung betrifft eine Schnittstellenvorrichtung für die synchrone Übertragungeines Datenwortes sowie ein Verfahren zur Synchronisation einesDatenwortes zwischen zwei mit gleicher Frequenz getakteten Schaltungsblöcken.
    [0002] Ingetakteten Systemen müssenhäufigDaten zwischen zwei verschiedenen Schaltungsblöcken ausgetauscht werden. Dieeinzelnen Schaltungsblöckekönnendabei beispielsweise Daten austauschen, die dann in den jeweiligenSchaltungsblöcken weiterverarbeitetwerden. Die beiden Schaltungsblöckesind jeweils mit einem Taktsignal gleicher Frequenz getaktet. UmDatenfehler währenddes Datenaustausches zu vermeiden, muss der Datenaustausch synchronerfolgen, das heißt,die auszutauschenden Daten müssenimmer zu den richtigen Zeitpunkten an den Schaltungsblöcken anliegen.
    [0003] Aufgrundder räumlichenversetzten Anordnung der Schaltungsblöcke kann es zu Laufzeitunterschiedenzwischen den beiden Taktsignalen der Schaltungsblöcke kommen.Unterschiedlich lange Leitungen für die beiden Taktsignale führen ebenso zuLaufzeitunterschieden. Ein Laufzeitunterschied ergibt einen Phasenunterschiedder Taktsignale der beiden Schaltungsblöcke. Zusätzlich wird ein unbekannterPhasenunterschied der beiden Taktsignale zueinander durch eine leichtezufälligeVariation, die "Jitter" genannt wird, wieauch durch verschiedene frequenzaufbereitende Maßnahmen hervorgerufen. Wenndie Frequenzen des Taktsignals gleich sind, aber aus unter schiedlichenSignalquellen stammen, so weisen sie meist eine unbekannte Phasenlagezueinander auf.
    [0004] Beieinem Datenaustausch gibt ein Schaltungsblock die auszutauschendenDaten währendeines Taktzyklus, beispielsweise bei einer steigenden Flanke seinesTaktsignals, an seinem Ausgang ab. Der zweite Schaltungsblock liestbeispielsweise bei einer steigenden Taktflanke seines Taktsignalsdie an seinem Eingang anliegenden Daten und verarbeitet sie weiter.Aufgrund des Phasenunterschiedes der beiden Taktsignale der Schaltungsblöcke zueinander erfolgtdie Bereitstellung am Datenausgang bzw. der Lesevorgang am Dateneingangzu jeweils unterschiedlichen Zeitpunkten. Es kann daher passieren, dassein Lesezyklus bereits startet, bevor der erste Schaltungsblockdie zu übergebendenDaten an seinem Datenausgang bereitgestellt hat. Dadurch ergibt sichein Datenverlust und somit ein Fehler in der Datenübertragungzwischen den Blöcken.
    [0005] ZurVermeidung eines solchen Datenverlustes werden Synchronisationsschaltungenund insbesondere sogenannte FIFO-Puffer (FIFO = First In First Out)zwischen die einzelnen Schaltungsblöcke geschaltet. Die verwendetenPufferschaltungen speichern die zu übergebenden Daten in Flip-Flop-Schaltungenzwischen und geben sie bei Bedarf wieder ab. Dabei werden die Daten,die als erste im Puffer abgelegt werden, auch als erste Daten wiederherausgegeben.
    [0006] EinBeispiel einer synchronen Schnittstelle mit einem FIFO-Puffer zeigt 3. Die Synchronisationsschaltung 3 istdabei zwischen die beiden Schaltungsblöcke 1 und 2 geschaltet.Der Schaltungsblock 1 gibt an seinem Ausgang bei jederTaktperiode seines Taktsignals ein Datenwort ab. Das Datenwort umfasstein Datum oder mehrere Daten und wird in einer der drei parallelgeschalteten Registerbänke 32 abgelegt.Die Registerbänke 32 umfassendabei jeweils mehrere parallel geschaltete Flip-Flop-Schaltungen,die je ein Datum des Datenworts speichern. Eine Auswahl, in welcheder drei Registerbänke 32 dasDatenwort des Schaltungsblocks 1 abgelegt wird, erfolgtdurch die Steuereinrichtung 31. Ein Auslesen des gespeichertenDatenworts erfolgt über eineMultiplexereinheit 33, die mit einem Steuersignal der Steuereinheit 31 eineder drei Registerbänke 32 aufden Ausgang der Synchronisationsschaltung 3 schaltet undsomit das Datenwort dem zweiten Schaltungsblock 2 zuführt. DieAbgabe des Datenwortes erfolgt dabei in der Reihenfolge, in dersie auch in den Registerbänken 32 abgelegtwurden.
    [0007] Nachdem Auslesen einer Registerbank und dem Bereitstellen an den zweitenSchaltungsblock wird der Inhalt der Registerbank gelöscht unddiese wieder füreinen erneuten Schreibvorgang freigegeben. Die Synchronisation desLese- und des Schreibvorgangs erfolgt über die Steuereinrichtung 31,der die Taktsignale des Schaltungsblocks 1 sowie des Schaltungsblocks 2 zugeführt werden.
    [0008] Wennder Schreib- und Lesevorgang der Daten mit zwei unterschiedlichenTaktsignalen gleicher Frequenz durchgeführt wird, müssen für jedes zu synchronisierendeDatum mindestens drei Speicherstellen existieren. Für die Synchronisationn parallel anliegender Daten, welche ein Datenwort ergeben, sinddaher 3·nSpeicherstellen notwendig. Jede der dargestellten Registerbänke 32 enthält somitn Speicherstellen. Die dritte Registerbank ist erforderlich, umsicherzustellen, dass großeSchwankungen der Phasenlage zwischen dem Taktsignal des ersten Schaltungsblocksund dem Taktsignal des zwei ten Schaltungsblocks in positiver alsauch in negativer Richtung aufgefangen werden. Gerade bei Schaltungsblöcken, derenzu synchronisierendes Datenwort sehr viele parallele Daten umfasst,führt dieNotwendigkeit einer dritten Speicherstelle pro Datum in der Synchronisationsschaltungzu einer großenAnzahl von Speicherstellen. Dies erhöht den Platzbedarf und erzeugtzusätzlicheKosten.
    [0009] Aufgabeder Erfindung ist es, eine Schnittstellenvorrichtung mit einem reduziertenAufwand vorzusehen, welche zur Synchronisation nur zwei Registerbänke benötigt. Eineweitere Aufgabe der Erfindung ist es, ein Verfahren zur Synchronisation einesDatenwortes zwischen zwei mit gleicher Frequenz getakteten Schaltungsblöcken miteinfachen Mitteln vorzusehen.
    [0010] DieseAufgaben werden mit den Gegenständender Patentansprüche1 und 14 gelöst.Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
    [0011] Erfindungsgemäß umfasstdabei eine Schnittstellenvorrichtung zur synchronen Übertragungeines Datenwortes einen Dateneingang für das Datenwort sowie einenDatenausgang fürdas Datenwort. Eine erste Registereinrichtung und eine zweite parallelzu der ersten geschaltete Registereinrichtung ist mit je einem Eingangan den Dateneingang gekoppelt und weist einen Auswahleingang undeinen Ausgang auf. Die erste und zweite Registereinrichtung istdabei füreine Speicherung eines eingangsseitig anliegenden Datenwortes undzur Abgabe des Datenwortes an den Ausgang ausgebildet. Die Schnittstellenvorrichtungumfasst weiterhin ein Auswahlmittel, welches an den Ausgang derersten Registereinrichtung und an den Ausgang der zweiten Registereinrichtungangeschlossen ist. Das Mittel ist für eine Kopplung des Ausgangsder ersten oder zweiten Regis tereinrichtung mit dem Datenausgang abhängig voneinem Stellsignal ausgebildet. Das Mittel bildet somit eine Multiplexereinheit.Die Schnittstellenvorrichtung umfasst weiterhin einen ersten Takteingangzur Zuführungeines ersten Taktsignals sowie einen zweiten Takteingang zur Zuführung eineszweiten Taktsignals. Letztlich enthält sie eine Synchronisationseinrichtung,welches mit dem ersten und dem zweiten Takteingang sowie mit einem Stellausgangan das Auswahlmittel gekoppelt ist. Die Synchronisationseinrichtungist zur Abgabe eines von dem ersten Taktsignal abgeleiteten Selektionssignalszu einer Auswahl der ersten oder der zweiten Registereinrichtungfür eineSpeicherung eines am Dateneingang anliegenden Datenworts ausgebildet. Bevorzugtist die Einrichtung so zur Abgabe eines Auswahlsignals an die ersteund die zweite Registereinrichtung ausgebildet. Weiterhin ist dieSynchronisationseinrichtung zur Abgabe des Stellsignals an den Stellausgangausgebildet, wobei das Stellsignal aus dem Auswahlsignal und demzweiten Taktsignal abgeleitet ist.
    [0012] Mitder Synchronisationseinrichtung und der selektiven Ansteuerung derersten und zweiten Registereinrichtung ist eine dritte Registereinrichtung mitzusätzlichenSpeicherstellen nicht erforderlich. Eine Synchronisation zwischenden Taktsignalen der beiden Schaltungsblöcke wird auf die Synchronisationseinrichtungkonzentriert, anstatt wie bisher die drei Registerbänke dafür zu verwenden.Diese Einrichtung muss fürdie gesamte Schnittstellenvorrichtung nur einmal ausgebildet werden.Sie stellt sicher, dass die zwischen den Schaltungsblöcken auszutauschendenDaten fehlerfrei zum richtigen Zeitpunkt am Ausgang der erfindungsgemäßen Schnittstellenvorrichtungbereitliegen. Insbesondere liegt am Ausgang der erfindungsgemäßen Schnittstellenvorrichtungzu dem Zeitpunkt das zu übertragendeDatenwort an, an dem der Schaltungsblock ein an seinem Eingang anliegendesDatenwort übernimmtund weiterverarbeitet.
    [0013] Dieserfolgt bevorzugt durch eine zeitliche Auswertung des Selektionssignalsmit dem zweiten Taktsignal und der daraus abhängigen Ableitung des Stellsignals.Der Realisierungsaufwand der Erfindung wird dadurch bei einem synchronenAustausch vieler paralleler Daten im Verhältnis zur konventionellen Realisierungmit drei Registerbänkenimmer geringer.
    [0014] Dabeiist es insbesondere von Vorteil, wenn in einer vorteilhaften Ausgestaltungdie erste und die zweite Registereinrichtung einen Taktsignaleingang umfassen,der den Auswahleingang bildet. Die erste und die zweite Registereinrichtungist dabei zur Abgabe eines an ihrem Dateneingang anliegenden Datenwortsbei einer Flanke eines aus dem Selektionssignal abgeleiteten Taktsignalsan ihren Ausgang ausgebildet. Diese Registereinrichtungen, die aus demStand der Technik bekannt sind, können so weiterverwendet werden.Die Registereinrichtungen enthalten dabei mehrere parallel angeordnete Flip-Flop-Schaltungenfür jedeseinzelne Datum des Datenwortes.
    [0015] Umdie Datensicherheit zu erhöhen,ist in einer Weiterbildung der Erfindung eine erste Pufferschaltungzwischen dem Dateneingang der Schnittstellenvorrichtung und derersten und zweiten Registereinrichtung geschaltet. Diese ist zurAbgabe eines am Dateneingang der Schnittstellenvorrichtung anliegendenDatenwortes an die erste und die zweite Registereinrichtung beieiner Taktflanke des ersten Taktsignals ausgebildet. Bevorzugt istdies die fallende Taktflanke. Dadurch wird sichergestellt, dassam Dateneingang der ersten und zweiten Registereinrichtung ein gültiges Datenwortanliegt, wenn die erste und zweite Registereinrichtung bei einersteigenden Flanke des angelegten Taktsignals das Datenwort an ihremDateneingang übernimmt.
    [0016] Ineiner anderen Weiterbildung der Erfindung ist eine zweite Puffereinrichtungzwischen das Auswahlmittel und den Datenausgang der Schnittstellenvorrichtunggeschaltet. Sie ist zur Abgabe eines am Datenausgang des Auswahlmittelsabgegebenen Datenwortes an den Ausgang der Schnittstellenvorrichtungbei einer fallenden Taktflanke des zweiten Taktsignals ausgebildet.Dadurch ist sichergestellt, dass das mit dem zweiten Taktsignalsynchronisierte Datenwort bei einer steigenden Taktflanke des zweitenTaktsignals sicher am Datenausgang der Schnittstellenvorrichtunganliegt. So kann das Datenwort mit dieser Taktflanke des zweitenTaktsignals in den Schaltungsblock zur weiteren Verarbeitung übernommenwerden. Alternativ kann die Richtung der Taktflanken in der erstenbzw. zweiten Pufferschaltung auch vertauscht werden.
    [0017] Ineiner Weiterbildung der Erfindung umfasst die Synchronisationseinrichtungein Selektionsmittel bzw. einen Selektor, das zur Erzeugung desAuswahlsignals zur Auswahl der jeweils anderen Registereinrichtungbei jeder Taktperiode des ersten Taktsignals ausgebildet ist. DasAuswahlsignal ist so gebildet, dass dadurch alternierend zwischenbeiden Registereinrichtungen ausgewählt wird. Die Frequenz desAuswahlsignals entspricht der halben Frequenz des ersten Taktsignals.Bevorzugt umfasst das Selektionsmittel bzw. der Selektor ein mitdem ersten Taktsignal getaktetes D-Toggle-Flip-Flop. Der Datenausgangdes Toggle-Flip-Flops ist mit einem ersten Eingang eines erstenlogischen Gatters und übereinen Inverter zu seinem ersten Eingang eines zweiten logischenGatters sowie mit seinem Dateneingang gekoppelt. Das rückgekoppelteD-Toggle-Flip-Flop wirktdaher als Frequenzteiler, das die Fre quenz des ersten Taktsignalshalbiert. Alternativ dazu kann jede andere Schaltung verwendet werden,die ein Taktsignal mit halber Frequenz des Eingangstakts erzeugt.
    [0018] Ineiner zweckmäßigen Weiterbildungder Erfindung ist ein jeweils zweiter Eingang des ersten und deszweiten logischen Gatters an den ersten Takteingang gekoppelt undder Ausgang des ersten logischen Gatters zur Abgabe des Auswahlsignalsmit dem Auswahleingang der ersten Registereinrichtung verbunden.Der Ausgang des zweiten logischen Gatters ist mit dem Auswahleingangder zweiten Registereinrichtung gekoppelt. Durch diese logischeVerschaltung liegt am Auswahleingang der ersten und der zweitenRegistereinrichtung jeweils ein Taktsignal mit der halben Frequenzdes ersten Taktsignals an. Die an den Auswahleingängen derRegistereinrichtungen anliegenden Signale sind zueinander um 90° phasenverschoben.So kann in einfacher Weise ein Auswahlsignal erzeugt werden, daszudem als Taktsignal fürdie erste und zweite Registereinrichtung benutzbar ist, welche inalternierender Form jeweils ein Datenwort am Synchronisationseingangder Synchronisationseinrichtung einlesen.
    [0019] Ineiner anderen Weiterbildung der Erfindung umfasst die Synchronisationseinrichtungeine mit dem zweiten Taktsignal getaktete Abtastvorrichtung. DieAbtastvorrichtung ist füreine Detektion einer Änderungdes Selektionssignals und zur Abgabe des Stellsignals an das Auswahlmittelausgebildet. Das Stellsignal ist dabei so geschaltet, dass es denAusgang der durch das Selektionssignal ausgewählten Registereinrichtung mitdem Datenausgang der Schnittstellenvorrichtung verbindet. Eine solcheAusbildung ist besonders vorteilhaft, da die Abtastvorrichtung somit über dasSelektionssignal die Registerein richtung detektiert, die das nächste zusynchronisierende Datenwort gespeichert hat.
    [0020] Sobaldeine Änderungregistriert ist, die eine neue Registereinrichtung anzeigt, wirddas Stellsignal an das Auswahlmittel abgegeben. Die Synchronisationseinrichtungist so ausgebildet, dass der Datenausgang der ausgewählten Registereinrichtung aufden Datenausgang der Synchronisationseinrichtung geschaltet wird.So ist sichergestellt, dass die Registereinrichtung erst dann aufden Ausgang der Synchronisationseinrichtung geschaltet ist, wennvon der Registereinrichtung ein gültiges Datenwort abgegebenwird.
    [0021] Ineiner anderen vorteilhaften Ausgestaltung umfasst die Abtastvorrichtungzur Detektion einer Änderungeine erste und zumindest eine zweite Flip-Flop-Schaltung. An denDateneingängender ersten und der zumindest einen zweiten Flip-Flop-Schaltung ist dasSelektionssignal zuführbar.Ein Takteingang der ersten Flip-Flop-Schaltung ist an den zweitenTakteingang und ein Takteingang der zumindest einen zweiten Flip-Flop-Schaltung ist über zumindestein erstes Verzögerungsgliedan den zweiten Takteingang angeschlossen. Das Verzögerungsgliedist dabei füreine zeitliche Verzögerung deszweiten Taktsignals ausgebildet. Durch die Ausbildung mit zumindestzwei Flip-Flop-Schaltungen, deren Taktsignaleingänge an den zweiten Takteingangangeschlossen sind, ist somit eine Detektion des Zeitpunktes einerSignaländerungdes Selektionssignals möglich.Dies ergibt Aufschluss überdie Registereinrichtung, die das nächste abzugebende Datenwortenthält.
    [0022] Esist zudem zweckmäßig, wenndie Abtastvorrichtung eine dritte Flip-Flop-Schaltung enthält, derenTakteingang überein zweites Verzögerungsgliedmit dem zweiten Takteingang ge koppelt ist. Der Dateneingang derdritten Flip-Flop-Schaltung ist über zumindestein Logikgatter an die Datenausgängeder ersten und der zumindest einen zweiten Flip-Flop-Schaltung angeschlossen.Die Logikschaltung ist dabei zur Auswertung der zeitlichen Detektioneiner Änderungdes Selektionssignals durch die erste und die zumindest eine zweiteFlip-Flop-Schaltungausgebildet. Der Datenausgang der dritten Flip-Flop-Schaltung ist bevorzugt mit demStelleingang des Auswahlmittels gekoppelt. Somit ist an dem Datenausgangder dritten Flip-Flop-Schaltung das Stellsignal der Synchronisationseinrichtungabgreifbar.
    [0023] DasVerfahren zur Synchronisation eines Datenwortes umfasst neben einemBereitstellen einer ersten Registereinrichtung und einer zweitenRegistereinrichtung fürein vom ersten Schaltungsblock abgegebenes Datenwort ein Auswählen einerder beiden Registereinrichtungen durch ein Selektionssignal. DerWert des Selektionssignals ist je einem der Registereinrichtungenzugeordnet. Weiterhin wird ein vom ersten Schaltungsblock abgegebenesDatenwort in die ausgewählteRegistereinrichtung mit einer steigenden Taktflanke eines erstenTaktsignals übernommen.Das Selektionssignal wird durch Auswerten des zeitlichen Verhaltensdes Selektionssignals mit einem zweiten Taktsignal detektiert. Dadurchwird detektiert, welche der beiden Registereinrichtungen zur Übernahmedes vom Schaltungsblock abgegebenen Datenworts ausgewählt wurde.Das übernommeneDatenwort wird an den zweiten Schaltungsblock nach einer solchenDetektion bei einer steigenden Taktflanke des zweiten Taktsignalsabgegeben. Erfindungsgemäß wird somitdie Synchronisation auf eine Detektion eines Pegelübergangsim Selektionssignal konzentriert. Diese Detektion erfolgt durchdie zeitliche Auswertung eines Vergleichs des Selektionssignalsmit dem zweiten Taktsignal.
    [0024] Essind daher nur zwei Registereinrichtungen für die Synchronisation notwendig,in die das zu synchronisierende Datenwort abwechselnd übernommenwird. Sobald sichergestellt ist, dass die Registereinrichtung dasam Eingang der Schnittstellenvorrichtung anliegende Datenwort übernommenhat, wird dieses mit dem Takt des zweiten Taktsignals am Datenausgangabgegeben.
    [0025] Indiesem Zusammenhang ist es vorteilhaft, wenn das Selektionssignalmit einem ersten und einem zweiten logischen Pegel erzeugt wird.Der erste und der zweite logische Pegel wird mit jeder Taktperiodedes ersten Taktsignals invertiert, wobei jedem logischen Pegel eineder beiden Registereinrichtungen zugeordnet ist. Das Selektionssignalist daher ein Signal, das seinen Pegel mit jeder Periode des erstenTaktsignals invertiert. In bevorzugter Ausführungsform wird das Selektionssignalaus dem ersten Taktsignal durch eine Halbierung des ersten Taktsignalserzeugt. Der logisch hohe Pegel wird dabei der ersten Registereinrichtungzugeordnet, der logisch niedrige Pegel der zweiten Registereinrichtung.Das Selektionssignal kann so bevorzugt direkt für die Erzeugung eines Taktsignalsfür dieRegistereinrichtungen verwendet werden.
    [0026] Ineiner zweckmäßigen Ausgestaltungist dafürein Phasenversatz einer halben Taktperiode des ersten Taktsignalsfür diejeweiligen Auswahlsignale am Takteingang der ersten und zweitenRegistereinrichtung vorgesehen. Diese Signale können bevorzugt durch ein Anlegendes Selektionssignals und des ersten Taktsignals an ein erstes logischesGatter sowie ein Invertieren des Selektionssignals und Anlegen desinvertierten Selektionssignals und des ersten Taktsignals an einzweites logisches Gatter erzeugt werden.
    [0027] Ineiner anderen bevorzugten Ausführungsformwird ein drittes und ein viertes Taktsignal mit einem Tastverhältnis von3:1 erzeugt, wobei das dritte Taktsignal ein Phasenversatz von einerhalben Taktperiode zu dem vierten Taktsignal aufweist. Das dritte Taktsignalwird dem Takteingang der ersten Registereinrichtung und das vierteTaktsignal dem Taktsignal der zweiten Registereinrichtung zugeführt. Beieiner steigenden Taktflanke am Takteingang übernehmen somit die Registereinrichtungenein von dem ersten Schaltungsblock abgegebenes Datenwort.
    [0028] DasDetektieren des Selektionssignals erfolgt bevorzugt durch Detektiereneiner Taktflanke des Selektionssignals mittels einer logischen Auswertung.Die genaue zeitliche Detektion erfolgt dabei über ein Verzögern deszweiten Taktsignals und anschließendes Zuführen des zweiten verzögerten Taktsignalsan einen Takteingang einer Flip-Flop-Schaltung. Abhängig vonder Verzögerung wirdder Datenausgang der Flip-Flop-Schaltung erst dann umgeschaltet,wenn ein Pegelübergangim Selektionssignal erfolgt ist. Die Ausgangssignale des Datenausgangsder Flip-Flop-Schaltungen werden in der Logikschaltung ausgewertetund daraus der Zeitpunkt bestimmt, an dem das in der Registriereinrichtungabgelegte Datenwort an den Ausgang der Synchronisationseinrichtung übernommenwerden kann.
    [0029] ImFolgenden wird die Erfindung anhand von Ausführungsbeispielen unter Zuhilfenahmeder Zeichnungen im Detail erläutert.Es zeigen:
    [0030] 1 einerstes Ausführungsbeispielder Erfindung,
    [0031] 2 eindetailliertes Blockschaltbild einer Schnittstellenvorrichtung,
    [0032] 3 einebekannte Schnittstellenvorrichtung,
    [0033] 4 einZeitdiagramm mit ausgewählten Signaleninnerhalb der Schnittstellenvorrichtung.
    [0034] 1 zeigtein schematisches Blockdiagramm mit der erfindungsgemäßen Schnittstellenvorrichtung.Eine Schnittstelle wird benötigt,wenn Daten zwischen unterschiedlichen Blöcken ausgetauscht werden, wobeidie Schaltungsblöckemit je einem eigenen Taktsignal getaktet sind. Das Taktsignal für den erstenSchaltungsblock wie auch fürden zweiten Schaltungsblock besitzen die gleiche Frequenz, jedochist ihre Phasenlage zueinander unterschiedlich. Sie kann zudem durchJitter bzw. natürlicheSchwankungen verändertwerden. Die Schnittstellenvorrichtung erlaubt den synchronen Austausch vonDaten zwischen den Schaltungsblöcken.Unter dem Begriff synchron ist hier die zeitlich korrekte Abgabedes am Eingang der Schnittstellenvorrichtung vorliegenden Datenwortsan ihrem Ausgang gemeint, wenn der zweite Schaltungsblock diesesbereit ist zu übernehmen.Der "synchrone" Austausch stelltso sicher, dass das auszutauschende korrekte Datenwort mit einerTaktflanke des zweiten Taktsignals vom zweiten Schaltungsblock übernommenwird.
    [0035] Dazuist eine erfindungsgemäße Schnittstellenvorrichtung 4 zwischendem Ausgang 11 eines ersten Schaltungsblocks 1 unddem Eingang 21 eines zweiten Schaltungsblocks 2 geschaltet.Die Schnittstellenvorrichtung 4 enthält einen Dateneingang 41 für das zu übertragendeDatenwort, der mit dem Eingang 11 des ersten Schaltungsblocksverbunden ist, sowie einen Datenaus gang 42 für die Abgabeeines Datenwortes, welcher an den Eingang 21 des zweitenSchaltungsblocks 2 angeschlossen ist. Weiterhin umfasstdie erfindungsgemäße Schnittstellenvorrichtungzwei Takteingänge 43 bzw. 44.Am ersten Takteingang 43 liegt ein Taktsignal T1 an, das auchdas Taktsignal des ersten Schaltungsblocks 1 ist. Am zweitenTakteingang 44 liegt ein zweites Taktsignal T2 an, dasebenso als Taktsignal fürden zweiten Schaltungsblock 2 verwendet wird. Die beiden Eingänge sindsomit fürTaktsignale des ersten bzw. zweiten Schaltungsblocks 1, 2 ausgebildet.
    [0036] DerDateneingang 41 ist jeweils mit einer ersten Registereinrichtung 6 undeiner dazu parallel geschalteten Registereinrichtung 7 verbunden.Die beiden Registereinrichtungen 6 und 7 speichernein am Dateneingang 41 anliegendes Datenwort DW zwischenund geben dies jeweils an ihrem Ausgang ab. Die Speicherung unddie Abgabe des Datenwortes wird überje einen Stelleingang 61 bzw. 71 für die Registereinrichtungen 6 bzw. 7 gesteuert.Die Ausgängeder Registereinrichtungen 6 und 7 sind an eine Multiplexereinheit 8 angeschlossen.Die Einheit 8 stellt einen Schalter dar, der abhängig voneinem Steuersignal an seinem Steuereingang 81 einen seinenbeiden Eingänge 82 bzw. 83 mitseinem Ausgang 84 verbindet. Der Ausgang 84 derMultiplexereinheit 8 ist an den Datenausgang 42 derSchnittstellenvorrichtung 4 angeschlossen.
    [0037] DieSchnittstellenvorrichtung 4 umfasst weiterhin ein Synchronisationsmittelbzw. eine Synchronisationseinrichtung 5. Das Synchronisationsmittel 5 weistzwei Eingänge 51 und 52 auf.Der erste Eingang 51 ist mit dem ersten Takteingang 43 undder zweite Eingang 52 mit dem zweiten Takteingang 44 verbunden.Die Einrichtung 5 enthältein Auswahl- oder Selektionsmittel bzw. Selektor 56. DasSelektionsmittel 56 erzeugt aus dem Taktsignal am Eingang 43 einSelektionssignal. Das Selektionssignal wird als Auswahlsignal entwederam Ausgang 53 bzw. 54 abgegeben. Über dasSignal selektiert das Selektionsmittel 56 die Registereinrichtung 6 bzw. 7,so dass die ausgewählteRegistereinrichtung das nächsteam Dateneingang 41 anliegende Datenwort DW zwischenspeichert.
    [0038] Beispielsweiseerzeugt das Selektionsmittel 56 ein Auswahlsignal und gibtdieses am Datenausgang 53 ab. Mit der nächsten steigenden Taktflanke desersten Taktsignals am Takteingang 43 wird das Auswahlsignalam Ausgang 53 abgegeben. Die steigende Taktflanke des erstenTaktsignals bewirkt zudem, dass am Dateneingang 41 einvom Schaltungsblock 1 abgegebenes Datenwort DW anliegt.Durch das Auswahlsignal am Ausgang 53 wird die Registereinrichtung 6 angesteuert,so dass sie das am Dateneingang 41 anliegende DatenwortDW zwischenspeichert. Mit der nächstensteigenden Taktflanke des ersten Taktsignals am Takteingang 43 erzeugt dasSelektionsmittel ein Auswahlsignal am Ausgang 54, so dassdie Registereinrichtung 7 angesteuert wird. Da mit dieserTaktflanke ein neues Datenwort am Dateneingang 41 anliegt,wird dieses nun in die Registereinrichtung 7 übernommen.
    [0039] Gleichzeitiggibt das Auswahl- bzw. Selektionsmittel 56 das Selektionssignalan eine Abtastvorrichtung 57 ab. Die Abtastvorrichtungist mit dem zweiten Eingang 52 und damit mit dem zweitenTakteingang 44 fürdas zweite Taktsignal verbunden. Die Abtastvorrichtung 57 istso ausgebildet, dass sie anhand des Selektionssignals erkennt, inwelcher Registereinrichtung 6 bzw. 7 das am Dateneingang 41 anliegendeDatenwort DW gespeichert wird. Dies erfolgt beispielsweise dadurch,dass ein Übergangeines Pegels vom Selektionssignal von einem ersten Pegel auf einenzweiten Pegel stattfindet, wobei der Übergang den Zeitpunkt für eine Übernahmedes Datenwortes in die entsprechend ausgewählte Registereinrichtung anzeigt.Sobald die Abtastvorrichtung 57 somit einen Übergangregistriert, wird am Datenausgang der ausgewählten Registereinrichtung das übernommeneDatenwort abgegeben. Ab diesem Zeitpunkt kann daher das Datenwortan den Datenausgang 42 der Schnittstellenvorrichtung 4 weitergereichtwerden.
    [0040] Dazuerzeugt die Abtastvorrichtung 57 aus dem zweiten Taktsignalam zweiten Takteingang 44 und dem Übergang des Auswahlsignalsein Stellsignal MUX am Stellausgang 55. Der Stellausgang 55 istan den Stelleingang 81 des Datenmultiplexers 8 angeschlossen.Der Multiplexer 8 schaltet so in Abhängigkeit des Stellsignals MUXam Eingang 81 immer zu dem Zeitpunkt, an dem sichergestelltist, dass am entsprechenden Eingang 82 bzw. 83 eingültiges Datenwortanliegt. Durch das Selektionsmittel 56 und die Abtastvorrichtung 57 wirdeine Phasenverschiebung der beiden Taktsignale gegeneinander inpositiver als auch in negativer Richtung registriert und das Umschaltender Multiplexereinheit 8 so gesteuert, dass die am Dateneingang 41 derSynchronisationsschaltung 4 anliegenden Datenworte takt-und phasensynchron zu dem zweiten Taktsignal am zweiten Takteingang 44 amDatenausgang 42 der Schnittstellenvorrichtung 4 abgegebenwerden. Dadurch erfolgt ein Datenaustausch synchron zu den Taktender beiden Schaltungsblöcke 1 und 2.
    [0041] Eindetailliertes Ausführungsbeispielder Schnittstellenvorrichtung 4 zeigt 2.Gleiche Bauelemente tragen dabei gleiche Bezugszeichen. Die in 4 gezeigteerfindungsgemäße Schnittstellenvorrichtungist positiv Taktflanken gesteuert. Eine positive Taktflanke bezeichneteine steigende Taktflanke, eine negative Taktflanke ist gleichbedeutendmit einer fallenden Taktflanke.
    [0042] Diein 2 gezeigte Schnittstellenvorrichtung ist zum synchronenAustausch eines Datenwortes aus mehreren parallelen Daten zwischenzwei Schaltungsblöckenausgebildet. Im vorliegenden Beispiel bilden jeweils sechs paralleleDaten ein Datenwort. Die hier dargestellte Schnittstellenvorrichtung lässt sichjedoch auch zur Synchronisation von Datenwörtern mit deutlich mehr parallelenDaten verwenden. Dazu ist lediglich die Anzahl der parallelen Flip-Flop-Schaltungenin den einzelnen Bauelementen des durch eine dicke Linie markiertenDatenpfades zu erhöhen.
    [0043] DerDateneingang 41 fürdas Datenwort DW ist an einen Eingang D einer Pufferschaltung 9 aus mehrerenparallel geschalteten Flip-Flop-Schaltungen angeschlossen. Die Ausgänge derparallel geschalteten Flip-Flop-Schaltungen bilden den Ausgang Qdes Datenpuffers 9 und sind jeweils an den Eingang D derRegistereinrichtungen 6 und 7 angeschlossen. DieRegistereinrichtungen 6 und 7, die auch als Registerbänke 6 und 7 bezeichnetwerden, umfassen ebenfalls mehrere parallel geschaltete Flip-Flop-Schaltungen.Eine Flip-Flop-Schaltung ist dabei für die Speicherung eines Datumsdes Datenworts vorgesehen. Die Ausgänge Q der Registereinrichtungen 6 und 7 sindmit einer Multiplexereinheit mit den Eingängen 82 bzw. 83 verbunden.
    [0044] DerAusgang 84 der Multiplexereinheit 8 ist wiederuman einen Dateneingang D einer zweiten Pufferschaltung 9A angeschlossen.Die Pufferschaltung 9A umfasst wie die Pufferschaltung 9 diegleiche Anzahl an parallel geschalteten Flip-Flops, die an ihrenjeweiligen AusgängenQ ihre Daten an den Datenaus gang 42 abgeben. Der Eingangspuffer 9 wie auchder Ausgangspuffer 9A sind optionale Bestandteile der erfindungsgemäßen Schnittstellenvorrichtung 4,die eine zusätzlicheSicherheit in der Bereitstellung der Daten ermöglichen. Durch die beiden Pufferschaltungenwird ein Schreib- bzw. Lesefehler in den Registereinrichtungen verhindert.
    [0045] DerTaktsignaleingang der Pufferschaltung 9 ist über einenInverter 561 an den ersten Takteingang 43 für das ersteTaktsignal T1 angeschlossen. Bei einer fallenden oder negativenTaktflanke des ersten Taktsignals T1 liest die Pufferschaltung 9 einam Eingang 41 anliegendes Datenwort und gibt dieses an ihrenDatenausgang Q wieder ab.
    [0046] Dasmit dem Inverter 561 invertierte Taktsignal T1 wird außerdem einemTaktsignaleingang eines D-Toggle-Flip-Flops 60 zugeführt. DerDateneingang D des D-Toggle-Flip-Flops 60 ist dabei über einenInverter 601 an den Datenausgang Q des D-Toggle-Flip-Flops 60 angeschlossen.Der Ausgang des D-Toggle-Flip-Flops 60 istan seinen Eingang rückgekoppeltund invertiert so bei jeder fallenden Taktflanke des ersten TaktsignalsT1 seinen Ausgang Q. Es wirkt daher auch als Frequenzteiler. Dasan seinem Ausgang abgegebene Signal ist das Selektionssignal SELfür dieAuswahl der Registereinrichtung 6 oder 7, dieals nächstesein Datenwort übernimmt.
    [0047] DerAusgang Q des D-Toggle-Flip-Flops 60 ist weiterhin an einenersten Eingang eines logischen UND-Gatters 607 angeschlossen,dessen zweiter Eingang mit dem ersten Takteingang 43 verbunden ist.Der Dateneingang des D-Toggle-Flip-Flops 60, der an denAusgang des Inverters 601 angeschlossen ist, ist zudemauch mit einem ersten Eingang eines zweiten logischen UND-Gatters 606 verbunden. Derzweite Eingang des logi schen UND-Gatters 606 ist an denersten Takteingang 43 angeschlossen. Die Ausgänge derlogischen UND-Gatter 606 bzw. 607 führen zujeweils einem Inverter 605 bzw. 604. Der Ausgangdes Inverters 605 bildet den Ausgang 53 für das AuswahlsignalR0. Der Ausgang des Inverters 604 bildet den Ausgang 54 für das SignalR1 und ist an den Taktsignaleingang der Registereinrichtung 7 angeschlossen.Das Auswahlsignal R0 wie auch das Auswahlsignal R1 bilden somitein Taktsignal fürdie Registereinrichtung 6 und 7. Bei einer steigenden oderpositiven Taktflanke der jeweiligen Ausgangssignale R0 bzw. R1 übernehmendiese ein an ihrem Dateneingang D anliegendes Datenwort DW in ihren Zwischenspeicherund geben dies am Ausgang Q ab. Die Takteingänge der beiden Registereinrichtungen 6 bzw. 7 stellensomit die beiden Auswahleingänge 61 bzw. 71 gemäß 1 dar.Das Flip-Flop 60 und die logischen Gatter 606 und 607 bildendas Auswahl- bzw. Selektionsmittel 56.
    [0048] DieLogikgatter 606 und 607 erzeugen aus dem SelektionssignalSEL und dem ersten Taktsignal T1 die Auswahlsignale R0 und R1, welchejeweils ein Tastverhältnisvon 1:3 aufweisen. Die Taktperiode der beiden Signale R0 und R1ist doppelt so groß wie dieTaktperiode des ersten Taktsignals T1. Zusätzlich sind die beiden SignaleR0 und R1 zueinander um jeweils eine halbe Periode ihres Taktesphasenverschoben. Dadurch übernimmtdie erste Registereinrichtung 6 bei einer steigenden Taktflankedes ersten Taktsignals T1 das an ihrem Dateneingang anliegende Datenwortund gibt dieses am Ausgang Q ab. Bei der nächsten steigenden Taktflankedes ersten Taktsignals T1 übernimmtdie zweite Registereinrichtung 7 das an ihrem DateneingangD anliegende Datenwort DW. Somit wird immer abwechselnd bei jeder Taktperiodedas am Eingang anliegende Datenwort von der Registereinrichtung 6 bzw. 7 übernommen undan ihren jeweiligen Ausgang weitergereicht.
    [0049] DieInformation, in welche der beiden Registereinrichtungen 6 bzw. 7 dasDatenwort als nächstes übernommenwird, ist wichtig fürden synchronen Datenaustausch. Dazu dient die Flip-Flop-Schaltung 61, diemit ihrem Dateneingang an den Datenausgang Q des Toggle-Flip-Flops 60 angeschlossenist. Der Takteingang des Flip-Flops 61 ist mit dem erstenTakteingang verbunden. Mit jeder steigenden Taktflanke des erstenTaktsignals T1 wird so die Information, in welcher der beiden Registereinrichtungen 6 bzw. 7 geradeaktuelle Daten anliegen, an den Ausgang Q der Flip-Flop-Schaltung 61 inForm des Selektionssignals SEL' weitergereicht.Die Flip-Flop-Schaltung 61 bildet gleichzeitig die Schnittstelle,die das erste Taktsignals T1 und das zweite Taktsignal T2 logischverknüpft,um so den fehlerfreien Datenaustausch zu gewährleisten.
    [0050] Nunsoll der Auswahlschalter 8 so geschaltet werden, dass erdie Registereinrichtung, an der neue Daten anliegen, mit der Pufferschaltung 9A verbindet.In dem dargestellten Ausführungsbeispielist vorgesehen, dass dies mit der steigenden Flanke des AusgangstaktesT2 erfolgt, so dass die am Dateneingang D der Pufferschaltung 9A anliegendenDaten synchron mit der fallenden Ausgangsflanke des zweiten Taktsignalsin die Pufferschaltung 9A übernommen und am Datenausgang 42 derSchnittstellenvorrichtung 4 abgegeben werden können.
    [0051] Dazuist der Ausgang Q der Flip-Flop-Schaltung 61 mit jeweilseinem Dateneingang eines ersten, zweiten und dritten Abtast-Flip-Flops 63, 64, 65 verbunden.Der Taktsignaleingang des ersten Abtast-Flip-Flops 63 istan den zweiten Takteingang 44 der erfindungsgemäßen Schnittstellenvorrichtung angeschlossen.Der Taktsignaleingang des zweiten Abtast-Flip-Flops 64 ist über einVerzögerungsglied 71 mitdem zweiten Takteingang verbunden. Der Takteingang für das dritteAbtast-Flip-Flop 65 ist seinerseits über das Verzögerungsglied 72 unddas Verzögerungsglied 71 anden zweiten Takteingang 44 gekoppelt.
    [0052] Durchdie beiden Verzögerungsglieder 71 und 72 wirddas zweite Taktsignal T2 verzögertund gelangt zu unterschiedlichen Zeiten an die Takteingänge derAbtast-Flip-Flops 63, 64 bzw. 65. EineAbtastung des Selektionssignals SEL', welches vom Ausgang Q des Flip-Flops 61 abgegebenwird, wird zu drei verschiedenen Zeitpunkten durchgeführt. Erfolgtwährenddieses Zeitraums ein Übergangim Selektionssignal SEL' voneinem hohen Pegel auf einen niedrigen Pegel oder umgekehrt, so wirddies von zumindest einem der drei Abtast-Flip-Flops 63, 64 bzw. 65 registriert.
    [0053] Beispielsweiseerfolgt ein Umschalten der Registereinrichtung 6 auf dieRegistereinrichtung 7 durch das Selektionssignal SEL. Dadurchwird mit einer steigenden Taktflanke des ersten Taktsignals T1 dasam Dateneingang 41 anliegende Datenwort DW in die Registerbank 7 übernommenund gleichzeitig eine positive Flanke des Selektionssignals SEL' am Ausgang Q desFlip-Flops 61 erzeugt.Die positive Flanke am Ausgang des Flip-Flops 61 erfolgt beispielsweisezu einem Zeitpunkt, der geringfügigspäterist als die steigende Taktflanke des zweiten Taktsignals T2. Dadurchregistriert der erste Abtast-Flip-Flop 63 an seinem Dateneingangbei der steigenden Taktflanke des zweiten Taktsignals T2 noch einenniedrigen Pegel des Selektionssignals SEL' und gibt diesen invertiert an seinemAusgang QN ab.
    [0054] Durchdas Verzögerungsglied 71 wirddie steigende Taktflanke des zweiten Taktsignals T2 verzögert. Wechseltwährenddieser Verzögerungszeit dasSelektionssignal SEL' aufden anderen Pegel, so wird dies vom Abtast-Flip-Flop 64 undauch vom Ab tast-Flip-Flop 65 registriert und ein entsprechendinvertiertes Signal an ihren Ausgängen QN abgegeben. Dadurchwird angezeigt, dass nun die Registereinrichtung 7 dasnächsteDatenwort enthältund ihr Ausgang mit dem Ausgang 42 der Schnittstellenvorrichtung 4 zukoppeln ist.
    [0055] EinUmschalten der Registerbänkevon Bank 6 auf Bank 7 ist durch eine positiveFlanke im Selektionssignal SEL bzw. SEL' gekennzeichnet, während ein Umschalten der Registereinrichtungvon Einrichtung 7 auf Einrichtung 6 durch dieentsprechend negative Flanke repräsentiert wird. Die Abtast-Flip-Flops 63, 64 bzw. 65 detektierenaufgrund der an ihren Takteingängenangeschlossenen Verzögerungsgliederdiesen Übergangim Selektionssignal zu verschiedenen Zeitpunkten. Dabei kennzeichnen dielogischen Pegel 0-0-1 bzw. 0-1-1 für die invertierenden Ausgänge QN derAbtast-Flip-Flops 63, 64 und 65 einenegative Taktflanke des Selektionssignals SEL' und damit einen Übergang der Registriereinrichtungvon 7 nach 6. Die Reihenfolge 1-0-0 und 1-1-0der Ausgangspegel kennzeichnen einen positiven Übergang des SelektionssignalsSEL' und damit einen Übergangder Registereinrichtung von 6 auf 7.
    [0056] DerAusgang des ersten Abtast-Flip-Flops 63 ist an einen Inverter 81 undan einen ersten Eingang eines Nicht-UND-Gatters 82 angeschlossen. Derinvertierende Ausgang QN des Abtast-Flip-Flops 64 ist mit einemzweiten Eingang des Gatters 82 verbunden. Der invertierteAusgang QN des Flip-Flops 65 ist an einen Inverter 83 sowiean einen dritten Eingang des Nicht-UND-Gatters 82 angeschlossen.Die Ausgängeder Inverter 81 und 83 sind mit den Eingängen einesNicht-UND-Gatters 84 verbunden. Der Ausgang des Nicht-UND-Gatters 82 istan den ersten Eingang eines Nicht-UND-Gatters 85 angeschlossen.Die Ausgängeder beiden Nicht-UND-Gatter 84 und 85 sind miteinem weiteren Nicht-UND-Gatter 86 verbunden. Dessen Ausgangist an einen Dateneingang einer Selektions-Flip-Flop-Schaltung 90 angeschlossen.
    [0057] DerTakteingang der Selektions-Flip-Flop-Schaltung 90 ist über einweiteres Verzögerungsglied 73 mitdem zweiten Verzögerungsglied 72 verbunden.Der invertierte Ausgang QN des Selektions-Flip-Flops 90 istan den zweiten Eingang des logischen Nicht-UND-Gatters 85 rückgeführt. Zudemist er übereinen Inverter 91, welcher den Ausgang 55 für das StellsignalMUX bildet, an den Stelleingang 81 des Auswahlmittels 8 angeschlossen. Diekomplette Logikschaltung aus den logischen Gattern 81 bis 86 sowiedes Selektions-Flip-Flops 90 erzeugt aus den von den Abtast-Flip-Flopsabgegebenen Informationsdaten das Stellsignal MUX.
    [0058] DasStellsignal MUX schaltet den Auswahlschalter 8 auf denEingang, an dem das nächsteam Datenausgang 42 abzugebene Datenwort anliegt. Das Toggle-Flip-Flop 90,welches mit einer durch die Verzögerungseinrichtungen 71, 72 und 73 verzögerten positivenTaktflanke des zweiten Taktsignals T2 angesteuert wird, gibt soein Stellsignal MUX an den Stelleingang 81 des Auswahlmittels 8 ab.Die von der Registereinrichtung 6 bzw. 7 abgegebenenDaten werden sicher mit der nächstenfallenden Taktflanke des zweiten Taktsignals T2 von der Pufferschaltung 9A übernommenund an den Datenausgang 42 abgegeben.
    [0059] DasVerzögerungsglied 73 istdabei in der zeitlichen Verzögerungdes zweiten Taktsignals hinreichend groß. Die Logikschaltung aus denGattern 81 bis 86 ist bereits vollständig umgeschaltet,bevor die steigende Taktflanke des Taktsignals T2 den Ausgang QNdes Toggle-Flip-Flops 90 umschaltet. Weiterhin bleibt ausreichendZeit, bis zur fallenden Taktflanke des zweiten Taktsignals T2, diedas vom Multiplexer 8 abgegebene Datenwort an den Ausgang 42 derSchnittstellenvorrichtung 4 anlegt. Das Selektions-Flip-Flop 90,der Inverter 91 sowie das Auswahlmittel haben dann bereitsumgeschaltet. Die dadurch notwendigen Verzögerungen legen die maximaleAbtastfrequenz des ersten und des zweiten Taktsignals fest.
    [0060] Einenzeitlichen Verlauf verschiedener Signale zeigt 3.Die erste Kurve zeigt das erste Taktsignal T1 mit einer bestimmtenFrequenz. Nach einer ersten Taktperiode ΔT1 schaltet das Selektionssignal SELvon dem logischen niedrigen Pegel 0 in den logisch hohen Pegel 1.Nach einer weiteren Taktperiode ΔT2wird das Selektionssignal SEL vom Toggle-Flip-Flop 60 wiederinvertiert. Wie zu erkennen, wirkt das Toggle-Flip-Flop als Frequenzteilerfür das ersteTaktsignal T1. Das Selektionssignal SEL wird zusammen mit dem erstenTaktsignal den logischen Gattern 606 bzw. 607 zugeführt.
    [0061] Ausder logischen Verknüpfungund der daran angeschlossenen Invertierung durch die Inverter 605 bzw. 604 ergebensich die Ausgangssignale R1 und R0. Deutlich zu erkennen ist dasTaktverhältnis von1:3, wobei der logisch hohe Pegel für das jeweilige AuswahlsignalR1 bzw. R0 nur eine halbe Taktperiode des ersten Taktsignals T1lang ist. Weiterhin sind die beiden Signale R1 und R0 zueinanderum eine halbe Periode ihrer Taktperiode phasenverschoben. Die jeweiligesteigende Flanke des Signals R1 bzw. R0 tritt immer zu dem Zeitpunkteiner steigenden Flanke des ersten Taktsignals auf.
    [0062] Mitjeder steigenden Taktflanke des Signals R1 übernimmt die Registereinrichtung 7 einam Eingang anliegendes Datenwort DW. Gleiches gilt für die Registereinrichtung 6.Auch diese übernimmtmit jeder steigenden Taktflanke ihres Taktsignals R0 ein am Einganganliegende Datenwort. Somit wird abwechselnd bei jeder steigendenTaktflanke des ersten Taktsignals T1 ein am Dateneingang anliegendes Datenwortin die jeweilige Registereinrichtung übernommen.
    [0063] ZumZeitpunkt Tx erzeugt das Selektionssignal SEL einen Übergangvom logisch niedrigen auf logisch hohen Pegel, der anzeigt, dassbei der nächstensteigenden Taktflanke des ersten Taktsignals T1 das am Eingang anliegendeDatenwort in die Registereinrichtung 7 übernommen werden soll.
    [0064] DasSelektionssignal SEL wird durch das Flip-Flop 61 aber erstmit der darauf folgenden steigenden Taktflanke des Taktsignals T1 übernommen undals Selektionssignal SEL' anseinem Ausgang Q abgegeben. Es ist also gegenüber dem vom D-Toggle-Flip-Flop 60 erzeugtenSelektionssignal SEL um eine halbe Periode phasenverschoben. DasSelektionssignal SEL' besitzteine steigende Flanke zu dem Zeitpunkt einer steigenden Flanke desSignals R1, eine fallenden Flanke bei einer steigenden Flanke desSignals R0. Zu dem Zeitpunkt, in dem die Registereinrichtung 7 einDatenwort übernimmt,liegt so an den jeweiligen Dateneingängen der Abtast-Flip-Flops 63 bis 65 dasSelektionssignal SEL' mitlogisch hohem Pegel an. Dieser ist der Registereinrichtung 7 auchzugeordnet.
    [0065] DerAusgangstakt, gegeben durch das zweite Taktsignal T2 ist gegenüber demersten Taktsignal T1 um 90° phasenverschoben.Zum Zeitpunkt Tz, bei dem das Selektionssignal SEL' noch nicht gewechseltist, tritt eine steigende Flanke im zweiten Taktsignals T2 auf.Der Abtast-Flip-Flop 63 registriert somit noch keinen Pegelwechseldes Selektionssignals SEL'.Durch die Verzögerungsglieder 71 bzw. 72 wird diesteigende Taktflanke des zweiten Taktsignals T2 aber verzögert undgelangt zu späterenZeitpunkten an die jeweiligen Takteingänge. Die Abtast-Flip-Flops registriereneinen Pegelwechsel, die sie an ihren Ausgängen abgeben. Die neuen anden Eingängen derLogikgatter 81, 82 und 83 anliegendenlogischen Pegel 1-0-0 werden von ihnen verarbeitet und daraus einSignal mit einem logisch hohen Pegel erzeugt, der dem Selektions-Flip-Flop 90 anseinem Dateneingang D zugeführtwird. Nach einer weiteren Verzögerungdurch die Verzögerungseinheit 73 erreichtdie steigende Flanke des Taktsignals T2 den Takteingang des Flip-Flops 90 underzeugt an seinem invertierten Ausgang einen logisch niedrigen Pegel.Mit dem Selektions-Flip-Flop 90 werden so die Information,in welche Registerbank gerade Geschrieben wurde als auch die bisherigeStellung des Multiplexers 8 ausgewertet. Die erste Informationergibt sich aus dem Selektionssignal SEL', die zweite aus dem Ausgang des Selektions-Flip-Flops 90 selbst.Eine Änderungdes Ausgangspegels des Selektions-Flip-Flops 90 erfolgtnur dann, wenn sich das Selektionssignal SEL' ändert.
    [0066] Indiesem Ausführungsbeispielschaltet zum annäherndgleichen Zeitpunkt die Registereinrichtung 7 aufgrund einersteigenden Taktflanke im Signal R1 das an ihrem Dateneingang D anliegendeDatenwort auf ihren Ausgang Q. Es liegt somit am Ausgang 83 derMultiplexereinheit 8 an. Das vom Flip-Flop 90 abgegebenund vom Inverter 91 invertierte Stellsignal MUX wird anden Stelleingang 81 der Schalteinrichtung 8 angelegt.Die Schalteinrichtung 8 schaltet daraufhin den Eingang 83 aufihren Ausgang und führtso das von der Registereinrichtung 7 abgegebene Datenwortdem Eingang D der Ausgangspufferschaltung 9A zu. Bei dernächsten fallendenTaktflanke des Taktsignals T2 wird das Datenwort von der Ausgangspufferschaltung 9A anden Datenausgang 42 der Schnittstellenvorrichtung 4 abgegeben.
    [0067] ZumZeitpunkt Ty wechselt das Selektionssignal SEL' auf den logisch niedrigen Pegel undzeigt damit an, dass die Registereinrichtung 6 das nächste Datenwort übernommenhat. Bei der nächstensteigenden Taktflanke des zweiten Taktsignals T2 wird dieser Wechseldes Selektionssignals SEL' erneut registriert,worauf das Selektions-Flip-Flop 90 ein Stellsignal zumUmschalten des Auswahlschalters 8 erzeugt.
    [0068] Grundlageder Erfindung sind somit zwei Registereinrichtungen, die abwechselndmit Daten beschrieben werden, wobei immer aus der jeweils anderenRegistereinrichtung gelesen wird. Dadurch ist sichergestellt, dassdie Daten nicht fehlerhaft sind. Die Synchronisation zwischen denbeiden Schaltungsblöckenoder zwischen den beiden Taktsignalen mit gleicher Frequenz, aberunterschiedlicher Phase findet an der Stelle statt, die eine Auswahlfür dasAuslesen der Registereinrichtungen festlegt. Dies ist das Flip-Flop 61,das die Registereinrichtung angibt, an der bereits neue Daten anliegen.Die Synchronisation erfolgt durch einen zeitlichen Vergleich desPegelwechsels des Selektionssignals mit dem zweiten Taktsignal.Das Auslesen kann daher mit einer neuen Flanke des zweiten TaktsignalsT2 erfolgen, die den Auswahlschalter 8 auf die entsprechendeRegisterbank schaltet. Mit der anschließenden fallenden Taktflankedes zweiten Taktsignals werden die Daten in die Ausgangspuffer 9 übernommen.Auf zusätzlicheFlip-Flop-Schaltungen fürdie Registereinrichtungen in einer herkömmlichen Synchronisationsschaltungkann daher verzichtet werden.
    [0069] Dashier dargestellte Ausführungsbeispielist mit positiv Taktflanken gesteuerten Flip-Flop-Schaltungen realisiert.Natürlichist die Erfindung nicht darauf beschränkt. Sie kann auch mit negativTaktflanken gesteuerten Flip-Flops implementiert werden. Anstattder Abtast-Flip-Flops ist eine andere Vergleichslogik denkbar, dieeinen zeitlichen Zusammenhang zwischen ersten und zweiten Taktsignal herstellt.Auf invertierenden AusgängeQN der Abtast-Flip-Flops kann bei geeigneter Ausbildung der nachgeschaltetenLogik verzichtet werden. Die Logik, die das Selektionssignal SEL' mit dem Signal MUXverknüpft,kann auch in beliebig anderer Form realisiert werden. Dabei invertiertdie Logik das Signal MUX, welches das Auswahlmittel umschaltet,immer dann, wenn ein Pegelwechsel im Signals SEL' erfolgt ist. Die logischen Gatter lassensich nicht nur als UND-Gatter, sondern auch als NAND-Gatter mit Inverternrealisieren. Die gesamte Schaltung ist sowohl in CMOS-Logik aberauch reiner MOS-Logik implementierbar.
    1,2 Schaltungsblöcke 3 Synchronisationsschaltung 4 Schnittstellenvorrichtung 6,7, 32 Registereinrichtungen 5 Synchronisationsmittel 8,33 Auswahlschalter 43,44 Taktsignaleingänge 41 Dateneingang 42 Datenausgang 9,9a Pufferschaltungen 8 Auswahlschalter 82,83 Dateneingänge 81 Stelleingang 55 Stellausgang 56 Auswahlmittel 57 Abtastvorrichtung 53,54 Auswahlausgang 601,604, 605, 81, 83, 91, 561 Inverter 606,607, 82, 84, 85, 86 Nicht-UND-Gatter 63,64, 65 Abtast-Flip-Flops 71,72, 73 Verzögerungsglied 61 Flip-Flop 62 Toggle-Flip-Flop T1,T2 Taktsignale SEL,SEL' Selektionssignale R1,R2 Auswahlsignal,Taktsignal
    权利要求:
    Claims (19)
    [1] Schnittstellenvorrichtung (4) zum synchronen Austauscheines Datenworts zwischen zwei Schaltungsblöcken (1, 2),umfassend: – einenDateneingang (41) fürein Datenwort (DW) und einem Datenausgang (42) für das Datenwort (DW); – eine ersteRegistereinrichtung (6) und eine zweite parallelgeschalteteRegistereinrichtung (7) mit je einem an den Dateneingang(42) gekoppelten Eingang, einem Auswahleingang (61, 71)und einem Ausgang, die füreine Speicherung eines eingangsseitig anliegenden Datenworts undzur Abgabe des Datenworts an den jeweiligen Ausgang ausgebildet sind; – ein Auswahlmittel(8), das an den Ausgang der ersten Registereinrichtung(6) und an den Ausgang der zweiten Registereinrichtung(7) angeschlossen ist und zu einer Kopplung des Ausgangsder ersten oder der zweiten Registereinrichtung (6, 7)mit dem Datenausgang (42) abhängig von einem Stellsignal(MUX) ausgebildet ist; – einerster Takteingang (43) zur Zuführung eines ersten Taktsignals(T1); – einenzweiten Takteingang (44) zur Zuführung eines zweiten Taktsignals(T2); – einSynchronisationsmittel (52), welches mit dem ersten unddem zweiten Takteingang (43, 44) gekoppelt ist,welches einen an das Auswahlmittel (8) gekoppelten Stellausgang(55) umfasst, welches zur Abgabe eines von dem ersten Taktsignal(T1) abgeleiteten Selektionssignals (SEL) zu einer Auswahl der erstenoder der zweiten Registereinrichtung (6, 7) für eine Speicherungeines am Dateneingang (41) anliegenden Datenworts (DW)ausgebildet ist und welches zur Abgabe des Stellsignals (MUX) anden Stellausgang (55) abgeleitet aus dem Selektionssignal(SEL) und dem zweiten Taktsignal (T2) ausgebildet ist.
    [2] Schnittstellenvorrichtung (4) nach Anspruch1, dadurch gekennzeichnet, dass die erste und die zweite Registereinrichtung(6, 7) je einen Taktsignaleingang umfassen, derjeweils den Auswahleingang (61, 71) für die ersteund die zweite Registereinrichtung (6, 7) bildetund die erste und die zweite Registereinrichtung (6, 7)zur Abgabe eines an ihrem Dateneingang (D) anliegenden Datenwortsbei einer Flanke eines vom Selektionssignal (SEL) abgeleiteten Taktsignals(R0, R1) an ihren Ausgang ausgebildet sind.
    [3] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 2, gekennzeichnet durch eine erste Pufferschaltung (9),die zwischen Dateneingang (41) der Schnittstellenvorrichtung(4) und erster und zweiter Registereinrichtung (6, 7)geschaltet ist, die zur Abgabe eines am Dateneingang (41)der Schnittstellenvorrichtung (4) anliegenden Datenworts(DW) an die erste und zweite Registereinrichtung (6, 7)bei einer Taktflanke des ersten Taktsignals (T1) ausgebildet ist.
    [4] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 3, gekennzeichnet durch eine zweite Pufferschaltung (9A),die zwischen das Auswahlmittel (8) und Datenausgang (42)der Schnittstellenvorrichtung (4) geschaltet ist und zurAbgabe eines am Auswahlmittel (8) anliegenden Datenwortsan den Datenausgang (42) bei einer Taktflanke des zweiten Taktsignals(T2) ausgebildet ist.
    [5] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 4, dadurch gekennzeichnet, dass das Synchronisationsmittel(52) ein Selektionsmittel (56) umfasst, das zurErzeugung des Auswahlsignals (SEL) zur Auswahl der jeweils anderenRegistereinrichtung (6, 7) bei jeder Taktperiodedes ersten Taktsignals (T1) ausgebildet ist.
    [6] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 5, dadurch gekennzeichnet, dass das Selektionsmittel (56)eine mit dem ersten Taktsignal (T1) getaktete Flip-Flop-Schaltung(60) umfasst, dessen Datenausgang (Q) über einen Inverter (601) miteinem ersten Eingang eines ersten logischen Gatters (606),mit einem ersten Eingang eines zweiten logischen Gatters (607)und überden Inverter (601) mit seinem Dateneingang (D) gekoppeltist.
    [7] Schnittstellenvorrichtung (4) nach Anspruch6, dadurch gekennzeichnet, dass ein jeweils zweiter Eingang desersten logischen Gatters (606) und des zweiten logischenGatters (607) an den ersten Takteingang (43) gekoppeltsind und der Ausgang des ersten logischen Gatters (606)mit dem Auswahleingang der ersten Registereinrichtung (6)und der Ausgang des zweiten logischen Gatters (607) mitdem Auswahleingang der zweiten Registereinrichtung (7) gekoppeltsind.
    [8] Schnittstellenvorrichtung (4) nach einemder Ansprüche6 bis 7, dadurch gekennzeichnet, dass das erste und das zweite logischeGatter (606, 607) je ein logisches UND-Gatterumfasst.
    [9] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 8, dadurch gekennzeichnet, dass das Synchronisationsmittel(52) eine mit dem zweiten Taktsignal (T2) getaktete Abtastvorrichtung(57) umfasst, welche füreine Detektion einer Änderungdes Selektionssignals (SEL) und zur Abgabe des Stellsignals (MUX)an das Auswahlmittel (8) ausgebildet ist.
    [10] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 9, dadurch gekennzeichnet, dass das Auswahlmittel (8)zwei einnehmbare Zustände aufweist,wobei in einem ersten Zustand der Ausgang der ersten Registereinrichtung(6) mit dem Datenausgang (42) der Schnittstellenvorrichtung(4) und in einem zweiten Zustand der Ausgang der zweitenRegistereinrichtung (7) mit dem Datenausgang (42)der Schnittstellenvorrichtung (4) gekoppelt ist.
    [11] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 10, dadurch gekennzeichnet, dass die Abtastvorrichtung (57)zur Detektion einer Änderungdes Selektionssignals (SEL) eine erste und zumindest eine zweiteFlip-Flop-Schaltung (63, 64) umfasst, deren Dateneingängen (D)zur Zuführungdes Selektionssignals (SEL) ausgebildet sind, wobei ein Takteingangder ersten Flip-Flopschaltung (63) an den zweiten Takteingang(44) und ein Takteingang der zumindest einen zweiten Flip-Flop-Schaltung (64) über zumindestein erstes Verzögerungsglied (71)zur zeitlichen Verzö gerungdes zweiten Taktsignals (T2) an den zweiten Takteingang (44)angeschlossen sind.
    [12] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 11, dadurch gekennzeichnet, dass die Abtastvorrichtung (57)eine dritte Flip-Flop-Schaltung (90) umfasst, deren Takteingang über einzweites Verzögerungsglied(72, 73) mit dem zweiten Takteingang (44)gekoppelt ist, deren Dateneingang (D) über zumindest ein Logikgatteran die Datenausgängeder ersten und der zumindest einen zweiten Flip-Flopschaltung (63, 64)angeschlossen ist.
    [13] Schnittstellenvorrichtung (4) nach einemder Ansprüche1 bis 12, dadurch gekennzeichnet, dass der Takteingang der drittenFlip-Flop-Schaltung (90) über das zweite Verzögerungsglied(73, 72) und das zumindest eine erste Verzögerungsglied(71) an den zweiten Takteingang angeschlossen ist.
    [14] Verfahren zur Synchronisation eines Datenworts zwischenzwei mit gleicher Frequenz getakteten Schaltungsblöcken (1, 2)umfassend die Schritte: – Bereitstelleneiner ersten Registereinrichtung (6) und einer zweitenRegistereinrichtung (7) zum Speichern eines vom erstenSchaltungsblock (1) abgegebenen Datenworts (DW); – Auswählen einerder beiden Registereinrichtungen (6, 7) durchein der jeweiligen Registereinrichtung zugeordneten Wert eines Selektionssignals(SEL); – Übernehmendes von dem ersten Schaltungsblock (1) abgegebenen Datenworts(DW) in die ausgewählteRegistereinrichtung (6, 7) mit einer Taktflankeeines ersten Taktsignals (T1); – Detektieren der ausgewählten Registereinrichtung durchAuswerten des zeitlichen Verhaltens des Selektionssignals (SEL)mit einem zweiten Taktsignal (T2); – Abgeben des in der ausgewählten Registereinrichtung(6, 7) übernommenenDatenworts (DW) an einen zweiten Schaltungsblock (2) nacheinem Detektieren bei Auftreten einer Taktflanke des zweiten Taktsignals(T2).
    [15] Verfahren nach Anspruch 14, dadurch gekennzeichnet,dass der Schritt des Auswählensdie Schritte umfasst: – Erzeugendes Selektionssignals (SEL) mit einem ersten und einem zweiten logischenPegel, der mit jeder Taktperiode des ersten Taktsignals (T1) invertiert wird,wobei der erste logische Pegel der ersten Registereinrichtung (6)und der zweite logische Pegel der zweiten Registereinrichtung (7)zugeordnet wird.
    [16] Verfahren nach Anspruch 15, dadurch gekennzeichnet,dass der Schritt des Auswählensdie Schritte umfasst: – Anlegendes Selektionssignals (SEL) und des ersten Taktsignals (T1) an einerstes logisches Gatter (606); – Invertieren des Selektionssignals(SEL) und Anlegen des invertierten Selektionssignals (SEL) und des erstenTaktsignals (T1) an ein zweites logisches Gatter (607);
    [17] Verfahren nach Anspruch 14 bis 16, dadurchgekennzeichnet, dass der Schritt des Übernehmens die Schritte umfasst: – Erzeugeneines dritten und eines vierten Taktsignals (R0, R1) mit einer halbenTaktfrequenz des ersten Taktsignals (T1), wobei das dritte Taktsignal(R0) einen Phasenversatz von einer halben Taktperiode zu dem viertenTaktsignal (R1) aufweist; – Zuführen desdritten und vierten Taktsignals (R0, R1) an jeweils einen Takteingangder ersten und zweiten Registereinrichtung (6, 7),wobei diese bei jeder Taktflanke des dritten und vierten Taktsignals (R0,R1) ein von einem ersten Schaltungsblock (1) abgegebenesDatenwort (DW) übernehmen.
    [18] Verfahren nach Anspruch 14 bis 17, dadurchgekennzeichnet, dass ein Detektieren der ausgewählten Registereinrichtungdie Schritte umfasst: – zeitlichesVerzögerndes zweiten Taktsignals (T2) um eine bestimmte Zeitdauer; – Detektiereneiner Pegeländerungim Selektionssignal mit dem zweiten Taktsignal (T2) und dem verzögerten zweitenTaktsignal (T2); – Bestimmendes Zeitpunktes, bei dem das Datenwort (DW) von der ausgewählten Registereinrichtung (6, 7)an den zweiten Schaltungsblock (2) abgegeben werden kann.
    [19] Verfahren nach einem der Ansprüche 14 bis 18, dadurchgekennzeichnet, dass der Schritt des Abgebens die Schritteumfasst: – Erzeugeneines Stellsignals (MUX); – Schalteneiner Schalteinrichtung (8) mit dem Stellsignal (MUX); – Abgebendes Datenwortes (DW) an den zweiten Schaltungsblock (2)bei Auftreten einer Taktflanke des zweiten Taktsignals (T2).
    类似技术:
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    US7983094B1|2011-07-19|PVT compensated auto-calibration scheme for DDR3
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-10-06| OP8| Request for examination as to paragraph 44 patent law|
    2008-10-16| 8364| No opposition during term of opposition|
    2018-10-02| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
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