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    • 专利摘要:
    Es wird eine Frequenzteilerschaltung (1) mit mindestens einem Gegentaktteiler (T1) mit einstellbarem Teilerverhältnis und einer daran angeschlossenen Wandlereinrichtung (24) vorgeschlagen, die ein vom Gegentaktteiler (T1) abgegebenes Taktsignal (TS1) in ein Eintaktsignal wandelt. Dem Ausgang der Wandlereinrichtung (24) sind ein erster und ein zweiter Eintaktteiler (T2, T3) nachgeschaltet. Es ist ein Rückkopplungspfad vorgesehen, welcher mit den Ausgängen des Gegentaktteilers (T1), des ersten und des zumindest zweiten Eintaktteilers (T2, T3) verbunden ist und der eine Auswerteschaltung (32) umfasst. Diese weist einen ersten und einen zweiten Eingang (321, 322) auf, welcher mit dem ersten und dem zweiten Eintaktteiler (T2, T3) derart gekoppelt ist, dass den Eingängen der Auswerteschaltung ein zukünftiger Zustand des vom jeweiligen Eintaktteiler abgegebenen Taktsignals zuführbar ist. Die Auswerteschaltung wertet Zustände der vom ersten und zweiten Eintaktteiler abgegebenen Taktsignale aus, die erst durch zukünftige Schaltfunktionen erreicht werden. Dadurch wird zusätzliche Zeit für eine Gegentakt-/Eintaktwandlung des zu teilenden Signals gewonnen.
    公开号:DE102004010405A1
    申请号:DE200410010405
    申请日:2004-03-01
    公开日:2005-10-06
    发明作者:Jörn Angel
    申请人:Infineon Technologies AG；
    IPC主号:H03K23-66
    专利说明:
    [0001] DieErfindung betrifft eine Frequenzteilerschaltung mit steuerbaremFrequenzteilerverhältnis sowieein Verfahren zum Betreiben einer Frequenzteilerschaltung mit einemsteuerbaren Frequenzteilerverhältnis.
    [0002] Frequenzteilerschaltungenwerden beispielsweise in modernen Kommunikationssystemen in Phasenregelkreiseneingesetzt. Die Phasenregelkreise dienen zur Erzeugung eines stabilenSignals mit einer exakten Frequenz. Bestandteil eines Phasenregelkreisesist eine Frequenzteilerschaltung, die das von einem Hochfrequenzoszillatordes Phasenregelkreises erzeugte Taktsignal in seiner Frequenz herunterteilt.Das heruntergeteilte Signal wird einem Phasenvergleicher des Phasenregelkreiseszugeführt,der das heruntergeteilte Signal mit einem Referenzsignal vergleichtund daraus ein Nachstellsignal fürden Oszillator erzeugt. Der Phasenregelkreis regelt den Oszillatorso lange in seiner Ausgangsfrequenz nach, bis das von der Frequenzteilerschaltung inseiner Frequenz geteilte Signal und das Referenzsignal die gleicheFrequenz aufweisen.
    [0003] Ummit einem solchen Phasenregelkreis stabile Signale auf verschiedenenFrequenzen zu erzeugen, ist es notwendig, das Teilerverhältnis inder Frequenzteilerschaltung einstellbar zu machen. Der Frequenzteilerkann so zwischen verschiedenen Teilerwerten umschalten. Die verschiedenenTeilerwerte sind dabei durch ein entsprechendes Steuersignal einstellbar.Eine Frequenzteilerschaltung mit einstellbaren Teilerwerten wirdauch Multi-Modulus-Teiler genannt.
    [0004] EinAusschnitt eines bekannten Multi-Modulus-Teilers ist in 6 zusehen. Der dort gezeigte Teiler umfasst im wesentlichen eine Kaskadevon umschaltbaren Teilerstufen, von denen hier drei Stufen T1 bisT3 gezeigt sind. Die einzelnen Teilerstufen sind hintereinanderin Reihe geschaltet. Jede Teilerstufe ist als synchroner Teilerausgebildet, der abhängigvon einem Stellsignal C0, C1 oder C2 an seinem Stelleingang 212 eineingangsseitig anliegendes Signal durch den Faktor 2 oder durchden Faktor 3 teilt. Dies soll am Beispiel der synchronen TeilerstufeT2 erläutertwerden.
    [0005] Diesynchrone Teilerstufe T2 umfasst zwei Flip-Flopschaltungen F1 und F2, deren jeweiligeTakteingängemit dem Eingang 13 der synchronen Teilerstufe T2 verbundensind. Der Dateneingang D des ersten Flip-Flips F1 ist mit dem Stelleingang 12 verbunden.Der Datenausgang Q des zweiten Flip-Flops F2 führt zu dem Ausgang 14 dessynchronen Teilers T2 und ist gleichzeitig an einen ersten EingangA eines logischen NAND-Gatters N1 angeschlossen. Ein zweiter EingangB des logischen NAND-Gatters N1 ist mit dem Datenausgang Q des erstenFlip-Flops F1 verbunden.
    [0006] Einhoher Pegel eines Signals wird im folgenden logisch 1 genannt, einniedriger Pegel wird als logisch 0 bezeichnet. Wenn das Stellsignalam Eingang 12 auf einer logischen 1 ist, dann wird am Datenausgangdes ersten Flip-Flop mit jeder steigenden Taktflanke eines am Eingang 13 anliegendenTaktsignals eine logische 1 dem Eingang B des NAND-Gatters N1 zugeführt. DasGatter N1 vor dem Dateneingang D des zweiten Flip-Flops F2 verhält sichdann wie ein Inverter, der das Ausgangssignal am Datenausgang Q über dasGatter N1 dem Dateneingang D zurückführt. Damit jeder steigenden Taktflanke eines Taktsignals am Eingang 13 derDatenausgang Q des zweiten Flip-Flops seinen Zustand invertiert,wird dort ein Signal mit einer halben Frequenz abgegeben. Der TeilerT2 führtdaher eine Frequenzteilung eines eingangsseitig anliegenden Taktsignalsdurch zwei durch.
    [0007] Wenndas Stellsignal am Stelleingang 12 zu dem Zeitpunkt einelogische 0 aufweist, in dem der Gesamtausgang 14 logisch0 ist und zudem eine steigende Taktflanke an den Takteingängen der Flip-FlopsF1 und F2 auftritt, dann wechselt der Datenausgang Q des erstenFlip-Flops F1 nach logisch 0 und erzwingt somit am Ausgang des NAND-Gatters N1eine logische 1. Gleichzeitig wechselt das Gesamtsignal am Ausgang 14 aufeine logische 1. Das Stellsignal am Eingang 12 bleibt auchwährendder zweiten steigenden Taktflanke auf einer logischen 0, so dassder Gesamtausgang weiterhin ein Taktsignal mit einer logischen 1abgibt. Dies entspricht eingeschobenen Extrapuls der halben Periodendauer.
    [0008] Nachder zweiten steigenden Taktflanke des am Eingang 13 anliegendenTaktsignals wird das Stellsignal am Eingang 212 wiederin den ursprünglichenZustand zurückversetzt,eine weitere Frequenzteilung des eingangsseitig angelegten Taktsignalserfolgt in der Teilerstufe T2 durch den Faktor 2. Die Unterdrückung desUmschaltvorgangs erwirkt somit eine Teilung durch den Faktor 3.Das bedeutet, dass eine zusätzlichepositive Halbwelle eingefügtwird, währenddie negative Halbwelle ihre Dauer beibehält.
    [0009] DiesesKonzept der Umschaltunterdrückung liegtjedem der hier aufgezeigten Teilerstufen T1, T2 und T3 zugrunde.Diese Tei ler werden daher auch als 2/3-Teiler bezeichnet. Das niedrigsteTeilungsverhältnisder Kaskade aus den 2/3-Teilern ist gleich der doppelten Anzahlder gesamten Teilerkette, wenn diese nur durch 2 teilen. Wird durchein Stellsignal genau ein Taktperiode des Eingangtaktsignals unterdrückt, entsprichtdies einem Teilerverhältnisdes minimalen Teilerverhältnissesnmin + 1. Um dies zu erreichen, muß der allerersteTeiler der Kette exakt einmal pro Gesamtperiode durch 3 und ansonstendurch 2 teilen. Fürein Teilerverhältnis,das dem minimalen Teilerverhältnisplus 2 entspricht, weist der erste Teiler ein konstantes Teilerverhältnis von2 auf, der zweite Teiler der Kette unterdrückt eine Umschaltung pro Gesamtperiodeund teilt so durch den Faktor 3. Für das nächste Teilerverhältnis dergesamten Kaskade müssendie beiden ersten Teilerstufen jeweils einmal pro Gesamtperiodedurch den Faktor 3 teilen. Dieses binär gewichtete Schema kann fortgesetztwerden, um aus den in Reihe geschalteten Teilern alle Teilerverhältnissevom minimalen Verhältnisnmin, wenn alle nur durch den Faktor 2 teilen,bis zu dem Verhältnis 2·nmin – 1zu erzeugen.
    [0010] ImAusschnitt der 6 werden die einzelnen Stellsignalefür dieTeiler T1, T2 und T3 durch die Steuersignale C0, C1 und C2 bereitgestellt,die jeweils einem logischen NAND-Gatter 21 bzw. 21A zugeführt werden.Dieses sorgt dafür,dass das entsprechende Stellsignal C0, C1 bzw. C2 immer am Anfangeiner Gesamtperiode des am Ausgang abgreifbaren geteilten Taktsignalsan den DateneingängenD der ersten Flip-Flops F1 einer jeden Teilerschaltung anliegt.
    [0011] Dazuist ein Rückkopplungszweigvorgesehen. Der Rückkopplungszweigumfasst fürjede Teilerstufe T1 bis T3 einen Inverter 22, der an denjeweiligen Ausgang 14 der Teilerstufe T1 bis T3 angeschlossenist. Die Ausgängeder Inverter 22 der Teilerschaltungen T1 und T2, die nichtdie letzte Teilerschaltung der gesamten Kette darstellen, sind jeweils aneinen Eingang B eines logischen UND-Gatters U1 bzw. U2 angeschlossen.Der Ausgang des Inverters 22A im Rückkopplungspfad, welcher derletzten Teilerstufe T3 zugeordnet ist, ist sowohl an den Eingang Ades logischen NAND-Gatters 21A als auch an den Eingangdes logischen UND-Gatters U2 des dem Teiler T2 zugeordneten Rückkopplungspfadsangeschlossen.
    [0012] DieNAND-Gatter 21 bzw. 21A vor jedem Stelleingang 212 derTeilerstufen T1 bis T3 werden durch die Steuersignale am EingangA immer erst dann freigegeben, wenn alle nachfolgenden Teilerstufeneine logisch 0 an ihrem Ausgang aufweisen. Ein logisch niedrigerPegel der Ausgangsignale aller Teilerstufen T1, T2 und T3 in derTeilerkette signalisiert allerdings das Ende einer Gesamtperiode.Dadurch wird an den EingängenA eine logische 1 angelegt und der Stelleingang 212 derjeweiligen Teilerstufe T1, T2 und T3 freigeschaltet. Bei einer darauffolgendensteigenden Taktflanke am Takteingang jeder Teilerstufe wird so unddas entsprechende Stellsignal C0, C1 oder C2 an den Dateneingangdes ersten Flip-Flops der Teilerstufe gelegt. Je nach Stellsignal erfolgtdie Teilung durch den Faktor 2 oder 3. Sobald das Signal am Gesamtausgangder Teilerstufe T1 eine logische 1 aufweist, erzeugt die Rückkopplung aufgrunddes nun sperrenden NAND-Gatters 21 am Stelleingang 212 derentsprechenden Teilerstufe wieder eine logische 1.
    [0013] Problematischkann sich jedoch die Laufzeit des Rückkopplungssignals durch dieeinzelnen logischen Gatter U erweisen. Um eine fehlerfreie Funktionbei der Einstellung des Teilerverhältnisses zu gewährleisten,muß dasvon den UND-Gattern U1 und U2 erzeugte Rückkopplungssignal das NAND-Gatter 21 bzw. 21A einerjeden Teilerstufe freigegeben haben, wenn eine steigende Taktflankedes Taktsignals CLK am Eingang der ersten Teilerstufe T1 anliegt. Dadurchist die maximale Eingangsfrequenz des eingangsseitig angelegtenTaktsignals CLK bestimmt. Verzögerungenim Rückkopplungspfadsind demnach zu vermeiden.
    [0014] Für Systememit hohen und höchstenFrequenzen des Eingangssignals CLK sollten zudem die ersten Teilerstufenin Gegentakttechnik realisiert werden. Unter dem Begriff Gegentakttechnikist hier eine Differenzsignalverarbeitung gemeint. Das Gegentaktsignalist die Differenz zweier Signale. Der Vorteil der Verarbeitung vonGegentaktsignalen liegt in der höherenUnempfindlichkeit gegenüberStörsignalen undder einfachen Implementierung.
    [0015] Imbekannten Ausführungsbeispielder 6 ist die Teilerstufe T1 für die Gegentaktsignalverarbeitungausgebildet. Man spricht hier auch von dem Gegentaktteiler T1. Für die Verarbeitungvon Signalen mit niedrigeren Frequenzen werden Teilerstufen in Eintakttechnikbevorzugt. Eintaktteiler sind vor allem in CMOS-Logik ausgeführt, diezwar langsamer sind, dafürjedoch im Gegensatz zu den Gegentaktteilern keinen statischen Stromverbrauchbesitzen. Im Ausführungsbeispielder 4 sind die Teilerstufen T2 und T3 als Eintaktteilerstufenausgeführt.Für dieseheterogene Struktur eines Multi-Modulus-Teilerssind zwei Wandlerstufen 24 und 25 erforderlich.Die Wandlerstufe 24 ist dabei zwischen Ausgang des TeilersT1 und Eingang des Teilers T2 geschaltet und wandelt das von derGegentaktteilerstufe T1 abgegebene Gegentaktsignal in ein Eintaktsignal.Für denRückkopplungspfadist eine ent sprechende Wandlerstufe 25 vorgesehen, diedas rückgekoppelteEintaktsignal in ein entsprechendes Gegentaktsignal wandelt.
    [0016] Durchdie Wandlung insbesondere des Wandlers 25 werden allerdingsVerzögerungenhervorgerufen, die vor allem die maximale Frequenz des Eingangssignalsreduzieren. Die vorteilhaft stromsparenden Eintaktteiler T2 undT3 sind daher in den bekannten Ausführungsformen nur im hinteren Bereicheiner Teilerkaskade einsetzbar, in der bereits niedrige Frequenzenvorliegen und so ausreichend Zeit für die Wandlung zur Verfügung steht.
    [0017] Aufgabeder Erfindung ist es, eine Frequenzteilerschaltung mit einem einstellbarenFrequenzteilerverhältnisvorzusehen, bei der die durch die im Rückkopplungspfad vorhandeneWandlerstufe hervorgerufenen Verzögerungen minimiert sind. Weiterhinist es Aufgabe der Erfindung, ein Verfahren zum Betreiben einersolchen Frequenzteilerschaltung vorzusehen.
    [0018] DieseAufgaben werden mit den Gegenständender unabhängigenPatentansprüche1 und 16 gelöst.
    [0019] Dieerfindungsgemäße Frequenzteilerschaltungumfasst einen Gegentaktteiler mit einem an einem Stelleingang einstellbaremTeilerverhältnis.Bevorzugt ist der Gegentaktteiler für eine Umschaltunterdrückung ausgebildet.Einem Eingang des Gegentaktteilers ist ein erstes Taktsignal miteiner ersten Frequenz zuführbar,wobei der Gegentaktteiler zur Abgabe eines zweiten Taktsignals miteiner zweiten Frequenz ausgebildet ist. Die zweite Frequenz ist durchein Stellsignal am Stelleingang einstellbar. Der Gegentaktteilerteilt somit mit dem am Stelleingang eingestellten Teilerverhältnis dieFrequenz eines eingangsseitig angelegten Signals und gibt ein Taktsig nalmit der geteilten Frequenz am Ausgang ab. Die Frequenzteilerschaltungumfasst weiterhin eine erste Wandlereinrichtung, die an den Ausgangdes Gegentaktteilers angeschlossen ist und die zur Umsetzung einesGegentaktsignals in ein Eintaktsignal ausgebildet ist. Ein ersterEintaktteiler ist mit dem Ausgang der ersten Wandlereinrichtungverbunden und ein zweiter Eintaktteiler ist dem ersten Eintaktteilernachgeschaltet. Der erste und der zweite Eintaktteiler sind zurAbgabe eines dritten und eines vierten Taktsignals ausgebildet,wobei die Frequenzen des dritten und des vierten Taktsignals ausder Frequenz eines am jeweiligen Eingang anliegenden Taktsignalsabgeleitet ist. Der erste und der zweite Eintaktteiler teilt sodie Frequenz eines eingangsseitig angelegten Signals in einem bestimmtenTeilerverhältnisund gibt am Ausgang ein Taktsignal mit der geteilten Frequenz ab.Weiterhin ist in der Frequenzteilerschaltung ein Rückkopplungspfadvorgesehen, welcher mit den Ausgängendes Gegentaktteilers des ersten und des zweiten Eintaktteilers verbundenist. Der Rückkopplungspfadumfasst eine Auswerteschaltung mit einem ersten und einem zweitenEingang. Der erste Eingang der Auswerteschaltung ist mit dem erstenEintaktteiler derart gekoppelt, dass dem ersten Eingang ein Zustanddes vom Ausgang des ersten Eintaktteilers abgreifbaren Taktsignalsvor einem Zeitpunkt eines vorgegebenen Zustandes des an dem Ausgangabgreifbaren Taktsignals zuführbarist. Der zweite Eingang ist mit dem zweiten Eintaktteiler derartverbunden, dass dem zweiten Eingang ein Zustand des vom Ausgangdes zweiten Eintaktteilers abgreifbaren Taktsignals vor einem Zeitpunkteines vorgegebenen Zustands des an diesem Ausgang abgreifbaren Taktsignalszuführbarist. Mit anderen Worten ist dem ersten und dem zweiten Eingang der Auswerteschaltungein Signal zuführbar,das einen Zustand der vom ersten bzw. zweiten Eintaktteiler abgegebenenTaktsignale darstellt, den die abgege benen Taktsignale zeitlichvor einem Erreichen eines vorgegebenen Zustands einnehmen. Die Auswerteschaltungist zur Abgabe eines Gegentaktsignals bei einem Zustandekommen desvorgegebenen Zustands des ersten und des zweiten Eintaktteilerszur Freigabe des Stellsignals des Gegentaktteilers ausgebildet.
    [0020] DerErfindung liegt daher das Prinzip zugrunde, am Übergang des Rückkopplungspfadszwischen dem Eintakt- und dem Gegentaktteil einer Frequenzteilerschaltungnicht die jeweiligen Ausgangssignale der einzelnen Teilerstufenzu betrachten, sondern sogenannte Zwischensignale. Diese Zwischensignale erlaubenRückschlüsse aufZustände,die sich erst durch zeitlich zukünftigeSchaltfunktionen der einzelnen Teilerstufen ergeben werden. Es wirdsomit ein Zustand des von der jeweiligen Teilerstufe abgegebenenTaktsignals ausgewertet, der sich erst zu einem zukünftigenZeitpunkt einstellt. Ein zukünftigerwarteter und vorgegebener Zustand wird somit bereits vorweg genommen.
    [0021] Wenndie Auswertung des sich in der Zukunft einstellenden Zustand einenvorgegebenen Zustand ergibt, wird eine Wandlung des Eintaktrückkoppelsignalsin ein Gegentaktrückkoppelsignalvorgenommen. Zum Zeitpunkt, an dem dieser vorgegebene Zustand danntatsächlichvorliegt, wird das bereits vorhandene Gegentaktsignal zur die Freigabedes Stelleingangs des Gegentaktteilers abgegeben. Dadurch wird vorteilhaftdie Zeit eingespart, die benötigtwird, um ein Eintaktrückkoppelsignalin ein Gegentaktrückkoppelsignalzu wandeln. Folglich ist es möglich,bereits Taktsignale mit höherenFrequenzen in einer Eintaktteilertechnik zu verarbeiten, da Zeitverluste aufgrundder Wandlung im Rückkoppelpfadvermieden werden. Zusätzlichwird auch bei der Gegentakt-/Eintaktumwandlung die Zeit zum Erkennendes umgewandelten Signal eingespart. Der Stromverbrauch der erfindungsgemäßen Frequenzteilerschaltungwird verringert.
    [0022] Ineiner vorteilhaften Weiterbildung ist der vorgegebene Zustand derTaktsignale der Zustand, bei dem zumindest die an den Ausgängen allerEintaktteiler abgreifbaren Taktsignale einen logisch niedrigen Pegelaufweisen. Der logisch niedrige Pegel wird im folgenden als logisch0 bezeichnet. Der Zustand, bei dem alle an den Ausgängen derTeilerstufen abgreifbaren Taktsignale logisch 0 sind, bedeutet dasEnde einer Taktperiode des geteilten Ausgangstaktsignals des letztenTeilers der Frequenzteilerschaltung. Wenn dieser Zustand erreichtist, wird durch die erfindungsgemäße Auswerteschaltung das Gegentaktsignalzur Freigabe des Stelleingangs des Gegentaktteilers freigegeben.
    [0023] Dadurchwird das Teilerverhältnisdes Gegentaktteilers in der gewünschtenWeise verändert undes beginnt eine Taktperiode. In gleicher Weise kann der vorgegebeneZustand aller an den Ausgängenabgreifbaren Signale als der Zustand definiert sein, bei dem diean den Ausgängendes Gegentaktteilers und aller Eintaktteiler abgreifbaren Taktsignale einenlogischen hohen Pegel aufweisen, der im folgenden logisch 1 genanntwird.
    [0024] Ineiner vorteilhaften Weiterbildung weist der erste Eintaktteilerund/oder der zweite Eintaktteiler einen Stelleingang auf, mit demein Teilerverhältnis desersten und/oder des zweiten Eintaktteilers einstellbar ist. Dererste und/oder zweite Eintaktteiler ist somit zur Frequenzteilungeines Taktsignals mit einem einstellbaren Teilerverhältnis ausgebildet.
    [0025] Weiterhinist der Rückkopplungspfadzur Freigabe des Stelleingangs des ersten und/oder zweiten Eintaktteilersbei dem vorgegebenen Zustand der an den Ausgängen abgreifbaren Taktsignaledes ersten und des zweiten Eintaktteilers ausgebildet. Der Rückkopplungspfadgibt daher den Stelleingang des ersten und zweiten Eintaktteilersfrei, wenn die an den Ausgängenabgreifbaren Taktsignale des ersten und des zweiten Eintaktteilerseine logische 0 bzw. eine logische 1 aufweisen.
    [0026] DerRückkopplungspfadist daher zur Freigabe des Stellsignals des jeweiligen Eintaktteilersausgebildet, wenn das am Ausgang abgreifbare Taktsignal sowie dieTaktsignale an den Ausgängenaller nachgeschalteten Eintaktteiler den vorgegebenen Zustand erreichthaben.
    [0027] Ineiner vorteilhaften Weiterbildung der Erfindung ist zumindest eindritter Eintaktteiler mit einem einstellbaren Frequenzteilerverhältnis demAusgang des zweiten Eintaktteilers nachgeschaltet. Weiterhin istein dritter Eingang im Auswertemittel vorgesehen, welcher mit demAusgang des zumindest einen dritten Eintaktteilers verbunden ist.Das Auswertemittel wertet somit das am Ausgang des dritten Eintaktteiler ausgegebeneTaktsignal sowie die Zuständeder Taktsignale im ersten und zweiten Eintaktteiler vor Erreichendes jeweiligen vorgegebenen Zustandes aus.
    [0028] DurchNachschalten weiterer Eintaktteiler mit einstellbarem Frequenzteilerverhältnis undKoppeln der jeweiligen Ausgängemit Eingängender Auswerteschaltung lässtsich eine Frequenzteilerschaltung mit beliebigen einstellbarem Teilerverhältnis ausbilden.In geschicktester Ausführungsformist dabei nur die erste Teilerschaltung als Gegentaktteiler ausgebildet.Der Stromverbrauch wird deutlich reduziert.
    [0029] Ineiner vorteilhaften Weiterbildung der Erfindung umfasst die Auswerteschaltungein logisches Gatter, welches mit den Eingängen der Auswerteschaltunggekoppelt ist. Die Zwischenzuständeder Taktsignale des ersten und des zweiten Eintaktteilers sowieder Zustand des Taktsignals des zumindest einen dritten Eintaktteilerslassen sich überdas logische Gatter in einfacher Weise verknüpfen. Daraus ergibt sich einSignal, dessen Zustand zur Freigabe des Stelleingangs des Gegentaktteilersverwendet werden kann. Besonders bevorzugt ist dabei das logischeGatter als ein NOR-Gatter auszubilden. In alternativer Ausführungsformkann das logische Gatter auch als ein NAND-Gatter ausgebildet sein,dessen Eingänge über einenInverter mit den Eingängender Auswerteschaltung gekoppelt sind.
    [0030] DieAuswerteschaltung umfasst in einer bevorzugten Ausführungsformeine zweite Wandlereinrichtung zur Eintakt/Gegentaktwandlung, dessen Eingangmit dem Ausgang des logischen Gatters gekoppelt ist. Bevorzugt istdie zweite Wandlereinrichtung übereine Flip-Flopschaltung mit dem Ausgang des logischen Gatters verbunden,wobei ein Takteingang der Flip-Flopschaltung mit dem Ausgang der erstenWandlereinrichtung gekoppelt ist. Die Flip-Flopschaltung gibt mitjeder Flanke eines vom Gegentaktteiler abgegebenen Taktsignals denZustand des Dateneingangs an ihren Datenausgang und damit an diezweite Wandlereinrichtung weiter.
    [0031] Diezweite Wandlereinrichtung hat daher eine Taktperiode des vom Gegentaktwandlerabgegebenen Taktsignals Zeit, um das vom logischen Gatter erzeugteund vom Flip-Flop abgegebene Ein taktrückkoppelsignal in ein Gegentaktrückkoppelsignalzu wandeln. Es ist in diesem Zusammenhang vorteilhaft, wenn derAusgang der zweiten Wandlereinrichtung mit einem Dateneingang einerzweiten Flip-Flopschaltung verbunden ist, deren Takteingang mitdem Ausgang des Gegentaktteilers verbunden ist. Die zweite Flip-Flopschaltungist zur Gegentaktsignalverarbeitung ausgebildet. Das von der Wandlereinrichtungumgewandelte Gegentaktrückkopplungssignalwird von der zweiten Flip-Flopschaltungin der darauffolgenden Taktperiode des Gegentaktteilers zur Freigabedes Stelleingangs des Gegentaktteilers verwendet.
    [0032] Ineiner bevorzugten Weiterbildung der Erfindung ist der Gegentaktteilermit einstellbarem Teilerverhältnisals ein 2/3-Teilermit Umschaltunterdrückungausgebildet. In einer anderen Weiterbildung der Erfindung umfasstder erste und der zweite Eintaktteiler eine erste Flip-Flopschaltungund eine zweite Flip-Flopschaltung. Die Takteingänge der ersten und der zweitenFlip-Flopschaltung sind an den Eingang des jeweiligen Eintaktteilersangeschlossen. Ein Datenausgang der ersten Flip-Flopschaltung ist aneinen ersten Eingang eines logischen Gatters angeschlossen. Einzweiter Eingang des logischen Gatters ist mit dem Datenausgang derzweiten Flip-Flopschaltungverbunden. Ein Ausgang des logischen Gatter ist zudem mit dem Dateneingangder zweiten Flip-Flopschaltung verbunden und mit dem ersten und/oderzweiten Eingang des Auswertemittels gekoppelt. Bevorzugt ist daslogische Gatter als ein NAND-Gatter ausgebildet.
    [0033] Ineiner bevorzugten Ausführungsformist die Frequenzteilerschaltung als positiv flankengesteuerter Frequenzteilerschaltungausgebildet. Somit sind alle einzelnen Teilerschaltungen positivtaktflankengesteuert. Alternativ läßt sich die erfin dungsgemäße Frequenzteilerschaltungauch in invertierter Logik ausbilden. In diesem Fall sind die Gegentaktteiler unddie Eintaktteiler der erfindungsgemäßen Frequenzteilerschaltungsowie ihre darin enthaltenen Schaltelemente negativ taktflankengesteuert.
    [0034] Daserfindungsgemäße Verfahrenzur Frequenzteilung in einer Frequenzteilerschaltung mit einem steuerbarenFrequenzteilerverhältnisenthältein Bereitstellen einer Frequenzteilerschaltung. Nach Anlegen deszu teilenden Signals an einen Eingang des Gegentaktteilers der Frequenzteilerschaltung wirddieses mit dem vom Gegentaktteiler eingestellten Teilerverhältnis inihrer Frequenz geteilt. Der Gegentaktteiler gibt ein Taktsignalmit entsprechend geteilter Frequenz ab. Dieses wird von der Wandelvorrichtungin ein Eintaktsignal gewandelt, dem ersten Eintaktteiler zugeführt undweiter verarbeitet. Weiterhin enthält das Verfahren den Schritteines Erzeugens eines Rückkopplungssignalsdurch ein Auskoppeln eines zeitlich vor einem vorgegebenen Zustand liegendenZustandes des vom ersten und vom zweiten Eintaktteiler abgegebenenTaktsignals. Der vorgegebene Zustand ist dabei von den Zuständen der vomGegentaktteiler und vom ersten und zweiten Eintaktteiler abgegebenenTaktsignale abgeleitet. Letztlich wird das Rückkoppelsignal für eine Freigabe desStelleingangs des Gegentaktteilers bei einem zeitlichen Erreichendes vorgegebenen Zustandes zurückgeführt.
    [0035] Mitdem erfindungsgemäßen Verfahrenwird daher ein Rückkoppelsignalbereitgestellt, das durch Auswerten von Zuständen der vom ersten und vom zweitenEintaktteiler abgegebenen Taktsignale erzeugt wird. Diese Zustände liegenzeitlich vor einem vorgegebenen Zustand der beiden Taktsignale.Bevorzugt ist der vorgegebene Zustand durch einen logisch niedrigenPe gel all dieser Taktsignale gekennzeichnet. Alternativ wird dervorgegebene Zustand durch einen logisch hohen Pegel, der von denbeiden Eintaktteiler abgegebenen Taktsignale gebildet. Das erfindungsgemäße Verfahrenimplementiert daher in einer Frequenzteilerschaltung mit steuerbaremTeilerverhältniseine "Look ahead-Technik", die es ermöglicht,einen erwarteten Zustand vorweg zu nehmen und Signale bereitzustellen,die aktiviert werden, sobald der erwartete Zustand eintritt. Dadurch wirddie Zeit eingespart, die notwendig ist, in einem RückkopplungspfadEintaktrückkoppelsignalein Gegentaktrückkoppelsignalezu wandeln. Zusätzlich wirdauch im Vorwärtspfad,also bei der Gegentakt-/Eintaktwandlung Zeit eingespart, da dasErreichen des Zustandes bereits vor der eigentlichen Gegentakt-/Eintaktwandlungund der nachgeschalteten weiteren Signalverarbeitung vorweggenommenwird.
    [0036] Ineiner vorteilhaften Weiterbildung des Verfahrens wird das Rückkoppelsignalzurückgeführt, indemdas vom Gegentaktteiler abgegebene Taktsignal invertiert wird. DerStelleingang des Gegentaktteilers wird freigegeben, wenn das Rückkoppelsignal zusammenmit dem invertierten Taktsignal anliegt. Dadurch ist sichergestellt,dass das Stellsignal erst am Stelleingang des Gegentaktteilers anliegt,wenn das Ende einer Gesamtperiode des geteilten Gesamtsignals erreichtwird.
    [0037] Ineiner Weiterbildung der Erfindung wird das Rückkoppelsignal erzeugt, indemein Eintaktrückkoppelsignalbei Auftreten einer Taktflanke des vom Gegentaktteiler abgegebenengeteilten Taktsignals erzeugt wird, bevor die Taktsignale des erstenund zweiten Eintaktteilers in dem vorgegebenen Zustand vorliegen.Das erzeugte Eintaktrückkoppelsignalwird in ein Gegentaktrückkoppelsignalgewandelt. Das Rückkoppelsignal wirdbei Auftreten der nächsten gleichenTaktflanke des vom Gegentaktteiler abgegebenen Taktsignals erzeugt.
    [0038] Weiterevorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche. Imfolgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahmeauf die Zeichnungen im Detail erläutert. Es zeigen:
    [0039] 1 einPhasenregelkreis mit der erfindungsgemäßen Frequenzteilerschaltung,
    [0040] 2 einBlockschaltbild der erfindungsgemäßen Frequenzteilerschaltung,
    [0041] 3 einerstes Ausführungsbeispielder erfindungsgemäßen Frequenzteilerschaltung,
    [0042] 4 einzweites Ausführungsbeispielder erfindungsgemäßen Frequenzteilerschaltung,
    [0043] 5A einerstes Zeitdiagramm mit verschiedenen Taktsignalen,
    [0044] 5B einzweites Zeitdiagramm mit verschiedenen Taktsignalen,
    [0045] 6 einebekannte Ausführungsformeiner Frequenzteilerschaltung.
    [0046] 1 zeigteinen Phasenregelkreis, in dessen Rückführungspfad bevorzugt Frequenzteilerschaltungenmit einstellbarem Teilerverhältnisgeschaltet sind. Der Phasenregelkreis umfasst einen Vorwärtspfadaus einem Phasendetektor 101 und ei nem daran angeschlossenenTiefpaßfilter 102.Das Tiefpassfilter 102 umfasst eine Ladungspumpe und istmit einem Ausgang an einen Steuereingang eines spannungsgesteuertenOszillators 103 angeschlossen. Der Ausgang des spannungsgesteuertenOszillators 103 ist an einen Eingang der erfindungsgemäßen Frequenzteilerschaltung 1 angeschlossenund bildet gleichzeitig einen Ausgang des Phasenregelkreises. Dieseteilt das vom Oszillator 103 kommende Taktsignal CLK gemäß ihrem über dieSteuereingänge 12 eingestelltenTeilerverhältnisund führtdas geteilte Taktsignal einem Rückführungseingang 104 desPhasendetektors 101 zu. Der Phasendetektor 101 vergleichtdie Frequenz des rückgeführten Taktsignalsmit einer Frequenz eines Referenzsignals und erzeugt daraus einStellsignal, welches überdas Tiefpaßfilter 102 anden Steuereingang des spannungsgesteuerten Oszillators 103 angelegtwird.
    [0047] DieFrequenz des Ausgangssignals CLK des spannungsgesteuerten Oszillators 103 wirdso lange nachgeführt,bis die daraus durch die Frequenzteilerschaltung 1 geteilteFrequenz des rückgeführten Signalsder Frequenz des Referenzsignals am Eingang 105 des Phasendetektors 101 entspricht.
    [0048] InPhasenregelkreisen, die Signale CLK mit besonders hohen Ausgangsfrequenzenerzeugen, müssendaher die Frequenzteilerschaltungen auch Taktsignale mit hohen Eingangsfrequenzenverarbeiten. Um gleichzeitig eine möglichst große Flexibilität zu gewährleisten,werden die Frequenzteilerschaltungen häufig als Multi-Modulus-Teilerausgebildet. Einen Ausschnitt einer erfindungsgemäßen Frequenzteilerschaltungmit einem einstellbaren Teilerverhältnis zeigt 2.
    [0049] Dieerfindungsgemäße Frequenzteilerschaltungläßt sichvon ihrem logischen Aufbau her in einen Vorwärtspfad sowie in ei nen Rückwärtspfadunterteilen. Im Vorwärtspfadwird die Frequenzteilung des eingangsseitig angelegten Gegentaktsignals CLKgemäß dem eingestelltenFrequenzteilerverhältnisdurchgeführt.Das Frequenzteilerverhältniswird durch das Steuersignal C0 am Steuereingang 12 eingestellt.Die Frequenzteilung des eingangsseitig angelegten GegentaktsignalsCLK erfolgt mit mehreren, nacheinander geschalteten TeilerstufenT1, T2 und T3. Im Ausführungsbeispielist die Teilerstufe T1 als synchroner Gegentaktteiler mit einemeinstellbaren Teilerverhältnisausgebildet. Abhängigvon dem Stellsignal am Eingang 212 teilt der synchroneGegentaktteiler T1 ein an seinem Eingang 211 anliegendes Gegentaktsignalentweder durch den Faktor 2 oder mittels einer Umschaltunterdrückung durchden Faktor 3.
    [0050] Dasso geteilte Gegentaktsignal TS1' istam Ausgang 213 abgreifbar. Der hier dargestellte GegentaktteilerT1 stellt den letzten synchronen Gegentaktteiler in der erfindungsgemäßen Frequenzteilerschaltung 1 dar.Der Eingang 211 des synchronen Gegentaktteilers T1 kannfolglich an die Ausgänge weiterersynchroner Gegentaktteiler angeschlossen sein. Die Eingangsstufender erfindungsgemäßen Frequenzteilerschaltungals Gegentaktteiler auszubilden, ist besonders vorteilhaft, da Gegentaktteiler sehrhohe Eingangsfrequenzen verarbeiten können und relativ unempfindlichgegenüberStörsignalen aufder Taktleitung sind.
    [0051] DerAusgang des synchronen Gegentaktteilers T1 ist mit einem Eingangeiner Wandlerstufe 24 verbunden. Die Wandlerstufe wandeltdas Gegentaktsignal TS1' inein Eintaktsignal TS1. An den Ausgang der Wandlerstufe 24 istein Eingang eines ersten Eintaktteilers T2 angeschlossen. Ein zweiterEintaktwandler T3 ist mit seinem Eingang mit dem Ausgang 221 desersten Ein taktteilers T2 verbunden. Die erfindungsgemäße Frequenzteilerschaltung 1 kann weiterein Reihe geschaltete Eintaktteiler umfassen.
    [0052] DieFrequenzteilung eines eingangsseitig angelegten Taktsignals erfolgtin den Eintaktteilern T2 und T3 in je zwei Stufen. Dies ist im Falldes Eintaktteilers T2 durch die beiden Schaltungsblöcke 2A und 2B angedeutet.Der Eintaktteiler T3 umfasst die gleichen Schaltungsblöcke. Aus Übersichtsgründen wurdeauf eine Darstellung verzichtet. Die beiden Schaltungsblöcke 2A und 2B desEintaktteilers T2 verarbeiten das eingangsseitig anliegende Taktsignal TS1weiter und teilen es in seiner Frequenz. Weiterhin werden Signalezwischen den Schaltungsblöcken 2A und 2B ausgetauscht,die Informationen übereinen zukünftigenZustand des am Ausgang 221 abgreifbaren geteilten Taktsignalsund damit des gesamten Eintaktteilers enthalten. Die Erzeugung dieserSignale, die Informationen übereinen zukünftigenZustand eines abgreifbaren Taktsignals wird anhand weiterer Ausführungsbeispielenoch deutlich erläutert.
    [0053] Dieerfindungsgemäße Frequenzteilerschaltungumfasst weiterhin einen Rückwärtspfad,welcher im vorgesehenen Ausführungsbeispieldie aneinander geschalteten Elemente 31, 32 und 33 umfasst.Der Rückkopplungspfadist außerdem über seinenAusgang 331 mit einem Schalter 40 verbunden, daszwischen den Stelleingang 212 des synchronen GegentaktteilersT1 und den Stelleingang 12 der Frequenzteilerschaltunggeschaltet ist. Der Rückkopplungspfadist so ausgebildet, dass er den Schalter 40 nur dann schließt, wennein Gesamtzyklus einer Frequenzteilung vollständig durchgeführt wurde.Der Rückkopplungspfadschaltet somit den Stelleingang 212 des GegentaktteilersT1 lediglich am Ende einer Taktperiode des geteilten Taktsignalsfrei. Dadurch ist sichergestellt, dass der synchrone Gegentaktteiler nureinmal pro Gesamtperiode durch den Faktor 3 teilt.
    [0054] Für die Bestimmungdes Zeitpunktes zur Freigabe des Schalters 40 weisen dieeinzelnen Elementen 31 und 33 des Rückkopplungspfadsje einen Eingang auf, die mit dem Ausgang einer jeden Teilerstufeder Frequenzteilerschaltung verbunden sind. Das Element 32 desRückkopplungspfadesist mit seinen Eingängen 321 und 322 mitZwischensignalausgängen 225 und 226 derEintaktteiler 22 bzw. 23 verbunden. An diesenAusgängensind Zwischensignale abgreifbar, die Informationen über einenzukünftigenZustand eines am Ausgang 221 bzw. 231 abgreifbarenTaktsignals ermöglichen.Das Element 32 ist als eine Auswerteschaltung ausgebildet,die diese Zwischensignale auswertet und ein Gegentaktrückkoppelsignalan das Element 33 des Rückkoppelpfadesweitergibt, sobald das Ende einer Taktperiode des Gesamtsignalserreicht ist.
    [0055] Bevorzugtist an den Zwischensignalausgängen 225 und 226 einSignal mit einem Pegel abgreifbar, welcher sich erst bei der nächsten Taktflankedes am Ausgang 221 bzw. 231 abgreifbaren Taktsignals einstellt.Beispielsweise ist das Zwischensignal am Ausgang 225 desersten Eintaktteilers 22 auf einer logischen 0, wenn dasam Ausgang 221 abgreifbare Taktsignal einen logisch hohenPegel besitzt und umgekehrt. Die Zwischensignale stellen daher zukünftige Pegelzustände deran den Ausgängenabgreifbaren Taktsignale dar. Die Auswerteschaltung 32 wertet dieseZuständeaus und erzeugt daraus ein Gegentaktsignal, das an die weiterenElemente 33 des Rückkopplungspfadesweitergegeben wird. Das Element 33 im Rückkopplungspfad ist für die Gegentaktsignalverarbeitungausgebildet.
    [0056] Durchdie Auswertung zukünftigerZustände dereinzelnen von den Teilerstufen 22 und 23 abgegebenenTaktsignale durch die Zwischensignale kann somit das Rückkoppelsignalzur Freigabe des Schaltmittels 40 bereits vorbereitet underzeugt werden. Zu dem Zeitpunkt, indem der Zustand der einzelnenTaktsignale tatsächlicherreicht ist, das Rückkoppelsignalohne Verzögerungzur Freischaltung des Stelleingangs 212 verwendet werdenkann. Da vor allem eine Umwandlung eines Gegentaktsignals in einEintaktsignal sehr zeitaufwendig ist, läßt sich so gerade bei höheren Eingangsfrequenzendurch die Auswertung zukünftigerTaktsignalzuständeZeit gewinnen. Die Gegentakt/Eintaktumwandlung bzw. die Eintakt-/Gegentaktumwandlungkann daher bereits bei höherenFrequenzen erfolgen.
    [0057] Einkonkretes Ausführungsbeispielder erfindungsgemäßen Frequenzteilerschaltungzeigt 3. Gleiche Bauelemente tragen dabei gleiche Bezugszeichen.Die erfindungsgemäße Frequenzteilerschaltungumfasst eine erste Teilerstufe T1 sowie eine daran angeschlossenezweite Teilerstufe T2 bzw. T3. Die erste Teilerstufe T1 ist alssynchroner Gegentaktteiler mit Umschaltunterdrückung ausgebildet. Die vertikalgestrichelten Linien verdeutlichen die Grenzen zwischen den einzelnenTeilerstufen der Frequenzteilerschaltung. Die erste vertikal gestrichelte Liniegibt zudem die Grenze zwischen einer Gegentaktsignalverarbeitungund einer Eintaktsignalverarbeitung an. Oberhalb der horizontalgestrichelten Linie ist ein Ausführungsbeispielder Auswerteschaltung dargestellt.
    [0058] Dersynchrone Gegentaktteiler T1 ist mit seinem Eingang T13 an einenTakteingang eines ersten Flip-Flops TF1 sowie eines zweiten Flip-FlopsTF2 angeschlossen. Das erste Flip-Flop TF1 dient dazu, das Frequenzteilerverhältnis desersten Gegentaktteilers T1 einzustellen. Dazu ist sein DateneingangD mit dem Stelleingang 212 des synchronen GegentaktteilersT1 verbunden. Der Datenausgang Q des ersten Flip-Flops TF1 ist anden Eingang B eines logischen NAND-Gatters N1 angeschlossen, daseinen Teil einer Rückkopplungsschleifefür daszweite Flip-Flop TF2 bildet. Der Datenausgang Q des zweiten Flip-Flops TF2 bildetden Ausgang 213 des Gegentaktteilers T1 und ist zudem mitdem Eingang A des logischen NAND-Gatters N1 verbunden. Die beidenFlip-Flops TF1 und TF2 sind als positiv taktflankengesteuerte Flip-Flopsausgebildet.
    [0059] DieTeilerschaltung T1 teilt das eingangsseitig anliegende GegentaktsignalCLK abhängigvon dem Stellsignal am Stelleingang 212 durch den Faktor2 bzw. 3. Eine Teilung der Frequenz des eingangsseitig angelegtenGegentaktsignals CLK durch den Faktor 3 erfolgt mittels einer Umschaltunterdrückung vonder Dauer einer Taktperiode des Taktsignals CLK. Eine Umschaltunterdrückung erfolgtimmer dann, wenn das Stellsignal am Eingang 212 einen logischniedrigen Pegel aufweist. Bei einer steigenden Taktflanke des eingangsseitigangelegten Taktsignals CLK gibt der erste Flip-Flop TF1 an seinemDatenausgang Q eine logische 0 ab und zwingt dadurch das Ausgangssignaldes NAND-Gatters auf einen logisch hohen Pegel oder eine logische1. Liegt das Stellsignal am Eingang 212 für die Dauereiner Taktperiode des Taktsignals CLK auf logisch 0, so wird eineUmschaltung im Ausgangssignal des ersten Gegentaktteilers T1 für eine halbeTaktperiode des Ausgangsgegentaktsignals TS1' unterdrückt. Dies ist gleichbedeutendmit einer Frequenzteilung durch den Faktor 3.
    [0060] In ähnlicherWeise sind die weiteren Teiler T2 und T3 aufgebaut. Ein Unterschiedgegenüberdem Gegentaktteiler T1 besteht jedoch in der Ausbildung der TeilerT2 und T3 als Eintaktteiler. Sie verarbeiten im Gegensatz zu demTeiler T1 kein Gegentaktsignal, sondern die Eintaktsignale TS1 bzw.TS2. Dazu sind die Flip-Flopschaltungen F1 und F2 bzw. F3 und F4 sowiedie NAND-Gatter N2 und N3 fürdie Eintaktsignalverarbeitung ausgebildet. Der strukturelle Aufbau dereinzelnen Teilerstufen T2 und T3 ist aber gleich dem Aufbau desGegentaktteilers T1. Füreine Wandlung des am Ausgang des Gegentaktteilers T1 abgreifbarenGegentaktsignals TS1' umfasstdie erfindungsgemäße Frequenzteilerschaltungeinen Gegentakt-Eintakt-Wandler 24,der zwischen den Ausgang 213 des Gegentaktteilers T1 undEingang 13 des ersten Eintaktteilers T2 geschaltet ist.
    [0061] Diebeiden Eintaktteiler T2 und T3 weisen jeweils einen Stelleingang 212A bzw. 212B auf,an dem ein Stellsignal zur Einstellung des Teilerverhältnissesdurch den Faktor 2 bzw. durch den Faktor 3 einstellbar ist. Um diejeweiligen Stellsignale den Stelleingängen zum richtigen Zeitpunktzuzuführen, istes notwendig, die als Schalter wirkende NAND-Gatter 40, 40A und 40B erstdann freizuschalten, wenn das Ende einer Taktperiode eines am Ausgangder erfindungsgemäßen Frequenzteilerschaltungabgreifbaren Taktsignals erreicht ist. Im Ausführungsbeispiel gemäß 3 istdies das Ende einer Taktperiode des Signals TS3.
    [0062] Dazuist im Rückkoppelpfadein Inverter 22B vorgesehen, der mit dem Ausgang 34 desTeilers T3 verbunden ist und dessen Ausgang an den Eingang A desSchalters 40B sowie an den Eingang A eines logischen UND-GattersU2 angeschlossen ist. Der Schalter 40B ist als logischesNAND-Gatter ausgebildet. Der Ausgang des Schalters 40B istmit dem Stelleingang 212 verbunden. Gleichzeitig ist derAusgang 14 des ersten Eintaktteiler T2 über einen Inverter 22A mitdem Eingang B des logischen UND-Gatters U2 verbunden. Der Ausgangdes logischen UND-Gatters U2 ist mit einem Eingang eines weiterenSchaltmittels 40A verbunden, das als NAND-Gatter ausgebildetist. Der Ausgang des Gatters führtzu dem Stelleingang 212A. Die Inverter 22B, 22A und dasGatter U2 bilden das Element 31 des Rückkoppelpfades.
    [0063] Derzweite Eintaktteiler T3 enthältzusätzlich einenAbgriff 95 zwischen dem Ausgang des NAND-RückkopplungsgattersN3 und dem zweiten Flip-Flop F4. Dieser Abgriff 95 führt einZwischensignal, das einen zukünftigenZustand des am Ausgang 34 abgegebenen Taktsignals TS3 darstellt.Durch die Rückkopplungim Eintaktteiler T3 liegt am Abgriff 95 ein Signal miteinem Pegel an, welches bei der folgenden steigenden Taktflankedes Signals TS2 an den Ausgang 34 als Taktsignal TS3 weitergereicht wird.In gleicher Weise ist im ersten Eintaktteiler T2 ein Abgriff 96 vorgesehen.Das Signal am Abgriff 96 stellt das Taktsignal TS2 dar,das bei der nächsten steigendenTaktflanke des eingangsseitig angelegten Taktsignals TS1 vom Flip-FlopF2 übernommenwird und am Ausgang 14 abgreifbar ist.
    [0064] DieseZwischensignale an den Abgriffen 95 und 96 werdeneiner Auswerteeinheit 32 im Rückkopplungspfad zugeführt. DieAuswerteeinheit enthältein NOR-Gatter 321, dessen erster Eingang mit dem Abgriff 95 verbundenist und dessen zweiter Eingang überein NAND-Glied 322 mit dem Abgriff 96 des erstenEintaktteilers T2 sowie einem Abgriff 97 verbunden ist.Am Abgriff 97 liegt das Datenausgangssignal Q des erstenFlip-Flops F1 desersten Eintaktteilers T2 an. Eine Berücksichtigung des Signals amAbgriff 97 ist notwendig, da ein Zustand mit logisch hohemPegel am Zwischensignalabgriff 96 zweimal während einesgesamten Taktzyklus entstehen kann, wenn durch den Faktor drei geteiltwird. Jedoch ist in diesem Fall das Signal am Abgriff 97 einmalauf logisch 0 und anschließendauf logisch 1. Wichtig ist der Zustand, indem an beiden Abgriffen 96 und 96 hohePegel abgreifbar sind. Der Ausgang des NOR-Gatters 321 desAuswertemittels 32 ist an einen Dateneingang eines Flip-Flops 323 angeschlossen,welches mit dem von der Wandeleinrichtung 24 abgegebenemEintaktaktsignal TS1 beaufschlagt ist. Der Datenausgang Q des Flip-Flops 323 istmit einem Eintakt-/Gegentaktwandler 25 verbunden. Dieserwandelt ein Eintaktsignal in das entsprechende Gegentaktsignal.
    [0065] DerAusgang des Eintakt-/Gegentaktwandlers 25 ist an einenDateneingang eines weiteren Flip-Flops 324 angeschlossen,welches fürdie Gegentaktsignalverarbeitung ausgebildet ist. Der Takteingangdes Flip-Flops 324 ist an den Ausgang 213 desGegentaktteilers T1 angeschlossen. Der Gegentaktsignalausgang Qder Flip-Flopschaltung 324 führt zu dem Rückkoppelelement 33 desRückkopplungspfades.Das Rückkoppelelement 33 umfasstein logisches UND-Gatter U1, dessen Eingang B über einen Inverter 22 mitdem Ausgang 213 des Gegentaktteilers T1 verbunden ist.Der Eingang A des logischen UND-Gatters 324 bildet denEingang des Rückkoppelelements 33 für das Rückkoppelsignalund ist an den Datenausgang Q des Flip-Flops 324 des Auswertemittels 32 angeschlossen.Der Ausgang des logischen UND-Gattersist mit einem ersten Eingang eines Schaltmittels 40 verbunden,dessen Ausgang an den Stelleingang 212 des GegentaktteilersT1 angeschlossen ist. Ein zweiter Eingang des Schaltmittels 40 bildetden Stelleingang 12.
    [0066] Derhier dargestellte Ausschnitt der erfindungsgemäßen Frequenzteilerschaltunglässt sich durchAnkoppeln weiterer Rückkoppelelementesowie Anschließendes Taktsignaleingangs fürdas Taktsignal CLK an den Ausgang weiterer Gegentaktfrequenzteilerschaltungenerweitern.
    [0067] DieWirkungsweise des Auswertemittels in der erfindungsgemäßen Frequenzteilerschaltunggemäß 3 sollanhand des Zeitdiagramms der 5A erläutert werden.Diese zeigt mehrere Taktsignale in Abhängigkeit der Zeit. In dem Ausführungsbeispielgemäß 3 istangenommen, dass die Stellsignale C0, C1 und C2 an den Stelleingängen 12, 12A und 12A sogeschaltet sind, dass jede der Teilerschaltungen T1, T2 und T3 eineUmschaltunterdrückungdurchführt.Dadurch teilt jede Teilerschaltung durch den Faktor 3. Für die Erläuterungder Wirkungsweise der Frequenzteilerschaltung gemäß 3 sinddie gezeigten Signale CLK, sowie TS1 bis TS3 von Bedeutung.
    [0068] Eingangsseitigwird zum Zeitpunkt T0 das Taktsignal CLK der ersten TeilerschaltungT1 zugeführt.Weiterhin liegt am Eingang A als auch am Eingang B des NAND-Gatters 40 einSignal mit logisch hohem Pegel an. Daraus ergibt sich am DateneingangD des ersten Flip-Flops TF1 des Gegentaktteilers T1 ein logischniedriger Pegel, welcher zu einer Umschaltunterdrückung für die darauffolgende Periode führt.Dadurch bleibt das Signal TS1 am Ausgang auf logisch 1. Durch dieRückkopplungdurch den Inverter 22 ergibt sich am Ausgang des logischenUND-Gatters eine logische 0, wodurch am Eingang 212 desGegentaktteilers T1 wieder eine logische 1 anliegt. In gleicherWeise arbeiten auch die erste und zweite Eintaktteilerschaltung,die jeweils eine Umschaltunterdrückungfür jeeine Taktperiode ihres Eingangssignals durchführen.
    [0069] Zudem Zeitpunkt Z1 wird am Ausgang 14 des ersten EintaktteilersT2 das Taktsignal TS2 mit einer logischen 0 abgegeben. Daraus ergibtsich ein Zwischensignal am Abgriff 96 mit einer logischen1. Gleichzeitig ist auch der Datenausgang Q des ersten Flip-FlopsF1 des ersten Eintaktteilers T2 und damit der Abgriff 97 aufeiner logischen 1. Das NAND-Gatter 322 führt damitdem NOR-Gatter 321 eine logische 0 zu. Zu dem gleichenZeitpunkt Z1 weist das Taktsignal TS3 am Ausgang 34 deszweiten Eintaktteilers T3 einen logisch hohen Pegel auf. Das daraus resultierendeZwischensignal am Abgriff 95 weist eine logische 0 auf.Diese wird ebenfalls an einen Eingang des NOR-Gatters 321 gelegt.Das NOR-Gatter gibt an den Dateneingang des Flip-Flops 323 einenlogisch hohen Pegel ab, der mit der darauf folgenden steigendenTaktflanke des Taktsignals TS1 zum Zeitpunkt Z2 übernommen wird.
    [0070] Während dernun folgenden Taktperiode des Taktsignals TS1 kann der Eintakt-/Gegentaktwandler dasrückgekoppelteEintaktsignal mit logisch hohem Pegel in ein entsprechendes Gegentaktsignalwandeln und am Dateneingang D des Flip-Flops 324 anlegen.Bei der nächstensteigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z3 wirddieses am Ausgang des Flip-Flops 324 übernommenund dem Eingang A des UND-Gatters zugeführt. Zu dem Zeitpunkt Z3 schaltetdas Signal TS1 auf eine logische 1. Gleichzeitig weist das SignalTS2 wie auch das Signal TS3 jedoch bereits einen logisch niedrigenPegel auf. Dadurch werden bereits die Schaltmittel 40B und 40A freigegeben,so dass die entsprechenden Stellsignale C2 und C1 an den Stelleingängen 12A und 12B andie jeweiligen Dateneingängeder Flip-Flops F1 bzw. F3 weitergegeben werden können. Die Zwischensignale anden Abgriffen 95 und 96 wechseln zu dem ZeitpunktZ3 wieder auf eine logische 1. Das NOR-Gatter 321 der Auswerteschaltung 32 erzeugt anseinem Ausgang aufgrund der Zwischensignale wieder eine logische0.
    [0071] Beider nächstenfallenden Taktflanke des ersten Taktsignals TS1 zieht das Rückkopplungselement 33 denEingang A des Gat ters 40 auf logisch 1, so dass nun anden Stelleingängen 212 einesjeden Teilers die entsprechenden Stellsignale C0, C1 und C2 anliegen.Der Zeitpunkt Z4 bestimmt den Beginn einer neuen Taktperiode desTaktsignals TS3. Die Eintakt-/Gegentaktwandlung des Rückkoppelsignals zurFreigabe des Schaltmittels 40 erfolgt während des Zeitraumes Z2 bisZ3, so dass dies bei der steigenden Taktflanke zum Zeitpunkt Z3in das Rückkoppelelement übernommenwerden kann. Durch die Erzeugung des Rückkopplungssignals in einemvorangegangenen Takt und dann die Bereitstellung zum vorgesehenenZeitpunkt kann das Umwandelelement 25 besonders einfachausgebildet sein. Die Umwandlung von dem Eintaktsignal in das Gegentaktsignalist somit nicht mehr zeitkritisch.
    [0072] 4 zeigteine weitere Ausführungsformeiner erfindungsgemäßen Frequenzteilerschaltungmit einem Gegentaktteiler T1 sowie drei in Reihe geschaltete EintaktteilerT2, T3 und T4. Auch in dieser Ausführungsform kann sowohl vorden Eingang des Gegentaktteilers T1 weitere Gegentaktteiler geschaltetwerden, wie auch der Ausgang des Eintaktteilers T4 mit weiterenEintaktteilern T5 verbunden werden kann. Der dritte EintaktteilerT4 ist in gleicher Weise aufgebaut wie der erste und zweite EintaktteilerT2 bzw. T3. Auch er umfasst zwei Flip-Flopschaltungen, wobei dieerste Flip-Flopschaltung zur Einstellung des Teilerverhältnissesausgebildet ist. Ein Schalter 40C schaltet den DateneingangD des ersten Flip-Flopsauf den Stelleingang 12C. Auch dieser ist als NAND-Gatter ausgebildet.
    [0073] DieAuswerteschaltung ist hier in leicht veränderter Form ausgebildet. Anstelledes in 4 verwendeten NOR-Gatters 321 wird hierein UND-Gatter 321A implementiert. Dieses umfasst dreiEingänge. EinUND-Gatter besitzt die gleiche Wahr heitstabelle wie ein NOR-Gatter,wenn die Eingangssignale an den Eingängen des UND-Gatters jeweilsinvertiert sind. Aus diesem Grund wird das Zwischensignal am Abgriff 95 deszweiten Eintaktteilers T3 durch einen Inverter 99 invertiertund dem Eingang des logischen UND-Gatters 321A zugeführt. DieAbgriffe 96 und 97 des ersten Eintaktteilers T2sind mit den Eingängen eineslogischen UND-Gatters 322A verbunden, dessen Ausgang aneinen Eingang des logischen UND-Gatters 321A angeschlossenist.
    [0074] Zusätzlich mussauch das Ausgangstaktsignal TS4 des dritten Eintaktteilers T4 berücksichtigt werden.Dazu weist das logische UND-Gatter 321A einen weiterenEingang auf, der übereinen Inverter 22C mit dem Ausgang 44 des drittenEintaktteilers T4 verbunden ist. Der Inverter 22C bildetgleichzeitig einen Teil des Rückkoppelpfades.An dem Ausgang 44 ist das Taktsignal TS4 abgreifbar. Dieerfindungsgemäße Frequenzteilerschaltungläßt sichbeliebig erweitern, indem an den Ausgang 44 weitere Eintaktteilerangeschlossen werden, deren jeweiligen Ausgänge über einen Inverter mit einemweiteren Eingang des logischen UND-Gatters 321A verbundensind.
    [0075] DerAusgang des Inverters 22C führt zudem zu einem Eingangeines Schalters 40C und zu einem Eingang A eines UND-Gatters 44B,das einen Teil des Rückkoppelelementes 33 desRückkopplungspfadesbildet. Der Rückkopplungspfadgibt die jeweiligen NAND-Gatter 40A, 40B bzw. 40C jeweilserst dann frei, wenn die Ausgangssignale des jeweiligen Eintaktteilersund aller nachgeschalteten Eintaktteiler logisch 0 sind.
    [0076] Denzeitlichen Verlauf der abgegebenen Taktsignale lässt sich anhand der 5B verdeutlichen.Wiederum ist angenommen, dass alle Steuersignale eine Umschaltunterdrückung vorsehen und sojeder Teiler der Schaltung durtch den Faktor 3 teilt. Kurz vor demZeitpunkt Z5 weist das Taktsignal TS4 einen logisch niedrigen Pegelauf. Dieser wird invertiert und dem Schaltmittel 40C zugeführt, welchesdaraufhin den Dateneingang des ersten Flip-Flops für das Stellsignalam Stelleingang 12C freigibt. Gleichzeitig läuft dasSignal in der Rückkopplungskettezum UND-Gatter 44B. Dieses erzeugt ein Signal mit logischhohem Pegel, wenn gleichzeitig das Signal TS3 vom EintaktteilerT3 logisch 0 ist. Dies ist ab dem Zeitpunkt Z6 gegeben. Dadurchwird der Schalter 40B freigegeben und das Rückkoppelsignalpflanzt sich zum logischen Gatter 44A fort. Kurz nach dem ZeitpunktZ7 sind die Schalter 40A, 40B und 40C freigegebenund die Eintaktteiler T2, T3 und T4 können abhängig von den Stellsignalenan den Stelleingängen 12A, 12B, 12C eineUmschaltunterdrückung durchführen.
    [0077] ZumZeitpunkt Z5 wird das invertierte Taktsignal TS4 ebenso dem logischenGatter 321A zugeführt.Gleichzeitig schaltet es den Stelleingang des Eintaktteilers T4frei. Zu diesem Zeitpunkt ist das Ausgangssignal TS3 jedoch weiterhinauf einem logisch hohen Pegel oder einer logischen 1, wodurch dasGatter 44B das Rückkoppelsignalnoch sperrt. Das Zwischensignal am Abgriff 95 jedoch weisteine logische 0. Dieser zukünftigezustand des Taktsignals TS3 wird durch den Inverter 99 invertiertwird und an einen zweiten Eingang des logischen UND-Gatters 321A angelegt.Der Schalter 40B wie auch das logische UND-Gatter 44A sindjedoch noch nicht freigegeben.
    [0078] Zudiesem Zeitpunkt T5 wird weiterhin das Signal TS2 logisch 0. DasZwischensignal am Abgriff 96, welches den zukünftigenZustand des Taktsignals TS2 angibt, ist ebenso wie das Zwischensignalam Abgriff 97 logisch 1. Daraus ergibt sich am Ausgang deslogischen UND-Gatters 322A ebenfalls eine logi sche 1, diedem dritten Eingang des logischen UND-Gatters 321A zugeführt wird.Der Ausgang des UND-Gatters 321A der Auswerteschaltungschaltet daher währenddieses Zeitraums den Dateneingang des Flip-Flops 323 aufeine logische 1. Bei der nächstensteigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z6 wirddas Signal mit dem logisch hohen Pegel am Dateneingang D des Flip-Flops 323 übernommenund der Wandlereinrichtung 25 zugeführt. Bis zur nächsten steigendenTaktflanke des Signals TS1 hat diese nun Zeit, das Eintaktrückkoppelsignal mitder logischen 1 in ein entsprechendes Gegentaktrückkoppelsignal zu wandeln.
    [0079] Mitder steigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z6 wechseltaußerdemdas Taktsignal TS2 auf logisch 1 und das Taktsignal TS3 auf logisch0. Dadurch schaltet das UND-Gatter 44B den Schalter 40B freiund das Rückkoppelsignal wandertzum Eingang des logischen UND-Gatters 44B im Rückkopplungspfad.
    [0080] Beider nächstensteigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z7 wechseltdas Taktsignal TS2 auf einen logisch niedrigen Pegel, wodurch auchder Schalter 40A freigegeben wird. An den entsprechendenStelleingängender Teiler T2, T3 und T4 liegt nun das entsprechende Stellsignalzum Einstellen des Frequenzteilerverhältnisses der jeweiligen Eintaktteileran. Gleichzeitig wird mit der steigenden Taktflanke des TaktsignalsTS1 das von der Wandeleinrichtung 25 gewandelte Gegentaktrückkoppelsignalin den Datenausgang Q des Flip-Flops 324 übernommen.Bei der nächstenfallenden Taktflanke des Taktsignals TS1 wird somit über denInverter 22 und das UND-Gatter 44 auch der Stelleingang 212 desGegentaktteilers T1 freigegeben. Damit wird ein Teilerverhältnis dererfindungsgemäßen Frequenzteilerschaltungeingestellt und das eingangsseitig angelegte Taktsignal CLK wirdbei seiner nächstensteigenden Taktflanke zum Zeitpunkt Z8 entsprechend dem eingestelltenFrequenzteilerverhältnisgeteilt.
    [0081] Diehier vorgestellte Erfindung ist nicht auf die dargestellten Ausführungsbeispielebeschränkt. Sokönnendie einzelnen Teilerschaltungen auch negativ taktflankengesteuertsein. Ebenso ist es möglich,die einzelnen logischen Glieder durch ihre entsprechenden Äquivalentenwieder auszubilden. So ist es beispielsweise möglich, die jeweiligen Freigabeschalterfür denEingang 212 nicht als logische NAND-Gatter, sondern alslogische AND-Gatter mit nachgeschaltetem Inverter auszubilden. Ohneden nachgeschalteten Inverter kann der jeweils invertierende AusgangQN der ersten Flip-Flopschaltungen verwendet werden. Prinzipielllässt sichdie gesamte Schaltung leicht anstatt der verwendeten AND-Gatter inOR-Gallerlogik realisieren. Beispielsweise muss für einenInverter bei Gegentaktsignalverarbeitung nur die beiden Leitungenvertauscht werden. Auch ist es möglich,gänzlichandere Teiler als die hier vorgestellten 2/3-Teiler zu verwenden.
    [0082] Für die Schnittstellezwischen dem Gegentaktrückkopplungspfadund dem Eintaktrückkopplungspfadist allerdings ein Auswerteschaltung vorgesehen, das nicht die Ausgangssignaleder einzelnen Teiler fürdie Rückkopplungverwendet, sondern Zwischensignale. Diese Zwischensignale erlauben Rückschlüsse aufZustände,die sich erst durch zukünftigeSchaltfunktionen im ersten und zweiten Eintaktteiler ergeben werden.Es wird also im Rückkoppelzweigein erwarteter Zustand vorweg genommen und mit der gleichen Taktflankeaktiviert, die dazu führt,diesen vorweg genommenen Zustand tatsächlich herzustellen. Auf dieseWeise wird in der Rückkoppellogikdie Zeit eingespart, die notwendig ist, um den erwarteten Zustandim Rückkoppelpfad vonEintaktrückkoppelsignalein Gegentaktrückkoppelsignalezu wandeln. Zusätzlichwird der Zustand des Zustandes des Eintaktsignals im Vorwärtspfaddes Teiler bereits vorweggenommen. Die sehr zeitaufwändige Wandlungdes Gegentaktsignals in ein Eintaktsignal und das Schalten der Teiler-Flip-Flopsist somit nicht mehr relevant fürdas Rückkoppelsignal,da der zu erwartende Zustand bereits vorweggenommen wurde.
    1: Frequenzteilerschaltung 101: Phasendetektor 102: Tiefpassfilter 103: spannungsgesteuerterOszillator T1: Gegentaktteiler T2,T3, T4: Eintaktteiler 24: Gegentakt-/Eintaktwandler 25: Eintakt-/Gegentaktwandler 12,12A, 12B, 12C: Stelleingang 40,40A, 40B, 40C: Schalter,NAND-Gatter 212,212A, 212B: Stelleingang 213: Gegentaktteilerausgang 31,32,33: Rückkoppelelemente 14,34: Eintaktteilerausgang 225: Zwischensignalausgang 22,22A, 22B, 22C: Inverter 44,44A, 44B: UND-Gatter U1,U2: UND-Gatter 321: NOR-Gatter 321A: UND-Gatter 322A: NAND-Gatter 323,324: Flip-Flopschaltung 95,96, 97: Abgriffe C0,C1, C2, C3: Stellsignale CLK: Taktsignal TS1': geteiltesGegentaktsignal TS1,TS2, TS3, TS4: geteiltesEintaktsignal Z0bis Z8: Zeitpunkte TF1,TF2: Gegentakt-Flip-Flops F1,F2, F3, F4: Eintakt-Flip-Flops
    权利要求:
    Claims (18)
    [1] Frequenzteilerschaltung (1) mit einstellbarem Frequenzteilerverhältnis, umfassend: – einenGegentaktteiler (T1) mit einem an einem Stelleingang (212)einstellbaren Frequenzteilerverhältnis,dessen Eingang ein erstes Gegentaktsignal (CLK) mit einer erstenFrequenz zuführbarist und der zur Abgabe eines zweiten Gegentaktsignals (TS1') mit einer durchdas Frequenzteilerverhältnisabgeleiteten zweiten Frequenz ausgebildet ist; – eine ersteWandlereinrichtung (24), die an den Ausgang (213)des Gegentaktteilers (T1) angeschlossen ist und zur Umsetzung desGegentaktsignals (TS1') inein Eintaktsignal (TS1) ausgebildet ist; – einen ersten Eintaktteiler(T2) mit einem Frequenzteilerverhältnis, der zur Abgabe einesdritten Eintaktsignals (TS2) mit einer dritten Frequenz ausgebildet ist,wobei die dritte Frequenz aus der zweiten Frequenz des eingangsseitiganliegenden Eintaktsignals (TS1) und dem Frequenzteilerverhältnis abgeleitet ist; – einenzweiten Eintaktteiler (T3) mit einem Frequenzteilerverhältnis, deran den Ausgang (14) des ersten Eintaktteilers (T2) angeschlossenist und zur Abgabe eines vierten Taktsignals mit einer vierte Frequenz(TS3) ausgebildet ist, wobei die vierte Frequenz aus der drittenFrequenz des eingangsseitig anliegenden Eintaktsignals (TS1) unddem Frequenzteilerverhältnisabgeleitet ist; – einRückkopplungspfad,der mit dem Ausgang (213) des Gegentaktteilers (T1) undmit den Ausgängen(14, 34) des ersten und des zweiten Eintaktteilers(T2, T3) gekoppelt ist und der eine Auswerteschaltung (32)mit einem ersten Eingang (321) und einem zweiten Eingang(322) umfasst, bei dem der erste Eingang (321)mit dem ersten Eintaktteiler (T2) gekoppelt ist, um dem ersten Eingang(321) der Auswerteschaltung (32) ein zukünftigerZustand des vom Ausgang (14) des ersten Eintaktteilers(T2) abgreifbaren Taktsignals (TS2) zuzuführen, und der zweite Eingang(322) mit dem zweiten Eintaktteiler (T3) gekoppelt ist,um dem zweiten Eingang (322) ein zukünftiger Zustand des vom Ausgangdes zweiten Eintaktteilers (T3) abgreifbaren Taktsignals (TS3) zuzuführen, wobeidie Auswerteschaltung (32) zur Abgabe eines Gegentaktsignalsbei einem Vorliegen eines vorgegebenen Zustandes der Taktsignale(TS2, TS3) des ersten und zweiten Eintaktteiler (T2, T3) zur Freigabedes Stelleingangs (212) des Gegentaktteilers (T1) ausgebildetist.
    [2] Frequenzteilerschaltung nach Anspruch 1, dadurchgekennzeichnet, dass der vorgegebene Zustand als der Zustand definiertist, bei dem die an den Ausgängen(14, 34, 44) aller Eintaktteiler (T2,T3, T4) abgreifbaren Taktsignale (TS2, TS3, TS4) einen niedrigenPegel aufweisen.
    [3] Frequenzteilerschaltung nach Anspruch 1, dadurchgekennzeichnet, dass der vorgegebene Zustand als der Zustand definiertist, bei dem die an den Ausgängen(14, 34, 44) aller Eintaktteiler (T2,T3, T4) abgreifbaren Taktsignale (TS2, TS3, TS4) einen hohen Pegelaufweisen.
    [4] Frequenzteilerschaltung nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass der erste Eintaktteiler (T2) zurFrequenzteilung des eingangsseitig anliegenden Taktsignals (TS1)mit einem durch ein Stellsignal (C1) an einem Stelleingang (212A)einstellbaren Frequenzteilerverhältnisausgebildet ist, wobei der Rückkopp lungspfadzur Freigabe des Stelleingangs (212A) des ersten Eintaktteilers (T2)bei einem vorgegebenen Zustand der an den Ausgängen (212A, 212B)abgreifbaren Taktsignale (TS2, TS3) des ersten und des zweiten Eintaktteilers (T2,T3) ausgebildet ist.
    [5] Frequenzteilerschaltung nach einem der Ansprüche 1 bis4, dadurch gekennzeichnet, dass der zweite Eintaktteiler (T3) zurFrequenzteilung des eingangsseitig anliegenden Taktsignals (TS2)mit einem durch ein Stellsignal (C2) an einem Stelleingang (212B)einstellbaren Frequenzteilerverhältnisausgebildet ist, wobei der Rückkopplungspfadzur Freigabe des Stelleingangs (212B) des zweiten Eintaktteilers (T3)bei einem vorgegebenen Zustand des am Ausgang (34) abgreifbarenTaktsignals (TS3) ausgebildet ist.
    [6] Frequenzteilerschaltung nach einem der Ansprüche 1 bis5, dadurch gekennzeichnet, dass zumindest ein dritter Eintaktteiler(T4) mit einstellbaren Frequenzteilerverhältnis dem Ausgang (34)des zweiten Eintaktteilers (T3) nachgeschaltet ist und ein dritterEingang (325) der Auswerteschaltung vorgesehen ist, dermit einem Ausgang (44) des zumindest einen dritten Eintaktteilers(T4) gekoppelt ist.
    [7] Frequenzteilerschaltung nach einem der Ansprüche 1 bis6, dadurch gekennzeichnet, dass die Eingänge der Auswerteschaltung (32)mit einem Gatter (321, 321A) gekoppelt sind.
    [8] Frequenzteilerschaltung nach Anspruch 7, dadurchgekennzeichnet, dass die Auswerteschaltung (32) eine zweitewandlereinrichtung (25) umfasst, dessen Eingang mit demAusgang des Gatters (321, 321A) gekoppelt ist.
    [9] Frequenzteilerschaltung nach Anspruch 8, dadurchgekennzeichnet, dass die zweite Wandlereinrichtung (25) über eineFlip-Flopschaltung(323) mit dem Ausgang des Gatters (321, 321A)verbunden ist, wobei ein Takteingang der Flip-Flopschaltung (323) mitder ersten Wandelvorrichtung (24) gekoppelt ist.
    [10] Frequenzteilerschaltung nach einem der Ansprüche 7 bis9, dadurch gekennzeichnet, dass das Gatter ein NOR-Gatter (321)oder ein AND-Gatter (321A) mit invertierenden Eingängen umfasst.
    [11] Frequenzteilerschaltung nach einem der Ansprüche 1 bis10, dadurch gekennzeichnet, dass der Rückkopplungspfad ein UND-Gatter(44) umfasst, dessen erster Eingang (B) mit dem Ausgang(213) des Gegentaktteilers (T1), dessen zweiter Eingang (A)mit dem Auswertemittel (32) und dessen Ausgang mit demStelleingang (212) des Gegentaktteilers (T1) gekoppeltist.
    [12] Frequenzteilerschaltung nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass der Gegentaktteiler (T1) mit einstellbarenTeilerverhältnis und/oderder erste und/oder der zweite Eintaktteiler (T2, T3) zur einer Unterdrückung einerUmschaltung eines Ausgangspegels des am Ausgang abgreifbaren Taktsignals(TS1, TS2, TS3) füreine halbe Taktperiode eines eingangsseitig anliegenden Taktsignals(CLK, TS1, TS2) in Abhängigkeitdes Stellsignals (C0, C1, C2) am Stelleingang (212, 212A, 212B) ausgebildetist.
    [13] Frequenzteilerschaltung nach einem der Ansprüche 1 bis12, dadurch gekennzeichnet, dass der erste und/oder der zweite Eintaktteiler(T2, T3) jeweils eine erste Flip-Flopschaltung (F1, F3) und eine zweiteFlip-Flopschaltung(F2, F4) umfassen, deren jeweilige Takteingänge an den jeweiligen Eingang desEintaktteilers (T2, T3) angeschlossen sind, wobei ein Datenausgang(Q) der ersten Flip-Flopschaltung(F2, F4) an einen ersten Eingang (B) eines Gatters (N2, N3) angeschlossenist und ein zweiter Eingang (A) des Gatters (N2, N3) mit dem Datenausgang(Q) der zweiten Flip-Flopschaltung (F2, F4) verbunden ist, wobeiein Ausgang des Gatters (N2, N3) mit dem Dateneingang (D) der zweitenFlip-Flopschaltung (F2, F4) verbunden und mit dem ersten und/oderzweiten Eingang (321, 322) der Auswerteschaltung(32) gekoppelt ist.
    [14] Frequenzteilerschaltung nach Anspruch 13, dadurchgekennzeichnet, dass der Datenausgang (Q) der ersten Flip-Flopschaltung(F1) des ersten Eintaktteilers (T2) und der Ausgang des Gatters(N2) des ersten Eintaktteilers (T2) über ein NAND-Gatter (322)mit dem ersten Eingang der Auswerteschaltung (32) gekoppeltsind.
    [15] Frequenzteilerschaltung nach einem der Ansprüche 1 bis14, dadurch gekennzeichnet, dass die Frequenzteilerschaltung (1)als negativ taktflankengesteuerte Frequenzteilerschaltung ausgebildetist.
    [16] Verfahren zur Frequenzteilung in einer Frequenzteilerschaltung(1) mit steuerbarem Frequenzteilerverhältnis, umfassend die Schritte: – Bereitstelleneiner Frequenzteilerschaltung (1) mit steuerbarem Frequenzteilerverhältnis; – Anlegeneines Taktsignals (CLK) an einen Eingang (T13) eines Gegentaktteilers(T1) der Frequenzteilerschaltung (1) und Abgeben einesvom Gegentaktteiler geteilten Taktsignals (TS1) mit einer geteiltenFrequenz; – Erzeugeneines Rückkoppelsignaldurch Auskoppeln eines zukünftigenZustandes der von einem ersten und zweiten Eintaktteilers (T1, T2)abgegebenen Taktsignale, wobei der zukünftige Zustand zeitlich voneinem vorgegebenen Zustand liegt, wobei der vorgegebene Zustandvom Gegentaktteiler (T1) abgegebenen Taktsignal (TS1) und von denvom ersten und zweiten Eintaktteiler (T1, T2) abgegebenen Taktsignalen(TS2, TS3) abgeleitet ist; – Zurückführen des Rückkoppelsignals für Freigabe einesStelleingangs (212) des Gegentaktteilers (T1) bei einemVorliegen des vorgegebenen Zustandes.
    [17] Verfahren nach Anspruch 16, dadurch gekennzeichnet,dass der Schritt des Zurückführens die Schritte: – Invertierendes vom Gegentaktteiler (T1) abgegebenen Taktsignals (CLK); – Freigebendes Stelleingangs (212) des Gegentaktteilers (T1), wenndas Rückkoppelsignalzusammen mit dem invertierten vom Gegentaktteiler abgegebenen Taktsignal(T1) anliegt.
    [18] Verfahren nach einem der Ansprüche 16 bis 17, dadurch gekennzeichnet,dass der Schritt des Erzeugend des Rückkoppelsignals die Schritteumfasst: – Erzeugeneines Eintaktrückkoppelssignalsbei Auftreten einer Taktflanke des vom Gegentaktteiler (T1) abgegebenenTaktsignals (TS1), bevor die vom ersten und zweiten Eintaktwandlerabgegebenen Taktsignale (TS2, TS3) in dem vorgegebenen Zustand vorliegen; – Wandelndes erzeugten Eintaktrückkoppelsignals inein Gegentaktrückkoppelsignal; – Erzeugendes Rückkoppelsignalsbei Auftreten der nächstengleichen Taktflanke des vom Gegentaktteiler (T1) abgegebenen Taktsignals(TS1).
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-10-06| OP8| Request for examination as to paragraph 44 patent law|
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    申请号 | 申请日 | 专利标题
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