• 专利附录
  • 专利说明
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  • 法律状态
  • 优先权
    • 专利摘要:
    EineVerzögerungs-Regelschleife-Schaltung(DLL-Schaltung), die einen erweiterten Betriebsfrequenzbereich aufweist,wird erzielt, indem mehrere DLLs bereitgestellt werden, die jeweilseinen unterschiedlichen Betriebsfrequenzbereich aufweisen. Ein Auswahlmechanismuswählt dieDLL mit dem geeigneten Betriebsfrequenzbereich aus. Der Ausgangder ausgewähltenDLL wird als Ausgang der Verzögerungs-Regelschleife-Schaltungverwendet und an den Eingang der ausgewählten DLL zurückgekoppelt,um eine Phasenverriegelung mit einem Eingangssignal zu erreichen.Der Auswahlmechanismus kann unter anderem gemäß einer Metallisierungsmaskenoption,dem Zustand eines oder mehrerer Anschlußstifte, dem Zustand einesoder mehrerer Bits eines bzw. einer softwarezugänglichen Registers bzw. Speichervorrichtung odergemäß dem Ausgangeines Frequenzdetektors, der die Frequenz des Eingangstaktsignalserfaßt,arbeiten. Der Auswahlmechanismus kann ferner bewirken, daß die ausgewählte DLLaktiviert und daß dienicht ausgewählte(n) DLL(s)deaktiviert wird bzw. werden, wodurch Leistung eingespart wird.
    公开号:DE102004010370A1
    申请号:DE200410010370
    申请日:2004-03-03
    公开日:2004-10-14
    发明作者:Stefan Santa Clara Jacob；Martin San Jose Peisl；Harald Zweck
    申请人:Infineon Technologies AG；
    IPC主号:H03L7-081
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf Verzögerungs-Regelschleife-Schaltungen (DLL-Schaltungen,DLL = delay locked loop), insbesondere auf DLL-Schaltungen mit einemerweiterten Bereich von Betriebsfrequenzen.
    [0002] ElektronischeHochgeschwindigkeitssysteme weisen oft kritische Zeitgebungsanforderungen auf,die ein periodisches Taktsignal erfordern, das eine präzise Zeitgebungsbeziehungmit einem bestimmten Referenzsignal aufweist. Die verbesserte Leistungsfähigkeitvon integrierten Schaltungen (ICs) sowie ihre ständig zunehmende Komplexität stellt eineHerausforderung in bezug darauf dar, derartige ICs weiterhin synchronisiertzu halten, wenn sie in immer komplexeren Systemen zusammenwirken.
    [0003] Umdie beste Leistungsfähigkeitzu erzielen, sollte die Funktionsweise aller Komponenten in einemSystem stark synchronisiert sein, d. h. der maximale Zeitversatzbzw. der maximale Zeitunterschied zwischen den bedeutenden Flankender internen Taktungssignale aller Komponenten sollte minimal sein.Da verschiedene Komponenten verschiedene Herstellungsparameter aufweisen,die, wenn sie mit zusätzlichenFaktoren wie z. B. der Umgebungstemperatur, der Spannung und Verarbeitungsvariationen zusammengenommenwerden, zu großenDifferenzen der Phasen der internen Taktungssignale der verschiedenenKomponenten führenkönnten,ist ein einfaches Speisen der Komponenten mit einem systemübergreifendenReferenztakt eventuell nicht ausreichend, um eine Synchronisierungzu erzielen.
    [0004] EineArt und Weise, wie eine Synchronisierung bereits erzielt wurde,liegt in der Verwendung einer Verzögerungs- Regelschleife (DLL). Es sind verschiedeneanaloge sowie auch digitale Implementierungen von DLLs bekannt. 1 ist ein Blockdiagrammeiner typischen DLL. Die DLL umfaßt einen Phasendetektor 10,der die Phasendifferenz zwischen einem Eingangstaktsignal und einemAusgangstaktsignal derselben Frequenz erfaßt und ein auf die Phasendifferenzbezogenes Signal erzeugt. Das Phasendifferenzsignal wird wiederumdurch einen Verzögerungssteuerungsblock 20 verwendet, umeine Variable-Verzögerung-Kette 30 zusteuern, die die Zeitgebung des Ausgangstaktsignals bezüglich desEingangstaktsignals entsprechend vorrückt oder verzögert, bisdie ansteigende Flanke des Ausgangstaktsignals mit der ansteigendenFlanke des Eingangstaktsignals zusammenfällt. Der Phasendetektor 10,der Steuerungsblock 20 und die Verzögerungskette 30 arbeitensomit ein einer geschlossenen Schleife, um die zwei Taktsignalephasengleich zu machen und somit die Komponenten, deren Funktionsweisengemäß den jeweiligenTaktsignalen zeitlich gesteuert sind, zu synchronisieren.
    [0005] DerFrequenzbereich des Eingangstaktsignals, in dem eine bestimmte DLL-Schaltungarbeiten kann, ist in der Regel begrenzt. Die Hauptfaktoren, dieden Betriebsfrequenzbereich einer DLL in der Regel begrenzen, sinddie Komplexitätder großenTransistorketten und die langen Lock-in-Perioden, die für große Frequenzbereiche erforderlichsind. Der Taktungsfrequenzbereich, in dem eine Rechenvorrichtungwie z. B. ein dynamischer Direktzugriffsspeicher (DRAM) arbeitenkann, wird oft durch den Betriebsfrequenzbereich der DLL des DRAMbegrenzt.
    [0006] DieAufgabe der vorliegenden Erfindung besteht darin, eine Verzögerungs-Regelschleife-Schaltung,eine integrierte Schaltung und eine Rechenvorrichtung mit verbessertenCharakteristika zu schaffen.
    [0007] DieseAufgabe wird durch eine Verzögerungs-Regelschleife-Schaltung gemäß Anspruch1, eine integrierte Schaltung gemäß Anspruch 10 und eine Rechenvorrichtunggemäß Anspruch12 gelöst.
    [0008] Derbegrenzte Betriebsfrequenzbereich herkömmlicher DLLs wird durch dievorliegende Erfindung überwunden,indem zwei oder mehr DLLs unterschiedlicher Frequenzbereiche kombiniertwerden. Bei einem exemplarischen Ausführungsbeispiel ist eine Schaltungmit mehreren DLLs versehen, wobei jede DLL einen Frequenzbereichaufweist, der sich von dem der anderen DLLs unterscheidet. Es ist einAuswahlmechanismus vorgesehen, um diejenige DLL, die für eine gegebeneAnwendung am besten geeignet ist, auf der Grundlage der gewünschtenBetriebsfrequenz der Schaltung auszuwählen. Der Auswahlmechanismuskann unter anderem einen oder mehrere der folgenden Faktoren beinhalten:eine Maskenoption, eine PIN-Eingabeerfassung, eine Eingangstaktfrequenzerfassung,eine Speichervorrichtungs-Inhaltserfassung (z. B. Registerinhaltserfassung)oder jegliche geeignete Erfassung eines Betriebszustands einer Schaltung.
    [0009] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beiliegenden Zeichnungen nähererläutert.Es zeigen:
    [0010] 1 ein Blockdiagramm einertypischen Verzögerungs-Regelschleife; und
    [0011] 2 ein Blockdiagramm einesexemplarischen Ausführungsbeispielseiner DLL-Schaltung, die einen erweiterten Betriebsfrequenzbereichaufweist, gemäß der vorliegendenErfindung.
    [0012] 2 zeigt ein exemplarischesAusführungsbeispieleiner Verzögerungs-Regelschleife-Schaltung(DLL-Schaltung) 100 gemäß der vorliegendenErfindung. Die Schaltung 100 würde wahrscheinlich als Teileiner integrierten Schaltung (IC), z. B. eines Prozessors oder einerSpeichervorrichtung, implementiert, kann aber auch als getrennteSchaltung implementiert sein.
    [0013] DieSchaltung 100 umfaßtzwei oder mehr DLLs 15.1 – 15.N. Jede DLL weisteinen Betriebsfrequenzbereich auf, der sich von dem jeder der anderenDLLs unterscheidet. Die Betriebsfrequenzbereiche von zwei oder mehrerenDLLs könnensich überlappen,müssenaber nicht. Die Betriebsfrequenzbereiche können gemäß den Anforderungen der jeweiligenAnwendungen, bei denen die Schaltung arbeiten soll, ausgewählt werden.Die DLLs 15.1 – 15.N können wiein 1 gezeigt implementiertsein.
    [0014] Jederder DLLs 15.1 – 15.N wirdein Eingangstaktsignal CLKIN (TAKTEIN) geliefert. Der Ausgang jederDLL ist mit einer Auswähleinrichtung 25 gekoppelt.Unter der Steuerung eines Auswahlsteuermechanismus 35 wählt dieAuswähleinrichtung 25 denAusgang einer der DLLs und gibt diesen als Aungangstaktsignal CLKOUT(TAKTAUS) aus. Das Ausgangstaktsignal CLKOUT wird zum Zweck eines Phasenvergleichsmit dem Eingangstaktsignal CLKIN an jede der DLLs 15.1 – 15.N zurückgekoppelt. Wennder Ausgang einer DLL 15.1 – 15.N ausgewählt wird,wird somit durch das Rückkoppelndes Ausgangstaktsignals CLKOUT an den Rückkopplungseingang der DLLeine geschlossene Schleife erzeugt. (Siehe 1.) Somit wird durch den Betrieb derausgewähltenDLL in der Rückkopplungsschleife CLKOUTmit CLKIN phasengleich gemacht.
    [0015] DurchEinschließender Auswähleinrichtung 25 indie Rückkopplungsschleife,wie in 2 gezeigt ist,wird jegliche durch die Auswähleinrichtung eingebrachteVerzögerungdurch den Betrieb der ausgewähltenDLL kompensiert. Falls diese Verzögerung vernachlässigbarist oder durch andere Mittel kompensiert werden kann, ist es beieinem alternativen Ausführungsbeispielauch möglich,den Ausgang jeder DLL 15.1 – 15.N an ihre jeweiligePhasenvergleichseinrichtung 10, die sich in der DLL befindet, zurückzukoppeln(d. h. überden in 1 gezeigten gestricheltenPfad). Bei diesem Ausführungsbeispiel istdie Lieferung von CLKOUT an die Rückkopplungseingänge derDLLs 15.1 – 15.N (wiein 2 gezeigt) nichtnotwendig.
    [0016] WieFachleute erkennen werden, kann die Auswähleinrichtung 25 ineiner Vielzahl von bekannten Arten und Weisen implementiert werden,z. B. unter Verwendung von Logikgattern, Treibern, deren Ausgänge in einenZustand einer hohen Impedanz versetzt werden können, analogen Schaltern usw.
    [0017] DerAuswahlsteuerblock 35 kann ebenfalls auf viele verschiedeneWeisen implementiert sein und kann auf der Basis verschiedener Bedingungen undZuständearbeiten. Beispielsweise kann der Auswahlsteuermechanismus 35 miteiner Maskenoption fürdie Metallisierungsschicht der IC, in der die DLL-Schaltung 100 implementiertist, implementiert sein. In diesem Fall kann die Auswähleinrichtung 25, wenndie Metallisierungsschicht aufgebracht ist, festverdrahtet sein,um in Abhängigkeitvon dem gewünschtenBetriebsfrequenzbereich der IC eine der DLLs 15.1 – 15.N auszuwählen. Alssolches können ICsmit unterschiedlichen Betriebsfrequenzbereichen unter Verwendungderselben zugrundeliegenden Halbleiterstruktur implementiert sein.
    [0018] Beieinem anderen exemplarischen Ausführungsbeispiel kann der Auswahlsteuerblock 35 gemäß dem Zustandeines oder mehrerer Anschlußstifte 37 derIC, auf der die DLL-Schaltungimplementiert ist, arbeiten. Der Zustand dieser Anschlußstiftekann festverdrahtet sein oder durch eine andere Schaltungsanordnunggesteuert werden.
    [0019] Beieinem weiteren exemplarischen Ausführungsbeispiel kann der Auswahlsteuerblock 35 gemäß einemoder mehreren Bits eines Registers, einer Speicherstelle oder einerbeliebigen geeigneten Speichervorrichtung 40, deren Zustände durcheine Software gesteuert werden können,arbeiten. Falls ein System also beispielsweise in einen Hochfahr- bzw.Bootzu stand oder einen Zustand niedriger Leistung übergeht,bei dem seine Betriebsfrequenz verringert ist, kann die DLL-Schaltungsanordnung 100 gesteuertwerden, um die entsprechende DLL für die gewünschte Betriebsfrequenz auszuwählen.
    [0020] DerAuswahlsteuerblock 35 kann auch gemäß dem Ausgang einer Frequenzerfassungsschaltung 45 arbeiten.Die Frequenzerfassungsschaltung kann die Frequenz des EingangstaktsignalsCLKIN bestimmen und die Auswähleinrichtung 25 veranlassen,die entsprechende DLL fürdie erfaßteFrequenz auszuwählen.
    [0021] AndereParameter, Bedingungen und Vorrichtungen zum Steuern der Auswahlvon DLLs könneninnerhalb des Schutzumfangs der vorliegenden Erfindung betrachtetwerden und sind nicht auf die hierin beschriebenen beschränkt.
    [0022] Zusätzlich zueinem Steuern der Auswahl der DLL-Ausgänge durch die Auswähleinrichtung 25 kannder Auswahlsteuermechanismus 35 auch die Aktivierung (Anregung,Versorgung mit Leistung usw.) der DLLs 15.1 – 15.N sosteuern, daß lediglich diejenigeDLL, deren Ausgang durch die Auswähleinrichtung 25 ausgewählt wird,aktiviert (angeregt, mit Leistung versorgt usw.) wird. Dieses Merkmalkann dazu beitragen, den Leistungsverbrauch der DLL-Schaltung zuverringern.
    权利要求:
    Claims (14)
    [1] Eine Verzögerungs-Regelschleife-Schaltung (100),die folgende Merkmale aufweist: eine erste Verzögerungs-Regelschleife,wobei die erste Verzögerungs-Regelschleifeeinen ersten Betriebsfrequenzbereich aufweist; eine zweiteVerzögerungs-Regelschleife,wobei die zweite Verzögerungs-Regelschleifeeinen zweiten Betriebsfrequenzbereich aufweist; und eine Auswähleinrichtung(25), wobei die Auswähleinrichtungeine der ersten und der zweiten Verzögerungs-Regelschleife auswählt, wobei sich der erste undder zweite Frequenzbereich voneinander unterscheiden.
    [2] Schaltung (100) gemäß Anspruch 1, bei der: dieerste Verzögerungs-Regelschleifeeinen zu einem Eingangssignal gekoppelten Eingang und einen zu derAuswähleinrichtung(25) gekoppelten Ausgang aufweist; die zweite Verzögerungs-Regelschleifeeinen zu dem Eingangssignal gekoppelten Eingang und einen zu derAuswähleinrichtunggekoppelten Ausgang aufweist; und die Auswähleinrichtung (25)ein Ausgangssignal gemäß dem Ausgangder ausgewähltenVerzögerungs-Regelschleife erzeugt.
    [3] Schaltung (100) gemäß Anspruch 2, bei der: dasAusgangssignal zu einem weiteren Eingang der ersten Verzögerungs-Regelschleifegekoppelt ist; und das Ausgangssignal zu einem weiteren Eingangder zweiten Verzögerungs-Regelschleifegekoppelt ist.
    [4] Schaltung (100) gemäß einem der Ansprüche 1 bis3, bei der die Auswähleinrichtung(25) eine Verzögerungs-Regelschleife gemäß dem Inhalteines Registers auswählt.
    [5] Schaltung (100) gemäß einem der Ansprüche 1 bis4, bei der die Auswähleinrichtung(25) eine Verzögerungs-Regelschleife gemäß dem Zustandeines oder mehrerer Signale auswählt.
    [6] Schaltung (100) gemäß einem der Ansprüche 1 bis5, bei der die Verzögerungs-Regelschleife,die nicht ausgewähltist, nicht aktiviert ist.
    [7] Schaltung (100) gemäß einem der Ansprüche 1 bis6, bei der der erste und der zweite Frequenzbereich einander nicht überlappen.
    [8] Schaltung (100) gemäß einem der Ansprüche 1 bis7, die eine Speichervorrichtung aufweist, wobei die Auswähleinrichtung(25) die eine Verzögerungs-Regelschleifegemäß dem Inhaltder Speichervorrichtung auswählt.
    [9] Schaltung (100) gemäß einem der Ansprüche 1 bis8, die einen Frequenzdetektor aufweist, wobei die Auswähleinrichtung(25) die eine Verzögerungs-Regelschleifegemäß einemAusgang des Frequenzdetektors auswählt.
    [10] Integrierte Schaltung, die die Schaltung (100) gemäß einemder Ansprüche1 bis 9 aufweist.
    [11] Integrierte Schaltung gemäß Anspruch 10, die einen odermehrere Auswähleingänge aufweist, wobeidie Auswähleinrichtung(25) die eine Verzögerungs- Regelschleife gemäß einemZustand des einen oder der mehreren Auswähleingänge auswählt.
    [12] Rechenvorrichtung, die die Schaltung (100) gemäß einemder Ansprüche1 bis 9 aufweist.
    [13] Rechenvorrichtung gemäß Anspruch 12, wobei die Rechenvorrichtungeine Speichervorrichtung ist.
    [14] Schaltung (100) gemäß einem der Ansprüche 1 bis9, bei der die ausgewählteVerzögerungs-Regelschleifeaktiviert ist und die andere Verzögerungs-Regelschleife deaktiviertist.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-10-14| OP8| Request for examination as to paragraph 44 patent law|
    2007-10-11| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2008-06-19| 8364| No opposition during term of opposition|
    2010-01-21| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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