Multichip-Modul

专利摘要:
Ein Wähler besitzt einen ersten Eingangsanschluß, welchem ein Testsignal übertragen wird, einen zweiten Eingangsanschluß, welcher mit einem Ausgangsanschluß einer ersten internen Logikschaltung verbunden ist, und einen Ausgangsanschluß, welcher über eine Verdrahtung mit einem Eingangsanschluß einer zweiten internen Logikschaltung verbunden ist. Ein anderer Wähler besitzt einen Eingangsanschluß, welcher mit der Verdrahtung verbunden ist, einen anderen Eingangsanschluß, welcher mit einem Ausgangsanschluß der zweiten internen Logikschaltung verbunden ist, und einen Ausgangsanschluß, welcher über eine andere Verdrahtung mit einem Signaleingangsanschluß der zweiten internen Logikschaltung verbunden ist. Jeder Wähler gibt selektiv ein Signal, welches seinem ersten Eingangsanschluß eingegeben wird, oder ein Signal, welches seinem zweiten Eingangsanschluß B übertragen wird, auf der Grundlage eines Testmodussignals aus.
公开号:DE102004007978A1
申请号:DE102004007978
申请日:2004-02-18
公开日:2005-01-27
发明作者:Masahide Kiritani
申请人:Renesas Technology Corp；
IPC主号:H01L25-04

专利说明:
[0001] Dievorliegende Erfindung bezieht sich auf eine Technik zum Prüfen derQualitäteiner Verdrahtung. Insbesondere bezieht sich die vorliegende Erfindungauf eine Technik zum Prüfender Qualitätvon Verdrahtungen, welche mit einer Mehrzahl von Chips verbundensind, die beispielsweise in einem einzigen Gehäuse bzw. Baustein enthaltensind.
[0002] Esgibt einen Fall, bei welchem in einer Mehrzahl vorkommende integrierteHalbleiterschaltungschips (hiernach einfach als "Chips" bezeichnet) in einem einfachen Gehäuse bzw.Baustein enthalten sind. Dieser Baustein wird beispielsweise alsMultichip-Modul bezeichnet. Beispielsweise kann dieses Multichip-Modulein SIP (System In a Package) realisieren.
[0003] DasMultichip-Modul besitzt eine Verdrahtung, welche die Chips in demGehäuseverbindet. Eine Mangelhaftigkeit der Verdrahtung ist durch einenFunktionstest erfaßbar,welcher auf den gesamten Baustein angewandt wird. Jedoch ist dasErkennen der wechselseitigen Beziehung zwischen einer Funktionsmangelhaftigkeitund einer Verdrahtungsmangelhaftigkeit nicht immer einfach. Daherkann in einigen Fällendas Erzeugen einer Signalstruktur, welche zum Erfassen der Verdrahtungsmangelhaftigkeitverwendet wird, schwierig sein.
[0004] Demzufolgegibt es eine herkömmlicheTechnik, welche zum Erfassen der Verdrahtungsmangelhaftigkeit dient,demzufolge ein willkürlichesSignal von einer Eingangsanschlußgruppe der Verdrahtung eingegebenwird und dieses Signal überdie Verdrahtung einer Ausgangsanschlußgruppe ausgegeben wird. DieseherkömmlicheTechnik wird beispielsweise in der japanischen VeröffentlichungsschriftNr. 2000-022072 offenbart.
[0005] Jedochverläuftentsprechend der in dem obigen Dokument nach dem Stand der Technikoffenbarten Technik das Senden des Signals von der Eingangsanschlußgruppezu der Ausgangsanschlußgruppeparallel. Dementsprechend sind viele Anschlüsse nötig, um den Qualitätstest durchzuführen.
[0006] Aufgabeder vorliegenden Erfindung ist es, eine Technik zum Prüfen derQualitäteiner Verdrahtung bereitzustellen, wobei ein serielles Testsignal verwendetwird, um die Anzahl von Anschlüssenzu verringern, die zur Durchführungder Verdrahtungsqualitätsprüfung nötig sind.
[0007] DieLösungder Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche.
[0008] Dievorliegende Erfindung stellt ein erstes Multichip-Modul bereit,welches einen ersten Chip, einen zweiten Chip sowie eine erste Verdrahtungund eine zweite Verdrahtung enthält,welche jeweils den ersten Chip und den zweiten Chip verbinden.
[0009] Dererste Chip enthälteine interne Schaltung und einen Wähler. Die interne Schaltungbesitzt einen Ausgangsanschluß undeinen Eingangsanschluß.Der Wählerbesitzt einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, welcher mitdem Ausgangsanschluß derinneren Schaltung des ersten Chips verbunden ist, und einen Ausgangsanschluß, an welchemein Signal, welches dem ersten Eingangsanschluß übertragen wird, oder ein Signalausgibt, welches dem zweiten Eingangsanschluß übertragen wird.
[0010] Derzweite Chip enthälteine interne Schaltung und einen Wähler. Die interne Schaltungbesitzt einen Ausgangsanschluß undeinen Eingangsanschluß.Der Wählerbesitzt einen ersten Eingangsanschluß, welcher mit dem Eingangsanschluß der innerenSchaltung des zweiten Chips verbunden ist, einen zweiten Eingangsanschluß, welchermit dem Ausgangsanschluß derinneren Schaltung des zweiten Chips verbunden ist, und einen Ausgangsanschluß.
[0011] DerAusgangsanschluß desWählersdes ersten Chips ist überdie erste Verdrahtung mit dem Eingangsanschluß der internen Schaltung deszweiten Chips verbunden. Der Ausgangsanschluß des Wählers des zweiten Chips ist über diezweite Verdrahtung mit dem Eingangsanschluß der internen Schaltung desersten Chips verbunden.
[0012] DerWählerdes zweiten Chips gibt das dem ersten Eingangsanschluß davon übertrageneSignal dem Ausgangsanschluß davonaus, wenn der Wählerdes ersten Chips das dem ersten Anschluß davon übertragene Signal dem Ausgangsanschluß davon ausgibt.Der Wählerdes zweiten Chips gibt das dem zweiten Eingangsanschluß davon übertrageneSignal dem Ausgangsanschluß davonaus, wenn der Wählerdes ersten Chips das dem zweiten Eingangsanschluß davon übertragene Signal dem Ausgangsanschluß davonausgibt.
[0013] JederWählerder ersten und zweiten Chips gibt das seinem zweiten Eingangsanschluß übertrageneSignal seinem Ausgangsanschluß aus,um die Signale zwischen dem ersten Chip und dem zweiten Chip zusenden bzw. zu empfangen. Demgegenüber kann jeder Wähler derersten und zweiten Chips das seinem ersten Eingangsanschluß übertrageneSignal seinem Ausgangsanschluß ausgeben.In dem zuletzt genannten Fall wird ein Testsignal dem ersten Eingangsanschluß des Wählers desersten Chips übertragen,um ein Erfassungssignal von der zweiten Verdrahtung in dem erstenChip zu messen, wodurch eine Erfassung eines Defekts durch einenBruch ermöglichtwird, welcher in den ersten Verdrahtungen ebenso wie in den zweitenVerdrahtungen auftritt. In diesem Fall kann ein serielles Signalzur Durchführungdes Tests verwendet werden, und dementsprechend sind lediglich zweiexterne Verbindungen für dasTestsignal nötig.
[0014] Durchdie vorliegende Erfindung wird ein zweites Multichip-Modul bereitgestellt,welches einen ersten Chip, einen zweiten Chip und eine Mehrzahl vonVerdrahtungen enthält,welche jeweils den ersten Chip und den zweiten Chip verbinden.
[0015] Dererste Chip enthälteine interne Schaltung sowie einen Eingangspuffer und einen Ausgangspuffer.Die interne Schaltung gibt eine Ausgangssignalgruppe aus, welcheaus einer Mehrzahl von Ausgangssignalen besteht. Der Eingangspufferund der Ausgangspuffer sind fürjede der in der Mehrzahl vorkommenden Verdrahtungen vorgesehen.
[0016] Derzweite Chip enthälteinen Eingangspuffer und einen Ausgangspuffer, welche für jede derin der Mehrzahl vorkommenden Verdrahtungen vorgesehen sind.
[0017] Jederjeweilige Ausgangspuffer des ersten Chips, welcher einen Ausgangsanschluß und einen Eingangsanschluß aufweist,arbeitet unter einer Spannung, welche als Potentialdifferenz zwischeneiner ersten Leistungs- bzw. Stromquelle und einer zweiten Leistungs-bzw. Stromquelle erlangt wird. Der Ausgangsanschluß ist miteinem Ende einer entsprechenden Verdrahtung aus der Mehrzahl vonVerdrahtungen verbunden. Entweder ein entsprechendes Signal ausder Mehrzahl von Ausgangssignalen oder ein Testsignal wird dem Eingangsanschluß übertragen.Jeder von jeweili gen Eingangspuffern des ersten Chips besitzt einenEingangsanschluß, welchermit dem einen Ende der entsprechenden einen Verdrahtung aus derMehrzahl von Verdrahtungen verbunden ist.
[0018] Jederjeweilige Ausgangspuffer des zweiten Chips, welcher einen Ausgangsanschluß und einen Eingangsanschluß aufweist,arbeitet unter einer Spannung, welche als Potentialdifferenz einerdritten Leistungsquelle und einer vierten Leistungsquelle erlangtwird. Der Ausgangsanschluß istmit dem anderen Ende der entsprechenden einen Verdrahtung aus derMehrzahl von Verdrahtungen verbunden und in einen Zustand versetzt,bei welchem er von dem Ausgangspuffer des zweiten Chips isoliertist, wenn der Ausgangspuffer des zweiten Chips inaktiv ist. Jederjeweilige Eingangspuffer des zweiten Chips besitzt einen Eingangsanschluß, welchermit dem anderen Ende der entsprechenden einen Verdrahtung aus derMehrzahl von Verdrahtungen verbunden ist.
[0019] Undder logische Zustand lediglich eines Testsignals unterscheidet sichvon den logischen Zuständender anderen Testsignale.
[0020] DieAusgangssignalgruppe wird an den Ausgangsanschlüssen einer Mehrzahl von Ausgangspufferndes ersten Chips ausgegeben und übereine Mehrzahl von Verdrahtungen einer Mehrzahl von Eingangspufferndes zweiten Chips gesendet. Demgegenüber kann das Signal an denAusgangsanschlüsseneiner Mehrzahl von Ausgangspuffern des zweiten Chips über eineMehrzahl von Verdrahtungen einer Mehrzahl von Eingangspuffern desersten Chips gesendet werden. Darüber hinaus kann eine Mehrzahlvon Testsignalen parallel an den Ausgangsanschlüssen der in der Mehrzahl vorkommendenAusgangspuffern des ersten Chips ausgegeben werden. Sofern die Verdrahtung,welche ein Testsignal überträgt, nichtgebrochen ist, schwankt in diesem Fall ein elektrisches Potentialder dritten Leistungsquelle oder der vierten Leistungsquelle über eineparasitäreDiode, welche zwischen dieser Verdrahtung und der dritten Leistungsquellebefindlich ist, im Ansprechen darauf, den Ausgangspuffer des zweitenChips in einen inaktiven Zustand zu versetzen. Bei dem Ereignis,bei welchem ein Kurzschluß zwischender Verdrahtung, welche ein Testsignal überträgt, und einer Verdrahtung hervorgerufenwird, welche ein anderes Testsignal überträgt, wird ein erhöhter Stromzwischen der ersten Leistungsquelle und der zweiten Leistungsquellefließen.Daher ist es möglich,den Defekt durch einen Bruch oder den Defekt durch einen Kurzschluß in derMehrzahl von Verdrahtungen zu erfassen. In diesem Fall unterscheidet sichder logische Zustand von lediglich einem Testsignal von dem logischenZustand der anderen Testsignale. Daher wird es möglich, die Anzahl von externenVerbindungen sogar in dem Fall zu verringern, bei welchem Testsignalevon außenhineinkommen.
[0021] Dievorliegende Erfindung stellt ein drittes Multichip-Modul bereit,welches einen ersten Chip, eine Mehrzahl von ersten Verdrahtungenund eine Mehrzahl von zweiten Verdrahtungen enthält.
[0022] Signalewerden von dem ersten Chip über diein der Mehrzahl vorkommenden ersten Verdrahtungen zu dem zweitenChip gesendet. Signale werden von dem zweiten Chip über diein der Mehrzahl vorkommenden zweiten Verdrahtungen dem ersten Chipgesendet.
[0023] Dererste Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,eine zweite Verdrahtungsgruppe, einen Demultiplexer, einen Wähler undein Verknüpfungsglied.Ein Ausgang der internen Schaltung des ersten Chips wird der ersten Verdrahtungsgruppe übertragen.Der Demultiplexer gibt ein Testsignal ein und überträgt das Testsignal auf eineVerdrahtung der zweiten Verdrahtungsgruppe des ersten Chips aufder Grundlage eines Steuersignals. Der Wähler gibt ein Signal, welchesder ersten Verdrahtungsgruppe des ersten Chips übertragen wird, oder ein Signal,welches der zweiten Verdrahtungsgruppe des ersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen aus.Das Verknüpfungsgliedführt einelogische Operation bezüglichder Signale aus, welche den in der Mehrzahl vorkommenden zweitenVerdrahtungen übertragenwerden.
[0024] Derzweite Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,eine zweite Verdrahtungsgruppe, einen Demultiplexer, einen Wähler undein Verknüpfungsglied.Das Verknüpfungsgliedführt einelogische Operation bezüglich derSignale aus, welche den in der Mehrzahl vorkommenden ersten Verdrahtungen übertragenwerden. Ein Ausgang der internen Schaltung des zweiten Chips wirdder ersten Verdrahtungsgruppe übertragen.Der Demultiplexer gibt einen Ausgang des Verknüpfungsglieds des zweiten Chipsein und überträgt den Ausgangdes Verknüpfungsgliedsdes zweiten Chips einer Verdrahtung der zweiten Verdrahtungsgruppedes zweiten Chips auf der Grundlage des Steuersignals. Der Wähler gibtein Signal, welches der ersten Verdrahtungsgruppe des zweiten Chips übertragenwird, oder ein Signal, welches der zweiten Verdrahtungsgruppe deszweiten Chips übertragen wird,den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus.
[0025] DerWählerdes zweiten Chips gibt das Signal, welches der ersten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus,wenn der Wählerdes ersten Chips das Signal, welches der ersten Verdrahtungsgruppedes ersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.Der Wählerdes zweiten Chips gibt das Signal, welches der zweiten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus,wenn der Wählerder ersten Gruppe das Signal, welches der zweiten Verdrahtungsgruppedes ersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.Und sowohl das Verknüpfungsglieddes ersten Chips als auch das Verknüpfungsglied des zweiten Chips überprüft, ob ihreEingangssignale miteinander übereinstimmenoder nicht.
[0026] DerWählerdes ersten Chips gibt das Signal, welches der ersten Verdrahtungsgruppedes ersten Chips übertragenwird, den in der Mehrzahl vorkonnenden ersten Verdrahtungen aus.Der Wählerdes zweiten Chips gibt das Signal, welches der ersten Verdrahtungsgruppedes zweiten Chips übertragen wird,den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus. Dementsprechendist ein Senden und Empfangen der Signale zwischen dem ersten Chipund dem zweiten Chip möglich.Andererseits gibt der Wählerdes ersten Chips das Signal, welches der zweiten Verdrahtungsgruppedes ersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen aus.Der Wählerdes zweiten Chips gibt das Signal, welches der zweiten Verdrahtungsgruppedes zweiten Chips übertragen wird,den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus. Dementsprechendwird es durch Vergleichen des Ausgangs des Verknüpfungsglieds des ersten Chipsmit dem Testsignal möglich,einen Defekt durch einen Bruch zu erfassen, welcher in den erstenVerdrahtungen ebenso wie in den zweiten Verdrahtungen auftritt.In diesem Fall kann ein serielles Signal zur Durchführung desTests verwendet werden, und dementsprechend sind lediglich zweiexterne Verbindungen fürdas Testsignal nötig.
[0027] Durchdie vorliegende Erfindung wird ein viertes Multichip-Modul bereitgestellt,welches einen ersten Chip, einen zweiten Chip, eine Mehrzahl von erstenVerdrahtungen und eine Mehrzahl von zweiten Verdrahtungen enthält.
[0028] Signalewerden von dem ersten Chip über diein der Mehrzahl vorkommenden ersten Verdrahtungen dem zweiten Chipgesendet. Signale werden von dem zweiten Chip über die in der Mehrzahl vorkommendenzweiten Verdrahtungen dem ersten Chip gesendet.
[0029] Dererste Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,eine zweite Verdrahtungsgruppe, einen ersten Wähler und einen zweiten Wähler. EinAusgang der internen Schaltung des ersten Chips wird der erstenVerdrahtungsgruppe übertragen.Die zweite Verdrahtungsgruppe besteht aus einer Mehrzahl von Verdrahtungen,welchen ein Testsignal übertragenwird.
[0030] Dererste Wählergibt ein Signal, welches der ersten Verdrahtungsgruppe des erstenChips übertragenwird, oder ein Signal, welches der zweiten Verdrahtungsgruppe desersten Chips übertragen wird,den in der Mehrzahl vorkommenden ersten Verdrahtungen aus. Der zweiteWählergibt eines von übertragenenSignalen den in der Mehrzahl vorkommenden zweiten Verdrahtungenaus.
[0031] Derzweite Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,eine zweite Verdrahtungsgruppe, einen ersten Wähler und einen zweiten Wähler. Dererste Wählergibt eines von übertragenenSignalen der Mehrzahl von ersten Verdrahtungen aus. Ein Ausgangder internen Schaltung des zweiten Chips wird der ersten Verdrahtungsgruppe übertragen.Die zweite Verdrahtungsgruppe besteht aus einer Mehrzahl von Verdrahtungen,welchen der Ausgang des Wählersdes zweiten Chips übertragenwird. Der zweite Wählergibt ein Signal, welches der ersten Verdrahtungsgruppe des zweiten Chips übertragenwird, oder ein Signal, welches der zweiten Verdrahtungsgruppe deszweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus.
[0032] Derzweite Wählerdes zweiten Chips gibt das Signal, welches der ersten Verdrahtungsgruppe deszweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus, wennder erste Wählerdes ersten Chips das Signal, welches der ersten Verdrahtungsgruppedes ersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen aus.Der zweite Wählerdes zweiten Chips gibt das Signal, welches der zweiten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus,wenn der erste Wähler desersten Chips das Signal, welches der zweiten Verdrahtungsgruppedes ersten Chips übertragen wird,den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.
[0033] Dementsprechendwird es dadurch, daß manden logischen Zustand des Testsignals wiederholt überträgt und mitder Übertragungdes logischen Zustands des Ausgangs des zweiten Wählers des erstenChips vergleicht, möglich,einen Defekt durch einen Bruch zu erfassen, welcher bei den erstenVerdrahtungen ebenso wie bei den zweiten Verdrahtungen auftritt.
[0034] Dievorliegende Erfindung wird in der nachfolgenden Beschreibung unterBezugnahme auf die Zeichnung erläutert.
[0035] 1 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer ersten Ausführungsformder vorliegenden Erfindung darstellt.
[0036] 2 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer zweiten Ausführungsformder vorliegenden Erfindung darstellt.
[0037] 3 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer dritten Ausführungsformder vorliegenden Erfindung darstellt.
[0038] 4 und 5 zeigen Schaltungsdiagramme, welchedetaillierte Anordnungen der dritten Ausführungsform der vorliegendenErfindung darstellen.
[0039] 6 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer vierten Ausführungsformder vorliegenden Erfindung darstellt.
[0040] 7 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer fünften Ausführungsform der vorliegendenErfindung darstellt.
[0041] 8 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer sechsten Ausführungsformder vorliegenden Erfindung darstellt.
[0042] 9 bis 12 zeigen Schaltungsdiagramme, welchepraktische Anordnungen eines Schieberegisters und eines Wählers darstellen.
[0043] 1 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer ersten Ausführungsformder vorliegenden Erfindung darstellt. Zwei Chips 101 und 102 sindin einem Modul 100A vorgesehen. Beispielsweise wird dasModul 100A als einziger Baustein realisiert.
[0044] DasModul 100A besitzt Verdrahtungen 31a bis 31e und 32a bis 32e,welche zwischen zwei Chips 101 und 102 zur Verbindungdieser Chips 101 und 102 vorgesehen sind. Insbesonderewerden von dem Chip 101 auf den Chip 102 gerichteteSignale über dieVerdrahtungen 31a bis 31e gesendet, während Signale,welche von dem Chip 102 auf den Chip 101 gerichtetsind, überdie Verdrahtungen 32a bis 32e gesendet werden.
[0045] DerChip 101 enthälteine interne Logikschaltung 11 und Wähler 12a bis 12e.Der Chip 102 enthält eineinterne Logikschaltung 21 und Wähler 22a bis 22e.
[0046] Dieinterne Logikschaltung 11 besitzt Signalausgangsanschlüsse 13a bis 13e undSignaleingangsanschlüsse 14a bis 14e.Die interne Logikschaltung 21 besitzt Signalausgangsanschlüsse 23a bis 23e undSignaleingangsanschlüsse 24a bis 24e.
[0047] Dieinterne Logikschaltung 11 ist mit einer Leistungs- bzw.Spannungsquelle Vdd1, welche ein hohes elektrisches Potential liefert,und einer Leistungs- bzw. Spannungsquelle Vss1 verbunden, welcheein niedriges elektrisches Potential (beispielsweise ein Massepotential)liefert. Die interne Logikschaltung 11 arbeitet unter einerSpannung, welche als Potentialdifferenz zwischen diesen LeistungsquellenVdd1 und Vss1 erlangt wird. Demgegenüber ist die interne Logikschaltung 21 miteiner Leistungsquelle Vdd2, welche ein hohes elektrisches Potential liefert,und mit einer Leistungsquelle Vss2 verbunden, welche ein niedrigeselektrisches Potential (beispielsweise ein Massepotential liefert.Die interne Logikschaltung 21 arbeitet unter eine Spannung,welche als Potentialdifferenz zwischen diesen Leistungsquellen Vdd2und Vss2 erlangt wird.
[0048] JederWähler 12a bis 12e und 22a bis 22e besitzteinen ersten Eingangsanschluß A,einen zweiten Eingangsanschluß B,einen Ausgangsanschluß Ound einen Wählanschluß S.
[0049] JederWähler 12a bis 12e und 22a bis 22e wählt einSignal, welches seinem Eingangsanschluß H übertragen wird, oder ein Signal,welches seinem zweiten Eingangsanschluß B übertragen wird, in Übereinstimmungmit der Aktivität/Inaktivität eines Signals,welches seinem Wählanschluß S übertragenwird, und gibt das gewählteSignal an seinem Ausgangsanschluß O aus. Ein Testmoduswählsignal TMSwird gemeinsam den Wählanschlüssen S der jeweiligenWähler 12a bis 12e und 22a bis 22e übertragen.
[0050] DasSenden und Empfangen von Signalen zwischen den Chips 101 und 102 wird über dieVerdrahtungen 31a bis 31e und 32a bis 32e ausgeführt. Wennbei dieser Signalsende- und-empfangsoperation das Testmoduswählsignal TMS inaktiv ist, ist einewechselseitige Eingabe und Ausgabe zwischen den internen Logikschaltungen 11 und 12 möglich. Wenndas TestmoduswählsignalTMS aktiv ist, wird das Testsignal TDI zwischen den internen Logikschaltungen 11 und 12 ungeachtetvon dem Eingang und Ausgang der internen Logikschaltungen 11 und 12 gesendetund empfangen.
[0051] Zwischenden internen Logikschaltungen 11 und 21 sind dieWähler 12a bis 12e und 22a bis 22e seriellmit entsprechenden Verdrahtungen 31 bis 31e und 32a bis 32e über ihrezweiten EingangsanschlüsseB und ihre AusgangsanschlüsseO verbunden. Insbesondere ist der zweite Eingangsanschluß B des Wählers 12a mitdem Signalausgangsanschluß 13a verbunden,und sein Ausgangsanschluß Oist über dieVerdrahtung 31a mit dem Eingangsanschluß 24a verbunden. Derzweite Eingangsanschluß Bdes Wählers 22a istmit dem Signalausgangsanschluß 22a verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 32a mit dem Signaleingangsanschluß 14a verbunden.Der zweite Eingangsanschluß Bdes Wählers 12B istmit dem Signalausgangsanschluß 13b verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 31b mit dem Eingangsanschluß 24b verbunden.Der zweite Eingangsanschluß Bdes Wählers 22b istmit dem Signalausgabenanschluß 23b verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 32b mit dem Signaleingangsanschluß 14b verbunden.Der zweite Eingangsanschluß Bdes Wählers 12c istmit dem Signalausgangsanschluß 13c verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 31c mit dem Eingangsanschluß 24c verbunden.Der zweite Eingangsanschluß Bdes Wählers 22c istmit dem Signalausgangsanschluß 23c verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 32c mit dem Signaleingangsanschluß 14c verbunden.Der zweite Eingangsanschluß Bdes Wählers 12d istmit dem Signalausgangsanschluß 13d verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 31d mit dem Eingangsanschluß 24d verbunden.Der zweite Eingangsanschluß Bdes Wählers 22d istmit dem Signalausgangsanschluß 23d verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 32d mit dem Signaleingangsanschluß 14d verbunden.Der zweite Eingangsanschluß Bdes Wählers 12e istmit dem Signalausgangsanschluß 13e verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 31e mit dem Eingangsanschluß 24e verbunden.Der zweite Eingangsanschluß Bdes Wählers 22e istmit dem Signalausgangsanschluß 23e verbunden,und sein Ausgangsanschluß Oist überdie Verdrahtung 32e mit dem Signaleingangsanschluß 14e verbunden.
[0052] DieWähler 12a bis 12e und 22a bis 22e sind seriellmiteinander überihre ersten EingangsanschlüsseA und AusgangsanschlüsseO verbunden. Insbesondere ist der Ausgangsanschluß O desWählers 12a über dieVerdrahtung 31a mit dem ersten Eingangsanschluß A desWählers 22a verbunden. DerAusgangsanschluß Odes Wählers 22a ist über dieVerdrahtung 32a mit dem ersten Eingangsanschluß A desWählers 12b verbunden.Der Ausgangsanschluß Odes Wählers 12b ist über dieVerdrahtung 31b mit dem ersten Eingangsanschluß A desWählers 22b verbunden.Der Ausgangsanschluß Odes Wählers 22b ist über dieVerdrahtung 32b mit dem ersten Eingangsanschluß A desWählers 12c verbunden.Der Ausgangsanschluß Odes Wählers 12c ist über dieVerdrahtung 31c mit dem ersten Eingangsanschluß A desWählers 22c verbunden.Der Ausgangsanschluß Odes Wählers 22c ist über die Verdrahtung 32c mitdem ersten Eingangsanschluß Ades Wählers 12d verbunden.Der Ausgangsanschluß desWählers 12d ist über dieVerdrahtung 31d mit dem ersten Eingangsanschluß A desWählers 22d verbunden.Der Ausgangsanschluß Odes Wählers 22d ist über dieVerdrahtung 32d mit dem ersten Eingangsanschluß A desWählers 12e verbunden. DerAusgangsanschluß Odes Wählers 12b ist über dieVerdrahtung 31e mit dem ersten Eingangsanschluß A desWählers 22e verbunden.
[0053] DasTestsignal TDI wird von einem Treiber 90 ausgegeben undwird dem ersten Eingangsanschluß Ades Wählers 12a übertragen.Der Treiber 90 kann außerhalbdes Chips 101 oder innerhalb des Chips 101 vorgesehensein.
[0054] DasModul 100A sendet unter der Bedingung, daß die Verdrahtungen 31a bis 31e und 32a bis 32e normalsind, der Reihe nach das Testsignal TDI den Verdrahtungen 31a, 32a, 31b,..., 32d, 31e und 32e in dieser Reihenfolge,wenn das TestmoduswählsignalTMS aktiviert ist. Dementsprechend wird es möglich, einen Defekt durch einenBruch, welcher in jeweiligen Verdrahtungen 31a bis 31e und 32a bis 32e auftritt,durch Übertragendes seriellen Testsignals TDI dem Chip 101 und durch Messeneines Er fassungssignals TDO von der Verdrahtung 32e in demChip 101 zu erfassen.
[0055] Wenndementsprechend das Modul 100A mit einer externen Vorrichtung über denersten Eingangsanschluß Ades Wählers 12a undden Ausgangsanschluß Odes Wählers 22e verbundenist, wird es möglich,die Qualitäteiner Mehrzahl von Verdrahtungen unter Verwendung von lediglichzwei Abschnitten zu prüfen,welche mit der äußeren Vorrichtungfür denVerdrahtungsqualitätstestzu verbinden sind.
[0056] Wenndes weiteren das TestmoduswählsignalTMS inaktiv ist, könnendie Signalausgangsanschlüsse 13a bis 13e und 23a bis 23e Signale über dieVerdrahtungen 31a bis 31e und 32a bis 32 zuden Signaleingangsanschlüssen 24a bis 24e und 14a bis 14e senden.
[0057] 2 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer zweiten Ausführungsformder vorliegenden Erfindung darstellt. Ein Modul 100B unterscheidetsich von dem bezüglichder ersten Ausführungsformdargestellten Modul 100A dahingehend, daß die Inverter 40 bis 49 zusätzlich unmittelbarvor den ersten EingangsanschlüssenA der jeweiligen Wähler 12a bis 12e und 22a bis 22e zusätzlich vorgesehensind. Das Modul 100B sendet unter der Bedingung, daß die Verdrahtungen 31a bis 31e und 32a bis 32e normalsind, ein invertiertes Signal TDI* des Testsignals den Verdrahtungen 31a bis 31e undsendet das Testsignal TDI den Verdrahtungen 32a bis 32e,wenn das TestmoduswählsignalTMS aktiviert ist.
[0058] Entsprechenddieser Ausführungsformist es wie bei der oben beschriebenen Ausführungsform, welche in 1 dargestellt ist, möglich, einenDefekt durch einen Bruch, welcher in den Verdrahtungen 31a bis 31e und 32a bis 32e auftritt,durch Messen des Erfassungssignals TDO zu erfassen.
[0059] Desweiteren ist es möglich,einen Defekt durch einen Kurzschluß, welcher zwischen den Verdrahtungen 31a bis31e und den Verdrahtungen 32a bis 32e auftritt,durch Erfassen des Stroms zu erfassen, welcher in dem Treiber 90 verbrauchtwird. Wenn ein Kurzschluß zwischendiesen Verdrahtungen 31a bis 31e und 32a bis 32e auftritt,steigt der in dem Treiber 30 verbrauchte Strom infolgeeiner Kollision zwischen dem Testsignal TDI und dem invertiertenSignal TDI* an.
[0060] EinStrommeßsegment 91 stelltein Beispiel einer Technik zur Messung des in dem Treiber 90 verbrauchtenStroms dar. Wenn der Treiber 90 in dem Chip 101 enthaltenist, kann es bevorzugt werden, eine Änderung des verbrauchten Stromszu erfassen, welcher zwischen den Leistungsquellen Vdd1 und Vss1fließt.
[0061] 3 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer dritten Ausführungsformder vorliegenden Erfindung darstellt. Zwei Chips 101 und 102 sindin einem Modul 1000 vorgesehen. Beispielsweise ist dasModul 1000 als einziger Baustein realisiert.
[0062] DasModul 1000 besitzt Verdrahtungen 33a bis 33d,welche zwischen zwei Chips 101 und 102 für eine Verbindungdieser Chips 101 und 102 vorgesehen sind. Einwechselseitiges Senden und Empfangen von Signalen zwischen dem Chip 101 unddem Chip 102 wird überdie Verdrahtungen 33a bis 33d durchgeführt.
[0063] DerChip 101 enthälteine interne Logikschaltung 11, eine Schieberegistergruppe 15,einen Wähler 17 undEingangs/Ausgangspuffer 18a bis 18d. Der Chip 102 enthält eineinterne Logikschaltung 21 und Eingangs/Ausgangspuffer 28a bis 28d.Die Anzahl von Eingangs/Ausgangspuffern 18a bis 18d ist identischmit der Anzahl von Eingangs/Ausgangspuffern 28a bis 28d.
[0064] Dieinterne Logikschaltung 11 ist mit einer LeistungsquelleVdd1, welche ein hohes elektrisches Potential überträgt, und einer LeistungsquelleVss1 verbunden, welche ein niedriges elektrisches Potential überträgt (beispielsweiseein Massepotential). Die interne Logikschaltung 11 arbeitetunter einer Spannung, welche als Potentialdifferenz zwischen diesenLeistungsquellen Vdd1 und Vss1 erlangt wird. Demgegenüber istdie interne Logikschaltung 21 mit einer LeistungsquelleVdd2, welche ein hohes elektrisches Potential überträgt, und mit einer LeistungsquelleVss2 verbunden, welche ein niedriges elektrisches Potential (beispielsweiseein Massepotential) überträgt. Dieinterne Logikschaltung 21 arbeitet unter einer Spannung,welche als Potentialdifferenz zwischen diesen Leistungsquellen Vdd2und Vss2 erlangt wird. 4 zeigtein Schaltungsdiagramm, welches eine detaillierte Anordnung einerSchieberegistergruppe 15, des Wählers 17 und der Eingangs/Ausgangspuffer 18a bis 18d und 28a bis 28d darstellt.Die Schieberegistergruppe 15 besitzt Schieberegister 15a bis 15d,deren Anzahl (= 4 bei dieser Ausführungsform) identisch mit derAnzahl der Eingangs/Ausgangspuffer 18a bis 18d ist.Die Schieberegister 15a bis 15d sind seriell verbunden.Dem Schieberegister 15a wird das Testsignal TDI von der Außenseitedes Moduls 1000 eingegeben. Das Testsignal TDI wird aufeinanderfolgendden Schieberegistern 15b, 15c und 15d gesendet.
[0065] Beispielsweisewird ein logisches "H", welches als TestsignalTDI dient, einmal dem Schieberegister 15a übertragen,und danach wird ein logisches "L" übertragen. Im Ansprechen aufdieses Testsignal wird lediglich einer dieser logischen Zustände, welchevon den Schieberegistern 15a bis 15d ausgegebenwerden, zu "H", und der Rest wirdzu "L". Insbesondere ändert sichein Satz von Ausgangssignalen, welche von den Schieberegistern 15a, 15b, 15c und 15d ausgegebenwerden, aufeinanderfolgend in "HLLL", "LHLL", "LLHL" und "LLLH".
[0066] DemWähler 17 wirdein paralleles Signal, welches von den Schieberegistern 15a bis 15d erlangtwird, als Eingang eingegeben und ihm wird ebenfalls eine paralleleAusgangssignalgruppe 16b von der internen Logikschaltung 11 alsder anderen Eingang eingegeben. Der Wähler 17 schaltet deneinen Eingang und den anderen Eingang um und gibt sie aus. EineMehrzahl von Ausgangssignalen, welche die parallele Ausgangssignalgruppe 16b bilden, istidentisch mit der Anzahl der Schieberegister 15a bis 15d.
[0067] DieEingangs/Ausgangspuffer 18a bis 18d empfangenden parallelen Ausgang von dem Wähler 17 undsenden ihn den entsprechenden Verdrahtungen 33a bis 33d.
[0068] Wenndemgegenüberein paralleles Signal von den Eingangs/Ausgangspuffern 28a bis 28d über dieVerdrahtungen 33a bis 33d den Eingangs/Ausgangspuffern 18a bis 18d gesendetwird, ist es möglich,dieses Signal als parallele Eingangssignalgruppe 16c derinternen Logikschaltung 11 auszugeben. Die Eingangs/Ausgangssteuerungfür dieEingangs/Ausgangspuffer 18a bis 18d kann unterVerwendung eines Steuersignals 16a (CNT) durchgeführt werden,welches von der internen Logikschaltung 11 erlangt wird.
[0069] DerWähler 17 enthält Wähler 171a bis 171d und 172a bis 172d,deren Anzahl doppelt so hoch wie die Anzahl von Schieberegistern 15a bis 15d ist,d.h. doppelt so hoch wie die Anzahl der Eingangs/Ausgangspuffer 18a bis 18d.Jeder der Wähler 171a bis 171d und 172a bis 172d enthält einenersten Eingangsanschluß A,einen zweiten Eingangsanschluß B,einen Ausgangsanschluß Ound einen Wählanschluß S.
[0070] DieAusgängeder Schieberegister 15a bis 15d werden jeweilsden ersten Eingangsanschlüssen Ader Wähler 171a bis 171d übertragen.Die in der parallelen Ausgangssignalgruppe 16b enthaltenen Signalewerden jeweils ihren zweiten Eingangsanschlüssen B übertragen.
[0071] DasTestmoduswählsignalTMS wird gemeinsam den ersten Eingangsanschlüssen A der Wähler 172a bis 172d übertragen.Das Steuersignal 16a wird gemeinsam ihren zweiten Eingangsanschlüssen B übertragen.Das Testmoduswählsignal TMSwird jedem Wählanschluß S derWähler 171a bis 171d und 172a bis 172d übertragen.
[0072] Jederder Wähler 171a bis 171d und 172a bis 172d wählt einSignal, welches seinem ersten Eingangsanschluß A übertragen wird, oder ein Signal,welches seinem zweiten Eingangsanschluß B übertragen wird, entsprechendder Aktivität/Inaktivität einesSignals, welches seinem Wählanschluß S übertragenwird, und gibt ein gewähltesSignal an seinem Ausgangsanschluß O aus.
[0073] Wenndementsprechend das TestmoduswählsignalTMS aktiv ist, werden die Ausgängeder Schieberegister 15a bis 15d an den Ausgangsanschlüssen O derWähler 171a ungeachtetder parallelen Ausgangssignalgruppe 16b ausgegeben. Das aktivierteTestmoduswählsignalTMS wird an den Aus gangsanschlüssender Wähler 172a bis 172d ungeachtetdes Steuersignals 16a ausgegeben.
[0074] Wenndes weiteren das TestmoduswählsignalTMS inaktiv ist, wird die parallele Ausgangssignalgruppe 16b anden AusgangsanschlüssenO der Wähler 171a bis 171d ungeachtetder Ausgängeder Schieberegister 15a bis 15d ausgegeben. DasSteuersignal 16a wird an den Ausgangsanschlüssen O derWähler 172a bis 172d ausgegeben.
[0075] 5 zeigt ein Schaltungsdiagramm,welches eine praktische Anordnung der Eingangs/Ausgangspuffer 18a und 28a darstellt.Der Eingangs/Ausgangspuffer 18a besitzt einen Ausgangspuffer 181 undeinen Eingangspuffer 182. Der Eingangs/Ausgangspuffer 28a besitzteinen Ausgangspuffer 281 und einen Eingangspuffer 282.Der Ausgangspuffer 181 ist mit Leistungsquellen Vdd1 und Vss1verbunden und arbeitet unter einer Spannung, welche als Potentialdifferenzzwischen diesen Leistungsquellen Vdd1 und Vss1 erlangt wird. DerAusgangspuffer 281 ist mit Leistungsquellen Vdd2 und Vss2verbunden und arbeitet unter einer Spannung, welche als Potentialdifferenzzwischen diesen Leistungsquellen Vdd2 und Vss2 erlangt wird.
[0076] DieVerdrahtung 33a besitzt ein Ende, welches mit dem Ausgangsanschluß des Ausgangspuffers 181 undebenfalls mit dem Eingangsanschluß des Eingangspuffers 182 verbundenist, welche beide in dem Eingangs-/Ausgangspuffer 18a befindlich sind.Das andere Ende der Verdrahtung 33a ist mit dem Ausgangsanschluß des Ausgangspuffers 281 undebenfalls mit dem Eingangsanschluß des Eingangspuffers 282 verbunden,welche beide in dem Eingangs/Ausgangspuffer 28a befindlichsind.
[0077] Obwohlin der Figur nicht dargestellt, sind die Eingangs-/Ausgangspuffer 18b bis 18d bezüglich der Anordnung identischmit dem Eingangs-/Ausgangspuffer 18a, und die Eingangs-/Ausgangspuffer 28b bis 28d sindbezüglichder Anordnung identisch mit dem Eingangs-/Ausgangspuffer 28a.Jede der Verdrahtungen 33b bis 33d besitzt einEnde, welches mit dem Ausgangsanschluß ihres Ausgangspuffers und demEingangsanschluß ihresEingangspuffers verbunden ist, welche beide in jedem der Eingangs-/Ausgangspuffer 18b bis 18d befindlichsind, und das andere Ende, welches mit dem Ausgangsanschluß ihresAusgangspuffers und dem Eingangsanschluß ihres Eingangspuffers verbundenist, welche beide in jedem der Eingangs-/Ausgangspuffer 28b bis 28d befindlichsind.
[0078] Indem Ausgangspuffer 181 sind parasitäre Dioden 183 und 184 vorhanden.Die parasitäreDiode 183 besitzt eine Anode, welche mit dem Ausgangsanschluß des Ausgangspuffers 181 verbundenist, und eine Kathode, welche mit der Leistungsquelle Vdd1 verbundenist. Die parasitäreDiode 184 besitzt eine Kathode, welche mit dem Ausgangsanschluß des Ausgangspuffers 181 verbundenist, und eine Anode, welche mit der Leistungsquelle Vss1 verbundenist.
[0079] Ähnlich sindin dem Ausgangspuffer 281 parasitäre Dioden 283 und 284 vorhanden.Die parasitäreDiode 283 besitzt eine Anode, welche mit dem Ausgangsanschluß des Ausgangspuffers 281 verbundenist, und eine Kathode, welche mit der Leistungsquelle Vdd2 verbundenist. Die parasitäreDiode 284 besitzt eine Kathode, welche mit dem Ausgangsanschluß des Ausgangspuffers 281 verbunden ist,und eine Anode, welche mit der Leistungsquelle Vss2 verbunden ist.
[0080] EinAusgangssignal, welches an dem Ausgangsanschluß O des Schieberegisters 172a erlangt wird,wird als Signal verwendet, welches bestimmt, ob der Ausgangspuffer 181 normalarbeitet oder nicht. Ein an dem Ausgangsanschluß O des Wählers 171a erlangtesAusgangssignal wird als Eingangssignal zu dem Ausgangspuffer 181 verwendet.
[0081] Wenndas TestmoduswählsignalTMS aktiv ist, wird der Ausgang des Schieberegisters 15a an demAusgangsanschluß desAusgangspuffers 181 ausgegeben. Wenn demgegenüber dasTestmoduswählsignalTMS inaktiv ist, ist das Steuersignal 16a aktiv, wird einesder parallelen Ausgangssignale, welche die parallele Ausgangssignalgruppe 16b bilden unddem zweiten Eingangsanschluß Bdes Wählers 171a eingegebenwerden, an dem Ausgangsanschluß desAusgangspuffers 181 ausgegeben. Wenn sowohl das TestmoduswählsignalTMS als auch das Steuersignal 16a inaktiv sind, wird derAusgangsanschluß desAusgangspuffers 181 in einen isolierten Zustand versetzt(d.h. in einen Zustand einer hohen Impedanz), wobei eine Isolierungvon dem Ausgangspuffer 181 erfolgt.
[0082] Wenn ähnlich derAusgangspuffer 281 im Ansprechen auf ein Signal inaktiviertwird, welches die Aktivierung/Inaktivierung des Ausgangspuffers 281 steuert(d.h. ein Signal CNT, welches dem Ausgangspuffer 281 entsprechend 5 übertragen wird), wird der Ausgangsanschluß des Ausgangspuffers 281 ineinen Zustand einer hohen Impedanz versetzt.
[0083] EinTest zur Überprüfung derQualitätvon Verdrahtungen wird durch Aktivieren des TestmoduswählsignalsTMS, durch Inaktivieren des Ausgangspuffers 281 und durchFestlegen des elektrischen Potentials, welches von der LeistungsquelleVdd2 übertragenwird, auf einen hinreichend niedrigeren Wert des elektrischen Potentials,welches von der Leistungsquelle Vdd1 übertragen wird, durchgeführt. Beispielsweisewird das zuletzt Genannte auf einen höheren Wert als das zuerst Genanntewenigstens durch eine Übergangsspannungder parasitärenDiode 283 festge legt. Beispielsweise wird das durch die LeistungsquelleVdd2 übertrageneelektrische Potential an das durch die Leistungsquelle Vss2 übertrageneelektrische Potential angeglichen bzw. gleichgemacht.
[0084] Wennunter den oben beschriebenen Festlegungen das Testsignal TDI, welchesein logisches "H" aufweist, dem Schieberegister 15a gesendet wird,wird die parasitäreDiode 283 leitend und ermöglicht es einem Strom, in diedurch einen Pfeil in 5 dargestellteRichtung zu fließen,wenn nicht ein Defekt durch einen Bruch in der Verdrahtung 33a auftritt,da der Ausgangsanschluß desAusgangspuffers 281 eine sehr hohe Impedanz besitzt. Dementsprechendermöglichtes ein Messen des elektrischen Potentials der Leistungsquelle Vdd2,das Vorhandensein eines Defekts durch einen Bruch zu erfassen. Wenndas elektrische Potential der Leistungsquelle Vdd2 ein Ansteigenzeigt, erfolgt eine Beurteilung dahingehend, daß kein Defekt durch einen Bruchvorhanden ist. Wenn das elektrische Potential der LeistungsquelleVdd2 kein Ansteigen zeigt, erfolgt eine Beurteilung dahingehend,daß ein Defektdurch einen Bruch vorhanden ist.
[0085] Desweiteren wird das logische "L" den Verdrahtungen 33b bis 33d gesendet.Sogar dann, wenn kein Defekt durch einen Bruch in den Verdrahtungen 33b bis 33d auftritt,wird ein großerStrom in dem Ausgangspuffer 181 fließen, falls ein Defekt durcheinen Kurzschluß inder Verdrahtung 33a vorhanden ist. Dementsprechend ermöglicht einErfassen, ob der Strom, welcher in dem Ausgangspuffer 181 fließt, einAnsteigen zeigt oder nicht, das Vorhandensein oder das Nichtvorhandenseineines Defekts durch einen Kurzschluß.
[0086] Wennbeispielsweise der Strom, welcher in dem Ausgangspuffer 181 fließt, ansteigt,steigt der Strom an, welcher von der Außenseite des Moduls 1000 zuden Leistungsquellen Vdd1 und Vss1 fließt. Daher ist es möglich, denDefekt durch einen Kurzschluß durchMessen des Stroms der Leistungsquellen Vdd1 und Vss1 zu erfassen.
[0087] Wenn ähnlich dasTestsignal TDI, welches ein logisches "H" aufweist,den Schieberegistern 15b, 15c und 15d unterden oben beschriebenen Testbedingungen gesendet wird, ist es möglich, einenDefekt durch einen Bruch oder einen Defekt durch einen Kurzschluß der jeweiligenVerdrahtungen 33b, 33c und 33d zu erfassen.
[0088] ImGegensatz zu der oben beschriebenen Ausführungsform ist es möglich, einmalein logisches "L", welches als TestsignalTDI dient, dem Schieberegister 15a zu übertragen, und später ein "H" zu übertragen.Im Ansprechen auf dieses Testsignal wird lediglich einer der vonden Schieberegistern 15a bis 15d ausgegebenenlogischen Zuständezu "L", und der Rest wirdzu "H".
[0089] Indiesem Fall wird das durch die Leistungsquelle Vss2 übertrageneelektrische Potential auf einen Wert hinreichend größer alsdas durch die Leistungsquelle Vss1 übertragene elektrische Potential festgelegt.Beispielsweise wird deren Referenz nicht auf einen kleineren Wertals die Übergangsspannung derparasitärenDiode 284 festgelegt. Wenn entsprechend dieser Festlegungdie Verdrahtung 33a normal ist, wird ein Abfallen des elektrischenPotentials der Leistungsquelle Vss2 gemessen. Wenn ein Defekt durcheinen Bruch in der Verdrahtung 33a auftritt, wird keinderartiges Abfallen gemessen. Des weiteren ist der Defekt durcheinen Kurzschluß,welcher zwischen der Verdrahtung 33a und den Verdrahtungen 33b bis 33d auftritt,ebenfalls durch Messen des verbrauchten Stroms des Chips 101 erfaßbar.
[0090] Wenndementsprechend das Modul 100C von seiner Außenseiteaus überden Eingangsabschnitt des Schieberegisters 15a und denEingangsabschnitt fürdas Testsignal TDI anschließbarist, wird es möglich,den Defekt durch einen Bruch und den Defekt durch einen Kurzschluß von inder Mehrzahl vorkommenden Verdrahtungen durch Verwendung von lediglichzwei Abschnitten, welche mit der Außenseite für den Verdrahtungsqualitätstest zuverbinden sind, zu prüfen.
[0091] Wenndas TestmoduswählsignalTMS inaktiviert ist und die elektrischen Potentiale der LeistungsquellenVdd1, Vdd2, Vss1 und Vss2 auf vorbestimmte Werte festgelegt sind,ist es möglich,Signale zwischen den Chips 101 und 102 über dieVerdrahtungen 33a bis 33d durch Verwendung derEingangs-/Ausgangspuffer 18a bis 18d und 28a bis 28d zusenden und zu empfangen.
[0092] 6 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer vierten Ausführungsformder vorliegenden Erfindung darstellt. Ein Modul 100D unterscheidetsich von dem bezüglichder dritten Ausführungsformdargestellten Modul 1000 dahingehend, daß die Schieberegistergruppe 15 undder Wähler 17 ausgelassensind.
[0093] Während desTests der Verdrahtungen 33a bis 33d ändert dieinterne Logikschaltung 11 die parallelen Ausgangssignale,welche die parallele Ausgangssignalgruppe 16b für den Testbilden. Insbesondere wird eines der parallelen Ausgangssignale inein logisches "H" versetzt, und derRest wird in ein logisches "L" versetzt. Die parallelenAusgangssignale und diejenigen, welches ein logisches "H" aufweisen, werden aufeinanderfolgendgeändert.Alternativ wird eines der parallelen Ausgangssigna le in ein logisches "L" und der Rest in ein logisches "H" versetzt. Die parallelen Ausgangssignalewerden aufeinanderfolgend in ein Signal geändert, welches ein logisches "H" aufweist.
[0094] Beider vierten Ausführungsformist es ähnlichwie bei der dritten Ausführungsformmöglich,einen Defekt durch einen Bruch oder einen Defekt durch einen Kurzschluß der Verdrahtungen 33a bis 33d durchMessen des Vorhandenseins einer Änderungdes elektrischen Potentials oder ein Ansteigen des verbrauchtenStroms zwischen den Leistungsquellen Vdd1 und Vss1 zu erfassen.
[0095] Desweiteren ist es bei dieser Ausführungsformunnötig,das TestmoduswählsignalTMS oder das Testsignal TDI von außen einzugeben. Dementsprechendist es unnötig,die Abschnitte zu erhöhen, welchefür denTest mit der Außenseiteverbunden sind.
[0096] 7 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik einer fünften Ausführungsform der vorliegendenErfindung darstellt. Zwei Chips 101 und 102 sindin einem Modul 100E vorgesehen. Beispielsweise wird dasModul 100E als einziger Baustein realisiert.
[0097] DasModul 100E besitzt Verdrahtungen 311 bis 314 und 321 bis 323,welche zwischen zwei Chips 101 und 102 zur Verbindungdieser Chips 101 und 102 vorgesehen sind. Insbesonderewerden Signale, welche von dem Chip 101 auf den Chip 102 gerichtet sind, über dieVerdrahtungen 311 bis 314 gesendet, während Signale,welche von dem Chip 102 auf den Chip 101 gerichtetsind, überdie Verdrahtungen 321 bis 323 gesendet werden.
[0098] DerChip 101 enthälteine interne Logikschaltung 11, einen Demultiplexer 121,einen Wähler 122, Verdrahtungen 151 bis 154 und 131 bis 134 sowieein ODER-Gatter G1. Der Chip 102 enthält eine interne Logikschaltung 21,einen Demultiplexer 221, einen Wähler 222 und Verdrahtungen 251 bis 253 und 231 bis 233.Die interne Logikschaltung 11 ist mit einer LeistungsquelleVdd1, welche ein hohes elektrisches Potential überträgt, und einer LeistungsquelleVss1 verbunden, welche ein niedriges elektrisches Potential überträgt (beispielsweiseein Massepotential). Die interne Logikschaltung 11 arbeitetunter einer Spannung, welche als Potentialdifferenz zwischen diesenLeistungsquellen Vdd1 und Vss1 erlangt wird. Demgegenüber istdie interne Logikschaltung 21 mit einer LeistungsquelleVdd2, welche ein hohes elektrisches Potential überträgt, und einer Leistungsquelle Vss2verbunden, welche ein niedriges elektrisches Potential überträgt (beispielsweiseein Massepotential). Die interne Logikschaltung 21 arbeitetunter einer Spannung, welche als Potentialdifferenz zwischen diesenLeistungsquellen Vdd2 und Vss2 erlangt wird.
[0099] Dieinterne Logikschaltung 11 gibt Signale den Verdrahtungen 131 bis 134 aus,und es werden ihr Signale von den Verdrahtungen 321 bis 323 eingegeben.Die interne Logikschaltung 21 gibt Signale den Verdrahtungen 231 bis 233 aus,und es werden Signale von den Verdrahtungen 311 bis 314 eingegeben.Die Anzahl der Verdrahtungen 311 bis 314 brauchtnicht identisch mit der Anzahl der Verdrahtungen 321 bis 323 sein.
[0100] DerDemultiplexer 121 sendet ein Testsignal TDI einer der Verdrahtungen 151 bis 154.Eine Auswahl aus den Verdrahtungen 151 bis 154 wirdauf der Grundlage eines Steuersignals CTL bestimmt, welches demDemultiplexer 121 übertragenwird. Den Verdrahtungen 151 bis 154 übertra geneSignale werden als eine Eingangsgruppe dem Wähler 122 eingegeben.Den Verdrahtungen 131 bis 134 übertragene Signale werden alsdie andere Eingangsgruppe dem Wähler 122 eingegeben.Der Wähler 122 wählt entwederdie eine Eingangsgruppe oder die andere Eingangsgruppe und gibtdie gewählteEingangsgruppe den Verdrahtungen 311 bis 314 aus.
[0101] DerDemultiplexer 221 sendet ein Ausgangssignal des GattersG2 einer der Verdrahtungen 251 bis 253. Eine Wahlaus den Verdrahtungen 251 bis 253 wird auf derGrundlage des Steuersignals CTL bestimmt, welches dem Demultiplexer 221 übertragenwird. Signale, welche den Verdrahtungen 251 bis 253 übertragenwerden, werden als eine Eingangsgruppe dem Wähler 222 eingegeben.Signale, welche den Verdrahtungen 231 bis 233 übertragenwerden, werden als die andere Eingangsgruppe dem Wähler 222 eingegeben.Der Wähler 222 wählt entwederdie eine Eingangsgruppe oder die andere Eingangsgruppe und gibtdie gewählteEingangsgruppe den Verdrahtungen 321 bis 323 aus.
[0102] EineWahl zwischen einem Paar von Eingangsgruppen, welche jedem der Wähler 122 und 222 eingegebenwerden, wird auf der Grundlage eine Testmoduswählsignals TMS bestimmt. Wenndas TestmoduswählsignalTMS inaktiv ist, gibt jeder der Wähler 122 und 222 dieoben beschriebene andere Eingangsgruppe aus. Dementsprechend werdenSignale, welche von der internen Logikschaltung 11 den Verdrahtungen 131 bis 134 ausgegebenwerden, der internen Logikschaltung 21 über die Verdrahtungen 311 bis 314 eingegeben.Die Signale, welche von der internen Logikschaltung 21 denVerdrahtungen 231 bis 233 ausgegeben werden, werdender internen Logikschaltung 11 über die Verdrahtungen 321 bis 323 eingegeben.Wenn wie oben beschrieben das Testmoduswählsignal TMS inaktiv ist, führen dieChips 101 und 102 das Senden und Empfangen derSignale aus.
[0103] Wenndes weiteren das TestmoduswählsignalTMS inaktiv ist, gibt jeder der Wähler 122 die obenbeschriebene eine Eingangsgruppe aus. Dementsprechend werden dieSignale, welche von dem Demultiplexer 121 den Verdrahtungen 151 bis 154 ausgegebenwerden, der internen Logikschaltung 21 über die Verdrahtungen 311 bis 314 eingegeben.Die Signale, welche von dem Demultiplexer 221 den Verdrahtungen 251 bis 253 ausgegebenwerden, werden der internen Logikschaltung 11 über dieVerdrahtungen 321 bis 323 eingegeben. Wenn wieaus der obigen Beschreibung ersichtlich, das TestmoduswählsignalTMS aktiv ist, führendie Chips 101 und 102 das Senden und Empfangender Signale auf der Grundlage des Testsignals TDI ungeachtet desEingangs/Ausgangs der internen Logikschaltungen 11 und 12 aus.
[0104] DasODER-Gatter G1 erzeugt eine logische Summe der Signale, welche denVerdrahtungen 321 bis 323 übertragen werden, um ein Erfassungssignal TDOauszugeben. Das ODER-GatterG2 gibt eine logische Summe der den Verdrahtungen 311 bis 314 übertragenenSignale aus, welche dem Demultiplexer 321 eingegeben werden.
[0105] Wenndas TestmoduswählsignalTMS aktiv ist, wird das Testsignal TDI auf ein logisches "H" festgelegt. Der Demultiplexer 121 sendetdas Testsignal TDI lediglich einer Verdrahtung, beispielsweise der Verdrahtung 151,in Abhängigkeitdes Werts des Steuersignals CTL. In diesem Fall wird das logische "H" der Verdrahtung 151 übertragen,und es wird ein logisches "L" jeder der Verdrahtungen 152 bis 154 übertragen.
[0106] Ineinem Fall, bei welchem kein Fehler durch einen Bruch in der Verdrahtung 311 auftritt,wird das von dem ODER-Gatter G2 ausgegebene Signal zu einem logischen "H", und das Testsignal TDI wird dem Demultiplexer 221 gesendet.In einem Fall jedoch, bei welchem ein Defekt d durch einen Bruchin der Verdrahtung 311 vorhanden ist, wird das von dem ODER-GatterG2 ausgegebene Signal zu einem logischen "L".
[0107] ImAnsprechen auf eine Änderungdes Steuersignals CTL wird die Verdrahtung, durch welche der Demultiplexer 121 dasTestsignal TDI sendet, unter den Verdrahtungen 151 bis 154 geändert. Wenn dementsprechendein Defekt durch einen Bruch in einer der Verdrahtungen 311 bis 314 vorhandenist, wird das Testsignal TDI nicht dem Demultiplexer 221 indem Fall des Wählenseines vorbestimmten Steuersignals CTL gesendet.
[0108] DerDemultiplexer 221 sendet das Ausgangssignal des ODER-GattersG2 lediglich einer Verdrahtung, beispielsweise der Verdrahtung 251,in Abhängigkeitdes Werts des Steuersignals CTL. In diesem Fall wird unter der Bedingung,daß dasAusgangssignal des ODER-Gatters G2 ein logisches "H" ist, ein logisches "H" derVerdrahtung 221 und ein logisches "L" denVerdrahtungen 252 und 253 übertragen.
[0109] Ineinem Fall, bei welchem kein Defekt durch einen Bruch in der Verdrahtung 321 auftritt,wird das von dem ODER-Gatter G1 ausgegebene Signal zu einem logischen "H". Es wird nämlich das von dem ODER-GatterG1 ausgegebene Signal als das Erfassungssignal TDO erlangt, welchesdenselben logischen Zustand "H" wie denjenigen desTestsignals TDI besitzt.
[0110] Wennjedoch ein Defekt durch einen Bruch in der Verdrahtung 321 vorhandenist, wird das von dem ODER-Gatter G1 ausgegebene Signal sogar dannzu einem logischen "L", wenn das von demODER-Gatter G2 ausgegebene Signal ein logisches "H" ist.
[0111] ImAnsprechen auf eine Änderungdes Steuersignals CTL wird die Verdrahtung, durch welche der Demultiplexer 221 dasvon dem ODER-Gatter G2 ausgegebene Signal TDI sendet, unter denVerdrahtungen 251 bis 253 geändert. Dementsprechend wird indem Zustand, bei welchem ein Defekt durch einen Bruch in einer dervorliegenden Verdrahtungen 321 bis 323 vorhandenist, sogar dann, wenn das von dem ODER-Gatter G2 ausgegebene Signal ein logisches "H" ist, das Erfassungssignal TDO zu einemlogischen "L" in dem Fall desWählenseines bestimmten Steuersignals CTL. Somit stimmt die Logik des ErfassungssignalTDO nicht mit dem logischen "H" des TestsignalsTDI überein.
[0112] Wieoben beschrieben wird in dem Fall, bei welchem ein Defekt durcheinen Bruch in wenigstens einer der Verdrahtungen 311 bis 314 und 321 bis 323 vorhandenist, das Erfassungssignal TDO zu einem logischen "L" währendaufeinanderfolgender Änderungendes Steuersignals CTL unter der Bedingung, daß das TestmoduswählsignalTMS aktiviert ist und das Testsignal TDI auf ein logisches "H" festgelegt ist. Dementsprechend wirdes möglich,einen Defekt durch einen Bruch zu erfassen, welcher wenigstens ineiner der oben beschriebenen Verdrahtungen auftritt. In einem Fall,bei welchem kein Defekt durch einen Bruch in den Verdrahtungen vorhandenist, wird das Erfassungssignal TDO zu einem logischen "H" ungeachtet des Steuersignals CTL.
[0113] Eserübrigtsich, festzustellen, daß dasTestsignal TDI auf ein logisches "L" für eine Defekterfassungfestgelegt werden kann. In diesem Fall wird ein logisches "H" den Verdrahtungen 151 bis 154 und 251 bis 253 mitAusnahme zweier Verdrahtungen übertragen,welche von ih nen auf der Grundlage des Steuersignals CTL gewählt werden.Jedes der ODER-Gatter G1 und G2 wird durch ein UND-Gatter ersetzt. Wennein Defekt durch einen Bruch in wenigstens einer der Verdrahtungen 311 bis 314 und 321 bis 323 vorhandenist, wird das Erfassungssignal TDO zu einem logischen "H". Wenn kein Defekt durch einen Bruchin den Verdrahtungen 311 bis 314 und 321 bis 323 vorhandenist, wird das Erfassungssignal TDO zu einem logischen "L".
[0114] Esprüft nämlich jedesder logischen Gatter G1 und G2, ob ihre Eingänge miteinander übereinstimmen.Wenn ihre Eingängemiteinander übereinstimmen,ist es möglich,einen Defekt durch einen Bruch, welcher in den Verdrahtungen auftritt,vor dem Erreichen jedes der logischen Gatter G1 und G2 zu erfassen.
[0115] Ähnlich wieandere Ausführungsformenerfordert diese Ausführungsformlediglich zwei Abschnitte, welche mit der Außenseite für das Testsignal TDI zu verbindensind, welches bei der Erfassung eines Defekts durch einen Bruchverwendet wird, da ein serielles Signal oder ein Signal entsprechendeinem bestimmten logischen Zustand als das Testsignal TDI verwendetwerden kann.
[0116] Beidieser Ausführungsformist es möglich, einenDefekt durch einen Kurzschluß zuerfassen, welcher in den Verdrahtungen 311 bis 314 auftritt.Bei einem Ereignis, bei welchem ein Kurzschluß zwischen diesen Verdrahtungenauftritt, wird ein erhöhterBetrag eines Stroms in dem Wähler 122 verbraucht.Dies ist erfaßbarals elektrische Potentialänderungoder als Anstieg eines verbrauchten Stroms zwischen den LeistungsquellenVdd1 und Vss1. Des weiteren ist es möglich, einen Defekt durch einen Kurzschluß zu erfassen,welcher in den Verdrahtungen 321 bis 323 auftritt.Bei einem Ereignis, bei welchem ein Kurzschluß zwischen diesen Verdrahtungenauftritt, wird ein erhöhterBetrag eines Stroms in dem Wähler 222 verbraucht.Dies ist erfaßbarals elektrische Potentialänderungoder als Anstieg eines verbrauchten Stroms zwischen den Leistungsquellen Vdd2und Vss2.
[0117] 8 zeigt ein Schaltungsdiagramm,welches ein Beispiel einer Testtechnik bei einer sechsten Ausführungsformder vorliegenden Erfindung darstellt. Ein Modul 100F unterscheidetsich von dem bezüglichder fünftenAusführungsformdargestellten Modul 100F dahingehend, daß die Multiplexer 121 und 221 ausgelassenund Inverter 401 bis 406 hinzugefügt sindund des weiteren das ODER-Gatter G1 durch einen Wähler 124 undein Schieberegister 125 ersetzt ist und das ODER-GatterG2 durch einen Wähler 224 undein Schieberegister 225 ersetzt ist.
[0118] Eswird bei dieser Ausführungsformangenommen, daß dieVerdrahtungen 311 bis 314 in dieser Reihenfolgeangeordnet sind. Die Inverter 401 bis 404 sindabwechselnd jeweils mit diesen Verdrahtungen 311 bis 314 versehen.Insbesondere invertieren die Inverter 401 und 402,welche in dem Chip 101 befindlich sind, die von dem Wähler 122 ausgegebenen Signaleund übertragendie invertierten Signale den Verdrahtungen 312 bzw. 314.Die Inverter 403 und 404, welche in dem Chip 102 befindlichsind, invertieren die überdie Verdrahtungen 312 bzw. 314 gesendeten Signaleund übertragendie invertierten Signale der internen Logikschaltung 21.Bei dieser Anordnung ändertdie Anwesenheit der Inverter 401 bis 404 nichtdie Logik der Signale, welche von dem Wähler 122 der internenLogikschaltung 21 übertragenwerden.
[0119] Desweiteren wird bei dieser Ausführungsformangenommen, daß dieVerdrahtungen 321 bis 323 in dieser Reihen folgeangeordnet sind. Die Inverter 405 und 406 sindin der Verdrahtung 322 vorgesehen. Insbesondere invertiertder Inverter 405, welcher in dem Chip 102 befindlichist, das von dem Wähler 222 ausgegebeneSignal und überträgt das invertierteSignal der Verdrahtung 322. Der Inverter 406,welcher in dem Chip 101 befindlich ist, invertiert das über dieVerdrahtung 322 gesendete Signal und überträgt das invertierte Signal derinternen Logikschaltung 11. Bei dieser Anordnung ändert dasVorhandensein der Inverter 405 und 406 nicht dieLogik der Signale, welche von dem Wähler 222 der internenLogikschaltung 11 übertragenwerden.
[0120] Wiedem ODER-Gatter G2 (vgl. 7)werden dem Wähler 224 dieSignale eingegeben, welche den Verdrahtungen 311 bis 314 übertragenwerden. Jedoch ist der Wähler 224 mitden Verdrahtungen 312 und 314 durch die Inverter 403 bzw. 404 verbunden.Somit werden dem Wähler 224 dieAusgangssignale der Inverter 404 und 404 eingegeben.
[0121] Wiedem ODER-Gatter G1 (vgl. 7)werden dem Wähler 124 dieSignale eingegeben, welche den Verdrahtungen 321 bis 323 übertragenwerden. Jedoch ist der Inverter 406 zwischen dem Wähler 124 undder Verdrahtung 322 angeordnet. Somit wird dem Wähler 124 derAusgang des Inverters 406 eingegeben.
[0122] DasTestsignal TDI wird allen Verdrahtungen 151 bis 154 übertragen.Dementsprechend ist jedes der Signale, welches die Eingangsgruppedes Wählers 122 bildet,das Testsignal TDI. Das Ausgangssignal des Wählers 224 wird allenVerdrahtungen 251 bis 253 übertragen. Dementsprechendist jedes der Signale, welche eine Eingangsgruppe des Wählers 222 bilden,das Ausgangssignal des Wählers 224.
[0123] DemSchieberegister 225 wird das Ausgangssignal des Wählers 224 eingegeben.Der Ausgang des Wählers 224 wirdaus vier Eingängendes Wählers 224 aufder Grundlage des Ausgangs des Schieberegisters 225 gewählt.
[0124] 9 zeigt ein Schaltungsdiagramm,welches eine praktische Anordnung des Schieberegisters 225 unddes Wählers 224 darstellt.Das Schieberegister 225 besitzt einen Taktanschluß CL, welchem dasAusgangssignal des Wählers 224 übertragen wird.Vorzugsweise wird das Ausgangssignal des Wählers 224 dem Taktanschluß CL desSchieberegisters 225 übereine Rauschunterdrückungsvorrichtung(noise canceller) 226 übertragen.
[0125] DasSchieberegister 225 besitzt einen Dateneingangsanschluß DI, welcherdirekt mit einem Datenausgangsanschluß DO verbunden ist. Im Ansprechenauf eine Einwegübertragungdes logischen Zustands des dem Taktanschluß CL übertragenen Signals werdenlediglich ein logisches "H" und drei logische "L" von dem Schieberegister 225 derartausgegeben, daß dieselogischen Ausgangssignale unter den Schiebeausgangsanschlüssen SA,SB, SC und SD zirkulieren.
[0126] DerWähler 224 besitztUND-Gatter 224a bis 224d, welche über einenvon zwei Eingangsanschlüssendavon mit den Schiebeausgangsanschlüssen SA, SB, SC und SD desSchieberegisters 225 jeweils verbunden sind. Die UND-Gatter 224a bis 224d sind über denanderen Eingangsanschluß davonmit den Verdrahtungen 311 bis 314 jeweils verbunden. Jedochwird dem anderen Eingangsanschluß des UND-Gatters 224b dasAusgangssignal des Inverters 403 übertragen (vgl. 8). Dem anderen Eingangsanschluß UND-Gatters 224d wirddas Ausgangssignal des Inverters 404 übertragen (vgl. 8).
[0127] DerWähler 224 enthält des weiterenein ODER-Gatter 224e, welches eine logische Summe der Ausgangssignaleder UND-Gatter 224a bis 224d ausgibt. Ein Ausgangssignaldes ODER-Gatters 224e wird als Ausgangssignal des Wählers 224 dem Wähler 222 ebensowie dem Taktanschluß CLdes Schieberegisters 225 übertragen.
[0128] DemSchieberegister 125 wird der Ausgang des Wählers 124 eingegeben.Der Ausgang des Wählers 124 wirdunter drei Eingängendes Wählers 124 aufder Grundlage des Ausgangs des Schieberegisters 125 gewählt.
[0129] 10 zeigt ein Schaltungsdiagramm,welches eine praktische Anordnung des Schieberegisters 125 unddes Wählers 124 darstellt.Das Schieberegister 125 besitzt einen Taktanschluß CL, welchem dasAusgangssignal des Wählers 124 übertragen wird.Vorzugsweise wird das Ausgangssignal des Wählers 124 dem TaktsignalCL des Schieberegisters 125 über eine Rauschunterdrückungsvorrichtung 126 übertragen.
[0130] DasSchieberegister 125 besitzt einen Dateneingangsanschluß DI, welchermit einem Datenausgangsanschluß DOverbunden ist. Im Ansprechen auf einen Übergang in eine Richtung deslogischen Zustands des dem Taktanschluß CL übertragenen Signals werdenlediglich ein logisches "H" und zwei logische "L" von dem Schieberegister 125 derart ausgegeben,daß dieselogischen Ausgängeunter SchiebeausgangsanschlüssenSA, SB und SC in dieser Reihenfolge zirkulieren.
[0131] DerWähler 124 besitztUND-Gatter 124a bis 124c, welche über einenvon zwei Eingangsanschlüssendavon mit den Schiebeausgangsanschlüssen SA, SB bzw. SC des Schieberegisters 125 verbundensind. Die UND-Gatter 124a bis 124c sind über denanderen Eingangsanschluß davonjeweils mit den Verdrahtungen 321 bis 323 verbunden.Jedoch wird dem anderen Eingangsanschluß des UND-Gatters 124b dasAusgangssignal des Inverters 406 übertragen (vgl. 8).
[0132] DerWähler 124 enthält des weiterenein ODER-Gatter 124d, welches eine logische Summe der Ausgangssignaleder UND-Gatter 124a bis 124c ausgibt. Ein Ausgangssignaldes ODER-Gatters 124d wird als Ausgang des Wählers 124 demTaktsignal CL des Schieberegisters 125 übertragen. Des weiteren dientdas Ausgangssignal des ODER-Gatters 124d als das ErfassungssignalTDO.
[0133] Wenndas TestmoduswählsignalTMS aktiv ist, wird das Testsignal TDI den anderen Eingangsanschlüssen derjeweiligen UND-Gatter 224a bis 224d übertragen.Wenn eine Wiederholung von "H" und "L" als die Logik des Testsignals TDI angenommenwird, wird ein logisches "H" aufeinanderfolgendan den SchiebeausgangsanschlüssenSA bis SD des Schieberegisters 225 in einer Zirkulationausgegeben.
[0134] Wenn ähnlich dasTestmoduswählsignal TMSaktiv ist, wird der Ausgang des Wählers 224 den anderenEingangsanschlüssender jeweiligen UND-Gatter 124a bis 124c übertragen.Wenn eine Wiederholung von "H" und "L" als der logische Zustand des TestsignalsTDI angenommen wird, wird ein ausgegebenes logisches "H" aufeinanderfolgend an den Schiebeausgangsanschlüssen SAbis SC des Schieberegisters 125 in Zirkulation ausgegeben.
[0135] Unterder Bedingung, daß keinDefekt durch einen Bruch in den Verdrahtungen 311 bis 314 vorhandenist, stimmt das Ausgangssignal des Wählers 224e mit demTestsignal TDI übereinund besitzt dementsprechend denselben logischen Zustand "H" und "L" ungeachtetdavon, welcher der Schiebeausgangsanschlüsse SA bis SD des Schieberegisters 225 einlogisches "H" ausgibt. Des weiterenstimmt unter der Bedingung, daß keinDefekt durch einen Bruch in den Verdrahtungen 321 bis 323 vorhanden ist,das Ausgangssignal des Wählers 124e mitdem Testsignal TDI übereinund besitzt dementsprechend denselben logischen Zustand "H" und "L" ungeachtet davon,welcher der Schiebeausgangsanschlüsse SA bis SC des Schieberegisters 125 einlogisches "H" ausgibt.
[0136] Indem Fall jedoch, bei welchem ein Defekt durch einen Bruch beispielsweisein der Verdrahtung 312 vorhanden ist, kann das Gatter 224b sogardann nicht ein "H" ausgeben, wenn einlogisches "H" an dem Schiebeausgangsanschluß SB ausgegeben wird.Dementsprechend stimmt das Ausgangssignal des Wählers 224e nicht mitdem Testsignal TDI überein.Des weiteren stimmt in einem Fall, bei welchem kein Defekt durcheinen Bruch in den Verdrahtungen 311 bis 314 vorhandenist, das Erfassungssignal TDO nicht mit dem Testsignal TDI überein,wenn ein Defekt durch einen Bruch in der Verdrahtung 322 auftritt.
[0137] Dementsprechendist das Vorhandensein eines Defekts durch einen Bruch auf der Grundlageeiner Übereinstimmungoder einer Nichtübereinstimmungin einem Vergleich zwischen dem Übergang deslogischen Zustands des Erfassungssignals TDO und demjenigen desTestsignals TDI unter der Bedingung erfaßbar, daß ein Übergang des logischen Zustandsdes Testsignals TDI eine vorbestimmte Anzahl von Malen wiederholtwird (in diesem Fall 12-mal) äquivalentzu einem geringsten gemeinsamen Vielfachen der Anzahl von Verdrahtungen 311 bis 314 undder Anzahl von Verdrahtungen 321 bis 323.
[0138] Desweiteren ermöglichtes das Bereitstellen der Inverter 401 bis 406,den logischen Zustand der Signale zu differenzieren, welche über wechselseitig benachbarteVerdrahtungen der Verdrahtungen 311 bis 314 und 321 bis 323 gesendetwerden. Dementsprechend kann ähnlichwie bei der oben beschriebenen dritten Ausführungsform bei der sechstenAusführungsformein Defekt durch einen Kurzschluß, welcher zwischen benachbartenVerdrahtungen auftritt, durch Messen des Vorhandenseins einer elektrischenPotentialänderungoder eines Ansteigens des verbrauchten Stroms zwischen den Leistungsquellen Vdd1und Vss1 erfaßtwerden.
[0139] Esversteht sich, daß dieInverter 401 bis 404 in dem Fall weggelassen werdenkönnen,bei welchem ein Erfassen eines Defekts durch einen Kurzschluß unnötig ist.
[0140] 11 zeigt ein Schaltungsdiagramm,das eine andere praktische Anordnung des Schieberegisters 225 darstellt,welches mit demjenigen ersetzt werden kann, das bezüglich dersechsten Ausführungsformdargestellt ist. 12 zeigtein Schaltungsdiagramm, welches eine andere praktische Anordnungdes Schieberegisters 125 darstellt, welches mit demjenigenersetzt werden kann, das bezüglich dersechsten Ausführungsformdargestellt ist.
[0141] Anstelledes Ausgangssignals des Wählers 224 wirddas Testmodussignal TMS dem Taktsignal CL des Schieberegisters 225 eingegeben.Anstelle des Ausgangssignals des Wählers 124 wird dasTestmodussignal TMS dem Taktanschluß CL des Schieberegisters 125 eingegeben.Des weiteren wird ein RücksetzsignalRESET einem Rücksetzanschluß RST derjeweiligen Schieberegister 125 und 225 eingegeben.Der Rest der Anordnung ist ähnlichdemjenigen bei der sechsten Ausführungsform.
[0142] DieseAusführungsformbenutzt einen Übergangdes logischen Zustands des Testmodussignals TMS anstelle einer Benutzungdes Übergangsdes logischen Zustands des Testsignals TDI. Zuerst wird das RücksetzsignalRESET aktiviert, um ein "H" an dem Schiebeausgangsanschluß SA derjeweiligen Schieberegister 125 und 225 auszugebenund um ein "L" an den anderen Schiebeausgangsanschlüssen auszugeben.Danach wird im Ansprechen auf einen Übergang des logischen Zustandsdes Testmodussignals TMS der Schiebeausgangsanschluß, welcher ein "H" erzeugt, aufeinanderfolgend unter denSchiebeausgangsanschlüssenSB, SC, SA, ... in dem Schieberegister 124 und unter denSchiebeausgangsanschlüssenSB, SC, SD, SA, ... in dem Schieberegister 224 geändert.
[0143] Dementsprechendkann diese Ausführungsform ähnlich wiedie sechste Ausführungsformdas Vorhandensein eines Defekts durch einen Bruch auf der Grundlageeiner Übereinstimmungoder Nichtübereinstimmungin einem Vergleich zwischen dem Übergangdes logischen Zustands des Erfassungssignals TDO und demjenigendes Testsignals TDI erfassen.
[0144] Vorstehendwurde ein Multichip-Modul offenbart. Ein Wähler besitzt einen ersten Eingangsanschluß, welchemein Testsignal übertragenwird, einen zweiten Eingangsanschluß, welcher mit einem Ausgangsanschluß einerersten internen Logikschaltung verbunden ist, und einen Ausgangsanschluß, welcher über eineVerdrahtung mit einem Eingangsanschluß einer zweiten internen Logikschaltungverbunden ist. Ein anderer Wählerbesitzt einen Eingangsanschluß,welcher mit der Verdrahtung verbunden ist, einen anderen Eingangsanschluß, welcher miteinem Ausgangsanschluß derzweiten internen Logikschaltung verbunden ist, und einen Ausgangsanschluß, welcher über eineandere Verdrahtung mit einem Signaleingangsanschluß der zweiteninternen Logikschaltung verbunden ist. Jeder Wähler gibt selektiv ein Signal,welches seinem ersten Eingangsan schluß eingegeben wird, oder einSignal, welches seinem zweiten Eingangsanschluß B übertragen wird, auf der Grundlageeines Testmodussignals aus.

权利要求:
Claims (15)
[1] Multichip-Modul (100A, 100B)mit einem ersten Chip (101), einem zweiten Chip (102)sowie einer ersten Verdrahtung (31a) und einer zweitenVerdrahtung (32a), welche jeweils den ersten Chip und den zweitenChip verbinden, wobei der erste Chip eine interne Schaltung(11), welche einen Ausgangsanschluß (13a) und einenEingangsanschluß (14a)aufweist, und einen Wähler(12a) aufweist, welcher einen ersten Eingangsanschluß (A), einenzweiten Eingangsanschluß (B),der mit dem Ausgangsanschluß derinternen Schaltung des ersten Chips verbunden ist, und einen Ausgangsanschluß (O) aufweist,der selektiv ein Signal, welches dem ersten Eingangsanschluß übertragenwird, oder ein Signal ausgibt, welches dem zweiten Eingangsanschluß übertragenwird, der zweite Chip eine interne Schaltung (21),welche einen Ausgangsanschluß (23a)und einen Eingangsanschluß (24a) aufweist,und einen Wähler(22a) aufweist, welcher einen ersten Eingangsanschluß (A), dermit dem Eingangsanschluß derinternen Schaltung des zweiten Chips verbunden ist, einen zweitenEingangsanschluß (B),der mit dem Ausgangsanschluß derinternen Schaltung des zweiten Chips verbunden ist, und einen Ausgangsanschluß (O) aufweist, derAusgangsanschluß desWählersdes ersten Chips überdie erste Verdrahtung mit dem Eingangsanschluß der internen Schaltung deszweiten Chips verbunden ist, der Ausgangsanschluß des Wählers deszweiten Chips überdie zweite Verdrahtung mit dem Eingangsanschluß der internen Schaltung desersten Chips verbunden ist, der Wähler des zweiten Chips dasSignal, welches dem ersten Eingangsanschluß davon übertragen wird, dem Ausgangsanschluß davonausgibt, wenn der Wählerdes ersten Chips das Signal, welches dem ersten Eingangsanschluß davon übertragen wird,dem Ausgangsanschluß davonausgibt, und der Wählerdes zweiten Chips das Signal, welches dem zweiten Eingangsanschluß davon übertragen wird,dem Ausgangsanschluß davonausgibt, wenn der Wählerdes ersten Chips das Signal, welches dem zweiten Eingangsanschluß davon übertragen wird,dem Ausgangsanschluß davonausgibt.
[2] Multichip-Modul nach Anspruch 1, gekennzeichnet durcheinen Inverter (45), welcher unmittelbar vor dem erstenEingangsanschluß desWählers deszweiten Chips vorgesehen ist.
[3] Multichip-Modul nach Anspruch 1 oder 2, gekennzeichnetdurch einen Treiber (90), welcher ein Testsignal (TDI)dem Eingangsanschluß desWählers desersten Chips überträgt.
[4] Multichip-Modul (100C, 100D) miteinem ersten Chip (101), einem zweiten Chip (102)und einer Mehrzahl von Verdrahtungen (33a ~ 33d),welche jeweils den ersten Chip und den zweiten Chip verbinden, wobei dererste Chip eine interne Schaltung (11), welche eineAusgangssignalgruppe (16b) ausgibt, die aus einer Mehrzahlvon Ausgangssignalen besteht, und einen Eingangspuffer (181)und einen Ausgangspuffer (182) aufweist, welche für jede derin der Mehrzahl vorkommenden Verdrahtungen vorgesehen sind, derzweite Chip einen Eingangspuffer (281) und einen Ausgangspuffer(282) aufweist, welche für jede der in der Mehrzahlvorkommenden Verdrahtungen vorgesehen sind, jeder der jeweiligenAusgangspuffer des ersten Chips unter einer Spannung arbeitet, welcheals Potentialdifferenz zwischen einer ersten Leistungsquelle (Vdd1)und einer zweiten Leistungsquelle (Vss1) erlangt wird, einen Ausgangsanschluß, welchermit einem Ende einer entsprechenden Verdrahtung aus der Mehrzahlvon Verdrahtungen verbunden ist, und einen Eingangsanschluß aufweist,welchem entweder ein entsprechendes Ausgangssignal aus der Mehrzahlvon Ausgangssignalen oder ein Testsignal (TDI) übertragen wird, jederder jeweiligen Eingangspuffer des ersten Chips einen Eingangsanschluß aufweist,welcher mit einem Ende der entsprechenden einen Verdrahtung ausder Mehrzahl von Verdrahtungen verbunden ist, jeder der jeweiligenAusgangspuffer des zweiten Chips unter einer Spannung arbeitet,welche als Potentialdifferenz zwischen einer dritten Leistungsquelle.(Vdd2) und einer vierten Leistungsquelle (Vss2) erlangt wird, undeinen Ausgangsanschluß aufweist, welchermit dem anderen Ende der entsprechenden einen Verdrahtung aus derMehrzahl von Verdrahtungen verbunden ist und in einen Zustand versetztwird, bei welchem eine Isolierung von dem Ausgangspuffer des zweitenChips erfolgt, wenn der Ausgangspuffer des zweiten Chips inaktivist, jeder der jeweiligen Eingangspuffer des zweiten Chipseinen Eingangsanschluß aufweist,welcher mit dem anderen Ende der entsprechenden einen Verdrahtungaus der Mehrzahl von Verdrahtungen verbunden ist und ein logischerZustand lediglich eines Testsignals sich von den logischen Zuständen deranderen Testsignale unterscheidet.
[5] Multichip-Modul nach Anspruch 4, dadurch gekennzeichnet,daß einelektrisches Potential der zweiten Leistungsquelle gleich einemelektrischen Potential der vierten Leistungsquelle ist und ein elektrischesPotential der dritten Leistungsquelle an ein elektrisches Potentialder zweiten Leistungsquelle gegenüber einem elektrischen Potentialder ersten Leistungsquelle angenähertist, wenn der Ausgangspuffer inaktiv ist.
[6] Multichip-Modul (1000) nach Anspruch 4,gekennzeichnet durch eine Mehrzahl von Schieberegistern (15a ~ 15d),welche fürjede aus der Mehrzahl von Verdrahtungen zum aufeinanderfolgendenSenden der Testsignale vorgesehen sind, und einen Wähler (17),welcher selektiv Ausgangssignale der in der Mehrzahl vorkommendenSchieberegister oder der Ausgangssignalgruppe (16b) denEingangsanschlüssender in der Mehrzahl vorkommenden Ausgangspuffer des ersten Chipszuführt.
[7] Multichip-Modul (100D) nach Anspruch 4,dadurch gekennzeichnet, daß dieinterne Schaltung das Testsignal ausgibt.
[8] Multichip-Modul (100E) mit einem erstenChip (101), einem zweiten Chip (102), einer Mehrzahlvon ersten Verdrahtungen (311 ~ 314) zum Sendenvon Signalen von dem ersten Chip zu dem zweiten Chip und einer Mehrzahlvon zweiten Verdrahtungen (321 ~ 323) zum Sendenvon Signalen von dem zweiten Chip zu dem ersten Chip, wobei dererste Chip eine interne Schaltung (11), eineerste Verdrahtungsgruppe (131 ~ 134), welcher einAusgangssignal der internen Schaltung des ersten Chips übertragenwird, eine zweite Verdrahtungsgruppe (151 ~ 154), einenDemultiplexer (121), welchem ein Testsignal (TDI) eingegebenwird und welcher das Testsignal einer Verdrahtung der zweiten Verdrahtungsgruppe desersten Chips auf der Grundlage eines Steuersignals (CTL) überträgt, einenWähler(122), welcher ein der ersten Verdrahtungsgruppe des erstenChips übertragenesSignal oder ein der zweiten Verdrahtungsgruppe des ersten Chips übertragenesSignal den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt,und ein Verknüpfungsglied(G1) aufweist, welches eine logische Operation für die Signale ausführt, welche denin der Mehrzahl vorkommenden zweiten Verdrahtungen übertragenwerden, der zweite Chip eine interne Schaltung (21), einVerknüpfungsglied(G2), welches eine logische Operation für die in der Mehrzahl vorkommenden erstenVerdrahtungen übertragenenSignale ausführt, eineerste Verdrahtungsgruppe (231 ~ 233), welcher einAusgangssignal der internen Schaltung des zweiten Chips übertragenwird, eine zweite Verdrahtungsgruppe (251 ~ 253), einenDemultiplexer (221), welchem ein Ausgangssignal des Verknüpfungsgliedsdes zweiten Chips eingegeben wird und welcher das Ausgangssignaldes Verknüpfungsgliedsdes zweiten Chips einer Verdrahtung der zweiten Verdrahtungsgruppedes zweiten Chips auf der Grundlage des Steuersignals (CTL) überträgt, und einenWähler(222) aufweist, welcher ein Signal, welches der erstenVerdrahtungsgruppe des zweiten Chips übertragen wird, oder ein Signalausgibt, welches der zweiten Verdrahtungsgruppe des zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen ausgibt, derWählerdes zweiten Chips das Signal, welches der ersten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen ausgibt,wenn der Wähler desersten Chips das Signal, welches der ersten Verdrahtungsgruppe desersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt, derWählerdes zweiten Chips das Signal, welches der zweiten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen ausgibt,wenn der Wähler desersten Chips das Signal, welches der zweiten Verdrahtungsgruppedes ersten Chips übertragen wird,den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt, und jedesVerknüpfungsglieddes ersten Chips und jedes Verknüpfungsglieddes zweiten Chips überprüft, ob ihreEingangssignale miteinander übereinstimmen.
[9] Multichip-Modul nach einem der Ansprüche 1, 3und 8, dadurch gekennzeichnet, daß ein Testmoduswählsignal(TMS) zum Steuern von Operationen des Wählers des ersten Chips unddes Wählersdes zweiten Chips dem ersten Chip und dem zweiten Chip übertragenwird.
[10] Multichip-Modul (100F) mit einem erstenChip (101), einem zweiten Chip (102), einer Mehrzahlvon ersten Verdrahtungen (311 ~ 314) zum Sendenvon Signalen von dem ersten Chip zu dem zweiten Chip, und einerMehrzahl von zweiten Verdrahtungen (321 ~ 323)zum Senden von Signalen von dem zweiten Chip zu dem ersten Chip,wobei der erste Chip eine interne Schaltung (11), eineerste Verdrahtungsgruppe (131 ~ 134), welcher einAusgangssignal der internen Schaltung des ersten Chips übertragenwird, eine zweite Verdrahtungsgruppe (151 ~ 154),welche eine Mehrzahl von Verdrahtungen aufweist, welchen ein Testsignal(TDI) übertragenwird, einen ersten Wähler(122), welcher ein Signal, welches der ersten Verdrahtungsgruppedes ersten Chips übertragenwird, oder ein Signal, welches der zweiten Verdrahtungsgruppe desersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt,und einen zweiten Wähler(124) aufweist, welcher eines von Signalen ausgibt, welcheden in der Mehrzahl vorkommenden zweiten Verdrahtungen übertragen werden, derzweite Chip eine interne Schaltung (21), einenersten Wähler(224), welcher eines von Signalen ausgibt, welche den inder Mehrzahl vorkommenden ersten Verdrahtungen übertragen werden, eineerste Verdrahtungsgruppe (231 ~ 233), welcher einAusgangssignal der internen Schaltung des zweiten Chips übertragenwird, eine zweite Verdrahtungsgruppe (251 ~ 253),welche eine Mehrzahl von Verdrahtungen aufweist, denen das Ausgangssignaldes Wählersdes zweiten Chips übertragenwird, und einen zweiten Wähler(222) aufweist, welcher ein Signal, welches der erstenVerdrahtungsgruppe des zweiten Chips übertragen wird, oder ein Signal,welches der zweiten Verdrahtungsgruppe des zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen ausgibt, derzweite Wählerdes zweiten Chips das Signal, welches der ersten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen ausgibt,wenn der Wählerdes ersten Chips das Signal, welches der ersten Verdrahtungsgruppedes er sten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt,und der zweite Wählerdes zweiten Chips das Signal, welches der zweiten Verdrahtungsgruppedes zweiten Chips übertragenwird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen ausgibt,wenn der erste Wählerdes ersten Chips das Signal, welches der zweiten Verdrahtungsgruppedes ersten Chips übertragenwird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.
[11] Multichip-Modul nach Anspruch 10, dadurch gekennzeichnet,daß einTestmoduswählsignal (TMS)zum Steuern von Operationen des ersten Wählers des ersten Chips unddes zweiten Wählers deszweiten Chips dem ersten Chip und dem zweiten Chip übertragenwird.
[12] Multichip-Modul nach Anspruch 10, dadurch gekennzeichnet,daß dererste Chip ein Schieberegister (125) aufweist, welchemdas Ausgangssignal des zweiten Wählersdes ersten Chips eingegeben wird, und der zweite Wähler desersten Chips eine Ausgabe in Abhängigkeiteines Ausgangssignals des Schieberegisters des ersten Chips durchführt.
[13] Multichip-Modul nach Anspruch 10, dadurch gekennzeichnet,daß derzweite Chip ein Schieberegister (225) aufweist, welchemdas Ausgangssignal des ersten Wählersdes zweiten Chips eingegeben wird, und der erste Wähler deszweiten Chips eine Ausgabe in Abhängigkeit eines Ausgangssignalsdes Schieberegisters des zweiten Chips durchführt.
[14] Multichip-Modul nach Anspruch 10, gekennzeichnetdurch einen ersten Inverter (401, 402) und einenzweiten Inverter (403, 404), welche in einer Verdrahtung(312, 314) der in der Mehrzahl vorkommenden erstenVerdrahtungen befindlich sind, wobei der erste Inverter undder zweite Inverter in dem ersten Chip (101) bzw. dem zweitenChip (102) vorgesehen sind, und der erste Wähler (224)des zweiten Chips überden zweiten Inverter mit einer Verdrahtung verbunden ist.
[15] Multichip-Modul nach Anspruch 10 oder 14, gekennzeichnetdurch einen ersten Inverter (405) und einen zweiten Inverter(406), welche in einer Verdrahtung (322) der inder Mehrzahl vorkommenden zweiten Verdrahtungen befindlich sind,wobei der erste Inverter und der zweite Inverter in dem zweitenChip (102) bzw. dem ersten Chip (101) vorgesehensind, und der zweite Wählerdes ersten Chips überden zweiten Inverter (406) mit einer Verdrahtung der inder Mehrzahl vorkommenden zweiten Verdrahtungen verbunden ist.

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US6909649B2|2005-06-21|Semiconductor device and semiconductor integrated circuit

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US20110080185A1|2011-04-07|Method for testing through-silicon-via and the circuit thereof

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JP4187022B2|2008-11-26|半導体装置、半導体集積回路およびバンプ抵抗測定方法

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US7205783B2|2007-04-17|Semiconductor integrated circuit, and electrostatic withstand voltage test method and apparatus therefor

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US6665827B2|2003-12-16|Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system for utilizing the semiconductor integrated circuit

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EP1308736B1|2006-04-26|Prüfschaltung und integrierte Halbleiterschaltung zur Durchführung der Überprüfung von Knotenverbindungen

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US9933475B2|2018-04-03|Semiconductor device and multi-chip module

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US6393592B1|2002-05-21|Scan flop circuitry and methods for making the same

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US7332907B2|2008-02-19|Semiconductor device having a connection inspecting circuit for inspecting connections of power source terminals and grounding terminals

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RU2191396C2|2002-10-20|Тестовый режим высокого импеданса для jtag

同族专利:

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公开号 | 公开日

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JP2005017099A|2005-01-20|

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US6844624B1|2005-01-18|

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KR20050004685A|2005-01-12|

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US20040262747A1|2004-12-30|

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JP4190961B2|2008-12-03|

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KR100592151B1|2006-06-23|

引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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法律状态:
2005-01-27| OP8| Request for examination as to paragraph 44 patent law|

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2007-05-31| 8131| Rejection|

优先权:

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申请号 | 申请日 | 专利标题

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