Integrierter Halbleiterspeicher mit redundanten Speicherzellen

专利摘要:
Einintegrierter Halbleiterspeicher mit redundanten Speicherzellen umfasstSpeicherzellen (Z), die übererste und zweite Wortleitungen (WL1, WL2) ansteuerbar und durchredundante Speicherzellen (Z') ersetzbar sind. In den Speicherzellen(Z, Z') eines ersten Speicherzellentyps (SZ1) sind Daten entsprechendden an einem Dateneingangsanschluss (DIO) anliegenden Daten abspeicherbar,wohingegen in den Speicherzellen eines zweiten Speicherzellentyps(SZ2) Daten zu am Dateneingangsanschluss (DIO) anliegenden Dateninvertiert abspeicherbar sind. Der integrierte Halbleiterspeicherumfasst eine Schaltung zur Dateninvertierung (60, 60'), durch dieDaten in eine redundante Speicherzelle (Z') invertiert zu den amDateneingangsanschluss anliegenden Daten eingeschrieben werden,wenn die fehlerhafte Speicherzelle und die sie ersetzende redundanteSpeicherzelle (Z') sich in unterschiedlichen Wortleitungsstreifen(SFa, SFb, SFc, SFd) eines Bitleitungstwists befinden und wenn diefehlerhafte Speicherzelle (Z) und die sie ersetzende redundante Speicherzelle(Z') unterschiedlichen Speicherzellentypen zugehörig sind.
公开号:DE102004006288A1
申请号:DE200410006288
申请日:2004-02-09
公开日:2005-09-08
发明作者:Georg Erhard Dr. Eggers；Arndt Gruber；Johann Pfeiffer；Manfred Pröll；Stephan Dr. Schröder
申请人:Infineon Technologies AG；
IPC主号:G11C7-00

专利说明:
[0001] DieErfindung betrifft einen integrierten Halbleiterspeicher mit redundantenSpeicherzellen sowie ein Verfahren zum Testen und Betreiben einesderartigen integrierten Halbleiterspeichers.
[0002] Beieinem integrierten Halbleiterspeicher, beispielsweise einem DRAM(=Dynamic Random Access Memory)-Halbleiterspeicher sind die Speicherzellenin einem matrixförmigenSpeicherzellenfeld angeordnet, wobei die matrixförmige Gestalt des Speicherzellenfeldessich aus den im wesentlichen vertikal verlaufenden Wortleitungenund horizontal verlaufenden Bitleitungen ergibt. Eine einzelne DRAM-Speicherzelleenthälteinen Auswahltransistor, dessen steuerbare Strecke mit der erstenElektrode eines Speicherkondensators verbunden ist. Die zweite Elektrodedes Speicherkondensators ist mit einem Bezugspotential verbunden.Ein Steueranschluss des Auswahltransistors ist mit einer der Wortleitungenverbunden. Die steuerbare Strecke des Auswahltransistors ist miteiner der Bitleitungen verbunden. Damit stellt gewissermaßen jederKreuzungspunkt einer Wortleitung mit einer Bitleitung den Ort einerSpeicherzelle dar. Zum Auslesen einer in der Speicherzelle gespeichertenZellinformation wird der Auswahltransistor durch das Anlegen einesentsprechenden Spannungspotentials an die Wortleitung in den leitendenZustand geschaltet. Die auf dem Speicherkondensator gespeicherteLadung fließt über diesteuerbare Strecke des Auswahltransistors zur Bitleitung und verändert derenPotential. Zur Bewertung der Zellinformation werden sogenannte Leseverstärker, dieals Differenzverstärker ausgebildetsind, eingesetzt. Die Leseverstärkersind an das Ende der Bitleitung angeschlossen. Ein flächenoptimierterEinsatz der Leseverstärkersetzt voraus, dass die Hälfteder an den Chip angelegten Daten, der sogenannten logischen Daten,innerhalb der Speicherzelle mit inverser Polarität abgespeichert werden. Diesbedeutet, dass logische Daten, die an einem Dateneingangsanschlussdes integrierten Halbleiterspeichers mit einem hohen Spannungspegelangelegt werden, also dem logischen Zustand 1 entsprechen, im Speicherkondensatorder zugehörigenSpeicherzelle mit einem niedrigen elektrischen Ladungspegel, alsodem logischen Zustand 0, abgespeichert werden. Ebenso werden logischeDaten, die am Dateneingangsanschluss mit einem niedrigen Spannungspegel,also dem logischen Zustand 0, angelegt werden, im Speicherkondensatoreiner Speicherzelle mit einer hohen elektrischen Ladung, also demlogischen Zustand 1, abgespeichert werden. Die in der Speicherzelleabgespeicherte elektrische Ladung stellt die physikalische Zellinformationdar. Bei etwa der Hälfteder Speicherzellen entsprechen die physikalischen Zellinformationen,die sogenannten physikalischen Daten, nicht den an den Dateneingangsanschlussangelegten logischen Daten. Solche Speicherzellen werden als Complement-Zellenbezeichnet. Bei der anderen Hälfteder Speicherzellen entsprechen die physikalischen Daten den an den Dateneingangsanschlussangelegten logischen Daten. Solche Speicherzellen werden als True-Zellen bezeichnet.
[0003] 1 zeigt einen Ausschnittaus einem Speicherzellenfeld. Die vertikal verlaufenden Leitungenbilden die Wortleitungen, die horizontal verlaufenden Leitungenstellen die Bitleitungen dar. An dem Kreuzungspunkt einer Wort-und Bitleitung ist jeweils eine Speicherzelle angeordnet. Die mitSZ1 bezeichneten Speicherzellen stellen True-Zellen dar, wohingegendie mit SZ2 bezeichneten Speicherzellen als Complement-Zellen ausgebildetsind.
[0004] ZurFlächenoptimierungsind die Leseverstärkerin einem ersten Streifen SF1 bzw. einem zweiten Streifen SF2 angeordnet.Die im ersten Streifen SF1 liegenden ersten Leseverstärker SAbc1, SAbc2sind mit einem ersten sekundärenLeseverstärkerSSA1 verbunden. Die im zweiten Streifen SF2 liegenden zweiten Leseverstärker SAa1und SAa2 bzw. SAd1 und SAd2 sind mit einem zweiten sekundären Leseverstärker SSA2verbunden. Zwischen dem ersten und zweiten Leseverstärkerstreifensind die Bitleitungen BL in Form eines Bitleitungstwists angeordnet.In 1 ist ein ersterBitleitungstwist zwischen den zweiten Leseverstärkern SAa und den ersten Leseverstärkern SAbcund ein zweiter Bitleitungstwist zwischen den ersten Leseverstärkern SAbcund den zweiten Leseverstärkern SAddargestellt. Innerhalb des ersten Bitleitungstwists bzw. des zweitenBitleitungstwists verlaufen die ersten und zweiten WortleitungenWL1 und WL2 in einem Wortleitungsstreifen SFb bzw. SFd und einem WortleitungsstreifenSFa bzw. SFc. Bei dem dargestellten Bitleitungstwist verlaufen dieBitleitungen zwischen den ersten und zweiten Leseverstärkern nichtparallel, sondern sind abschnittsweise zueinander versetzt. Durchdie Anordnung der Bitleitungen in Form eines solchen Bitleitungstwistswerden störendeKopplungseinflüssezwischen den einzelnen Bitleitungen reduziert.
[0005] DieSpeicherzellen, die sich an jedem Kreuzungspunkt einer Wort- undBitleitung befinden, sind durch mehrere Adressbits adressierbar.Bei dem in 1 gezeigtenBeispiel werden zur Adressierung einer Speicherzelle Z die AdressbitsX0, ..., X10 verwendet, von denen der besseren Übersicht halber nur die AdressbitsX0, X1, x9 und X10 dargestellt sind. Über die Adressbits X0 und X1lassen sich in 1 beispielsweiseSpeicherzellen, die überdie Wortleitungen N0, N1, N2 und N3 innerhalb der WortleitungsstreifenSFb und SFd bzw. Speicherzellen, die über die Wortleitungen R0, R1,R2 und R3 innerhalb der Wortleitungsstreifen SFa und SFc ansteuerbarsind, auswählen.Die Adressbits X9 und X10 wählendabei einen der vier Wortleitungsstreifen SFa, SFb, SFc und SFdaus. Die mit R bezeichneten Wortleitungen im WortleitungsstreifenSFa und SFc steuern dabei redundante Speicherzellen an, wohingegendie mit N bezeichneten Wortleitungen im Wortleitungsstreifen SFbund SFd reguläreSpeicherzellen ansteuern. Wenn eine reguläre Speicherzelle während desHerstellungsprozesses als fehlerhaft erkannt wurde, so wird im allgemeinendie fehlerhafte Speicherzelle durch eine redundante Speicherzelle ersetzt.Die Reparatur von fehlerhaften Speicherzellen ist durch die Anzahlvorhandener redundanter Speicherzellen, die etwa 1 bis 2 % allerSpeicherzellen eines Speicherzellenfeldes ausmachen, begrenzt. Anhanddes Speicherzellenfeldes von 1 wirdim folgenden beschrieben, wie fehlerhafte Speicherzellen durch redundanteSpeicherzellen ersetzt werden.
[0006] Wennbeispielsweise währenddes Herstellungsprozesses ein Kurzschluss zwischen zwei Wortleitungenentstanden ist, so müssenalle Speicherzellen, die durch diese beiden Wortleitungen angesteuertwerden, durch redundante Speicherzellen, die sich auf fehlerfreienWortleitungen befinden, ersetzt werden. Um Kurzschlüsse zwischenWortleitungen effizient reparieren zu können, sind die Wortleitungen zurAnsteuerung der redundanten Speicherzellen typischerweise in Quadrupelnangeordnet. Wenn beispielsweise zwischen der regulären WortleitungN3 und N2 im Wortleitungsstreifen SFd ein Kurzschluss auftritt,so werden die Speicherzellen, die über die Wortleitungen N0, ...,N3 im Wortleitungsstreifen SFd angesteuert werden, durch redundanteSpeicherzellen, die überdie redundanten Wortleitungen R0, ..., R3 im WortleitungsstreifenSFc angesteuert werden, ersetzt. Dies bedeutet, dass reguläre fehlerhafte Speicherzellendes Wortleitungsstreifens SFd des zweiten Bitleitungstwists durchredundante Speicherzellen im Wortleitungsstreifen SFc ersetzt werden. WennSpeicherzellen eines Wortleitungsstreifens durch redundante Speicherzelleneines anderen Wortleitungsstreifens innerhalb des gleichen Bitleitungstwistsersetzt werden, handelt es sich um eine sogenannte topologisch falscheWortleitungsreparatur. Bei der topologisch falschen Wortleitungsreparaturbleibt die Zuordnung, der die Wortleitung kennzeichnenden AdressbitsX0 und X1 von reparierten Speicherzellen einer fehlerhaften Wortleitungzu redundanten Speicherzellen einer redundanten Wortleitung erhalten.Beispielsweise werden die vom Leseverstärker SAd1 angesteuerten beidenSpeicherzellen Z3, die überdie kurzgeschlossenen regulären WortleitungenN1 und N2 angesteuert werden, durch die beiden redundanten SpeicherzellenZ3', die über diefehlerfreien redundanten Wortleitungen R1 und R2 angesteuert werden,ersetzt. Wie aus 1 ersichtlichist, werden die fehlerhaften True-Speicherzellen Z3 durch die redundantenComplement-Speicherzellen Z3' ersetzt.Ebenso werden die vom LeseverstärkerSAd1 angesteuerten beiden Speicherzellen Z4, die über dieWortleitungen N0 und N3 angesteuert werden, durch die beiden redundantenSpeicherzellen Z4',die überdie redundanten Wortleitung R0 und R3 angesteuert werden, ersetzt.Die fehlerhaften Complement-Speicherzellen Z4 werden also durchdie redundanten True-Speicherzellen Z4' ersetzt.
[0007] DieErsetzung von fehlerhaften Speicherzellen durch redundante Speicherzellenbzw. die Ersetzung fehlerhafter Wortleitungsquadrupel durch redundanteWortleitungsquadrupel erfolgt im allgemeinen während des Herstellungsprozesseseines integrierten Halbleiterspeichers auf Waferebene, im sogenanntenFrontend einer Herstellungslinie. Am Ende des Herstellungsprozesseswerden die fertigen integrierten Halbleiterspeicherchips im sogenannten Backendeiner Herstellungslinie noch einmal abschließend auf Funktionstauglichkeitgetestet. Anhand der 2 soll die prinzipielleVorgehensweise beispielsweise im Rahmen eines sogenannten Retention-Testserläutertwerden. Bei einem Retention-Test wird getestet, ob die Speicherzelleneine Zellinformation in Form einer auf dem Speicherkondensator derSpeicherzelle gespeicherten Ladung über einen längeren Zeitraum behalten oder,ob sich der Speicherkondensator beispielsweise über einen Leckpfad entlädt. Zu Beginneines solchen Retention-Tests wird eine Information in die zu testende Speicherzelleeingelesen. Nach einer bestimmten Retention-Zeit T wird die Informationaus der Speicherzelle wieder ausgelesen, um zu testen, ob die Ladungauf dem Speicherkondensator erhalten geblieben ist.
[0008] Die 2A bis 2F zeigen jeweils einen Datenein- undDatenausgangsanschluss DIO zum Ein- und Auslesen von Daten und einenVerstärkerV, der mit einer Speicherzelle vom Speicherzellentyp SZ1 bzw. SZ2verbunden ist. Die Speicherzelle ist stark vereinfacht dargestelltund enthälteinen Speicherkondensator SC, dessen erste Elektrode mit dem Verstärker V undgleichzeitig übereinen Leckpfad L mit einem Massebezugsanschluss M verbunden ist. Diezweite Elektrode ist ebenfalls mit dem Massebezugsanschluss M verbunden.Bei den Speicherzellen vom Speicherzellentyp SZ1 handelt es sichum True-Zellen,wohingegen die Speicherzellen vom Speicherzellentyp SZ2 Complement-Zellendarstellen.
[0009] 2A und 2B zeigen zwei fehlerhafte True-Speicherzellenmit einem Leckpfad L. Zu Beginn des Retention-Tests wird eine 1-Information, alsoein hoher Ladungspegel, an den Dateneingangsanschluss DIO angelegtund überden VerstärkerV auf dem Speicherkondensator SC abgespeichert. 2B zeigt den Zustand der fehlerhaften True-Speicherzellenach Ablauf der Retention-Zeit T. Der Speicherkondensator hat sich über denLeckpfad vollständignach Masse entladen. Am Datenausgangsanschluss DIO entsteht eine0-Information. Die Speicherzelle vom Speicherzellentyp SZ2 ist durch diesenTest eindeutig als fehlerhaft detektierbar.
[0010] 2C und 2D zeigen eine fehlerhafte Complement-Speicherzellemit einem Leckpfad L. Zu Beginn des Retention-Tests wird eine 1-Information, alsoein hoher Ladungspegel, an den Dateneingangsanschluss DIO angelegtund überden VerstärkerV und einen bidirektionalen Inverter Inv auf den SpeicherkondensatorSC invertiert, also mit einem niedrigen Ladungspegel, abgespeichert. 2D zeigt den Zustand derfehlerhaften Complement-Speicherzelle nach Ablauf der Retention-ZeitT. Der Speicherkondensator hat sich über den Leckpfad L vollständig nachMasse hin entladen. Der Leckpfad L bleibt bei diesem Test für eine Complement-Speicherzelleunentdeckt, da der bidirektionale Inverter den niedrigen Ladungspegeldes Speicherkondensators wieder invertiert, so dass am DatenausgangsanschlussDIO nach Ablauf der Retention-Zeit T wieder die 1-Information, diezu Beginn des Retention-Tests in der fehlerhaften Complement-Speicherzelleabgespeichert worden ist, erscheint.
[0011] 2E und 2F zeigen einen erfolgreichen Retention-Testzum Testen der gleichen Complement-Speicherzelle. Zu Beginn desRetention-Tests wird eine 0-Information, also ein niedriger Ladungspegel,an den Dateneingangsanschluss DIO angelegt und über den Verstärker V undden bidirektionalen Inverter Inv invertiert, also mit einem hohenLadungspegel, abgespeichert. 2F zeigtden Zustand der fehlerhaften Complement-Speicherzelle nach Ablaufder Retention-Zeit T. Der Speicherkondensator, der über denInverter zu Beginn des Retention-Tests mit einem hohen Ladungspegelaufgeladen wurde, hat sich nach Ablauf der Retention-Zeit T vollständig nachMasse hin entladen. Am Datenausgangsanschluss DIO erzeugt der bidirektionaleInverter und der VerstärkerV eine 1-Information, die einem hohen Ladungspegel entspricht. AmEnde des Retention-Tests tritt also am Datenausgangsanschluss eine1-Information auf, währendzu Beginn des Retention-Tests eine 0-Information abgespeichert wurde.Die fehlerhafte Complement-Speicherzelle ist durch diesen Test eindeutigals fehlerhaft detektierbar.
[0012] Diesbedeutet, dass Complement-Speicherzellen im Rahmen eines Retention-Testsmit einer 0-Information am Datenein- und Datenausgangsanschlussgetestet werden müssen,während True-Speicherzellen miteiner 1-Inforamtion am Datenein- und Datenausgangsanschluss getestetwerden müssen.Wenn im Frontend im Rahmen einer topologisch falschen Wortleitungsreparatureine fehlerhafte True-Speicherzelle durch eine redundante Complement-Speicherzelleersetzt wurde, so sollten im Backend der Herstellungslinie Testdatenzum Testen dieser reparierten Speicherzelle invertiert an den Datenein-und Datenausgangsanschluss angelegt werden. Ansonsten bleiben fehlerhafteSpeicherzellen unentdeckt.
[0013] Bisherwurden die Speicherzellen im Rahmen längerer Retention-Tests nurmit einer Datentopologie, also beispielsweise einer 1- oder 0-Informationbeschrieben, um Testzeit einzusparen. Anhand der Auswertung solcherFunktionstests ist be kannt, dass ein potentielles Risiko von unentdecktenfehlerhaften Speicherzellen auf mindestens 2.000 Speicherzellenpro topologisch falscher Wortleitungsreparatur für zirka 1 % der reparierbarenHalbleiterspeicherchips besteht. Dieses Risiko wird derzeit für besonderslange Funktionstests, wie beispielsweise spezielle Retention-Tests,in Kauf genommen. Für kürzere Testswird versucht, diese Testlückedurch das Wiederholen des Tests mit invertierten Daten zu schließen. Dieshat jedoch im allgemeinen die doppelte Testzeit zur Folge.
[0014] DieAufgabe der Erfindung ist es, einen integrierten Halbleiterspeichermit redundanten Speicherzellen anzugeben, mit dem topologisch falschreparierte Speicherzellen zuverlässigtestbar und betreibbar sind. Eine weitere Aufgabe der Erfindungist es, ein Verfahren zum Testen und zum Betreiben eines integriertenHalbleiterspeichers mit redundanten Speicherzellen anzugeben, dases ermöglicht,topologisch falsch reparierte Speicherzellen zuverlässig zutesten und zu betreiben.
[0015] DieAufgabe wird gelöstdurch einen integrierten Halbleiterspeicher mit redundanten Speicherzellenmit einem Speicherzellenfeld mit Speicherzellen eines ersten Speicherzellentypsund eines zweiten Speicherzellentyps, bei dem in den Speicherzellendes ersten Speicherzellentyps Daten entsprechend den an einem Dateneingangsanschluss anliegendenDaten abspeicherbar sind; bei dem in den Speicherzellen des zweitenSpeicherzellentyps Daten zu den am Dateneingangsanschluss anliegendenDaten invertiert abspeicherbar sind; mit ersten Wortleitungen undzweiten Wortleitungen, wobei die ersten Wortleitungen innerhalbdes Speicherzellenfeldes in einem ersten Streifen und die zweitenWortleitungen innerhalb des Speicherzellenfeldes in einem zweitenStreifen angeordnet sind; bei dem die Speicherzellen über dieersten und zweiten Wort leitungen ansteuerbar sind; bei dem ein Teilder Speicherzellen als redundante Speicherzellen ausgebildet sind;bei dem eine fehlerhafte Speicherzelle eines Speicherzellentypsder ersten und zweiten Speicherzellentypen durch eine der redundantenSpeicherzellen des gleichen Speicherzellentyps ersetzbar ist; bei demeine fehlerhafte Speicherzelle eines Speicherzellentyps der erstenund zweiten Speicherzellentypen durch eine der redundanten Speicherzellendes anderen Speicherzellentyps ersetzbar ist. Der integrierte Halbleiterspeicherumfasst darüberhinaus eine Schaltung zur Dateninvertierung. Die Schaltung zur Dateninvertierungist derart ausgebildet, dass Daten in die redundante Speicherzelleentsprechend den am Dateneingangsanschluss anliegenden Daten eingeschriebenwerden, wenn die redundante Speicherzelle und die fehlerhafte Speicherzellegleichen Speicherzellentypen zugehörig sind. Weiter ist die Schaltungzur Dateninvertierung derart ausgebildet ist, dass Daten in dieredundante Speicherzelle zu den am Dateneingangsanschluss anliegendenDaten invertiert eingeschrieben werden, wenn als eine erste Bedingungerfülltist, dass die fehlerhafte Speicherzelle über eine der ersten Wortleitungenund die redundante Speicherzelle über eine der zweiten Wortleitungenansteuerbar ist, und wenn als eine zweite Bedingung erfüllt ist,dass die fehlerhafte Speicherzelle und die sie ersetzende redundanteSpeicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Darüber hinausist die Schaltung zur Dateninvertierung derart ausgebildet, dassDaten invertiert zu den in die redundante Speicherzelle zuvor eingeschriebenenDaten ausgelesen werden, wenn als eine dritte Bedingung erfüllt ist,dass die fehlerhafte Speicherzelle über eine der ersten Wortleitungenund die redundante Speicherzelle über eine der zweiten Wortleitungenansteuerbar ist, und wenn als eine vierte Bedingung erfüllt ist,dass die fehlerhafte Speicherzelle und die sie ersetzende redundanteSpeicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.
[0016] Ineiner Weiterbildung umfasst der integrierte Halbleiterspeicher eineerste Steuereinheit mit einem ersten Ausgangsanschluss zur Erzeugungeines ersten Steuersignals, mit einem ersten Eingangsanschluss zumAnlegen einer Adresse einer der Speicherzellen des Speicherzellenfeldesund einem zweiten Eingangsanschluss zum Anlegen einer Adresse derfehlerhaften Speicherzelle. Er enthält ferner eine zweite Steuereinheitzur Erzeugung eines Steuersignals zur Dateninvertierung mit einemersten Eingangsanschluss zum Anlegen des ersten Steuersignals. DieSchaltung zur Dateninvertierung umfasst einen Steueranschluss. Diezweite Steuereinheit ist eingangsseitig mit dem ersten Ausgangsanschluss derersten Steuereinheit und ausgangsseitig mit dem Steueranschlussder Schaltung zur Dateninvertierung verbunden. Dem Steueranschlussder Schaltung zur Dateninvertierung ist das Steuersignal zur Dateninvertierungzuführbar.Die erste Steuereinheit ist derart ausgebildet ist, dass sie daserste Steuersignal erzeugt, wenn die angelegte Adresse einer der Speicherzellenmit der Adresse der fehlerhaften Speicherzelle übereinstimmt und die fehlerhafte Speicherzelle über eineder ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eineder zweiten Wortleitungen ansteuerbar ist. Die zweite Steuereinheitist derart ausgebildet, dass sie das Steuersignal zur Dateninvertierungerzeugt, wenn ihr eingangsseitig das erste Steuersignal zugeführt wirdund die fehlerhafte Speicherzelle und die sie ersetzende redundanteSpeicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. DieSchaltung zur Dateninvertierung ist derart ausgebildet, dass beieinem Schreibzugriff Daten in die redundante Speicherzelle zu denam Dateneingangsanschluss anliegenden Daten invertiert einge schriebenwerden, wenn ihr eingangsseitig das Steuersignal zur Dateninvertierungzugeführtwird. Die Schaltung zur Dateninvertierung ist derart ausgebildet, dassbei einem Leszugriff Daten invertiert zu den in die redundante Speicherzellezuvor eingeschriebenen Daten ausgelesen werden, wenn ihr eingangsseitigdas Steuersignal zur Dateninvertierung zugeführt wird.
[0017] Ineiner Ausführungsformder Erfindung umfasst der integrierte Halbleiterspeicher ein Adressregistermit Adressanschlüssenund eine Speichereinheit zur Speicherung einer Adresse der fehlerhaften Speicherzelle,die durch die redundante Speicherzelle ersetzt wird. Der erste Eingangsanschlussder ersten Steuereinheit ist mit dem Adressregister verbunden. Derzweite Eingangsanschluss der ersten Steuereinheit ist mit der Speichereinheitverbunden.
[0018] Ineiner Weiterbildung umfasst die Adresse einer der Speicherzellenein erstes Adressbit und ein zweites Adressbit. Das erste und zweiteAdressbit der Adresse einer der Speicherzellen sind derart ausgebildet,dass durch eine logische Verknüpfungdes ersten und zweiten Adressbits ein erster Logikpegel erzeugbarist, wenn die Speicherzelle übereine der ersten Wortleitungen ansteuerbar ist. Das erste und zweiteAdressbit der Adresse einer der Speicherzellen sind derart ausgebildet,dass durch eine logische Verknüpfungdes ersten und zweiten Adressbits ein zweiter Logikpegel erzeugbarist, wenn die Speicherzelle übereine der zweiten Wortleitungen ansteuerbar ist.
[0019] Ineiner anderen Ausgestaltungsform der Erfindung ist die logischeVerknüpfungdes ersten und zweiten Adressbits zur Er zeugung des ersten und zweitenLogikpegels als eine XOR-Verknüpfung ausgebildet.
[0020] Ineiner weiteren Ausbildung der Erfindung umfasst die erste Steuereinheiteine Vergleichsschaltung zur Erzeugung eines zweiten Steuersignals,ein logisches Gatter zur Erzeugung des ersten Steuersignals undeine Logikschaltung zur Erzeugung eines dritten Steuersignals. DerVergleichsschaltung sind eingangsseitig die Adresse der fehlerhaftenSpeicherzelle und die an die Adressanschlüsse des Adressregisters angelegteAdresse zuführbar.Die Vergleichsschaltung ist ausgangsseitig mit dem zweiten Ausgangsanschlussder ersten Steuereinheit verbunden. Der Logikschaltung ist das ersteund zweite Adressbit der fehlerhaften Speicherzelle zuführbar. Demlogischen Gatter ist das zweite Steuersignal und das dritte Steuersignaleingangsseitig zuführbar.Das logische Gatter ist ausgangsseitig mit dem ersten Ausgangsanschlussder ersten Steuereinheit verbunden.
[0021] Ineiner Weiterbildung ist die Vergleichsschaltung derart ausgebildet,dass sie das zweite Steuersignal erzeugt, wenn die an die Adressanschlüsse desAdressregisters angelegte Adresse einer der Speicherzellen mit derAdresse der fehlerhaften Speicherzelle übereinstimmt. Die Logikschaltung istderart ausgebildet, dass sie das dritte Steuersignal erzeugt, wenndie fehlerhafte Speicherzelle übereine der ersten Wortleitungen und die sie ersetzende redundanteSpeicherzelle übereine der zweiten Wortleitungen ansteuerbar ist.
[0022] Ineiner Ausführungsformist das logische Gatter der ersten Steuereinheit als Und-Gatterausgebildet.
[0023] Ineiner weiteren Ausführungsformdes integrierten Halbleiterspeichers ist die Speichereinheit derartausgebildet, dass in ihr die Adresse der redundanten Speicherzelle,die die fehlerhafte Speicherzelle ersetzt, speicherbar ist. Fernerist die Speichereinheit derart ausgebildet, dass eine Zuordnungder Adresse der fehlerhaften Speicherzelle zu der Adresse der diefehlerhafte Speicherzelle ersetzenden redundanten Speicherzelleermöglichtwird.
[0024] Ineiner anderen Ausbildungsform ist die Speichereinheit zur Speicherungder Adresse der fehlerhaften Speicherzelle als Nachschlagetabelle zurZuordnung der Adresse der fehlerhaften Speicherzelle zu der Adresseder redundanten Speicherzelle ausgebildet.
[0025] Ineiner Ausgestaltungsform ist die Logikschaltung der ersten Steuereinheiteingangsseitig mit dem zweiten Eingangsanschluss der ersten Steuereinheitverbunden. Die Logikschaltung der ersten Steuereinheit umfasst einerstes logisches Gatter und ein zweites logisches Gatter mit jeweilseinem Ausgangsanschluss. Die Logikschaltung der ersten Steuereinheitumfasst eine Auswerteschaltung, die eingangsseitig mit den Ausgangsanschlüssen des erstenund zweiten logischen Gatters verbunden ist. Dem ersten logischenGatter ist das erste und zweite Adressbit der fehlerhaften Speicherzelleeingangsseitig zuführbar.Dem zweiten logischen Gatter der Logikschaltung ist das erste undzweite Adressbit der redundanten Speicherzelle eingangsseitig zuführbar. Daserste und zweite logische Gatter der Logikschaltung sind derartausgebildet, dass das erste logische Gatter ausgangsseitig einenersten Logikpegel erzeugt, wenn das dem ersten logischen Gattereingangsseitig zugeführteerste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren,die über eineder ersten Wortleitungen ansteuerbar ist, und, dass das zweite logischeGatter ausgangsseitig einen ersten Logikpegel erzeugt, wenn dasdem zweiten logischen Gatter eingangsseitig zugeführte ersteund zweite Adressbit der redundanten Speicherzelle eine Speicherzelleadressieren, die übereine der ersten Wortleitungen ansteuerbar ist. Ferner sind das ersteund zweite logische Gatter der Logikschaltung derart ausgebildet,dass das erste logische Gatter ausgangsseitig einen zweiten Logikpegelerzeugt, wenn das dem ersten logischen Gatter eingangsseitig zugeführten ersteund zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelleadressieren, die übereine der zweiten Wortleitungen ansteuerbar ist, und, dass das zweite logischeGatter ausgangsseitig einen zweiten Logikpegel erzeugt, wenn dasdem zweiten logischen Gatter eingangsseitig zugeführten ersteund zweite Adressbit der redundanten Speicherzelle eine Speicherzelleadressieren, die übereine der zweiten Wortleitungen ansteuerbar ist. Die Auswerteschaltungder Logikschaltung ist derart ausgebildet, dass sie ausgangsseitigdas dritte Steuersignal erzeugt, wenn die ihr eingangsseitig zugeführten Logikpegel desersten und zweiten logischen Gatters der Logikschaltung nicht übereinstimmen.
[0026] Ineiner Ausgestaltung sind das erste und zweite logische Gatter derLogikschaltung jeweils als XOR-Gatter ausgebildet.
[0027] Ineiner anderen Ausführungsformdes integrierten Halbleiterspeichers ist die redundante Speicherzelle über eineder zweiten Wortleitungen ansteuerbar. Die Speichereinheit umfassteinen ersten Teilspeicher zur Speicherung der Adresse der fehlerhaftenSpeicherzelle, wobei die fehlerhafte Speicherzelle durch die redundanteSpeicherzelle ersetzbar ist.
[0028] Inweiteren Ausbildungsform ist die Logikschaltung der ersten Steuereinheitmit dem zweiten Eingangsanschluss der ersten Steuereinheit verbindbar.Die Logikschaltung umfasst in dieser Ausbildungsform ein logischesGatter, dem das erste und zweite Adressbit der im ersten Teilspeichergespeicherten Adresse der fehlerhaften Speicherzelle zuführbar sind.Das logische Gatter der Logikschaltung ist derart ausgebildet, dassausgangsseitig das dritte Steuersignal erzeugt wird, wenn das demlogischen Gatter eingangsseitig zugeführten erste und zweite Adressbitder fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eineder ersten Wortleitungen ansteuerbar ist.
[0029] Ineiner Ausgestaltung ist das logische Gatter der Logikschaltung alsXOR-Gatter ausgebildet.
[0030] Ineiner Weiterbildung ist die redundante Speicherzelle über eineder ersten Wortleitungen ansteuerbar. Die Speichereinheit umfassteinen zweiten Teilspeicher zur Speicherung der Adresse der fehlerhaftenSpeicherzelle, wobei die fehlerhafte Speicherzelle durch die redundanteSpeicherzelle ersetzbar ist.
[0031] Ineiner weiteren Ausführungsformist die Logikschaltung der ersten Steuereinheit mit dem zweitenEingangsanschluss der ersten Steuereinheit verbindbar. Die Logikschaltungumfasst in dieser Ausführungsformein logisches Gatter, dem das erste und zweite Adressbit der imzweiten Teilspeicher gespeicherten Adresse der fehlerhaften Speicherzelle zuführbar ist.Das logische Gatter der Logikschaltung ist derart ausgebildet, dassausgangsseitig das dritte Steuersignal erzeugt wird, wenn das demlogischen Gatter eingangsseitig zugeführte erste und zweite Adressbitder fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eineder zweiten Wortleitungen ansteuerbar ist.
[0032] Ineiner Ausgestaltungsform ist das logische Gatter der Logikschaltungals negiertes XOR-Gatter ausgebildet.
[0033] Ineiner bevorzugten Implementierung umfasst der integrierte Halbleiterspeichererste Leseverstärkerund zweite Leseverstärker,wobei die ersten Leseverstärkerinnerhalb des Speicherzellenfeldes in einem ersten Streifen unddie zweiten Leseverstärker innerhalbdes Speicherzellenfeldes in einem zweiten Streifen angeordnet sind.Der zweiten Steuereinheit ist die Adresse der fehlerhaften Speicherzelleund die Adresse der an die Adressanschlüsse des Adressregisters angelegtenAdresse einer Speicherzelle eingangsseitig zuführbar. Die zweite Steuereinheitumfasst einen ersten Teilspeicher zur Speicherung der Adresse einerersten fehlerhaften Speicherzelle, wobei die erste fehlerhafte Speicherzelle über einender ersten Leseverstärkeransteuerbar ist. Die zweite Steuereinheit umfasst einen zweitenTeilspeicher zur Speicherung der Adresse einer zweiten fehlerhaften Speicherzelle,wobei die zweite fehlerhafte Speicherzelle über einen der zweiten Leseverstärker ansteuerbarist. Die zweite Steuereinheit umfasst weiterhin eine Vergleichsschaltungzur Erzeugung des Steuersignals zur Dateninvertierung. Dem erstenund zweiten Teilspeicher sind die Adressen der fehlerhaften Speicherzellenaus der Speichereinheit zuführbar. DieVergleichsschaltung ist derart ausgebildet, dass sie das Steuersignalzur Dateninvertierung erzeugt, wenn ihr eingangsseitig das ersteSteuersignal zugeführtwird und die ihr überdas Adressregister zugeführteAdresse einer Speicherzelle mit der im zweiten Teilspeicher abgespeichertenAdresse der fehlerhaften Speicherzelle übereinstimmt.
[0034] Ineiner bevorzugten Ausführungsformumfasst die Schaltung zur Dateninvertierung einen steuerbaren Schalter,der überdas Steuersignal zur Dateninvertierung steuerbar ist, und einenbidirektionalen Inverter. Der steuerbare Schalter ist derart ausgebildet,dass er bei Ansteuerung durch das Signal zur Dateninvertierung miteinem ersten Logikpegel die ihm vom Dateneingangsanschluss zugeführten Datendem Datenanschluss des Speicherzellenfeldes über den bidirektionalen Inverterzuführt.Der steuerbare Schalter ist derart ausgebildet, dass er bei Ansteuerungdurch das Signal zur Dateninvertierung mit einem zweiten Logikpegeldie ihm vom Dateneingangsanschluss zugeführten Daten dem Datenanschlussdes Speicherzellenfeldes zuführt.
[0035] Ineiner Weiterbildung des erfindungsgemäßen integrierten Halbleiterspeicherssind die ersten Leseverstärkermit einem ersten sekundärenLeseverstärkerverbunden. Die zweiten Leseverstärker sindmit einem zweiten sekundärenLeseverstärker verbunden.Die am Datenanschluss des Speicherzellenfeldes über den bidirektionalen Inverterder Schaltung zur Dateninvertierung zugeführten Daten sind über einSchaltmittel dem zweiten sekundärenLeseverstärkerzuführbar.
[0036] Ineiner anderen Ausführungsvariantedes integrierten Halbleiterspeichers umfasst die Schaltung zur Dateninvertierungeinen ersten steuerbaren Schalter mit einem Steueranschluss zumAnlegen des Steuersignals zu Dateninvertierung und einen zweitensteuerbaren Schalter mit einem Steueranschluss zum Anlegen des Steuersignalszur Dateninvertierung. Das Speicherzellenfeld umfasst eine ersteBitleitung und eine erste inverse Bitleitung, wobei sich die ersteinverse Bitleitung auf einem zur ersten Bitleitung inversen Ladungspegelbefindet. Weiter umfasst das Speicherzellenfeld eine zweite Bit leitung undeine zweite inverse Bitleitung, wobei sich die zweite inverse Bitleitungauf einem zur zweiten Bitleitung inversen Ladungspegel befindet.Die zweite Bitleitung und die zweite inverse Bitleitung sind mitder Eingangsseite der zweiten Leseverstärker verbunden. Die Schaltungzur Dateninvertierung ist derart ausgebildet, dass bei Ansteuerungmit dem Steuersignal zur Dateninvertierung mit einem ersten Logikpegeldie erste Bitleitung überden ersten steuerbaren Schalter mit der zweiten inversen Bitleitungund die erste inverse Bitleitung über den zweiten steuerbaren Schaltermit der zweiten Bitleitung verbunden ist.
[0037] Ineiner Weiterbildung umfasst die Schaltung zur Dateninvertierungeinen Steueranschluss zum Anlegen eines Steuersignals zum Aktivierender zweiten Bitleitung und der zweiten inversen Bitleitung, einlogisches Und-Gatter zur Erzeugung eines Aktivierungssignals, einendritten steuerbaren Schalter mit einem Steueranschluss zum Anlegendes Aktivierungssignals und einen vierten steuerbaren Schalter miteinem Steueranschluss zum Anlegen des Aktivierungssignals. Dem Und-Gatterist eingangsseitig das Steuersignal zur Dateninvertierung negiertund das Steuersignal zum Aktivieren der zweiten Bitleitung und derzweiten inversen Bitleitung zuführbar.Die Schaltung zur Dateninvertierung ist derart ausgebildet, dassbei Ansteuerung mit dem Signal zur Dateninvertierung mit einem zweitenLogikpegel und dem Anlegen des Steuersignals zum Aktivieren derzweiten Bitleitung und der zweiten inversen Bitleitung die ersteBitleitung überden dritten steuerbaren Schalter mit der zweiten Bitleitung und dieerste inverse Bitleitung überden vierten steuerbaren Schalter mit der zweiten inversen Bitleitungverbunden ist.
[0038] Ineiner weiteren Ausführungsformist der erste Logikpegel als ein logischer High-Zustand ausgebildetund der zweite Logikpegel als ein logischer Low-Zustand ausgebildet.
[0039] Ineiner bevorzugten Implementierung sind die an die ersten Leseverstärker undzweiten Leseverstärkerangeschlossenen Bitleitungen in Form eines Bitleitungstwists angeordnet.
[0040] Imfolgenden wird ein Verfahren zum Testen eines integrierten Halbleiterspeichersbeschrieben, das ebenfalls das Problem löst.
[0041] DieVerfahrensschritte sehen die Verwendung eines integrierten Halbleiterspeichersnach einem der oben beschriebenen Ausführungsformen vor.
[0042] Dieerste Steuereinheit erzeugt das erste Steuersignal, wenn eine andie Adressanschlüsse desintegrierten Halbleiterspeichers angelegte Adresse die fehlerhafteSpeicherzelle adressiert und die fehlerhafte Speicherzelle über eineder ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eineder zweiten Wortleitungen ansteuerbar ist. Die Schaltung zur Dateninvertierung schreibtdie Daten invertiert zu den am Dateneingangsanschluss anliegendenDaten in die redundante Speicherzelle ein, wenn die erste Steuereinheit daserste Steuersignal erzeugt und die fehlerhafte Speicherzelle unddie sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.Nachfolgend werden die Daten durch die Schaltung zur Dateninvertierunginvertiert zu den in die redundante Speicherzelle zuvor invertierteingeschriebenen Daten ausgelesen, wenn die erste Steuereinheitdas erste Steuersignal erzeugt und die fehlerhafte Speicherzelleund die sie ersetzende redundante Spei cherzelle unterschiedlichenSpeicherzellentypen zugehörigsind.
[0043] Ineiner weiteren Implementierung des Verfahrens zum Testen eines erfindungsgemäßen integriertenHalbleiterspeicher erzeugt die zweite Steuereinheit das Steuersignalzur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignalerzeugt und die fehlerhafte Speicherzelle und die sie ersetzenderedundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.Die Daten werden durch die Schaltung zur Dateninvertierung invertiertzu den am Dateneingangsanschluss anliegenden Daten in die redundanteSpeicherzelle eingeschrieben, wenn die zweite Steuereinheit dasSteuersignal zur Dateninvertierung erzeugt. Nachfolgend werden dieDaten durch die Schaltung zur Dateninvertierung invertiert zu denin der redundante Speicherzelle zuvor invertiert eingeschriebenenDaten ausgelesen, wenn die zweite Steuereinheit das Steuersignalzur Dateninvertierung erzeugt.
[0044] Ineiner Weiterbildung des Verfahrens zum Testen eines erfindungsgemäßen integriertenHalbleiterspeichers wird die Adresse der fehlerhaften Speicherzellein der Speichereinheit gespeichert.
[0045] Ineiner Weiterbildung des Verfahrens zum Testen eines erfindungsgemäßen integriertenHalbleiterspeichers wird die Adresse der die fehlerhafte Speicherzelleersetzenden redundanten Speicherzelle in der Speichereinheit gespeichert.Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegteAdresse mit der in der Speichereinheit gespeicherten Adresse derfehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt daszweite Steuersignal, wenn die an die Adressanschlüsse angelegteAdresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt.Mittels einer logischen Verknüpfungdes ersten und zweiten Adressbits wertet die Logikschaltung daserste und zweite Adressbit der fehlerhaften Speicherzelle und dersie ersetzenden redundanten Speicherzelle aus. Die Logikschaltungerzeugt das dritte Steuersignal, wenn die fehlerhafte Speicherzelledurch eine der ersten Wortleitungen und die sie ersetzende redundanteSpeicherzelle durch eine der zweiten Wortleitungen ansteuerbar ist. Dieerste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltungdas zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.
[0046] Ineiner weiteren Ausgestaltungsform des Verfahrens zum Testen eineserfindungsgemäßen integriertenHalbleiterspeichers wird die Adresse der fehlerhaften Speicherzelleim ersten Teilspeicher der Speichereinheit gespeichert, wenn diedie fehlerhafte Speicherzelle ersetzende redundante Speicherzelle über eineder zweiten Wortleitungen ansteuerbar ist. Die Vergleichsschaltungvergleicht eine an die Adressanschlüsse angelegte Adresse mit derim ersten Teilspeicher der Speichereinheit gespeicherten Adresseder fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugtdas zweite Steuersignals, wenn die an die Adressanschlüsse angelegteAdresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt.Mittels einer logischen Verknüpfung desersten und zweiten Adressbits wertet die Logikschaltung der erstenSteuereinheit das erste und zweite Adressbit der fehlerhaften Speicherzelleaus. Das logische Gatter der Logikschaltung erzeugt das drittenSteuersignal, wenn die fehlerhafte Speicherzelle durch eine derersten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugtdas erste Steuersignal, wenn die Vergleichsschaltung das zweiteSteuersignal und die Logikschaltung das dritte Steuersignal erzeugt.
[0047] Ineiner weiteren Ausführungsformdes Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeicherswird die Adresse der fehlerhaften Speicherzelle im zweiten Teilspeicherder Speichereinheit gespeichert, wenn die die fehlerhafte Speicherzelleersetzende redundante Speicherzelle über eine der ersten Wortleitungenansteuerbar ist. Die Vergleichsschaltung vergleicht eine an dieAdressanschlüsseangelegte Adresse mit der im zweiten Teilspeicher der Speichereinheitgespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheiterzeugt das zweite Steuersignal, wenn die an die Adressanschlüsse angelegteAdresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt.Mittels einer logischen Verknüpfungdes ersten und zweiten Adressbits wertet die Logikschaltung derersten Steuereinheit das erste und zweite Adressbit der fehlerhaftenSpeicherzelle aus. Das logische Gatter der Logikschaltung erzeugtdas dritte Steuersignal, wenn die fehlerhafte Speicherzelle durcheine der zweiten Wortleitungen ansteuerbar ist. Die erste Steuereinheiterzeugt das erste Steuersignal, wenn die Vergleichsschaltung daszweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.
[0048] Ineiner weiteren Implementierung des Verfahrens zum Testen eines erfindungsgemäßen integriertenHalbleiterspeichers wird die Adresse der fehlerhaften Speicherzelleim ersten Teilspeicher der zweiten Steuereinheit gespeichert, wenndie fehlerhafte Speicherzelle übereinen der ersten Leseverstärkeransteuerbar ist. Die Adresse der fehlerhaften Speicherzelle wirdim zweiten Teilspeicher der zweiten Steuereinheit gespeichert, wenndie fehlerhafte Speicherzelle übereinen der zweiten Leseverstärker ansteuerbarist. Die Schaltung zur Dateninvertierung erzeugt das Steuersignalzur Dateninvertie rung, wenn die erste Steuereinheit das erste Steuersignal erzeugtund die an die Adressanschlüssedes Adressregisters angelegte Adresse mit der im zweiten Teilspeicherder zweiten Steuereinheit abgespeicherten Adresse der fehlerhaftenSpeicherzelle übereinstimmt.
[0049] Imfolgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichersbeschrieben, das ebenfalls das Problem löst: Die Verfahrensschrittesehen die Verwendung eines integrierten Halbleiterspeichers nacheinem der oben beschriebenen Ausführungsformen vor.
[0050] Dieerste Steuereinheit erzeugt das erste Steuersignal, wenn eine andie Adressanschlüsse desintegrierten Halbleiterspeichers angelegte Adresse die fehlerhafteSpeicherzelle adressiert und die fehlerhafte Speicherzelle über eineder ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eineder zweiten Wortleitungen ansteuerbar ist. Die Schaltung zur Dateninvertierung schreibtdie Daten invertiert zu den am Dateneingangsanschluss anliegendenDaten in die redundante Speicherzelle ein, wenn die erste Steuereinheit daserste Steuersignal erzeugt und die fehlerhafte Speicherzelle unddie sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.Nachfolgend werden die Daten durch die Schaltung zur Dateninvertierunginvertiert zu den in die redundante Speicherzelle zuvor invertierteingeschriebenen Daten ausgelesen, wenn die erste Steuereinheitdas erste Steuersignal erzeugt und die fehlerhafte Speicherzelleund die sie ersetzende redundante Speicherzelle unterschiedlichenSpeicherzellentypen zugehörigsind.
[0051] Ineiner weiteren Implementierung des Verfahrens zum Betreiben eineserfindungsgemäßen integriertenHalbleiterspeicher erzeugt die zweite Steuereinheit das Steuersignalzur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignal erzeugtund die fehlerhafte Speicherzelle und die sie ersetzende redundanteSpeicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.Die Daten werden durch die Schaltung zur Dateninvertierung invertiertzu den am Dateneingangsanschluss anliegenden Daten in die redundanteSpeicherzelle eingeschrieben, wenn die zweite Steuereinheit dasSteuersignal zur Dateninvertierung erzeugt. Nachfolgend werden dieDaten durch die Schaltung zur Dateninvertierung invertiert zu denin der redundante Speicherzelle zuvor invertiert eingeschriebenenDaten ausgelesen, wenn die zweite Steuereinheit das Steuersignalzur Dateninvertierung erzeugt.
[0052] Ineiner Weiterbildung des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeicherswird die Adresse der fehlerhaften Speicherzelle in der Speichereinheitgespeichert.
[0053] Ineiner Weiterbildung des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeicherswird die Adresse der die fehlerhafte Speicherzelle ersetzenden redundantenSpeicherzelle in der Speichereinheit gespeichert. Die Vergleichsschaltungvergleicht eine an die Adressanschlüsse angelegte Adresse mit derin der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle.Die erste Steuereinheit erzeugt das zweite Steuersignal, wenn diean die Adressanschlüsseangelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt.Mittels einer logischen Verknüpfungdes ersten und zweiten Adressbits wertet die Logikschaltung daserste und zweite Adressbit der fehlerhaften Speicherzelle und dersie ersetzenden redundanten Speicherzelle aus. Die Logikschaltungerzeugt das dritte Steuersignal, wenn die fehlerhafte Speicherzelledurch eine der ersten Wortleitungen und die sie ersetzende redundanteSpeicherzelle durch eine der zweiten Wortleitungen ansteuerbar ist. Dieerste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltungdas zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.
[0054] Ineiner weiteren Ausgestaltungsform des Verfahrens zum Betreiben eineserfindungsgemäßen integriertenHalbleiterspeichers wird die Adresse der fehlerhaften Speicherzelleim ersten Teilspeicher der Speichereinheit gespeichert, wenn diedie fehlerhafte Speicherzelle ersetzende redundante Speicherzelle über eineder zweiten Wortleitungen ansteuerbar ist. Die Vergleichsschaltungvergleicht eine an die Adressanschlüsse angelegte Adresse mit derim ersten Teilspeicher der Speichereinheit gespeicherten Adresseder fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugtdas zweite Steuersignals, wenn die an die Adressanschlüsse angelegteAdresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt.Mittels einer logischen Verknüpfung desersten und zweiten Adressbits wertet die Logikschaltung der erstenSteuereinheit das erste und zweite Adressbit der fehlerhaften Speicherzelleaus. Das logische Gatter der Logikschaltung erzeugt das drittenSteuersignal, wenn die fehlerhafte Speicherzelle durch eine derersten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugtdas erste Steuersignal, wenn die Vergleichsschaltung das zweiteSteuersignal und die Logikschaltung das dritte Steuersignal erzeugt.
[0055] Ineiner weiteren Ausführungsformdes Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeicherswird die Adresse der fehlerhaften Speicherzelle im zweiten Teilspeicher derSpeichereinheit gespeichert, wenn die die fehlerhafte Speicherzelleersetzende redundante Speicherzelle über eine der ersten Wortleitungenansteuerbar ist. Die Vergleichsschaltung vergleicht eine an dieAdressanschlüsseangelegte Adresse mit der im zweiten Teilspeicher der Speichereinheitgespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheiterzeugt das zweite Steuersignal, wenn die an die Adressanschlüsse angelegteAdresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt.Mittels einer logischen Verknüpfungdes ersten und zweiten Adressbits wertet die Logikschaltung derersten Steuereinheit das erste und zweite Adressbit der fehlerhaftenSpeicherzelle aus. Das logische Gatter der Logikschaltung erzeugtdas dritte Steuersignal, wenn die fehlerhafte Speicherzelle durcheine der zweiten Wortleitungen ansteuerbar ist. Die erste Steuereinheiterzeugt das erste Steuersignal, wenn die Vergleichsschaltung daszweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.
[0056] Ineiner weiteren Implementierung des Verfahrens zum Betreiben eineserfindungsgemäßen integriertenHalbleiterspeichers wird die Adresse der fehlerhaften Speicherzelleim ersten Teilspeicher der zweiten Steuereinheit gespeichert, wenndie fehlerhafte Speicherzelle übereinen der ersten Leseverstärkeransteuerbar ist. Die Adresse der fehlerhaften Speicherzelle wirdim zweiten Teilspeicher der zweiten Steuereinheit gespeichert, wenndie fehlerhafte Speicherzelle übereinen der zweiten Leseverstärker ansteuerbarist. Die Schaltung zur Dateninvertierung erzeugt das Steuersignalzur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignal er zeugtund die an die Adressanschlüssedes Adressregisters angelegte Adresse mit der im zweiten Teilspeicherder zweiten Steuereinheit abgespeicherten Adresse der fehlerhaftenSpeicherzelle übereinstimmt.
[0057] DieErfindung wird im folgenden anhand der in den Figuren dargestelltenAusführungsbeispiele näher erläutert. Eszeigen:
[0058] 1 eineerste Ausführungsformeines Speicherzellenfeldes gemäß der Erfindung,
[0059] 2A–2F einenRetentiontest einer Speicherzelle eines ersten und zweiten Speicherzellentyps,
[0060] 3 eineerste Ausführungsformeines integrierten Halbleiterspeichers gemäß der Erfindung,
[0061] 4 eineerste Ausführungder Logikschaltung eines integrierten Halbleiterspeichers gemäß der Erfindung,
[0062] 5 einezweite Ausführungsformeines Speicherzellenfeldes gemäß der Erfindung,
[0063] 6 eineAusführungsformeiner ersten Steuereinheit und einer Speichereinheit eines integriertenHalbleiterspeichers gemäß der Erfindung,
[0064] 7 eineerste Ausführungsformeiner Schaltung zur Dateninvertierung gemäß der Erfindung,
[0065] 8 einezweite Ausführungsformeiner Schaltung zur Dateninvertierung gemäß der Erfindung.
[0066] 3 zeigteine erste Ausführungsformeines integrierten Halbleiterspeichers mit redundanten Speicherzellen.Anhand der 3 soll im folgenden der integrierteHalbleiterspeicher mit redundanten Speicherzellen beschrieben werden,sowie ein Verfahren zum Testen und Betreiben eines solchen integriertenHalbleiterspeichers erläutertwerden. Der integrierte Halbleiterspeicher 100 umfassteine erste Steuereinheit 10 zur Steuerung des integrierten Halbleiterspeichersund ein Speicherzellenfeld 20 mit Speicherzellen einesersten Speicherzellentyps SZ1 und eines zweiten SpeicherzellentypsSZ2. Der Aufbau des Speicherzellenfeldes entspricht dem in 1 dargestelltenSpeicherzellenfeld. Die Speicherzellen des ersten Speicherzellentypssind als Complement-Speicherzellen, die des zweiten Speicherzellentypssind als True-Speicherzellenausgebildet. Der integrierte Halbleiterspeicher umfasst ferner eineSpeichereinheit 30 zur Speicherung von Adressen von Speicherzellendes integrierten Halbleiterspeichers, eine Decoderschaltung 40 zurAnsteuerung von ersten Wortleitungstreibern 80 und zweitenWortleitungstreibern 90. Die ersten und zweiten Wortleitungstreiber 80 und 90 dientzur Ansteuerung von Wortleitungen bzw. damit verbundenen Speicherzellendes Speicherzellenfeldes 20, wobei die zweiten Wortleitungstreiber 90 insbesonderezur Ansteuerung redundanter Wortleitungen bzw. damit verbundenerredundanter Speicherzellen ausgebildet sind. Der integrierte Halbleiterspeicherumfasst darüberhinaus eine zweite Steuereinheit 50 zur Erzeugung einesSteuersignals DIS zur Dateninvertierung, eine Schaltung zur Dateninvertierung 60,sowie ein Adressregister 70. Der integrierte Halbleiterspeicherweist AdressanschlüsseX0, X1, ..., X9, X10 auf zum Anlegen jeweils eines Adressbits einerAdresse der Speicherzelle, die mit dem Adressregister 70 verbundensind. Er weist ferner einen Datenein- und DatenausgangsanschlussDIO, der mit der Schaltung 60 zur Dateninvertierung verbundenist, auf.
[0067] DieSpeichereinheit 30 zur Speicherung von Adressen von Speicherzellendes Speicherzellenfeldes 20 ist ausgangsseitig mit einemzweiten Eingangsanschluss E10b der ersten Steuereinheit 10, miteinem zweiten Eingangsanschluss E50b der zweiten Steuereinheit 50 undeiner Eingangsseite der Decoderschaltung 40 verbunden.Das Adressregister 70 ist mit einem ersten Eingangsanschluss E10ader ersten Steuereinheit 10, einem dritten EingangsanschlussE50c der zweiten Steuereinheit 50 sowie der Eingangsseiteder Decoderschaltung 40 verbunden. Die erste Steuereinheit 10 weisteinen ersten Ausgangsanschluss A10a zur Erzeugung eines ersten SteuersignalsZS, das einem ersten Eingangsanschluss E50a der zweiten Steuereinheit 50 zugeführt wirdund einen zweiten Ausgangsanschluss A10b zur Erzeugung eines zweitenSteuersignals RMS auf, das einer Eingangsseite der Decoderschaltung 40 zugeführt wird.Die zweite Steuereinheit 50 zur Erzeugung des Steuersignalszur Dateninvertierung DIS führtdieses Steuersignal dem Steueranschluss S60a der Schaltung 60 zurDateninvertierung zu. Die Schaltung 60 zur Dateninvertierungist eingangsseitig mit dem externen Anschluss DIO zum Ein- und Auslesenvon Daten und ausgangsseitig mit dem Datenanschluss D20 des Speicherzellenfeldes 20 verbunden.Die Decoderschaltung 40 ist ausgangsseitig über dieersten Wortleitungstreiber 80 mit einem ersten Eingangsanschluss E20ades Speicherzellenfeldes 20 zur Ansteuerung von regulären Speicherzellenbzw. regulärenWortleitungen verbunden und überzweite Wortleitungstreiber 90 mit einem zweiten EingangsanschlussE20b des Speicherzellenfeldes 20 zur Ansteuerung von redundantenSpeicherzellen bzw. redundanten Wortleitungen verbunden.
[0068] Wiebei der Beschreibung der 1 bereits erwähnt wurde,lassen sich währenddes Herstellungsprozesses eines derart aufgebauten integriertenHalbleiterspeichers im sogenannten Frontend einer Herstellungsliniefehlerhafte Speicherzellen durch redundante Speicherzellen ersetzen.Während diesesReparaturvorgangs werden die Adressen der reparierten Speicherzellenund die Adressen der redundanten Speicherzellen in der Speichereinheit 30 zurSpeicherung von Adressen des integrierten Halbleiterspeichers gespeichert.Jeder Adresse Xrep einer reparierten Speicherzelle wird dabei eindeutigdie Adresse Xred der sie ersetzenden redundanten Speicherzelle zugeordnet.In einer möglichenAusführungsformist die Speichereinheit 30 als eine Nachschlagetabelle(Lookup-Tabelle) 31 ausgebildet, die die Abbildung derAdressen Xrep der reparierten Speicherzellen zur Adresse Xred dersie ersetzenden redundanten Speicherzelle ermöglicht. Gleichzeitig werdendie Adressen der reparierten Speicherzellen innerhalb der zweitenSteuereinheit 50 in einem ersten Teilspeicher 51 bzw.einem zweiten Teilspeicher 52 abgespeichert. Im erstenTeilspeicher 51 werden die Adressen derjenigen repariertenSpeicherzellen, die von den Leseverstärkern SAbc des ersten LeseverstärkerstreifensSF1 angesteuert werden, abgespeichert. Im zweiten Teilspeicher 52 werdendie Adressen Xrep derjenigen Speicherzellen, die von den Leseverstärkern SAaund SAd des zweiten LeseverstärkerstreifensSF2 des Speicherzellenfeldes 20 angesteuert werden, abgespeichert.Beim Testen einer Speicherzelle des Speicherzellenfeldes 20 werdenan die AdressanschlüsseX0, X1, ..., X9, X10 die Adressbits der zu testenden Speicherzelleangelegt und in das Adressregister 70 eingelesen. Das Adressregister 70 führt dieseAdresse überden ersten Eingangsanschluss E10a der ersten Steuereinheit 10 einerEingangsseite einer Vergleichsschaltung 13 zu. Gleichzeitigwerden dem zweiten Eingangsanschluss E10b der ersten Steuereinheit 10 nacheinanderdie Adressen Xrep der reparierten Speicherzellen zugeführt. DieVergleichsschaltung 13 vergleicht die an die Adressanschlüsse X0,X1, ..., X9, X10 extern angelegte Adresse der zu testenden Speicherzellemit den Adressen Xrep der reparierten Speicherzellen und erzeugtausgangsseitig das zweite Steuersignal RMS, das sie dem zweitenAusgangsanschluss A10b der ersten Steuereinheit 10 undeinem UND-Gatter 12 zuführt,wenn die an die Adressanschlüssedes Adreßregistersangelegte Adresse mit der Adresse einer der fehlerhaften Speicherzellen übereinstimmt.Die Adresse der reparierten Speicherzelle wird des weiteren über denzweiten Eingangsanschluss E10b der ersten Steuereinheit dem EingangsanschlussE11a einer Logikschaltung 11 zugeführt. Die Logikschaltung 11 erzeugtan ihrem Ausgangsanschluss A11a ein drittes Steuersignal 53, wenndie reparierte Speicherzelle und die redundante Speicherzelle innerhalbeines Bitleitungstwists von unterschiedlichen Wortleitungen WL1und WL2, die unterschiedlichen Wortleitungsstreifen SFa und SFb bzw.SFc und SFd zugehörigsind, angesteuert werden. Das dritte Steuersignal S3 kennzeichnetdamit eine topologisch falsche Wortleitungsreparatur. Das UND-Gatter 12 erzeugtausgangsseitig das erste Steuersignal ZS mit einem logischen 1-Pegel,wenn die angelegte Adresse eine reparierte Speicherzelle adressiertund die fehlerhafte Speicherzelle topologisch falsch repariert wurde.Im Falle einer topologisch richtigen Wortleitungsreparatur, wennalso die reparierten Speicherzellen und die redundanten Speicherzellenim gleichen Wortleitungsstreifen eines Bitleitungstwists liegen,erzeugt das UND-Gatter 12 das erste Steuersignal ZS miteinem logischen 0-Pegel.
[0069] Daserste Steuersignal wird überden ersten Ausgangsanschluss A10a der ersten Steuereinheit 10 demersten Eingangsanschluss E50a der zweiten Steuereinheit 50 zugeführt. Diezweite Steuereinheit 50 umfasst neben dem ersten Teilspeicher 51 zur Speicherungder Adressen Xrep der reparierten Speicherzellen, die von den Leseverstärkern SAbc desersten LeseverstärkerstreifensSF1 angesteuert werden, und dem zweiten Teilspeicher 52 zurSpeicherung der Adressen Xrep der reparierten Speicherzellen, dievon den LeseverstärkernSAa und SAd des zweiten Leseverstärkerstreifens SF2 angesteuertwerden, eine Vergleichsschaltung 53. Der Vergleichsschaltung 53 werdendie Adressbits der extern angelegten Adressen einer SpeicherzelleSZ überdas Adressregister 70 eingangsseitig zugeführt. Wenndie Vergleichsschaltung 53 eingangsseitig von dem logischen1-Pegel des ersten Steuersignals ZS angesteuert wird, so vergleichtsie die ihr eingangsseitig vom Adressregister 70 zugeführte Adressemit den im ersten und zweiten Teilspeicher 51 und 52 abgespeichertenAdressen Xrep der reparierten Speicherzellen.
[0070] Wieder 1 zu entnehmen ist, werden fehlerhafte SpeicherzellenZ1 und Z2 im Wortleitungsstreifen SFb, die von den Leseverstärkern SAbcdes ersten LeseverstärkerstreifensSF1 angesteuert werden, durch redundante Speicherzellen Z1' und Z2' im WortleitungsstreifenSFa ersetzt. Dabei werden fehlerhafte True-Speicherzellen, beispielsweisedie Speicherzellen Z2, durch redundante True-Zellen, beispielsweisedie Speicherzellen Z2',ersetzt. Ebenso werden fehlerhafte Complement-Speicherzellen, beispielsweisedie Speicherzellen Z1, durch redundante Complement-Speicherzellen,beispielsweise die Speicherzellen Z1', ersetzt. In diesem Fall wirkt sicheine topologisch falsche Wortleitungsreparatur auf das Testen vonSpeicherzellen nicht kritisch aus. Um reparierte Speicherzellen,die von den Leseverstärkerndes ersten LeseverstärkerstreifensSF1 angesteuert werden, zu testen, müssen an den externen Datenein-und Datenausgangsanschluss DIO angelegte Daten nicht invertierteingelesen werden.
[0071] Wenndie der zweiten Steuereinheit 50 über den dritten EingangsanschlussE50c zugeführteexterne Adresse mit einer Adresse des ersten Teilspeichers übereinstimmt,so handelt es sich bei der adressierten Speicherzelle um eine fehlerhafteSpeicherzelle, die von einem der Leseverstärker SAbc des ersten LeseverstärkerstreifensSF1 angesteuert wird. In diesem Fall erzeugt die Vergleichsschaltung 53 dasSteuersignal DIS zur Dateninvertierung mit einem 0-Pegel.
[0072] Umgekehrtwerden fehlerhafte Speicherzellen Z3 und Z4 im WortleitungsstreifenSFd, die von den LeseverstärkernSAd des zweiten LeseverstärkerstreifensSF2 angesteuert werden, durch redundante Speicherzellen Z3' und Z4' im WortleitungsstreifenSFc ersetzt. Dabei werden fehlerhafte True-Speicherzellen, beispielsweisedie Speicherzellen Z3, durch redundante Complement-Speicherzellen,beispielsweise die Speicherzellen Z3', ersetzt. Ebenso werden fehlerhafteComplement-Speicherzellen,beispielsweise die Speicherzellen Z4, durch redundante True-Speicherzellen,beispielsweise die Speicherzellen Z4', ersetzt. Um reparierte Speicherzellen,die von den zweiten LeseverstärkernSFd des zweiten LeseverstärkerstreifensSF2 angesteuert werden, dennoch zuverlässig zu testen, müssen an denexternen Datenein- und Datenausgangsanschluss DIO angelegte Dateninvertiert in die redundanten Speicherzellen Z3' und Z4' eingelesen werden.
[0073] Wenndie der zweiten Steuereinheit überden dritten Eingangsanschluss E50c extern zugeführte Adresse mit einer Adressedes zweiten Teilspeichers 52 übereinstimmt, so handelt essich bei der adressierten Speicherzelle um eine fehlerhafte Speicherzelle,die von einem der LeseverstärkerSAa oder SAd des zweiten Leseverstärkerstreifens SF2 angesteuertwird. Die Vergleichsschaltung 53 ist derart ausgebildet,dass sie in diesem Fall das Steuersignal DIS zur Dateninvertierungmit einem logischen 1-Pegel erzeugt. Die zweite Steuereinheit 50 führt das ausgangsseitigerzeugte Steuersignal DIS zur Dateninvertierung dem SteueranschlussS60a der Schaltung 60 zur Dateninvertierung zu. Wenn die zweiteSteuereinheit das Steuersignal zur Dateninvertierung DIS mit einemlogischen 1-Pegelerzeugt, so wird der steuerbare Schalter 61 so geschaltet, dassder Datenein- und Datenausgangsanschluss DIO über einen bidirektionalen Inverter 62 mitdem Datenanschluss D20 des Speicherzellenfeldes 20 verbundenist. Wenn die zweite Steuereinheit hingegen das Steuersignal DISzur Dateninvertierung mit einem logischen 0-Pegel erzeugt, so wirdder steuerbare Schalter 61 so geschaltet, dass der externeDatenein- und Datenausgangsanschluss DIO direkt mit dem DatenanschlussD20 des Speicherzellenfeldes 20 verbunden wird.
[0074] DieDecoderschaltung 40 steuert die ersten regulären Wortleitungstreiber 80 an,wenn die Adresse der an die Adressanschlüsse des Adreßregisters 70 angelegtenAdresse nicht mit der Adresse einer reparierten Speicherzelle übereinstimmt.In diesem Fall wird die Decoderschaltung 40 von der ersten Steuereinheitnicht mit dem zweiten Steuersignal RMS angesteuert. Sie steuertin diesem Fall überdie ersten Wortleitungstreiber 80 die Wortleitung der Speicherzellean, die überdie an die externen AdressanschlüsseX0, X1, ..., X9, X10 angelegten Adressbits adressiert wird. Wenndie Decoderschaltung von der ersten Steuereinheit 10 mitdem zweiten Steuersignal RMS angesteuert wird, so steuert sie über die zweitenWortleitungstreiber 90 eine der redundanten Wortleitungenan. Die Adresse der anzusteuernden redundanten Speicherzelle wirdder Decoderschaltung 40 in diesem Fall von der Speichereinheit 30 zugeführt.
[0075] 4 zeigteine Ausführungsformder Vergleichsschaltung 11 der ersten Steuereinheit 10 von 3.Die Vergleichsschaltung 11 erzeugt an ihrem AusgangsanschlussA11a das dritte Steuersignal 53 mit einem logischen 1-Pegel,wenn im Speicherzellenfeld eine topologisch falsche Wortleitungsreparaturstattgefunden hat. Bei der topologisch falschen Wortleitungsreparaturwerden fehlerhafte Speicherzellen im Wortleitungsstreifen SFa, SFcbzw. im Wortleitungsstreifen SFb, SFd eines Bitleitungstwists durchredundante Speicherzellen im Wortleitungsstreifen SFb, SFd bzw.im Wortleitungsstreifen SFa, SFc des entsprechenden Bitleitungstwistsersetzt. Wie bei dem in 1 gezeigten Speicherzellenfeld ersichtlichist, ermöglichteine XOR-Verknüpfungder Adressbits X9 und X10 der Adresse einer Speicherzelle die eindeutigeZuordnung der entsprechenden Speicherzelle zu den ersten WortleitungenWL1 des Wortleitungsstreifens SFb, SFd bzw. zu den zweiten Wortleitungendes Wortleitungsstreifens SFa, SFc . Die XOR-Verknüpfung derAdressbits X9 und X10 der Adresse einer Speicherzelle, die über eineder ersten Wortleitungen WL1 eines Bitleitungstwists angesteuertwird, ergibt eine logische 1. Die XOR-Verknüpfung der Adressbits X9 undX10 der Adresse einer Speicherzelle, die von den zweiten Wortleitungen WL2angesteuert wird, ergibt eine logische 0. Diese Eigenschaft desSpeicherzellenfeldes wird bei der Ausgestaltung der Vergleichsschaltung 11 derersten Steuereinheit 10 zu Nutze gemacht. Die Vergleichsschaltung 11 umfassteine Registerschal tung 110 mit einem ersten Teilregister 111 zurSpeicherung der Adressbits Xrep der reparierten Speicherzelle und einzweites Teilregister 112 zur Speicherung der AdressbitsXred der sie ersetzenden redundanten Speicherzelle, ein erstes logischesGatter 120, ein zweites logisches Gatter 130 sowieeine Auswerteschaltung 140. Die Registerschaltung 110 istmit dem Eingangsanschluss E11a der Vergleichsschaltung 11 verbunden.Der Registerschaltung 110 werden über diesen Eingangsanschlussdie Adressen Xrep der reparierten Speicherzellen und die AdresseXred der sie ersetzenden redundanten Speicherzelle zugeführt. Dieeinzelnen Adressbits der reparierten Speicherzellen werden im erstenTeilregister 111 und die Adressbits der redundanten Speicherzellenwerden im zweiten Teilregister 112 abgespeichert. Das erste Teilregisterführt demersten logischen Gatter 120 die Adressbits X9 und X10 derreparierten Speicherzelle zu, wohingegen das zweite Teilregister 112 denzweiten logischen Gatter 130 die Adressbits X9 und X10 derredundanten Speicherzelle zuführt.Das erste und zweite Teilregister sind als XOR-Gatter ausgebildet.Wenn die reparierte Speicherzelle bzw. die redundante Speicherzelle über eineder ersten Wortleitungen WL1 ansteuerbar ist, so erzeugt das erste XOR-Gatter 120 bzw.das zweite XOR-Gatter 130 ausgangsseitig eine logische1. Wenn die reparierte Speicherzelle bzw. die redundante Speicherzelle über eineder zweiten Wortleitungen WL2 ansteuerbar ist, so erzeugt das ersteXOR-Gatter 120 bzw. das zweite XOR-Gatter 130 ausgangsseitigeine logische 0. Die Ausgangsseite A120a und A130a des ersten undzweiten XOR-Gatters 120, 130 ist mit einer Eingangsseiteder Auswerteschaltung 140 verbunden. Die Auswerteschaltung 140 erzeugtausgangsseitig das dritte Steuersignal S3 mit einem logischen 0-Pegel,wenn die ihr von dem XOR-Gatter 120 unddem XOR-Gatter 130 zugeführten logischen Signalpegel übereinstimmenbzw. das dritte Steuersignal S3 mit einem logischen 1-Pegel, wenndie ihr vom ersten XOR-Gatter 120 und vom zweiten XOR-Gatter 130 zugeführten logischenSignalpegel nicht übereinstimmen.Wenn das dritte Steuersignal S3 den logischen 0-Pegel annimmt, soliegen damit die reparierte Speicherzelle und die sie ersetzende redundanteSpeicherzelle auf dem gleichen Wortleitungsstreifen innerhalb einesBitleitungstwists. Wenn das dritte Steuersignal S3 den logischen1-Pegel annimmt, so liegen die reparierten Speicherzelle und diesie ersetzende redundante Speicherzelle auf unterschiedlichen Wortleitungsstreifeninnerhalb eines Bitleitungstwists. Der logische Signalpegel desdritten Steuersignals S3 gestattet also eine Aussage, ob eine topologischfalsche Wortleitungsreparatur vorliegt.
[0076] Essei darauf hingewiesen, dass die Funktionsweise des in der 3 dargestelltenintegrierten Halbleiterspeichers sowie die in der 4 dargestellteAusführungsformder Logikschaltung eines derart ausgebildeten integrierten Halbleiterspeichersbeispielhaft anhand der in 1 dargestelltenAusführungeines Speicherzellenfeldes beschrieben wurde, jedoch nicht auf dieseAusgestaltungsform des Speicherzellenfeldes beschränkt ist.In der Figur befinden sich aus Gründen der besseren Übersichtredundante Wortleitungen und Speicherzellen nur im WortleitungsstreifenSFa bzw. SFc. Im allgemeinen befinden sich auch in den gegenüberliegendenWortleitungsstreifen eines Bitleitungstwists, also in 1 beispielsweiseauch im Wortleitungsstreifen SFb und SFd, redundante Wortleitungenund Speicherzellen.
[0077] 5 zeigteine zweite Ausführungsformeines Speicherzellenfeldes mit Speicherzellen eines ersten Speicherzellentyps,beispielsweise True-Zellen, und Speicherzellen eines zweiten Speicherzellentyps,beispielweise Complement-Zellen. Das Speicherzellenfeld umfassteinen ersten sekundären Leseverstärker SSA1und einen zweiten sekundären Leseverstärker SSA2.Der erste sekundäreLeseverstärkerSSA1 steuert die LeseverstärkerSAbc1 und SAbc2, die in einem ersten Leseverstärkerstreifen SF1 liegen, an.Der zweite sekundäreLeseverstärker SSA2steuert die zweiten LeseverstärkerSAa1, SAa2, SAd1 und SAd2 an, die in einem zweiten LeseverstärkerstreifenSF2 liegen.
[0078] Zwischenden LeseverstärkernSAbc1, SAbc2 und den LeseverstärkernSAa1, SAa2 befindet sich ein erster Bitleitungstwist. Die Speicherzellendieses ersten Bitleitungstwists befinden sich in einem WortleitungsstreifenSFa bzw. einem Wortleitungsstreifen SFb. Im ersten Bitleitungstwistbefinden sich redundante Wortleitungen R0, R1 im WortleitungsstreifenSFa, wohingegen sich die redundanten Wortleitungen R2 und R3 imWortleitungsstreifen SFb befinden.
[0079] Wennzwischen den regulärenWortleitungen N0 und N1 im Wortleitungsstreifen SFb ein Kurzschlussauftritt, so werden die beiden fehlerhaften Wortleitungen durchdie redundanten Wortleitungen R0 und R1 im WortleitungsstreifenSFa ersetzt. Die Complement-Zelle Z5 im Wortleitungsstreifen SFb, dievon dem ersten LeseverstärkerSAbc1 im ersten LeseverstärkerstreifenSF1 angesteuert wird, wird durch die Complement-Zelle Z5' im WortleitungsstreifenSFa, die ebenfalls vom LeseverstärkerSAbc1 im ersten LeseverstärkerstreifenSF1 angesteuert wird, ersetzt. Die True-Zelle Z6 im Wortleitungsstreifen SFbwird durch die True-Zelle Z6' imWortleitungsstreifen SFa ersetzt.
[0080] Wennzwischen den regulärenWortleitungen N2 und N3 im Wortleitungsstreifen SFa ein Kurzschlussauftritt, so werden die beiden fehlerhaften Wortleitungen N2 undN3 durch die redun danten Wortleitungen R2 und R3 im Wortleitungsstreifen SFbersetzt. Die Complement-Zelle Z9 im Wortleitungsstreifen SFa, dievon dem zweiten LeseverstärkerSAa2 im zweiten LeseverstärkerstreifenSF2 angesteuert wird, wird durch die True-Zelle Z9' im Wortleitungsstreifen SFb, die ebenfallsvom zweiten LeseverstärkerSAa2 des zweiten Leseverstärkerstreifen SF2angesteuert wird, ersetzt. Die True-Zelle Z10 im WortleitungsstreifenSFa wird durch die Complement-Zelle Z10' im Wortleitungsstreifen SFb ersetzt.
[0081] Zwischenden ersten Leseverstärkern SAbc1,SAbc2 und den zweiten Leseverstärkern SAd1,SAd2 befindet sich ein zweiter Bitleitungstwist. Die Speicherzellendieses zweiten Bitleitungstwists befinden sich in einem WortleitungsstreifenSFc bzw. einem Wortleitungsstreifen SFd. Im zweiten Bitleitungstwistbefinden sich redundante Wortleitungen R0 und R1 im WortleitungsstreifenSFc, währendsich die redundanten Wortleitungen R2, R3 im WortleitungsstreifenSFd befinden. Wenn zwischen den regulären Wortleitungen N0 und N1im Wortleitungsstreifen SFd ein Kurzschluss auftritt, so werdendie beiden fehlerhaften Wortleitungen N0 und N1 durch die redundantenWortleitungen R0 und R1 im Wortleitungsstreifen SFc ersetzt. DieComplement-Zelle Z7 im Wortleitungsstreifen SFd, die von dem Leseverstärker SAd1im zweiten Leseverstärkerstreifen SF2angesteuert wird, wird durch die True-Zelle Z7' im Wortleitungsstreifen SFc, die ebenfallsvom LeseverstärkerSAd1 angesteuert wird, ersetzt. Die True-Speicherzelle Z8 im WortleitungsstreifenSFd wird durch die Complement-Zelle Z8' im Wortleitungsstreifen SFc ersetzt.
[0082] Beider in 5 gezeigten Ausführungsform des Speicherzellenfeldeswerden fehlerhafte Speicherzellen eines Speicherzellentyps, dievon dem ersten sekundärenLeseverstärkerSSA1 angesteuert werden, bzw. fehlerhafte Speicherzellen, die von denersten LeseverstärkernSAbc im ersten LeseverstärkerstreifenSF1 angesteuert werden, durch redundante Speicherzellen des gleichenSpeicherzellentyps ersetzt. Wie der 5 weiterentnehmbar ist, sind den Speicherzellen des Wortleitungsstreifens SFadie Adressbits X9 = 1 und X10 = 1 zugeordnet und den Speicherzellendes Wortleitungsstreifens SFc die Adressbits X9 = 0 und X10 = 0zugeordnet. Den Speicherzellen des Wortleitungsstreifens SFb sinddie Adressbits X9 = 0 und X10 = 1 zugeordnet und den Speicherzellendes Wortleitungsstreifens SFd sind die Adressbits X9 = 1 und X10= 0 zugeordnet. Eine XOR-Verknüpfungder beiden Adressbits X9 XOR X10 liefert für Speicherzellen des WortleitungsstreifensSFa und SFc eine logische 0 und für Speicherzellen des WortleitungsstreifensSFb und SFd eine logische 1. Die XOR-Verknüpfung der Adressbits X9 XORX10 einer Speicherzelle liefert damit eine eindeutige Zuordnung,ob sich die Speicherzelle übereine der zweiten Wortleitungen WL2 des Wortleitungsstreifens SFabzw. SFc oder durch eine der ersten Wortleitungen WL1 des WortleitungsstreifensSFb bzw. SFd ansteuern läßt.
[0083] Umdie redundanten Speicherzellen des in 5 dargestelltenSpeicherzellenfeldes zuverlässig zutesten und entsprechend zu betreiben, werden die erste Steuereinheit 10 unddie Speichereinheit 30 gegenüber dem in 3 gezeigtenAusführungsbeispieldes integrierten Halbleiterspeichers modifiziert. 6 zeigtdie modifizierte erste Steuereinheit 10' sowie die modifizierte Speichereinheit 30'. Die modifizierteSpeichereinheit 30' enthält einenersten Teilspeicher T1 und einen zweiten Teilspeicher T2. Im erstenTeilspeicher T1 sind die Adressen 31 der reparierten Speicherzellen,die durch redundante Speicherzellen der redundanten WortleitungR0 ersetzt werden, und die Adressen 32 der repariertenSpeicher zellen, die durch redundante Speicherzellen der redundantenWortleitung R1 ersetzt werden, abgespeichert. Die redundanten WortleitungenR0 und R1 gehörenzu den zweiten Wortleitungen WL2 im Wortleitungsstreifen Sfa undSFc. Die XOR-Verknüpfung derAdressbits X9 XOR X10 dieser Speicherzellen ergibt, wie im Ausführungsbeispielder 5 gezeigt, eine logische 0. Im zweiten TeilspeicherT2 sind die Adressen 33 der reparierten Speicherzellen,die durch redundante Speicherzellen der Wortleitung R2 ersetzt werden,und die Adressen 34 der reparierten Speicherzellen, diedurch redundante Speicherzellen der redundanten Wortleitung R3 ersetztwerden, abgespeichert. Diese redundanten Wortleitungen R2 und R3gehörenzu den ersten Wortleitungen WL1 im Wortleitungsstreifen SFb undSFd. Die XOR-Verknüpfungder Adressbits X9 XOR X10 dieser Speicherzellen ergibt, wie im Ausführungsbeispielder 5 gezeigt, eine logische 1.
[0084] DieAdressen Xrep der reparierten Speicherzellen des ersten TeilspeichersT1 und des zweiten Teilspeichers T2 werden dem zweiten EingangsanschlussE10b der ersten Steuereinheit 10' zugeführt. Ein mit dem zweiten EingangsanschlussE10b verbundener Umschalter 16 führt die Adressen des erstenTeilspeichers T1 einer ersten Schaltungskomponente SK1 zu, wohingegener die Adressen der reparierten Speicherzellen des zweiten TeilspeichersT2 einer zweiten Schaltungskomponente SK2 zuführt. Die erste SchaltungskomponenteSK1 umfasst eine Logikschaltung 11a, ein UND-Gatter 12a undeine Vergleichsschaltung 13a. Der Vergleichsschaltung 13a werdeneingangsseitig überden mit dem Adressregister 70 verbundenen ersten Eingangsanschluss E10adie Adressbits einer extern angelegten Adresse zugeführt. Ebensowerden ihr überden Umschalter 16 die Adressbits einer reparierten Speicherzelledes ersten Teilspeichers zugeführt.Wenn beide Adressen übereinstimmen, erzeugtdie Vergleichsschaltung ausgangsseitig ein zweites SteuersignalRMS1 mit einem logischen 1-Pegel und führt das zweite SteuersignalRMS1 der Eingangsseite des UND-Gatters 12a und einem ODER-Gatter 14 zu.Der Logikschaltung 11a werden eingangsseitig über denUmschalter 16 die Adressbits Xrep einer reparierten Speicherzelledes ersten Teilspeichers zugeführt.Die Logikschaltung 11a führt über ein XOR-Gatter G11a eineXOR-Verknüpfungder Adressbits X9 und X10 der ihr zugeführten Adresse Xrep durch. Sieerzeugt ausgangsseitig ein drittes Steuersignal S31 mit einem logischen1-Pegel, wenn die reparierte Speicherzelle von einer der erstenWortleitungen WL1 des Wortleitungsstreifens SFb oder SFd der 5 angesteuertwird, bzw. das dritte Steuersignal S31 mit einem logischen 0-Pegel,wenn die reparierten Speicherzellen von einer der zweiten Wortleitungen WL2des Wortleitungsstreifens SFa oder SFc der 5 angesteuertwird. Das dritte Steuersignal wird der Eingangsseite des UND-Gatters 12a zugeführt. DasUND-Gatter 12a erzeugt ausgangsseitig ein erstes SteuersignalZS1 mit einem logischen 1-Pegel, wenn die extern angelegte Adressemit der Adresse einer reparierten Speicherzelle übereinstimmt und eine topologischfalsche Wortleitungsreparatur stattgefunden hat. In allen anderenFällenerzeugt das UND-Gatter 12a ausgangsseitig das erste SteuersignalZS1 mit einem logischen 0-Pegel.
[0085] Diezweite Schaltungskomponente SK2 umfasst eine Logikschaltung 11b,ein UND-Gatter 12b und eine Vergleichsschaltung 13b.Der Aufbau und die Funktionsweise der zweiten SchaltungskomponenteSK2 entspricht im wesentlichen dem Aufbau und der Funktionsweiseder ersten Schaltungskomponente SK1. Daher soll hier nur auf dieUnterschiede eingegangen werden. Der zweiten SchaltungskomponenteSK2 werden überden Umschalter 16 eingangsseitig die Adressen Xrep derreparierten Speicher zellen des zweiten Teilspeichers zugeführt. Die Vergleichsschaltung 13b erzeugtausgangsseitig das zweite Steuersignal RMS2, wenn die an die Adressanschlüsse desAdressregisters extern angelegte Adresse einer Speicherzelle miteiner Adresse Xrep des zweiten Teilspeichers T2 übereinstimmt und führt daszweite Steuersignal RMS2 ausgangsseitig dem UND-Gatter 12b unddem ODER-Gatter 14 zu. Die Logikschaltung 11b istim Gegensatz zur Logikschaltung der ersten SchaltungskomponenteSK1 als negiertes XOR-Gatter G11b ausgebildet. Somit ist gewährleistet,dass sie das dritte Steuersignal S32 mit einem logischen 1-Pegelerzeugt, wenn die reparierte Speicherzelle von einer der zweitenWortleitungen WL2 des Wortleitungsstreifens SFa oder SFc angesteuertwird bzw. das dritte Steuersignal S32 mit einem logischen 0-Pegel,wenn die reparierte Speicherzelle im Wortleitungsstreifen SFb oderSFd liegt. Das UND-Gatter 12b erzeugt ausgangsseitig das ersteSteuersignal ZS2 mit einem logischen 1-Pegel, wenn die an die Adressanschlüsse desAdressregisters extern angelegte Adresse nicht mit der Adresse einerreparierten Speicherzelle übereinstimmtund eine topologisch falsche Wortleitungsreparatur stattgefundenhat. In allen anderen Fällenerzeugt das UND-Gatter 12b ausgangsseitig das erste SteuersignalZS2 mit einem logischen 0-Pegel.
[0086] Dieersten bzw. zweiten Schaltungskomponenten SK1 bzw. SK2 führen dievon ihnen erzeugten ersten Steuersignale ZS1 bzw. ZS2 der Eingangsseiteeines ODER-Gatters 15 zu, das ausgangsseitig mit dem erstenAusgangsanschluss A10a der ersten Steuereinheit 10' verbunden ist.Das ODER-Gatter 15 gewährleistet,dass das erste Steuersignal ZS der ersten Steuereinheit 10' genau dannerzeugt wird, wenn eine der ersten und zweiten SchaltungskomponentenSK1 und SK2 eines der ersten Steuersignale ZS1 und ZS2 erzeugt haben.Die erste bzw. zweite Schal tungskomponente SK1 bzw. SK2 führen die vonihnen erzeugten zweiten Steuersignale RMS1 bzw. RMS2 der Eingangsseiteeines ODER-Gatters 14 zu, das ausgangsseitig mit dem zweitenAusgangsanschluss A10b der ersten Steuereinheit 10' verbunden ist.Das ODER-Gatter 14 gewährleistet, dassdas zweite Steuersignal RMS der ersten Steuereinheit 10' genau dannerzeugt wird, wenn eine der ersten und zweiten SchaltungskomponentenSK1 und SK2 eines der zweiten Steuersignale RMS1 und RMS2 erzeugthaben.
[0087] 7 zeigteine erste Ausführungsformder Dateninvertierung redundanter Speicherzellen, bei der die Dateninvertierungausserhalb des Speicherzellenfeldes vorgenommen wird. Dargestelltist die Schaltung zur Dateninvertierung 60, die mit derin 3 bereits beschriebenen Schaltung zur Dateninvertierung übereinstimmt,und ein Ausschnitt einer Ausgestaltung des Speicherzellenfeldes 20.Wenn dem Steueranschluss S60a der Schaltung zur Dateninvertierung 60 dasSteuersignal DIS zur Dateninvertierung mit einem niedrigen Pegelzugeführtwird, wird der steuerbare Schalter 61 derart geschaltet, dassam externen Datenein- und Datenausgangsanschluss DIO angelegte Datendem Datenanschluss D20 des Speicherzellenfeldes 20 direktzugeführt werden.Wenn die zweite Steuereinheit 50 das Signal zur Dateninvertierungmit einem hohen Pegel erzeugt und dem Steueranschluss S60a der Schaltung zurDateninvertierung 60 zuführt, so wird der steuerbareSchalter 61 derart geschaltet, dass an den Datenein- undDatenausgangsanschluss angelegte Daten dem Datenanschluss D20 über denbidirektionalen Inverter 62 zugeführt werden. In diesem Fallliegen die Daten am Datenanschluss D20 invertiert an.
[0088] DasSpeicherzellenfeld 20 enthält einen Multiplexer MUX, dermit dem Datenanschluss D20 verbunden ist. Der Multiplexer steuertausgangsseitig einen ersten sekundären Leseverstärker SSA1bzw. einen zweiten sekundärenLeseverstärkerSSA2 an. Der erste sekundäreLeseverstärkerSSA1 steuert erste primäreLeseverstärkerSA1, die im ersten LeseverstärkerstreifenSF1 des Speicherzellenfeldes liegen, an. Der zweite sekundäre Leseverstärker SSA2steuert zweite primäreLeseverstärkerSA2 an, die im zweiten LeseverstärkerstreifenSF2 des Speicherzellenfeldes liegen. Zwischen den Leseverstärkerstreifender primärenLeseverstärkerSA1 und SA2 sind True- und Complement-Speicherzellen mit BitleitungenBL eines Bitleitungstwists, wie beispielsweise in den Ausführungsformendes Speicherzellenfeldes der 1 oder 5 dargestelltist, angeordnet. Wie bereits anhand der Speicherzellenfelder der 1 und 5 beschriebenworden ist, werden in redundante Speicherzellen, die von dem zweiten sekundären Leseverstärker SSA2bzw. von den primärenLeseverstärkernSAa bzw. SAd des zweiten Leseverstärkerstreifens SF2 angesteuertwerden, die am Datenein- und Datenausgangsanschluss DIO angelegtenDaten invertiert abgespeichert. In redundante Speicherzellen, dievon dem ersten sekundärenLeseverstärkerSSA1 bzw. von primärenLeseverstärkernSAbc des ersten Leseverstärkerstreifens SF1angesteuert werden, werden die Daten so eingeschrieben, wie sieam Datenein- und Datenausgangsanschluss extern angelegt worden sind.
[0089] 8 zeigteine weitere Ausführungsform derSchaltung zur Dateninvertierung 60', bei der die Invertierung derDaten innerhalb des Speicherzellenfeldes vorgenommen wird. Da nurDaten redundanter Speicherzellen, die von dem zweiten sekundären Leseverstärker SSA2bzw. die von primärenLeseverstärkernim zweiten LeseverstärkerstreifenSF2 angesteuert werden, in vertiert werden, sind bei dem hier dargestelltenSpeicherzellenfeld nur die mit dem zweiten sekundären Leseverstärker SSA2verbundenen Komponenten abgebildet. Dem sekundären Leseverstärker SSA2des Speicherzellenfeldes 20 werden die am Datenein- undDatenausgangsanschluss DIO extern angelegten Daten über denDatenanschluss D20 direkt bzw. überden bidirektionalen Inverter Inv invertiert zugeführt. DersekundäreLeseverstärkerSSA2 speist die Daten ausgangsseitig auf die sogenannte Master-DatenleitungMDQ bzw. die invertierten Daten auf die inverse Master-DatenleitungMDQb ein. Die Schalttransistoren 21 und 22 verbindendie Master-Datenleitung MDQ mit der inversen Lokal-DatenleitungLDQb und die inverse Master-DatenleitungMDQb mit der Lokal-Datenleitung LDQ. Die Schalttransistoren 23 und 24 verbindendie Master-Datenleitung MDQ mit der sogenannten Lokal-DatenleitungLDQ und die inverse Master-Datenleitung MDQb mit der zugehörigen inversenLokal-DatenleitungLDQb. Die Lokal-Datenleitung LDQ und die inverse Lokal-DatenleitungLDQb sind mit den primärenLeseverstärkernSAa1 und SAd1 des zweiten Leseverstärkerstreifens SF2 verbunden.Die primärenLeseverstärkersteuern die True- und Complement-Speicherzellen an, die mit BitleitungenBL eines Bitleitungstwists, wie beispielsweise anhand der Ausführungsformendes Speicherzellenfeldes der 1 und 5 dargestelltworden ist, verbunden sind. Die Schalttransistoren 23 und 24 werden über einUND-Gatter 25 angesteuert. Einer Eingangsseite des UND-Gatters 25 wirddas Steuersignal zur Dateninvertierung DIS negiert zugeführt. Ebensowird dem UND-Gatter 25 eingangsseitig ein AktivierungssignalSB2 zugeführt.Das Aktivierungssignal SB2 dient als Steuersignal, um die Master-Datenleitung bzw.die inverse Master-Datenleitung über Schaltmittel,beispielsweise die Schalttransistoren 23 und 24,mit der Lokal-Datenleitung bzw. der inversen Lokal-Datenleitung zu verbinden.Wenn das Steuersignal DIS zur Da teninvertierung von der zweiten Steuereinheit 50 miteinem hohen Pegel, entsprechend der logischen 1, an das UND-Gatter 25 angelegtwird und gleichzeitig das Aktivierungssignal SB2 dem UND-Gatter 25 eingangsseitigzugeführtwird, so erzeugt das UND-Gatter 25 ausgangsseitig ein SteuersignalAS mit einem niedrigen Pegel, entsprechend der logischen 0. Dadurchbleiben die beispielsweise vom n-leitenden Typ ausgebildeten Schalttransistoren 23 und 24 gesperrt.Wenn das Steuersignal zur Dateninvertierung DIS von der zweitenSteuereinheit 50 mit einem niedrigen Pegel erzeugt wird undzusätzlichdas Aktivierungssignal SB2 an das UND-Gatter 25 angelegtwird, so werden die Schalttransistoren 23 und 24 durchdas Steuersignal AS mit einem hohen Pegel angesteuert. Die Schalttransistoren 23 und 24 werdendadurch leitend gesteuert, so dass die Master-Datenleitung MDQ mitder Lokal-Datenleitung LDQ und die inverse Master-Datenleitung MDQbmit der inversen Lokal-Datenleitung LDQb verbunden ist. In diesemFall tritt keine Dateninvertierung auf.
[0090] Umgekehrtwerden durch den hohen Pegel des Steuersignals zur DateninvertierungDIS die vom n-leitenden Typ ausgebildeten Schalttransistoren 21 und 22 leitendgesteuert, so dass die Lokal-Datenleitung LDQ mit der inversen Master-Datenleitung MDQbund die inverse Lokal-Datenleitung LDQb mit der Master-Datenleitung MDQverbunden ist. Dadurch werden die Daten in die mit den primären Leseverstärkern SAa1und SAd1 des zweiten LeseverstärkerstreifensSF2 verbundenen redundanten Speicherzellen invertiert eingeschrieben.
[0091] WennDaten bei einem Schreibzugriff auf den integrierten Halbleiterspeicherin die redundante Speicherzelle invertiert zu den am Datenein- undDatenausgangsanschluss angelegten Daten eingeschrieben worden sind,so müssendiese Daten bei ei nem Lesezugriff auch wieder invertiert ausgelesen werden.Es sei angemerkt, dass die beiden Schaltung 60 und 60' zur Dateninvertierungbei einem Lesezugriff ebenfalls durch Ansteuerung mit dem SteuersignalDIS zur Dateninvertierung das invertierte Auslesen aus den redundantenSpeicherzellen ermöglichen.
[0092] Dadie Umschaltung des steuerbaren Schalters 61 der erstenAusführungsformsowie die Umschaltung der Schalttransistoren 24 und 25 derzweiten Ausführungsformder Dateninvertierung bereits zum Zeitpunkt des Anlegens einer Adressean die externen AdressanschlüsseX0, X1, ..., X9, X10 des Adressregisters 70 vollzogen wird,ist die Dateninvertierung fürbeide Lösungenzeitlich völligunkritisch.
[0093] Beieinem Vergleich der in 7 gezeigte Ausführungsformder Dateninvertierung mit der in 8 gezeigtenAusführungsformist ersichtlich, dass im Gegensatz zur Schaltung 60' die Schaltung 60 keinezusätzlichenSchalttransistoren benötigt. Dadurchkann entsprechend Chipflächeeingespart werden.
A Ausgangsanschluss AS Aktivierungssignal BL Bitleitung D Datenanschlussdes Speicherzellenfeldes DIO Dateneingangsanschluss DIS Steuersignalzur Dateninvertierung E Eingangsanschluss G Gatter Inv Inverter L Leckpfad LDQ Lokal-Datenleitung M Bezugspotentialanschluss MDQ Master-Datenleitung MUX Multiplexer N reguläre Wortleitung R redundanteWortleitung RMS zweitesSteuersignal S Steueranschluss SA Leseverstärker SB Steuersignalszum Aktivieren einer Bitleitung SC Speicherkondensator SF Leseverstärkerstreifen SK Schaltungskomponente SSA sekundärer Leseverstärker SZ Speicherzellentyp T Zeitspanne T1,T2 Teilspeicherder SpeichereinheitV Verstärker WL Wortleitung X0,..., X10 Adressbits Xred Adresseder redundanten Speicherzelle Xrep Adresseder fehlerhaften Speicherzelle Z fehlerhafteSpeicherzelle Z' redundanteSpeicherzelle ZS erstesSteuersignal 10 ersteSteuereinheit 11 Logikschaltung 12 Und-Gatter 13 Vergleichsschaltung 14,15 Oder-Gatter 16 Umschalter 20 Speicherzellenfeld 21,..., 24 Schalttransistoren 25 Und-Gatter 30 Speichereinheit 31,..., 34 Adressspeicherder Speichereinheit 40 Dekoderschaltung 50 zweiteSteuereinheit 60 Schaltungzur Dateninvertierung 61 steuerbarerSchalter 62 bidirektionalerInverter 70 Adressregister 80 WortleitungstreiberregulärerWortleitungen 90 Wortleitungstreiberredundanter Wortleitungen 100 integrierterHalbleiterspeicher 110 Register 111,112 Teilregisterder Logikschaltung 120,130 XOR-Gatter 140 Auswerteschaltung

权利要求:
Claims (39)
[1] Integrierter Halbleiterspeicher mit redundanten Speicherzellen – mit einemSpeicherzellenfeld (20) mit Speicherzellen (Z, Z') eines ersten Speicherzellentyps(SZ1) und eines zweiten Speicherzellentyps (SZ2), – bei demin den Speicherzellen des ersten Speicherzellentyps (SZ1) Datenentsprechend den an einem Dateneingangsanschluss (DIO) anliegendenDaten abspeicherbar sind, – beidem in den Speicherzellen des zweiten Speicherzellentyps (SZ2) Datenzu den am Dateneingangsanschluss (DIO) anliegenden Daten invertiert abspeicherbarsind, – mitersten Wortleitungen (WL1) und zweiten Wortleitungen (WL2), wobeidie ersten Wortleitungen innerhalb des Speicherzellenfeldes in einemersten Streifen (SFa, SFc) und die zweiten Wortleitungen innerhalbdes Speicherzellenfeldes in einem zweiten Streifen (SFb, SFd) angeordnetsind, – beidem die Speicherzellen überdie ersten und zweiten Wortleitungen (WL1, WL2) ansteuerbar sind, – bei demein Teil der Speicherzellen als redundante Speicherzellen (Z') ausgebildet sind, – bei demeine fehlerhafte Speicherzelle (Z) eines Speicherzellentyps (SZ1,SZ2) der ersten und zweiten Speicherzellentypen durch eine der redundanten Speicherzellen(Z') des gleichenSpeicherzellentyps (SZ1, SZ2) ersetzbar ist, – bei demeine fehlerhafte Speicherzelle eines Speicherzellentyps (SZ1, SZ2)der ersten und zweiten Speicherzellentypen durch eine der redundanten Speicherzellendes anderen Speicherzellentyps (SZ2, SZ1) ersetzbar ist, - mit einerSchaltung zur Dateninvertierung (60), – bei demdie Schaltung zur Dateninvertierung derart ausgebildet ist, dassDaten in die redundante Speicherzelle entsprechend den am Dateneingangsanschlussanliegenden Daten eingeschrieben werden, wenn die redundante Speicherzelle(Z1', Z2') und die fehlerhafteSpeicherzelle (Z1, Z2) gleichen Speicherzellentypen zugehörig sind, – bei demdie Schaltung zur Dateninvertierung derart ausgebildet ist, dassDaten in die redundante Speicherzelle (Z3', Z4')zu den am Dateneingangsanschluss anliegenden Daten invertiert eingeschrieben werden,wenn als eine erste Bedingung erfüllt ist, dass die fehlerhafteSpeicherzelle (Z3, Z4) übereine der ersten Wortleitungen (WL1) und die redundante Speicherzelle(Z3', Z4') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, und wenn als eine zweiteBedingung erfülltist, dass die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzenderedundante Speicherzelle (Z3',Z4') unterschiedlichen Speicherzellentypenzugehörigsind, – beidem die Schaltung zur Dateninvertierung derart ausgebildet ist,dass Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor eingeschriebenenDaten ausgelesen werden, wenn als eine dritte Bedingung erfüllt ist,dass die fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen (WL1)und die redundante Speicherzelle (Z3', Z4') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, und wenn als einevierte Bedingung erfülltist, dass die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzenderedundante Speicherzelle (Z3',Z4') unterschiedlichenSpeicherzellentypen zugehörig sind.
[2] Integrierter Halbleiterspeicher nach Anspruch 1, – mit einerersten Steuereinheit (10, 10') mit einem ersten Ausgangsanschluss(A10a) zur Erzeugung eines ersten Steuersignals (ZS), mit einemersten Eingangsanschluss (E10a) zum Anlegen einer Adresse einerder Speicherzellen des Speicherzellenfeldes und einem zweiten Eingangsanschluss(E10b) zum Anlegen einer Adresse der fehlerhaften Speicherzelle, – mit einerzweiten Steuereinheit (50) zur Erzeugung eines Steuersignals(DIS) zur Dateninvertierung mit einem ersten Eingangsanschluss (E50a)zum Anlegen des ersten Steuersignals (ZS), – bei dem die Schaltung zurDateninvertierung (60) einen Steueranschluss (S60a) umfasst, – bei demdie zweite Steuereinheit (50) eingangsseitig mit dem erstenAusgangsanschluss (A10a) der ersten Steuereinheit (10)und ausgangsseitig mit dem Steueranschluss der Schaltung zur Dateninvertierung(60) verbunden ist, – bei dem dem Steueranschluss(S60a) der Schaltung zur Dateninvertierung das Steuersignal (DIS) zurDateninvertierung zuführbarist, – beidem die erste Steuereinheit (10, 10') derart ausgebildet ist, dasssie das erste Steuersignal (ZS) erzeugt, wenn die angelegte Adresseeiner der Speicherzellen mit der Adresse der fehlerhaften Speicherzelle übereinstimmtund die fehlerhafte Speicherzelle über eine der ersten Wortleitungen(WL1) und die sie ersetzende redundante Speicherzelle über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – bei demdie zweite Steuereinheit (50) derart ausgebildet ist, dasssie das Steuersignal (DIS) zur Dateninvertierung erzeugt, wenn ihreingangsseitig das erste Steuersignal (Z5) zugeführt wird und die fehlerhafteSpeicherzelle (Z3, Z4) und die sie ersetzende redundante Speicher zelleunterschiedlichen Speicherzellentypen zugehörig sind, – bei demdie Schaltung zur Dateninvertierung (60) derart ausgebildetist, dass bei einem Schreibzugriff Daten in die redundante Speicherzelle(Z3', Z4') zu den am Dateneingangsanschluss(DIO) anliegenden Daten invertiert eingeschrieben werden, wenn ihr eingangsseitigdas Steuersignal (DIS) zur Dateninvertierung zugeführt wird, – bei demdie Schaltung zur Dateninvertierung (60) derart ausgebildetist, dass bei einem Lesezugriff Daten invertiert zu den in die redundanteSpeicherzelle (Z3',Z4') zuvor eingeschriebenenDaten ausgelesen werden, wenn ihr eingangsseitig das Steuersignal (DIS)zur Dateninvertierung zugeführtwird.
[3] Integrierter Halbleiterspeicher nach Anspruch 2, – mit einemAdressregister (70) mit Adressanschlüssen (X0, X1, ..., X9, X10), – mit einerSpeichereinheit (30, 30') zur Speicherung einer Adresse(Xrep) der fehlerhaften Speicherzelle, die durch die redundanteSpeicherzelle ersetzt wird, – bei dem der erste Eingangsanschluss(E10a) der ersten Steuereinheit (10, 10') mit dem Adressregister (70)verbunden ist, – beidem der zweite Eingangsanschluss (E10b) der ersten Steuereinheit(10, 10')mit der Speichereinheit (30, 30') verbunden ist.
[4] Integrierter Halbleiterspeicher nach Anspruch 3, – bei demdie Adresse einer der Speicherzellen ein erstes Adressbit (X9) undein zweites Adressbit (X10) umfasst, – bei dem das erste und zweiteAdressbit der Adresse einer der Speicherzellen derart ausgebildetsind, dass durch eine logische Verknüpfung des ersten und zweitenAdressbits (X9, X10) ein erster Logikpegel erzeugbar ist, wenn dieSpeicherzelle übereine der ersten Wortleitungen (WL1) ansteuerbar ist, – bei demdas erste und zweite Adressbit der Adresse einer der Speicherzellenderart ausgebildet ist, dass durch eine logische Verknüpfung desersten und zweiten Adressbits (X9, X10) ein zweiter Logikpegel erzeugbarist, wenn die Speicherzelle über eineder zweiten Wortleitungen (WL2) ansteuerbar ist.
[5] Integrierter Halbleiterspeicher nach Anspruch 4,bei dem die logische Verknüpfungdes ersten und zweiten Adressbits (X9, X10) zur Erzeugung des erstenund zweiten Logikpegels als eine XOR-Verknüpfung ausgebildet ist.
[6] Integrierter Halbleiterspeicher nach einem der Ansprüche 4 oder5, – beidem die erste Steuereinheit (10, 10') eine Vergleichsschaltung (13, 13a, 13b)zur Erzeugung eines zweiten Steuersignals (RMS), ein logisches Gatter (12, 12a, 12b)zur Erzeugung des ersten Steuersignals (ZS) und eine Logikschaltung(11, 11a, 11b) zur Erzeugung eines drittenSteuersignals (S3) umfasst, – bei dem der Vergleichsschaltung(13, 13a, 13b) eingangsseitig die Adresse(Xrep) der fehlerhaften Speicherzelle und die an die Adressanschlüsse (X0,X1, ..., X9, X10) des Adressregisters (70) angelegte Adressezuführbarist, – beidem die Vergleichsschaltung (13, 13a, 13b) ausgangsseitigmit dem zweiten Ausgangsanschluss (A10b) der ersten Steuereinheitverbunden ist, – beidem der Logikschaltung (11, 11a, 11b)das erste und zweite Adressbit (X9, X10) der fehlerhaften Speicherzellezuführbarist, – beidem dem logischen Gatter (12, 12a, 12b)das zweite Steuersignal (RMS) und das dritte Steuersignal (S3) eingangsseitigzuführbarist, – beidem das logische Gatter (12, 12a, 12b)ausgangsseitig mit dem ersten Ausgangsanschluss (A10a) der erstenSteuereinheit verbunden ist.
[7] Integrierter Halbleiterspeicher nach Anspruch 6, – bei demdie Vergleichsschaltung (13, 13a, 13b)derart ausgebildet ist, dass sie das zweite Steuersignal (RMS) erzeugt,wenn die an die Adressanschlüsse desAdressregisters (70) angelegte Adresse einer der Speicherzellenmit der Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt, – bei demdie Logikschaltung (11, 11a, 11b) derart ausgebildetist, dass sie das dritte Steuersignal (S3, S31, S32) erzeugt, wenndie fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen(WL1) und die sie ersetzende redundante Speicherzelle (Z3', Z4') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist.
[8] Integrierter Halbleiterspeicher nach Anspruch 7,bei dem das logische Gatter (12, 12a, 12b)der ersten Steuereinheit als Und-Gatter ausgebildet ist.
[9] Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder8, – beidem die Speichereinheit (30) derart ausgebildet ist, dassin ihr die Adresse (Xred) der redundanten Speicher zelle, die diefehlerhafte Speicherzelle ersetzt, speicherbar ist, – bei demdie Speichereinheit (30) derart ausgebildet ist, dass eineZuordnung der Adresse (Xrep) der fehlerhaften Speicherzelle zu derAdresse (Xred) der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelleermöglichtwird.
[10] Integrierter Halbleiterspeicher nach Anspruch 9,bei dem die Speichereinheit (30) zur Speicherung der Adresseder fehlerhaften Speicherzelle als eine Nachschlagetabelle (31)zur Zuordnung der Adresse der fehlerhaften Speicherzelle zu derAdresse der redundanten Speicherzelle ausgebildet ist.
[11] Integrierter Halbleiterspeicher nach einem der Ansprüche 9 oder10, – beidem die Logikschaltung (11) der ersten Steuereinheit (10)eingangsseitig mit dem zweiten Eingangsanschluss (E10b) der erstenSteuereinheit (10) verbunden ist, – bei dem die Logikschaltung(11) der ersten Steuereinheit (10) ein ersteslogisches Gatter (120) und ein zweites logisches Gatter(130) mit jeweils einem Ausgangsanschluss (A120a, A130a)umfasst, – beidem die Logikschaltung (11) der ersten Steuereinheit (10)eine Auswerteschaltung (140) umfasst, die eingangsseitigmit den Ausgangsanschlüssen desersten und zweiten logischen Gatters verbunden ist, – bei demdem ersten logischen Gatter (120) das erste und zweiteAdressbit (X9, X10) der fehlerhaften Speicherzelle (Z3, Z4) eingangsseitigzuführbarist, – beidem dem zweiten logischen Gatter (130) der Logikschaltungdas erste und zweite Adressbit (X9, X10) der redundanten Speicherzelle(Z3', Z4') eingangsseitigzuführbarist, – beidem das erste und zweite logische Gatter der Logikschaltung derartausgebildet sind, dass das erste logische Gatter ausgangsseitig(A120a, A120b) einen ersten Logikpegel erzeugt, wenn das dem ersten logischenGatter eingangsseitig zugeführteerste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelleadressieren, die übereine der ersten Wortleitungen (WL1) ansteuerbar ist, und, dass das zweitelogische Gatter ausgangsseitig (A120b) einen ersten Logikpegel erzeugt,wenn das dem zweiten logischen Gatter eingangsseitig zugeführte ersteund zweite Adressbit der redundanten Speicherzelle eine Speicherzelleadressieren, die übereine der ersten Wortleitungen (WL1) ansteuerbar ist, – bei demdas erste und zweite logische Gatter der Logikschaltung derart ausgebildetsind, dass das erste logische Gatter ausgangsseitig (A120a) einen zweitenLogikpegel erzeugt, wenn das dem ersten logischen Gatter eingangsseitigzugeführteerste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelleadressieren, die übereine der zweiten Wortleitungen (WL2) ansteuerbar ist, und, dassdas zweite logische Gatter ausgangsseitig (A120b) einen zweitenLogikpegel erzeugt, wenn das dem zweiten logischen Gatter eingangsseitigzugeführteerste und zweite Adressbit der redundanten Speicherzelle eine Speicherzelleadressieren, die übereine der zweiten Wortleitungen (WL2) ansteuerbar ist, – bei demdie Auswerteschaltung der Logikschaltung derart ausgebildet ist,dass sie ausgangsseitig (A11a) das dritte Steuersignal (S3) erzeugt,wenn die ihr eingangsseitig zugeführten Logikpegel des erstenund zweiten logischen Gatters der Logikschaltung nicht übereinstimmen.
[12] Integrierter Halbleiterspeicher nach Anspruch 11,bei dem das erste und zweite logische Gatter (120, 130)der Logikschaltung (11) jeweils als XOR-Gatter ausgebildetsind.
[13] Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder8, – beidem die redundante Speicherzelle (Z7', Z8') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – bei demdie Speichereinheit (30')einen ersten Teilspeicher (T1) zur Speicherung der Adresse (Xrep) derfehlerhaften Speicherzelle umfasst, wobei die fehlerhafte Speicherzelle(Z7, Z8) durch die redundante Speicherzelle (Z7', Z8')ersetzbar ist.
[14] Integrierter Halbleiterspeicher nach Anspruch 13, – bei demdie Logikschaltung (11a) der ersten Steuereinheit (10') mit dem zweitenEingangsanschluss (E10b) der ersten Steuereinheit (10') verbindbarist, – beidem die Logikschaltung (11a) ein logisches Gatter (G11a)umfasst, – beidem dem logischen Gatter (G11a) das erste und zweite Adressbit (X9,X10) der im ersten Teilspeicher (T1) gespeicherten Adresse (Xrep)der fehlerhaften Speicherzelle (Z7, Z8) zuführbar ist, – bei demdas logische Gatter (G11a) der Logikschaltung (11a) derartausgebildet ist, dass ausgangsseitig das dritte Steuersignal (S31)erzeugt wird, wenn das dem logischen Gatter eingangsseitig zugeführte ersteund zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelleadressieren, die übereine der ersten Wortleitungen (WL1) ansteuerbar ist.
[15] Integrierter Halbleiterspeicher nach Anspruch 14, – bei demdas logische Gatter (G11a) der Logikschaltung (11a) alsXOR-Gatter ausgebildet ist.
[16] Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder8, – beidem die redundante Speicherzelle (Z9', Z10') übereine der ersten Wortleitungen (WL1) ansteuerbar ist, – bei demdie Speichereinheit einen zweiten Teilspeicher (T2) zur Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z9, Z10) umfasst,wobei die fehlerhafte Speicherzelle durch die redundante Speicherzelleersetzbar ist.
[17] Integrierter Halbleiterspeicher nach Anspruch 16, – bei demdie Logikschaltung (11b) der ersten Steuereinheit (10') mit dem zweitenEingangsanschluss (E10b) der ersten Steuereinheit (10') verbindbarist, – beidem die Logikschaltung (11b) ein logisches Gatter (G11b)umfasst, – beidem dem logischen Gatter (G11b) das erste und zweite Adressbit (X9,X10) der im zweiten Teilspeicher (T2) gespeicherten Adresse (Xrep)der fehlerhaften Speicherzelle zuführbar ist, – bei demdas logische Gatter der Logikschaltung derart ausgebildet ist, dassausgangsseitig das dritte Steuersignal (S32) erzeugt wird, wenndas dem logischen Gatter eingangsseitig zugeführte erste und zweite Adressbitder fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eineder zweiten Wortleitungen (WL2) ansteuerbar ist.
[18] Integrierter Halbleiterspeicher nach Anspruch 17,bei dem das logische Gatter (G11b) der Logikschaltung (11b)als negiertes XOR-Gatter ausgebildet ist.
[19] Integrierter Halbleiterspeicher nach einem der Ansprüche 3 bis18, – mitersten Leseverstärkern(SAbc) und zweiten Leseverstärkern(SAa, SAd), wobei die ersten Leseverstärker innerhalb des Speicherzellenfeldesin einem ersten Streifen (SF1) und die zweiten Leseverstärker innerhalbdes Speicherzellenfeldes in einem zweiten Streifen (SF2) angeordnetsind, – beidem der zweiten Steuereinheit (50) die Adresse (Xrep) derfehlerhaften Speicherzelle und die Adresse der an die Adressanschlüsse desAdressregisters (70) angelegten Adresse einer Speicherzelleeingangsseitig zuführbarist, – beidem die zweite Steuereinheit (50) einen ersten Teilspeicher(51) zur Speicherung der Adresse einer ersten fehlerhaftenSpeicherzelle (Z1, Z2) umfasst, wobei die erste fehlerhafte Speicherzelle über einen derersten Leseverstärker(SAbc1) ansteuerbar ist, – beidem die zweite Steuereinheit (50) einen zweiten Teilspeicher(52) zur Speicherung der Adresse (Xrep) einer zweiten fehlerhaftenSpeicherzelle (Z3, Z4) umfasst, wobei die zweite fehlerhafte Speicherzelle über einender zweiten Leseverstärker(SAd1) ansteuerbar ist, – beidem die zweite Steuereinheit eine Vergleichsschaltung (53)zur Erzeugung des Steuersignals (DIS) zur Dateninvertierung umfasst, – bei demdem ersten und zweiten Teilspeicher die Adressen der fehlerhaftenSpeicherzellen (Xrep) aus der Speichereinheit (30) zuführbar sind, – bei demdie Vergleichsschaltung (53) derart ausgebildet ist, dasssie das Steuersignal (DIS) zur Dateninvertierung erzeugt, wenn ihreingangsseitig (E50a) das erste Steuersignal (ZS) zugeführt wird unddie ihr überdas Adressregister zugeführte Adresseeiner Speicherzelle mit der im zweiten Teilspeicher (52)abgespeicherten Adresse der fehlerhaften Speicherzelle übereinstimmt.
[20] Integrierter Halbleiterspeicher nach Anspruch 19, – bei demdie Schaltung zur Dateninvertierung (60) einen steuerbarenSchalter (61), der überdas Steuersignal (DIS) zur Dateninvertierung steuerbar ist, undeinen bidirektionalen Inverter (62) umfasst, – bei demder steuerbare Schalter (61) derart ausgebildet ist, dasser bei Ansteuerung durch das Signal zur Dateninvertierung (DIS)mit einem ersten Logikpegel die ihm vom Dateneingangsanschluss (D20) zugeführten Datendem Datenanschluss (D20) des Speicherzellenfeldes über denbidirektionalen Inverter (62) zuführt, – bei dem der steuerbare Schalter(61) derart ausgebildet ist, dass er bei Ansteuerung durchdas Signal zur Dateninvertierung (DIS) mit einem zweiten Logikpegeldie ihm vom Dateneingangsanschluss (DIO) zugeführten Daten dem Datenanschluss(D20) des Speicherzellenfeldes (20) zuführt.
[21] Integrierter Halbleiterspeicher nach Anspruch 20, – bei demdie ersten Leseverstärker(SAbc) mit einem ersten sekundärenLeseverstärker(SSA1) verbunden sind, – beidem die zweiten Leseverstärker(SAa, SAd) mit einem zweiten sekundären Leseverstärker (SSA2) verbundensind, – beidem die am Datenanschluss (D20) des Speicherzellenfeldes (20) über denbidirektionalen Inverter (62) der Schaltung zur Dateninvertierung(60) zugeführtenDaten überein Schaltmittel (MUX) dem zweiten sekundären Leseverstärker (SSA2)zuführbarsind.
[22] Integrierter Halbleiterspeicher nach Anspruch 19, – bei demdie Schaltung zur Dateninvertierung (60') einen ersten steuerbaren Schalter(21) mit einem Steueranschluss (S60a') zum Anlegen des Steuersignals (DIS)zu Dateninvertierung und einen zweiten steuerbaren Schalter (22)mit einem Steueranschluss (S60a')zum Anlegen des Steuersignals zur Dateninvertierung umfasst, – bei demdas Speicherzellenfeld (20) eine erste Bitleitung (MDQ)und eine erste inverse Bitleitung (MDQb) umfasst, wobei sich dieerste inverse Bitleitung auf einem zur ersten Bitleitung inversenLadungspegel befindet, – beidem das Speicherzellenfeld (20) eine zweite Bitleitung(LDQ) und eine zweite inverse Bitleitung (LDQb) umfasst, wobei sichdie zweite inverse Bitleitung auf einem zur zweiten Bitleitung inversenLadungspegel befindet, – beidem die zweite Bitleitung (LDQ) und die zweite inverse Bitleitung(LDQb) mit der Eingangsseite (ESAa1, ESAd1) der zweiten Leseverstärker (SAa1, SAd1)verbunden sind, – beidem die Schaltung zur Dateninvertierung (60') derart ausgebildet ist, dassbei Ansteuerung mit dem Steuersignal (DIS) zur Dateninvertierungmit einem ersten Logikpegel die erste Bitleitung (MDQ) über denersten steuerbaren Schalter (21) mit der zweiten inversenBitleitung (LDQb) und die erste inverse Bitleitung (MDQb) über denzweiten steuerbaren Schalter (22) mit der zweiten Bitleitung(LQD) verbunden ist.
[23] Integrierter Halbleiterspeicher nach Anspruch 22, – bei demdie Schaltung zur Dateninvertierung (60') einen Steueranschluss (S60b') zum Anlegen eines Steuersignals(SB2) zum Aktivieren der zweiten Bitleitung (LDQ) und der zweiteninversen Bitleitung (LDQb), ein logisches Und-Gatter (25) zur Erzeugung einesAktivierungssignals (AS), einen dritten steuerbaren Schalter (23)mit einem Steueranschluss (S60c')zum Anlegen des Aktivierungssignals (AS) und einen vierten steuerbarenSchalter (24) mit einem Steueranschluss (S60c') zum Anlegen desAktivierungssignals (AS) aufweist, – bei dem dem Und-Gatter (25)eingangsseitig das Steuersignal zur Dateninvertierung (DIS) negiertund das Steuersignal (SB2) zum Aktivieren der zweiten Bitleitungund der zweiten inversen Bitleitung zuführbar ist, – bei demdie Schaltung zur Dateninvertierung (60') derart ausgebildet ist, dassbei Ansteuerung mit dem Signal zur Dateninvertierung (DIS) mit einemzweiten Logikpegel und dem Anlegen des Steuersignals (SB2) zum Aktivierender zweiten Bitleitung und der zweiten inversen Bitleitung die ersteBitleitung (MDQ) überden dritten steuerbaren Schalter (23) mit der zweiten Bitleitung(LDQ) und die erste inverse Bitleitung (MDQb) über den vierten steuerbarenSchalter (24) mit der zweiten inversen Bitleitung (LDQb)verbunden ist.
[24] Integrierter Halbleiterspeicher nach einem der Ansprüche 4 bis23, – beidem der erste Logikpegel als ein logischer High-Zustand ausgebildet ist und, – bei demder zweite Logikpegel als ein logischer Low-Zustand ausgebildet ist.
[25] Integrierter Halbleiterspeicher nach einem der Ansprüche 19 bis24, bei dem an die ersten Leseverstärker (SAbc) und zweiten Leseverstärker (SAa,SAd) angeschlossenen Bitleitungen (BL) in Form eines Bitleitungstwistsangeordnet sind.
[26] Verfahren zum Testen eines integrierten Halbleiterspeichersnach einem der Ansprüche1 bis 25 umfassend die folgenden Schritte: – Vorsehen eines integriertenHalbleiterspeichers nach einem der Ansprüche 1 bis 25, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit (10, 10'), wenn einean die Adressanschlüsse(X0, X1, ..., X9, X10) des integrierten Halbleiterspeichers angelegteAdresse die fehlerhafte Speicherzelle (Z3, Z4) adressiert und diefehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen(WL1) und die sie ersetzende redundante Speicherzelle (Z3', Z4') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – Einschreibenvon Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegendenDaten in die redundante Speicherzelle (Z3', Z4')durch die Schaltung zur Dateninvertierung (60, 60'), wenn dieerste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugtund die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzenderedundante Speicherzelle (Z3',Z4') unterschiedlichenSpeicherzellentypen (SZ1, SZ2) zugehörig sind und nachfolgend, – Auslesenvon Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor invertierteingeschriebenen Daten durch die Schaltung zur Dateninvertierung(60, 60'),wenn die erste Steuereinheit (10, 10') das ersteSteuersignal (ZS) erzeugt und die fehlerhafte Speicher zelle (Z3,Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichenSpeicherzellentypen (SZ1, SZ2) zugehörig sind.
[27] Verfahren zum Testen eines integrierten Halbleiterspeichersnach Anspruch 26 umfassend die folgenden Schritte: – Erzeugendes Steuersignals (DIS) zur Dateninvertierung durch die zweite Steuereinheit(50), wenn die erste Steuereinheit (10) das ersteSteuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3,Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichenSpeicherzellentypen (SZ1, SZ2) zugehörig sind, – Einschreibenvon Daten invertiert zu den am Dateneingangsanschluss (D20) anliegendenDaten in die redundante Speicherzelle (Z3', Z4')durch die Schaltung zur Dateninvertierung, wenn die zweite Steuereinheit(50) das Steuersignal (DIS) zur Dateninvertierung erzeugtund nachfolgend, – Auslesenvon Daten invertiert zu den in der redundanten Speicherzelle (Z3', Z4') zuvor invertierteingeschriebenen Daten durch die Schaltung zur Dateninvertierung,wenn die zweite Steuereinheit (50) das Steuersignal (DIS)zur Dateninvertierung erzeugt.
[28] Verfahren zum Testen eines integrierten Halbleiterspeichersnach Anspruch 27 umfassend die folgenden Schritte: Speicherung derAdresse (Xrep) der fehlerhaften Speicherzelle in der Speichereinheit(30, 30').
[29] Verfahren zum Testen eines integrierten Halbleiterspeichersnach Anspruch 28 umfassend die folgenden Schritte: – Speicherungder Adresse (Xred) der die fehlerhafte Speicherzelle ersetzendenredundanten Speicherzelle in der Speichereinheit (30), – Vergleicheneiner an die Adressanschlüsseangelegten Adresse mit der in der Speichereinheit (30)gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle durchdie Vergleichsschaltung (13), – Erzeugen des zweiten Steuersignals(RMS) durch die erste Steuereinheit (10), wenn die an dieAdressanschlüsseangelegte Adresse mit der Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt, – Auswertendes ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelleund der sie ersetzenden redundanten Speicherzelle mittels einerlogischen Verknüpfungdes ersten und zweiten Adressbits durch die Logikschaltung (11), – Erzeugendes dritten Steuersignals (S3) durch die Logikschaltung (11),wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen(WL1) und die sie ersetzende redundante Speicherzelle durch eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit (10),wenn die Vergleichsschaltung (13) das zweite Steuersignal(RMS) und die Logikschaltung (11) das dritte Steuersignal(S3) erzeugt.
[30] Verfahren zum Testen eines integrierten Halbleiterspeichersnach Anspruch 28 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) im erstenTeilspeicher (T1) der Speichereinheit (30'), wenn die die fehlerhafte Speicherzelleersetzende redundante Speicherzelle (Z7', Z8') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – Vergleicheneiner an die Adressanschlüsse(X0, X1, ..., X9, X10) angelegten Adresse mit der im ersten Teilspeicher(T1) der Speichereinheit (30')gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z7,Z8) durch die Vergleichsschaltung (13a), – Erzeugendes zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn diean die Adressanschlüsseangelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt, – Auswertendes ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle(Z7, Z8) mittels einer logischen Verknüpfung des ersten und zweiten Adressbitsdurch die Logikschaltung (11a) der ersten Steuereinheit(10'), – Erzeugendes dritten Steuersignals (S31) durch das logische Gatter (G11a)der Logikschaltung (11a), wenn die fehlerhafte Speicherzelledurch eine der ersten Wortleitungen (WL1) ansteuerbar ist, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit, wenndie Vergleichsschaltung (13a) das zweite Steuersignal (RMS1)und die Logikschaltung (11a) das dritte Steuersignal (S31)erzeugt.
[31] Verfahren zum Testen eines integrierten Halbleiterspeichersnach Anspruch 28 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle im zweiten Teilspeicher(T2) der Speichereinheit (30'),wenn die die fehlerhafte Speicherzelle (Z9, Z10) ersetzende redundanteSpeicherzelle (Z9',Z10') über eineder ersten Wortleitungen (WL1) ansteuerbar ist, – Vergleicheneiner an die Adressanschlüsse(X0, X1, ..., X9, X10) angelegten Adresse mit der im zweiten Teilspeicher(T2) der Speichereinheit (30')gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z9,Z10) durch die Vergleichsschaltung (13b), – Erzeugendes zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn diean die Adressanschlüsseangelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt, – Auswertendes ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle(Z9, Z10) mittels einer logischen Verknüpfung des ersten und zweiten Adressbitsdurch die Logikschaltung (11b) der ersten Steuereinheit(10'), – Erzeugendes dritten Steuersignals (S32) durch das logische Gatter (G11b)der Logikschaltung (11b), wenn die fehlerhafte Speicherzelledurch eine der zweiten Wortleitungen (WL2) ansteuerbar ist, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit, wenndie Vergleichsschaltung (13b) das zweite Steuersignal (RMS2)und die Logikschaltung (11b) das dritte Steuersignal (S32)erzeugt.
[32] Verfahren zum Testen eines integrierten Halbleiterspeichersnach einem der Ansprüche29 bis 31 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z1, Z2, Z5, Z6)im ersten Teilspeicher (51) der zweiten Steuereinheit (50),wenn die fehlerhafte Speicherzelle über einen der ersten Leseverstärker (SAbc)ansteuerbar ist, – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z3, Z4, Z7, Z8)im zweiten Teilspeicher (52) der zweiten Steuereinheit(50), wenn die fehlerhafte Speicherzelle über einender zweiten Leseverstärker(SAa, SAd) ansteuerbar ist, – Erzeugen des Steuersignals(DIS) zur Dateninvertierung durch die Schaltung zur Dateninvertierung (60, 60'), wenn dieerste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugtund die an die Adressanschlüssedes Adressregisters angelegte Adresse mit der im zweiten Teilspeicher(52) der zweiten Steuereinheit (50) abgespeichertenAdresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt.
[33] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach einem der Ansprüche1 bis 25 umfassend die folgenden Schritte: – Vorsehen eines integriertenHalbleiterspeichers nach einem der Ansprüche 1 bis 25, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit (10, 10'), wenn einean die Adressanschlüsse(X0, X1, ..., X9, X10) des integrierten Halbleiterspeichers angelegteAdresse die fehlerhafte Speicherzelle (Z3, Z4) adressiert und diefehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen(WL1) und die sie ersetzende redundante Speicherzelle (Z3', Z4') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – Einschreibenvon Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegendenDaten in die redundante Speicherzelle (Z3', Z4')durch die Schaltung zur Dateninvertierung (60, 60'), wenn dieerste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugtund die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzenderedundante Speicherzelle (Z3',Z4') unterschiedlichenSpeicherzellentypen (SZ1, SZ2) zugehörig sind und nachfolgend, – Auslesenvon Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor invertierteingeschriebe nen Daten durch die Schaltung zur Dateninvertierung(60, 60'),wenn die erste Steuereinheit (10) das erste Steuersignal(ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und diesie ersetzende redundante Speicherzelle (Z3', Z4')unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind.
[34] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 33 umfassend die folgenden Schritte: – Erzeugendes Steuersignals (DIS) zur Dateninvertierung durch die zweite Steuereinheit(50), wenn die erste Steuereinheit (10) das ersteSteuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3,Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichenSpeicherzellentypen (SZ1, SZ2) zugehörig sind, – Einschreibenvon Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegendenDaten in die redundante Speicherzelle (Z3', Z4')durch die Schaltung zur Dateninvertierung, wenn die zweite Steuereinheit(50) das Steuersignal (DIS) zur Dateninvertierung erzeugtund nachfolgend, – Auslesenvon Daten invertiert zu den in der redundanten Speicherzelle (Z3', Z4') zuvor invertierteingeschriebenen Daten durch die Schaltung zur Dateninvertierung,wenn die zweite Steuereinheit (50) das Steuersignal (DIS)zur Dateninvertierung erzeugt.
[35] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 34 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle in der Speichereinheit(30, 30').
[36] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 35 umfassend die folgenden Schritte: – Speicherungder Adresse (Xred) der die fehlerhafte Speicherzelle ersetzendenredundanten Speicherzelle in der Speichereinheit (30), – Vergleicheneiner an die Adressanschlüsseangelegten Adresse mit der in der Speichereinheit (30)gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle durchdie Vergleichsschaltung (13, 13a, 13b), – Erzeugendes zweiten Steuersignals (RMS) durch die erste Steuereinheit (10),wenn die an die Adressanschlüsseangelegte Adresse mit der Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt, – Auswertendes ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelleund der sie ersetzenden redundanten Speicherzelle mittels einerlogischen Verknüpfungdes ersten und zweiten Adressbits durch die Logikschaltung (11), – Erzeugendes dritten Steuersignals (S3) durch die Logikschaltung (11),wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen(WL1) und die sie ersetzende redundante Speicherzelle durch eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit (10),wenn die Vergleichsschaltung (13) das zweite Steuersignal(RMS) und die Logikschaltung (11) das dritte Steuersignal(S3) erzeugt.
[37] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 35 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) im erstenTeilspeicher (T1) der Speichereinheit (30'), wenn die die fehlerhafte Speicherzelleersetzende redundante Speicherzelle (Z7', Z8') über eineder zweiten Wortleitungen (WL2) ansteuerbar ist, – Vergleicheneiner an die Adressanschlüsse(X0, X1, ..., X9, X10) angelegten Adresse mit der im ersten Teilspeicher(T1) in der Speichereinheit (30') gespeicherten Adresse (Xrep)der fehlerhaften Speicherzelle (Z7, Z8) durch die Vergleichsschaltung (13a), – Erzeugendes zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn diean die Adressanschlüsseangelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt, – Auswertendes ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle(Z7, Z8) mittels einer logischen Verknüpfung des ersten und zweiten Adressbitsdurch die Logikschaltung (11a) der ersten Steuereinheit(10'), – Erzeugendes dritten Steuersignals (S31) durch das logische Gatter (G11a)der Logikschaltung (11a), wenn die fehlerhafte Speicherzelledurch eine der ersten Wortleitungen (WL1) ansteuerbar ist, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit, wenndie Vergleichsschaltung (13a) das zweite Steuersignal (RMS1)und die Logikschaltung (11a) das dritte Steuersignal (S31)erzeugt.
[38] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 35 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle im zweiten Teilspeicher(T2) der Speichereinheit (30'),wenn die die fehlerhafte Speicherzelle (Z9, Z10) ersetzende redundanteSpeicherzelle (Z9',Z10') über eineder ersten Wortleitungen (WL1) ansteuerbar ist, – Vergleicheneiner an die Adressanschlüsse(X0, X1, ..., X9, X10) angelegten Adresse mit der im zweiten Teilspeicher(T2) der Speichereinheit (30')gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z9,Z10) durch die Vergleichsschaltung (13b), – Erzeugendes zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn diean die Adressanschlüsseangelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt, – Auswertendes ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle(Z9, Z10) mittels einer logischen Verknüpfung des ersten und zweiten Adressbitsdurch die Logikschaltung (11b) der ersten Steuereinheit(10'), – Erzeugendes dritten Steuersignals (S32) durch das logische Gatter (G11b)der Logikschaltung (11b), wenn die fehlerhafte Speicherzelledurch eine der zweiten Wortleitungen (WL2) ansteuerbar ist, – Erzeugendes ersten Steuersignals (ZS) durch die erste Steuereinheit, wenndie Vergleichsschaltung (13b) das zweite Steuersignal (RMS2)und die Logikschaltung (11b) das dritte Steuersignal (S32)erzeugt.
[39] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach einem der Ansprüche36 bis 38 umfassend die folgenden Schritte: – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z1, Z2, Z5, Z6)im ersten Teilspeicher (51) der zweiten Steuereinheit (50),wenn die fehlerhafte Speicherzelle über einen der ersten Leseverstärker (SAbc)ansteuerbar ist, – Speicherungder Adresse (Xrep) der fehlerhaften Speicherzelle (Z3, Z4, Z7, Z8)im zweiten Teilspeicher (52) der zweiten Steuereinheit(50), wenn die fehlerhafte Speicherzelle über einender zweiten Leseverstärker(SAa, SAd) ansteuerbar ist, – Erzeugen des Steuersignals(DIS) zur Dateninvertierung durch die Schaltung zur Dateninvertierung (60, 60'), wenn dieerste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugtund die an die Adressanschlüssedes Adressregisters angelegte Adresse mit der im zweiten Teilspeicher(52) der zweiten Steuereinheit (50) abgespeichertenAdresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt.

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同族专利:

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公开号 | 公开日

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DE102004006288B4|2006-02-23|

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US20050174863A1|2005-08-11|

引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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法律状态:
2005-09-08| OP8| Request for examination as to paragraph 44 patent law|

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2006-08-17| 8364| No opposition during term of opposition|

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2009-12-17| 8339| Ceased/non-payment of the annual fee|

优先权:

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申请号 | 申请日 | 专利标题

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DE200410006288|DE102004006288B4|2004-02-09|2004-02-09|Integrierter Halbleiterspeicher mit redundanten Speicherzellen sowie Verfahren zum Testen eines integrierten Halbleiterspeichers mit redundanten Speicherzellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit redundanten Speicherzellen|DE200410006288| DE102004006288B4|2004-02-09|2004-02-09|Integrierter Halbleiterspeicher mit redundanten Speicherzellen sowie Verfahren zum Testen eines integrierten Halbleiterspeichers mit redundanten Speicherzellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit redundanten Speicherzellen|

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US11/053,659| US7236412B2|2004-02-09|2005-02-09|Integrated semiconductor memory with redundant memory cells replaceable for either true or complementary defective memory cells|