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  • 权利要求
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  • 法律状态
  • 优先权
    • 专利摘要:
    Vorgestelltwird ein Verfahren zur Erzeugung von vertikal isolierten aktivenHalbleiterbereichen (12, 14) verschiedener Dicke (d1, d2) in einem SOI-Wafer(20), der eine isolierende Schicht (16) aufweist, auf der ersteaktive Halbleiterbereiche (12) mit einer ersten Dicke (d1) in einerSchicht (22) aktiven Halbleitermaterials angeordnet sind. Das Verfahrenzeichnet sich dadurch aus, dass zweite Halbleiterbereiche (14) miteiner vergleichsweise kleineren Dicke (d2) durch epitaktisches,von wenigstens einer Saatöffnung(54) in einer Grabenstruktur (40) ausgehendes Wachstum erzeugt wird.Durch Oxidschichten sind die zweiten Halbleiterbereiche (14) lateral undvertikal vollständigdielektrisch gegen die ersten Halbleiterbereiche (12) isoliert.Die Weite der Saatöffnung(54) wird lithographisch definiert.
    公开号:DE102004005951A1
    申请号:DE200410005951
    申请日:2004-02-02
    公开日:2005-08-18
    发明作者:Franz Dietz；Volker Dr.-Ing. Dudek；Michael Dipl.-Phys. Dr. Graf
    申请人:Atmel Germany GmbH；
    IPC主号:H01L21-20
    专利说明:
    [0001] DieErfindung betrifft ein Verfahren zur Erzeugung von vertikal isoliertenaktiven Halbleiterbereichen verschiedener Dicke in einem SOI-Wafer,der eine isolierende Schicht aufweist, auf der erste aktive Halbleiterbereichemit einer ersten Dicke in einer Schicht aktiven Halbleitermaterialsangeordnet sind.
    [0002] Einsolches Verfahren ist aus der US6 204 098 bekannt. Nach dieser Schrift werden dielektrisch isolierteInseln auf einem SOI-Substrat erzeugt. Die isolierten Inseln werdendurch epitaktisches Aufwachsen gefüllt. Als Saat dient die aktiveSiliziumschicht des SOI-Wafers.Damit lassen sich nur isolierte Inseln gleicher Höhe erzeugen.Eine aktive Schicht innerhalb der Inseln besitzt eine erste, vergleichsweisegroßeDicke. Nach 6 dieser Schrift werdenin den Inseln komplementäreMOS-Transistoren und außerhalbder Inseln vertikale DMOS-Transistorzellen erzeugt. Die vertikalenDMOS-Transistorzellen sind flacher als die dielektrisch isolierten Wannen.Die vertikalen DMOS-Transistorzellen sind nicht dielektrisch gegendas Substrat isoliert.
    [0003] Ausder EP 1 049 156 A1 isteine Struktur bekannt, bei der eine Grabenstruktur (Trench) mitOxid umgeben ist. Der Trench wird durch einen ELO Prozess (ELO =epitaxial lateral overgrowth) mit Hilfe einer Saat gefüllt, dieim Boden des Trenches durch Öffnender Oxid-Schichterzeugt wurde. Anschließendwird die Saat-Öffnungdurch einen Trench verschlossen. Dies ist eine aufwendige und platzraubendeStruktur.
    [0004] Untereiner BCDMOS-Technologie (BCDMOS = Bipolar-CMOS-DMOS) werden allgemeinintegrierte Schaltungen und deren Herstellungsverfahren verstanden,bei denen Hochspannungs-DMOS-Fähigkeitenmit Niederspannungs-CMOS und Bipolar-Eigenschaften auf einem Chipvereinigt werden. Ein Spannungswert von fünf Volt ist ein typisches Beispieleiner Niederspannung, währendunter einer Hochspannung in diesem Zusammenhang Werte von bis zumehr als hundert Volt verstanden werden. DMOS-Transistoren findenals Hochspannungsbauelemente Anwendung, wobei die Hochspannung zwischendem Drain-Bereichund dem Source-Bereich des Transistors angelegt werden kann. Für zukünftige Konzepteist es im Rahmen einer BCDMOS-Technologie unbedingt notwendig, diebesonderen Anforderungen sowohl des CMOS-Bereichs (geringe Leckströme) alsauch des DMOS-Bereichs (hohe Leistungen, hohe Spannungsfestigkeit,hohe Wärmeableitung)zu berücksichtigen.Um Leistungsverluste im CMOS- Teil zu vermeiden (Leckströme), parasitäre Kapazitäten zu verhindernund damit unter anderem das Verhalten der Transistoren zu verbessern,sind bei Silizium als Halbleitermaterial Schichtdicken im Bereichvon etwa 200 nm notwendig. Dem widerspricht jedoch das Verlangennach Smart-Power-Elementen (auf DMOS-Basis) mit hoher Spannungsfestigkeitund guter Wärmeableitung.Beide Forderungen führenzu Schichtdicken, die deutlich übereinem Mikrometer Dicke liegen.
    [0005] ImGegensatz zur Bipolartechnik gibt es bei MOS-Technologien einensystematischen Zugang zur Strukturverkleinerung durch Skalierungdes Längenmaßstabs für die Bauelementabmessungen. Wichtigeelektrische Eigenschaften von MOS-Transistoren hängen nicht von einzelnen Längen, sondernvom Quotienten aus Transistorweite und Kanallänge ab. Aufgrund dieser Abhängigkeitkönnenim Prinzip alle Längenund Weiten innerhalb einer Schaltung um einen gemeinsamen Skalierungsfaktor kverkleinert werden, ohne dass sich die elektrischen Eigenschaften ändern.
    [0006] Dasskalierende Verkleinern von Bauelementen in BCDMOS-Schaltungen mitvertikaler SOI-Isolierung wird jedoch durch die oben genannten,sich widersprechenden, Anforderungen beschränkt. Um Leckströme bei hohenTemperaturen zu minimieren, sollte im CMOS-Teil die aktive Siliziumdickesehr dünnsein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen.In der DMOS-Driftregion sollte die aktive Siliziumschicht dagegendicker sein, um die Spannungsfestigkeit zu erhöhen.
    [0007] Vordiesem Hintergrund besteht die Aufgabe der Erfindung in der Angabeeines Verfahrens zur Erzeugung von Halbleiterschichten verschiedenerDicke in einem SOI-Wafer, wobei die verschieden dicken Halbleiterschichtenin vertikaler Richtung dielektrisch gegen darunter liegende Schichtenund in lateraler Richtung dielektrisch voneinander isoliert sind.
    [0008] DieseAufgabe wird bei einem Verfahren der eingangs genannten Art dadurchgelöst,dass zweite aktive Halbleiterbereiche mit einer vergleichsweise kleinerenDicke durch folgende Schritte erzeugt werden: – teilweisesoder vollständigesBedecken des SOI-Wafers mit einer Schutzschicht, – inbedeckten Bereichen, Erzeugen einer Grabenstruktur, die die Schutzschichtdurchschneidet und die sich in die Tiefe der Schicht aktiven Halbleitermaterialserstreckt, – Bedeckender Grabenstruktur mit einer Oxidschicht, – Definiereneines Teilbereiches der Grabenstruktur durch einen Lithografie-Maskenschritt, – Erzeugeneiner Saatöffnunginnerhalb der Grabenstruktur durch Wegätzen der Oxidschicht innerhalbdes definierten Teilbereichs, – Füllen derGrabenstruktur durch selektives, von der Saatöffnung ausgehendes epitaxialesWachstum von Halbleitermaterial für die zweiten aktiven Halbleiterbereiche, – Planarisierender entstandenen Struktur und Reduzieren ihrer Dicke soweit, dassdie zweiten aktiven Halbleiterbereiche nicht über Wände der Grabenstruktur hinausragen, – erneutes Öffnen derSaatöffnungendurch einen weiteren Lithografie- und Masken-Ätzschritt,und – Versiegelnder geöffnetenSaatöffnungendurch eine isolierende Zwischenschicht, so dass die zweiten Halbleiterbereichelateral und vertikal vollständigdielektrisch gegen die ersten Halbleiterbereiche isoliert sind.
    [0009] Dabeiversteht man unter einer Saat eine Oberflächenstruktur eines Einkristalls,an der sich Atome bei dem ELO-Prozess anlagern und dabei die Kristallorientierungdes Einkristalls übernehmen.
    [0010] Durchdiese Merkmale wird die Aufgabe vollkommen gelöst. Das vorgestellte Verfahrenerlaubt eine gleichzeitige Integration von Low-Power CMOS und High-Power-DMOS("Ultra-Smart Power") auf unterschiedlichdicken Siliziumschichtdicken. Durch die Verwendung eines SOI-Waferslassen sich DMOS- Elemente auf dickem SOI-Substrat und CMOS-Elementeauf dünnemSOI-Substrat mit einer gemeinsamen SOI-Technologie auf einem Wafermit maximaler Packungsdichte integrieren. Das im Rahmen dieses Verfahrens überwachsendeSilizium besitzt nach Durchführungdes vollständigenVerfahrens keine Verwindung zum Substrat, so dass eine vollständige Entkopplungder dünnenaktiven Halbleiterschichten vom Substrat erzielt wird. Insgesamt wirddamit ein Verfahren vorgestellt, dass ein Anwachsen von Leckströmen, wiees bei einer skalierenden Verringerung der Strukturbreite zu erwarten ist,verringert.
    [0011] Esist bevorzugt, dass die Grabenstruktur durch eine STI-Ätzung erzeugtwird.
    [0012] Beider „shallowtrench isolation"-Technologiewerden durch einen anisotropen ÄtzprozessGräbenzwischen den mit einer Nitridschutzschicht bedeckten aktiven Bereichenerzeugt und mit einem isolierenden Material wie Siliziumdioxid oderPolysilizium aufgefüllt.Mit der STI-Technologie lassen sich hohe Packungsdichten erzielen.
    [0013] Bevorzugtist auch, dass der Schritt des Bedeckens des SOI-Wafers mit einerSchutzschicht folgende Schritte umfasst: Bedecken des SOI-Wafers miteiner ersten Oxidteilschicht; Bedecken der ersten Oxidteilschichtmit einer Nitridschicht; und Bedecken der Nitridschicht mit einerzweiten Oxidteilschicht.
    [0014] Durchdiese Schichtfolge ergibt sich eine sogenannte ONO (Oxid-Nitrid-Oxid)-Schicht.Die ONO-Schicht wird bei der Erzeugung der Grabenstruktur als Hartmaskeverwendet. Im Vergleich zu einer Lackmaske ergibt durch die Verwendungeiner solchen Hartmaske eine Verbesserung der Genauigkeit, mit derdie Winkel und die Form der Seitenwände der Grabenstruktur erzeugtwerden. Darüberhinaus verhindert die Nitridschicht beim späteren Bedecken der Grabenstrukturmit einer Oxidschicht eine unerwünschteOxidation von außerhalbder Grabenstruktur liegenden Bereichen der Oberfläche der Schichtaktiven Halbleitermaterials.
    [0015] Bevorzugtist auch, dass der Schritt des Bedeckens der Nitridschicht mit derzweiten Oxidschicht durch Abscheiden eines TEOS-Oxides erfolgt.
    [0016] TEOSist die Abkürzungfür Tetraethylorthosilikat.Aus dieser Verbindung entsteht bei mittleren Temperaturen (bis ca.700° C)durch Zersetzung Siliziumdioxid. Bei diesem Prozess, der auch als TEOS-Pyrolysebezeichnet wird, entstehen hochwertige Oxidfilme, die sich zum Beispieldurch eine hohe Durchbruchfeldstärkeund eine konforme Kantenbedeckung auszeichnen.
    [0017] Eineweitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dassdie Dicke der Schutzschicht durch planarisierendes Abtragen von Materialsoweit reduziert wird, dass die Nitridschicht frei liegt.
    [0018] Diefreiliegende Nitridschicht kann beim späteren chemisch-mechanischenPolierprozess als Polierstopp dienen und wird so gewissermaßen mehrfachgenutzt.
    [0019] Esist daher bevorzugt, dass der Schritt des Planarisierens der entstandenenStruktur so durchgeführtwird, dass die freiliegende Nitridschicht als Polierstop erreichtwird.
    [0020] Aufdiese Weise wird das Abtragen von Oberflächenschichten mit einer sehrhohen Genauigkeit gesteuert.
    [0021] Fernerist bevorzugt, dass der Schritt des Erzeugens einer Saatöffnung innerhalbder Grabenstruktur durch Wegätzender Oxidschicht innerhalb des definierten Teilbereichs durch einenanisotropen Ätzprozesserfolgt.
    [0022] Ein Ätzprozesswird als anisotrop bezeichnet, wenn der Ätzangriff in bestimmten Raumrichtungenschneller abläuftals in anderen Raumrichtungen. Als Folge einer in senkrechter Richtungschneller erfolgenden Ätzungbleibt hier Oxid bevorzugt an inneren Wandbereichen der Grabenstrukturstehen und bildet damit eine laterale Isolierung zwischen den erstenHalbleiterbereichen und zweiten Halbleiterbereichen in der Tiefeder Grabenstruktur, während Oxidim Bodenbereich bevorzugt weggeätztwird.
    [0023] Bevorzugtist auch, dass als Halbleitermaterial Silizium verwendet wird.
    [0024] Eshat sich gezeigt, dass alle vorstehend genannten Ausgestaltungenmit der bekannten Siliziumtechnologie vereinbar sind und ihre jeweiligen Vorteilevoll entfalten können.
    [0025] WeitereVorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.
    [0026] Esversteht sich, dass die vorstehend genannten und die nachstehendnoch zu erläuternden Merkmalenicht nur in der jeweils angegebenen Kombination, sondern auch inanderen Kombinationen oder in Alleinstellung verwendbar sind, ohneden Rahmen der vorliegenden Erfindung zu verlassen.
    [0027] Ausführungsbeispieleder Erfindung sind in den Zeichnungen dargestellt und werden inder nachfolgenden Beschreibung nähererläutert.Es zeigen, jeweils in schematischer Form:
    [0028] 1 einenQuerschnitt durch einen SOI-Wafer mit Bereichen, die sich durchdie Dicke des aktiven Halbleitermaterials unterscheiden;
    [0029] 2 einenAusschnitt aus einem SOI-Wafer mit unterschiedlichen Dicken aktiverHalbleiterbereiche und einer CMOS-Transistorstruktur im flacherenSOI-Material alstypisches Produkt des erfindungsgemäßen Verfahrens,
    [0030] 3 einenAusschnitt aus einem SOI-Wafer nach ersten Verfahrensschritten,
    [0031] 4 denAusschnitt aus 3 nach einem Lithografie- undMaskenschritt;
    [0032] 5 denAusschnitt aus 4 nach dem Freilegen einer Saatöffnung undeinem Epitaxieschritt;
    [0033] 6 denAusschnitt aus 5 nach weiteren Lithografie-,Masken- und Ätzschritten;und
    [0034] 7 denAusschnitt aus 6 nach einem Verschließen derfrüherenSaatöffnungdurch ein Oxid.
    [0035] 1 zeigteinen Ausschnitt eines Querschnitts eines SOI-Wafers 10,der Bereiche 12, 14 mit aktivem Halbleitermaterialaufweist, die sich durch ihre Dicke unterscheiden. Der erste Bereich 12 weist einevergleichsweise großeDicke d1 auf und der zweite Bereich 14 weist eine vergleichsweisegeringere Dicke d2 auf. Die Bereiche 12, 14 sindin eine dielektrische Schicht 16 eingebettet, die sichauf einer Handhabungsschicht 18 erstreckt. Der zweite Bereich 14 eignetsich wegen seiner vergleichsweise geringen Dicke zur Realisierungvon CMOS-Elementen. Um Leckströmeund damit Leistungsverluste im zweiten Bereich 14 zu vermeidenund um parasitäre Kapazitäten zu verhindern,sollte die Dicke d2 zum Beispiel 200 nm betragen. Der erste Bereich 12 soll sichmit seiner vergleichsweise größeren Dicked2 zur Realisierun3g von DMOS-Transistoren mit hoher Spannungsfestigkeitund guter Wärmeableitungeignen. Diese gewünschtenEigenschaften erfordern eine Dicke d1, die deutlich über einemMikrometer liegt. 1 veranschaulicht damit eineSOI-Struktur, in der Halbleiterbereiche 12, 14 mitunterschiedlichen Dicken d1, d2 in lateraler und vertikaler Richtungvollständigdielektrisch isoliert sind.
    [0036] ImFolgenden wird unter Bezug auf die 2 bis 8 ein Verfahren zur Erzeugung von aktivenHalbleiterschichten 12, 14, verschiedener Dicked1, d2 in einem SOI-Wafer erläutert.Für einbesseres Verständnisder Herstellungsschritte zeigt 2 zunächst eintypisches Erzeugnis eines erfindungsgemäßen Verfahrens. Dabei bezeichnetdie Ziffer 20 einen SOI-Wafer,bei dem sich eine Schicht aktiven Halbleitermaterials 22 aufeiner isolierenden Schicht 16 erstreckt. Die isolierendeSchicht 16 ist in der Ausgestaltung nach 2 eineZwischenschicht, die auf einer Trägerschicht oder Handhabungsschicht 18 angeordnetist. Das aktive Halbleitermaterial weist Bereiche 12, 14 mitunterschiedlichen Dicken d1, d2 auf. Der zweite Bereich 14 istlateral und vertikal vollständigdurch eine dieelektrische Trennstruktur 24 gegen die erstenBereiche 12 isoliert. In dem flachen zweiten Bereich 14 mitder Dicke d2 werden typischerweise Feldeffekttransistoren durchnachfolgende Dotierschritte und Kontaktierungen definiert. Zur Veranschaulichungist in 2 ein Drain-Bereich 26, ein Gate-Bereich 28 undein Source-Bereich 30 dargestellt. In den ersten Bereichen 12,deren Schichtdicke d1 in der dargestellten Ausgestaltung der Gesamtdickeder aktiven Halbleiterschicht 22 entspricht, können DMOS-Transistorenmit den geforderten Eigenschaften durch weitere Dotierungsschritteund Kontaktierungsschritte erzeugt werden.
    [0037] Anhandder 3 werden einige Verfahrensschritte zur Erzeugungder Struktur nach der 2 erläuterte. Als Ausgangsproduktwird ein planarer SOI-Wafer 20 verwendet. Der zunächst noch planareSOI-Wafer 20 wird thermisch oxidiert, so dass auf seinerOberflächeeine erste Oxidteilschicht 32 von beispielsweise 20 nmDicke aufwächst.Auf dieser ersten Oxidteilschicht 32 wird anschließend eineNitridschicht 34 von beispielsweise 100 nm Dicke durcheinen Chemical Vapor Deposition (CVD)-Schritt abgeschieden. DieNitridschicht 34 wird mit einer zweiten Oxidteilschicht 36 bedeckt,die bevorzugt als TEOS-Oxid gebildet wird und zum Beispiel 50 nmdick ist. Die Schichtfolge aus erster Oxidteilschicht 32,Nitridschicht 36 und zweiter Oxidteilschicht 36 bildeteine auch als ONO-Mehrschichtdielektrikumbezeichnete Schutzschicht 38 auf dem SOI-Wafer 20.
    [0038] Anschließend wirdin dem SOI-Wafer 20 eine Grabenstruktur 40 erzeugt.Dies erfolgt bevorzugt durch eine photolithografische Definitionder Grabenfläche(Maskenschritt) auf der Schutzschicht 38 und einen anschließenden Ätzvorgang,der zum Beispiel ein reaktives Ionenätzen umfasst. Dabei werdenIonen aus einem Plasma durch ein elektrisches Feld beschleunigt.Beim Auftreffen der Ionen auf die definierte Grabenfläche werdenOberflächenatomeaus dem Gitter der aktiven Halbleiterschicht 22 herausgelöst, wobeidiesem physikalischen Sputtereffekt chemische Prozesse überlagertsein können.Durch fortwährendesAuftreffen von Ionen aus dem Plasma auf die definierte Grabenfläche entstehtsukzessive die Grabenstruktur 40, die sich zum Beispiel300 nm tief in die aktive Halbleiterschicht 22 ausdehnt.Es versteht sich, dass der Ätzschrittmehrere einzelne Ätzschritteumfassen kann, wobei jeder Einzelschritt bevorzugt unter Berücksichtigungder zu ätzenden Schicht(Oxid und/oder Nitrid, aktives Halbleitermaterial) ausgewählt wird.
    [0039] NachAbschluss des Ätzprozesseserfolgt eine sogenannte Lineroxidation. Darunter versteht man dasAufbringen einer vergleichsweise dünnen Oxidschicht 42 vonbeispielsweise 100 nm Dicke auf die Boden- und Seitenflächen 44 derGrabenstruktur 40. Die Oxidschicht 42 wird später eineBodenschicht der dielektrischen Trennstruktur 24 aus 2 bilden. Siebildet eine vertikale Isolierung, die Substratkopplungen und damitBeeinflussungen von CMOS-Strukturen,die späteroberhalb der Trennstruktur 24 aus 2 gebildetwerden, verhindert oder zumindest verringert.
    [0040] Anschließend erfolgtein Lithografie- und Maskenschritt zur Definition eines Teilbereiches 46 derGrabenstruktur 40, in dem später eine Saatöffnung erzeugtwerden soll. 4 zeigt den Ausschnitt aus der 3 miteiner lithografisch erzeugten Maske 48. Nach dem Ausbringender Maske 48 wird der nicht von der Maske 48 bedeckteTeil 46 der Oxidschicht 42, der den Boden derGrabenstruktur 40 bedeckt, durch einen anisotropen Ätzprozessentfernt. Dabei erfolgt das Ätzenbevorzugt in Richtung des Bodens der Grabenstruktur 40.Aufgrund der Anisotropie bleibt ein Wandbereich 50 derOxidschicht 42 stehen. Der Abstand 51 zwischendem Wandbereich 50 und der gegenüberliegenden Seite 52 derMaske 48 definiert die Weite der Saatöffnung für einen späteren selektiven Epitaxieschritt.Insofern wird die Weite der Saatöffunglithografisch definiert.
    [0041] 5 zeigtden Ausschnitt aus 4 nach dem Freilegen einer Saatöffnung 54 durchWegätzen derOxidschicht 42 innerhalb des definierten Teilbereichs 46 undeinem Epitaxieschritt. Durch den Epitaxieschritt wird die Grabenstruktur 40 durchselektives, von der Saatöffnung 54 ausgehendesepitaktisches Wachstum von aktivem Halbleitermaterial 22' gefüllt. Dadurchwird aktives Halbleitermaterial 22' für den zweiten Bereich 14 ausder 2 erzeugt. Aus 5 ist bereitsersichtlich, dass durch die bisher beschriebene Schrittfolge Bereichemit unterschiedlicher Dicke d1, d2 aktiven Halbleitermaterials 22, 22' in dem Wafer 20 erzeugtwerden können,die durch die Reste der Oxidschicht 42 vertikal gegeneinander dieelektrischisoliert sind. Dabei kann die Dicke d2 durch Abtragen von Materialerreicht werden.
    [0042] Dieweitere Erläuterungbezieht sich auf die 6. Auf den Epitaxieschritt folgteine Planarisierung des SOI-Wafers 20 durch einen chemisch-mechanischenPolierschritt. Bevorzugt wird der Schritt des Planarisierens derentstandenen Struktur so durchgeführt, dass die Nitridschicht 34 alsPolierstop erreicht wird. Die Dicke der Schutzschicht 38 wirddaher durch Abtragen von Material soweit reduziert, dass die Nitridschicht 34 zunächst freiliegt. Material fürden späterenzweiten Halbleiterbereich 14 ragt nach der Planarisierungnicht überWände derGrabenstruktur 40 hinaus. Durch weitere Lithografieschrittewird eine weitere Maske 56 erzeugt, die über demaktiven Halbleitermaterial 22' oberhalb der Saatöffnung 54 geöffnet ist.In einem weiteren Ätzschritt,wird das epitaktisch gewachsene Halbleitermaterial oberhalb derfrüherenSaatöffnung 54 entfernt,so dass die frühereSaatöffnung 54 erneutgeöffnetwird. 6 zeigt den SOI-Wafer 20 nach diesem Öffnungsschritt.
    [0043] Nachdem erneuten Öffnender Saatöffnung 54 wirddie Maske 56 entfernt und es wird ein weiterer Oxidationsschrittdurchgeführt.Der Oxidationsschritt verschließtinsbesondere die Saatöffnung 54.
    [0044] 7 zeigtden Ausschnitt aus 6 nach einem Versiegeln derfrüherenSaatöffnungdurch ein Oxid 58 als isolierende Zwischenschicht, so dassder zweite Halbleiterbereich 14 lateral und vertikal vollständig dielektrischgegen die ersten Halbleiterbereiche 12 isoliert ist. Oxid, dasbei dem Versiegeln der Saatöffnungauf Oberflächenaußerhalbder Grabenstruktur abgeschieden wird, kann zum Beispiel durch einenweiteren Planarisierungsschritt entfernt werden. Auch bei einemsolchen weiteren Planarisierungsschritt wird die Nitridschicht 34 bevorzugtals Polierstop verwendet.
    [0045] Durchdie bisher beschriebene Schrittfolge wird damit ein zweiter Halbleiterbereich 14 indem SOI-Wafer 20 erzeugt, der lateral und vertikal vollständig dielektrischgegen die ersten Halbleiterbereiche 12 isoliert ist. Dabeierfolgt die dielektische Trennung durch eine Trennstruktur 24,die sich aus den genannten Oxiden 50, 58, unddem Rest der Oxidschicht 42 zusammensetzt. Aus dem in 7 dargestelltenWafer 20 kann durch weitere, bekannte Verfahrensschritteein Wafer 20, wie er in 2 dargestelltist, erzeugt werden.
    权利要求:
    Claims (8)
    [1] Verfahren zur Erzeugung von vertikal isolierten aktivenHalbleiterbereichen (12, 14) verschiedener Dicke(d1, d2) in einem SOI-Wafer (20), der eine isolierendeSchicht (16) aufweist, auf der erste aktive Halbleiterbereiche(12) mit einer ersten Dicke (d1) in einer Schicht (22)aktiven Halbleitermaterials angeordnet sind, dadurch gekennzeichnet,dass zweite aktive Halbleiterbereiche (14) mit einer vergleichsweisekleineren Dicke (d2) durch folgende Schritte erzeugt werden: teilweisesoder vollständigesBedecken des SOI-Wafers (20) mit einer Schutzschicht (38); inbedeckten Bereichen, Erzeugen einer Grabenstruktur (40),die die Schutzschicht (38) durchschneidet und die sichin die Tiefe der Schicht (22) aktiven Halbleitermaterialserstreckt; Bedecken der Grabenstruktur (40) mit einerOxidschicht (42); Definieren eines Teilbereiches (46)der Grabenstruktur (40) durch einen Lithografie-Maskenschritt; Erzeugenwenigstens einer Saatöffnung(54) innerhalb der Grabenstruktur (40) durch anisotropes Wegätzen derOxidschicht (42) innerhalb des definierten Teilbereichs(46); Füllender Grabenstruktur (40) durch selektives, von der Saatöffnung (54)ausgehendes epitaxiales Wachstum von Halbleitermaterial (22') für die zweiten aktivenHalbleiterbereiche (14); Planarisieren der entstandenenStruktur und Reduzieren ihrer Dicke soweit, dass die zweiten aktiven Halbleiterbereiche(14) nicht überWände derGrabenstruktur (40) hinausragen; erneutes Öffnen derSaatöffnung(54) durch einen weiteren Lithografie und Masken-Ätzschrittund Versiegeln der geöffnetenSaatöffnung(54) durch eine isolierende Zwischenschicht (58),so dass die zweiten Halbleiterbereiche (14) lateral undvertikal vollständigdielektrisch gegen die ersten Halbleiterbereiche (12) isoliertsind.
    [2] Verfahren nach Anspruch 1, dadurch gekennzeichnet,dass die Grabenstruktur (40) durch eine STI-Ätzung erzeugtwird.
    [3] Verfahren nach wenigstens einem der Ansprüche 1 oder2, dadurch gekennzeichnet, dass der Schritt des Bedeckens des SOI-Wafers(20) mit einer Schutzschicht (38) folgende Schritteumfasst: Bedecken des SOI-Wafers (20) mit einer erstenOxidteilschicht (32); Bedecken der ersten Oxidteilschicht (32)mit einer Nitridschicht (34); und Bedecken der Nitridschicht(34) mit einer zweiten Oxidteilschicht (36).
    [4] Verfahren nach Anspruch 4, dadurch gekennzeichnet,dass der Schritt des Bedeckens der Nitrdschicht (34) mitder zweiten Oxidteilschicht (36) durch Abscheiden einesTEOS-Oxides erfolgt.
    [5] Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet,dass die Dicke der Schutzschicht (38) durch planarisierendesAbtragen von Material soweit reduziert wird, dass die Nitrdschicht(34) frei liegt.
    [6] Verfahren nach Anspruch 6, dadurch gekennzeichnet,dass der Schritt des Planarisierens der entstandenen Struktur sodurchgeführtwird, dass die Nitrdschicht (34) als Polierstop erreichtwird.
    [7] Verfahren nach wenigstens einem der Ansprüche 1 bis6, dadurch gekennzeichnet, dass der Schritt des Erzeugens einerSaatöffnung(54) innerhalb der Grabenstruktur (40) durch Wegätzen derOxidschicht (42) innerhalb des definierten Teilbereichs(46) durch einen anisotropen Ätzprozess erfolgt.
    [8] Verfahren nach wenigstens einem der vorhergehendenAnsprüche,gekennzeichnet durch eine Verwendung von Silizium als Halbleitermaterial(22, 22').
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    同族专利:
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-08-18| OP8| Request for examination as to paragraph 44 patent law|
    2006-06-22| 8364| No opposition during term of opposition|
    2009-10-01| 8327| Change in the person/name/address of the patent owner|Owner name: ATMEL AUTOMOTIVE GMBH, 74072 HEILBRONN, DE |
    2009-12-10| 8320| Willingness to grant licences declared (paragraph 23)|
    2010-12-16| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
    DE200410005951|DE102004005951B4|2004-02-02|2004-02-02|Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke|DE200410005951| DE102004005951B4|2004-02-02|2004-02-02|Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke|
    US11/045,382| US7189619B2|2004-02-02|2005-01-31|Process for manufacturing vertically insulated structural components on SOI material of various thickness|
    CNB2005100059947A| CN100433258C|2004-02-02|2005-02-01|在soi材料上制造不同厚度的垂直绝缘的元件的方法|
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