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    • 专利摘要:
    Vorgestelltwird ein MOS-Transistor (12) mit einem Source-Gebiet (20), einemGate-Bereich (22), einem Drain-Gebiet (24) und einer Driftregion(26, 28) in einem SOI-Wafer (10), wobei der SOI-Wafer (10) eine Trägerschicht(14) aufweist, die eine isolierende Zwischenschicht (16) trägt und wobeidie isolierende Zwischenschicht eine aktive Halbleiterschicht (18)trägt,in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet(20), die Driftregion (26, 28) und den Drain-Bereich (24) definieren,und wobei die aktive Halbleiterschicht (18) zumindest in einem Teilder Driftregion (26, 28) dicker ist als im Source-Gebiet (20). DerMOS-Transistor (12) zeichnet sich dadurch aus, dass die aktive Halbleiterschicht (18)in vertikaler Richtung vollständigdurch die isolierende Zwischenschicht (16) von der Trägerschicht(18) getrennt ist. Ferner wird ein Verfahren zur Herstellung einessolchen Transistors vorgestellt.
    公开号:DE102004005948A1
    申请号:DE200410005948
    申请日:2004-02-02
    公开日:2005-09-15
    发明作者:Volker Dr.-Ing. Dudek
    申请人:Atmel Germany GmbH；
    IPC主号:H01L21-336
    专利说明:
    [0001] DieErfindung betrifft einen MOS-Transistor (MOS = metal oxide semiconductor)mit einem Source-Gebiet, einem Gate-Bereich, einem Drain-Gebiet undeiner Driftregion in einem SOI-Wafer(SOI = semiconductor on insulator), wobei der SOI-Wafer eine Trägerschichtaufweist, die eine isolierende Zwischenschicht trägt und wobeidie isolierende Zwischenschicht eine aktive Halbleiterschicht trägt, in derlateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet,die Driftregion und den Drain Bereich definieren, und wobei dieaktive Halbleiterschicht zumindest in einem Teil der Driftregiondicker ist als im Source-Gebiet.
    [0002] DieErfindung betrifft ferner Verfahren zur Herstellung einer MOS-Transistorstrukturmit einem Source-Gebiet, einem Gate-Bereich, einem Drain-Gebietund einer Driftregion in einem SOI-Wafer, wobei der SOI-Wafer eineTrägerschichtaufweist, die eine isolierende Zwischenschicht trägt und wobei dieisolierende Zwischenschicht eine aktive Halbleiterschicht trägt, in derlateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet, die Driftregionund den Drain-Bereich definieren, und wobei die aktive Halbleiterschichtzumindest in einem Teil der Driftregion dicker ist als im Source-Gebiet.
    [0003] Einsolcher MOS-Transistor und ein solches Verfahren sind aus der US 5 338 965 bekannt. Indieser Schrift wird ein DMOS-Transistor vorgestellt, dessen Source-und Kanalgebiete auf Feldoxid liegen. Eine Resurf-Driftregion istdurch einen pn-Übergang vomSubstratmaterial elektrisch isoliert. Da die Driftregion nicht dielektrischisoliert ist, ergeben sich hohe Leckströme.
    [0004] EinDMOS-Transistor (DMOS = double diffused MOS) ist ein MOS-Transistor,dessen Kanal nicht ausschließlichdurch photolithografische Prozesse, sondern durch Diffusionsprozesseerzeugt wird. Nach heutigem Verständnis zeichnet sich ein DMOS-Transistor gegenüber einemherkömmlichen CMOSTransistor (complementary metal-oxide semiconductor) dadurch aus,dass zwischen einer Kante eines Steuer-Gates und einem Drain-Bereich des Transistorseine Driftregion vorgesehen ist, d. h. eine Region, in der die Bewegungder Ladungsträgernur durch ein zwischen den gegenüberliegendenEnden der Region herrschendes elektrisches Feld bewirkt wird. Ineinem lateralen DMOS-Transistor (LDMOS Transistor) erstreckt sichdie Driftregion in lateraler Richtung, zwischen der Kante des Steuer-Gatesund dem davon in lateraler Richtung entfernten Drain-Bereich.
    [0005] Ausder US 5,481,126 istein seitliches, laterales Wachstum in einen Trench (Graben) bekannt, dessenBoden mit Oxid bedeckt ist. Nachteilig ist bei diesem bekanntenVerfahren, dass bei der fertigen Struktur eine Verbindung zum Bulk-Waferbestehen bleibt.
    [0006] Ausder EP 1 049 156 A1 isteine Struktur bekannt, bei der ein Trench mit Oxid umgeben ist.Der Trench wird durch einen ELO Prozess (ELO = epitaxial lateralovergrowth) mit Hilfe einer Saat gefüllt, die im Boden des Trenchesdurch Öffnender Oxid-Schicht erzeugt wurde. Dabei versteht man unter einer Saateine Oberflächenstruktureines Einkristalls, an der sich Atome bei dem ELO-Prozess anlagernund dabei die Kristallorientierung des Einkristalls übernehmen.Anschließendwird die Saat-Öffnungdurch einen Trench verschlossen. Dies ist eine aufwendige und platzraubendeStruktur. Es können nurvoneinander isolierte SOI-Inseln hergestellt werden.
    [0007] Nachder In US 6 204 098B1 werden isolierte Inseln durch epitaktisches Aufwachsenerzeugt. Als Saat dient die aktive Siliziumschicht des SOI-Wafers.Auch hier lassen sich nur isolierte Inseln gleicher Höhe erzeugen.
    [0008] Inder US 5,686,755 wirdein DMOS-Transistor vorgestellt, dessen Source und Kanalgebieteauf vergrabenem Oxid liegen. Die Resurf-Driftzone (Resurf = reducedsurface field) ist mittels pn-Übergang vomSubstratmaterial elektrisch isoliert. Da die Driftzone nicht dielektrischisoliert ist, ergeben sich hohe Leckströme.
    [0009] Untereiner BCDMOS-Technologie (BCDMOS = Bipolar-CMOS-DMOS) werden allgemeinintegrierte Schaltungen und deren Herstellungsverfahren verstanden,bei denen Hochspannungs-DMOS-Fähigkeitenmit Niederspannungs-CMOS und Bipolar-Eigenschaften auf einem Chipvereinigt werden. Ein Spannungswert von fünf Volt ist ein typisches Beispieleiner Niederspannung, währendunter einer Hochspannung in diesem Zusammenhang Werte von bis zumehr als hundert Volt verstanden werden. DMOS-Transistoren findenals Hochspannungsbauelemente Anwendung, wobei die Hochspannung zwischendem Drain-Bereichund dem Source-Bereich des Transistors angelegt werden kann.
    [0010] ImGegensatz zur Bipolartechnik gibt es bei MOS-Technologien einensystematischen Zugang zur Strukturverkleinerung durch Skalierungdes Längenmaßstabs für die Bauelementabmessungen. Wichtigeelektrische Eigenschaften von MOS-Transistoren hängen nicht von einzelnen Längen, sondernvom Quotienten aus Transistorweite und Kanallänge ab. Aufgrund dieser Abhängigkeitkönnenim Prinzip alle Längenund Weiten innerhalb einer Schaltung um einen gemeinsamen Skalierungsfaktor kverkleinert werden, ohne dass sich die elektrischen Eigenschaften ändern.
    [0011] Dasskalierende Verkleinern von Bauelementen in BCDMOS-Schaltungen mitvertikaler SOI-Isolierung wird jedoch von zwei sich widersprechendenAnforderungen beschränkt.Um Leckströme beihohen Temperaturen zu minimieren, sollte im CMOS-Teil die aktiveSiliziumdicke sehr dünnsein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen.In der DMOS-Driftregion sollte die aktive Siliziumschicht dagegendicker sein, um die Spannungsfestigkeit zu erhöhen.
    [0012] Vordiesem Hintergrund besteht die Aufgabe der Erfindung in der Angabeeines MOS-Transistors undeines Verfahrens zur Herstellung einer MOS-Transistorstruktur mitunterschiedlich dicken aktiven Halbleiterschichten mit planarerOberfläche, beidenen ein Anwachsen von Leckströmen,wie es bei einer skalierenden Verringerung der Strukturbreite zuerwarten ist, nicht oder zumindest nur in einem verringerten Umfangauftritt.
    [0013] DieseAufgabe wird bei einem MOS-Transistor der eingangs genannten Artdadurch gelöst,dass die aktive Schicht in vertikaler Richtung vollständig durchdie isolierende Zwischenschicht von der Trägerschicht getrennt ist.
    [0014] Fernerwird diese Aufgabe bei einem Verfahren der eingangs genannten Artdadurch gelöst,dass in einem als Startmaterial dienenden SOI-Wafer mit einer aktivenSchicht erster Dicke ein Graben erzeugt wird, der eine anfänglich planareisolierende Zwischenschicht durchschneidet, eine isolierenden Zwischenschichtauf Ränderund Boden des Grabens aufgebracht wird, die isolierende Zwischenschicht wenigstensin einem Bereich der Grabenränder,der die aktive Schicht schneidet, entfernt wird und der Graben miteiner aktiven Halbleiterschicht gefüllt wird, die dicker als dieaktive Halbleiterschicht im Source-Gebiet ist.
    [0015] Durchdiese Merkmale, insbesondere durch unterschiedlich dicke aktiveHalbleiterschichten (z.B. Siliziumbereiche) im SOI-Wafer, lassensich CMOS-Transistoren und DMOS-Transistoreninnerhalb eines SOI-Wafers unabhängigvoneinander optimieren ohne die Planarität der Oberfläche aufzugeben.Die größere Dickein der Driftregion des DMOS-Transistorsverbessert die Spannungsfestigkeit und die im Vergleich kleinereDicke im Bereich des Source-Gebietes entspricht der Dicke im übrigen Waferaußerhalbder Driftregionen. Durch die kleinere Dicke außerhalb der Driftregionen lassensich Leckströmevon CMOS-Transistoren in der BCDMOS-Struktur verringern. Dadurchlassen sich neben den DMOS-Strukturen auch Low Power CMOS-Strukturenerzeugen.
    [0016] MitBlick auf Ausgestaltungen des MOS-Transistors ist bevorzugt, dasssich die aktive Halbleiterschicht in dem Teil der Driftregion, indem die aktive Halbleiterschicht dicker ist als im Source-Gebiet,tiefer in die Trägerschichtausdehnt als im Source-Gebiet.
    [0017] Beidieser Ausgestaltung wird die größere Dickegewissermaßeninnerhalb des Wafers erzeugt, so dass der Wafer auch bei unterschiedlichendicken aktiven Bereichen eine planare Oberfläche beibehalten kann.
    [0018] Bevorzugtist auch, dass die aktive Halbleiterschicht an einer Oberfläche eineplanare Struktur aufweist.
    [0019] Eineplanare Struktur lasst sich leichter weiterverarbeiten als eineStruktur, die Stufen unterschiedlicher Höhe besitzt. So lassen sichzum Beispiel metallische Kontaktierungen einfacher und zuverlässige aufplanare Strukturen aufbringen.
    [0020] Fernerist bevorzugt, dass ein Übergangvon einer ersten Dicke der aktiven Schicht in dem Source-Gebietzu einer zweiten Dicke in dem Teil der Driftregion, in dem die aktiveHalbleiterschicht dicker ist als im Source-Gebiet, sprungartig erfolgt.
    [0021] Einsolcher sprungartiger Überganglässt sicheinfach durch Maskenschritte und Ätzschritte herstellen.
    [0022] Bevorzugtist auch, dass ein Übergangvon einer ersten Dicke der aktiven Schicht in dem Source-Gebietzu einer zweiten Dicke in dem Teil der Driftregion, in dem die aktiveHalbleiterschicht dicker ist als im Source-Gebiet, stetig erfolgt.
    [0023] Durcheinen solchen stetigen ÜbergangkönnenFeldstärkeüberhöhungen anKanten der Driftzone verringert werden.
    [0024] Eineweitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dassder stetige Übergangparallel zu einer (111)-Kristallebene der aktiven Halbleiterschichterfolgt.
    [0025] Indiesem Fall ergibt sich bei einem Epitaxieschritt ein bevorzugtesWachstum in lateraler Richtung, so dass die Struktur problemlosohne Hohlräumeaufgefülltwerden kann.
    [0026] Bevorzugtist auch, dass das aktive Halbleitermaterial in dem Teil der Driftregion,in dem die aktive Halbleiterschicht dicker ist als in dem Source-Gebiet,einen lateralen Dotierstoffkonzentrationsgradienten aufweist.
    [0027] DiesesAusgestaltung erlaubt eine Optimierung der elekrischen Eigenschaftender Driftzone, beispielsweise eine Optimierung des Resurf-Effektes.
    [0028] Eineweitere bevorzugte Ausgestaltung zeichnet sich durch zumindest bereichsweiseeinkristallines Silizium als Ausgangsmaterial der aktiven Halbleiterschichtaus.
    [0029] Siliziumbesitzt ein kubisches Kristallsystem mit einer (111)-Ebene und istdaher besonders für einelaterale Epitaxie zur Erzeugung der größeren Dicke des aktiven Bereichesder Driftzone geeignet.
    [0030] MitBlick auf Ausgestaltungen des Verfahrens ist bevorzugt, dass dasFüllendes Grabens durch selektives epitaktisches, laterales Überwachsen(epitaxial lateral overgrowth ELO) erfolgt.
    [0031] Selektivbedeutet, dass beim epitaktischen Wachstum die Prozessparameterso eingestellt sind, dass das Wachstum nur von freiliegendem, einkristallinenHalbleitermaterial ausgeht. An den Stellen, an denen sich andereOberflächenbefinden, zum Beispiel Oxid- oder Nitrid-Flächen,findet keine Abscheidung statt. Dieser Umstand erleichtert die nachfolgende Planarisierungdurch bessere Gleichmäßigkeitund kürzereProzesszeiten.
    [0032] Bevorzugtist auch, dass Bereiche der Grabenränder, die die aktive Schichtschneiden, als Saatöffnungenfür dasselektive epitaktische Überwachsendienen.
    [0033] Durchdiese Ausgestaltung kann die vorhandene einkristalline Ausrichtungder dünnenaktiven Schicht im als Startmaterial dienenden SOI-Wafer beim Epitaxieprozessfür diedicke Schicht übernommenwerden. Unstetigkeiten der Gitterstruktur beim Übergang zwischen den aktivenBeeichen verschiedener Dicke, die die elektrischen Eigenschaftenungünstigbeeinflussen könnten,werden dadurch vermieden.
    [0034] Fernerist bevorzugt, dass der ganze Graben durch das epitaktische Wachstumausgefülltwird und dass beim Wachstum entstehende Epitaxie-Pilze durch chemisch-mechanischesPolieren soweit entfernt werden, dass eine weitgehend planare Oberfläche derMOS-Transistor-Strukturentsteht.
    [0035] Durchdas komplette Ausfüllendes Grabens entsteht eine homogone einkristalline aktive Schicht größerer Dicke. Überschüssiges Wachstumin vertikaler Richtung ist unschädlich,da die bereits genannten Vorteile einer planaren Oberfläche durchdas chemisch-mechanische Polieren erzeugt werden. Dies ermöglicht eineplanare Struktur trotz unterschiedlicher Bereiche mit unterschiedlichenDicken aktiver Halbleiterbereiche.
    [0036] Bevorzugtist auch, dass währendder selektiven Epitaxie die Dotierung verändert wird.
    [0037] Durchdiese Ausgestaltung wird in der Driftregion ein frei einstellbaresDotierstoffkonzentrationsprofil mit der Folge erzeugt, dass sichdie Durchbruchspannung (Spannungsfestigkeit) erhöhen und der Einschaltwiderstandverringern lässt.
    [0038] WeitereVorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.
    [0039] Esversteht sich, dass die vorstehend genannten und die nachstehendnoch zu erläuternden Merkmalenicht nur in der jeweils angegebenen Kombination, sondern auch inanderen Kombinationen oder in Alleinstellung verwendbar sind, ohneden Rahmen der vorliegenden Erfindung zu verlassen.
    [0040] Ausführungsbeispieleder Erfindung sind in den Zeichnungen dargestellt und werden inder nachfolgenden Beschreibung nähererläutert.Es zeigen, jeweils in schematischer Form:
    [0041] 1 einenSchnitt durch eine DMOS-Struktur innerhalb einer nach der BCDMOS-Technologie erzeugtenintegrierten Schaltung;
    [0042] 2 einenSchnitt durch einen als Startmaterial zur Erzeugung der integriertenSchaltung dienenden SOI.Wafer;
    [0043] 3 denSOI-Wafer aus 2 nach einer Graben-Ätzung;
    [0044] 4 denSOI-Wafer aus 3 nach einer Oxidation und einemFreilegen von Saatöffnungen;
    [0045] 5 denSOI-Wafer aus 4 nach einem Epitaxieschritt;
    [0046] 6 denSOI- Wafer aus 5 nach einer chemisch-mechanischenPlanierung, und
    [0047] 7 einefertige DMOS-Struktur, wie sie sich durch weitere, übliche Prozessschritteaus dem SOI-Wafer nach 6 erzeugen lässt.
    [0048] 1 zeigteinen Ausschnitt aus einem SOI-Wafer 10 mit einem MOS-Transistor 12.Der SOI-Wafer 10 besitzt eine Trägerschicht 14, dieeine isolierende Zwischenschicht 16 trägt. Auf der isolierenden Zwischenschicht 16 isteine aktive Halbleiterschicht 18 angeordnet. Der MOS-Transistor 12 weist Source-Gebiete 20,einen Gate-Bereich 22, ein Drain-Gebiet 24 undeine Driftregion 26, 28 auf. Source-Gebiete 20,die Driftregion 26, 28 und das Drain-Gebiet 24 zeichnensich durch lateral jeweils unterschiedliche Dotierstoffkonzentrationenin der aktiven Halbleiterschicht 18 aus. Die aktive Halbleiterschicht 18 istzumindest in einem Teil 28 der Driftregion 26, 28 dickerist als im Source-Gebiet 20 und ist durch die darunterliegende,isolierende Zwischenschicht 16 in vertikaler Richtung vollständig dielektrischgegen die Trägerschicht 14 isoliert.Teilgebiete von Source 20, Kanalbereich unter dem Gate-Bereich 22 undDriftregion 26, 28 erstrecken sich bis auf diedarunter liegende isolierende Zwischenschicht (z.B. Oxidschicht) 16.
    [0049] Beieiner Realisierung des MOS-Transistors 12 als NMOS-Transistorbestehen die Source-Gebiete 20 unddas Drain-Gebiet 24 aus stark dotierten, n-leitenden Zonenin dem schwach dotierten p-leitenden Ausgangsmaterial der aktivenHalbleiterschicht 18. Bei einem komplementären PMOS-Transistor sinddie Dotierungen vertauscht (Substrat n-leitend, Source, Drain vomp-Typ). Der Zwischenbereich zwischen den Sourcegebieten 20 unddem Drain-Gebiet 24 bildet einen Kanalbereich, der teilweisedurch die Gate-Elektrode 30 abgedeckt wird. Die Gate-Elektrode 30 istgegen die aktive Halbleiterschicht 18 durch ein Dielektrikum 32,beispielsweise aus Siliziumdioxid, isoliert.
    [0050] Frühere MOS-Transistorenwiesen im Gate-Bereich 22 eine namensgebende Schichtfolge ausMetallelektrode (M) , Oxid-Isolierung (O) und Halbleiterschicht(S) auf. Bei modernen MOS-Transistoren besteht die Gate-Elektrode 30 meistaus polykristallinem Silizium, das aufgrund einer hohen Dotierungeine gute Leitfähigkeitaufweist. Gate-Elektrode 30 und Trägerschicht 14 bildenim Kanalbereich einen Kondensator, dessen Ladung das elektrische Feldim Kanalbereich bestimmt. Überdie Feldstärke werdendie pn-Übergänge zwischenSource 20 und Kanalbereich und zwischen Drain 24 undKanalbereich gesteuert, wodurch die Leitfähigkeit des Kanalbereichs gesteuertwird.
    [0051] Einin dem SOI-Wafer 10 erzeugter DMOS-Transistor als MOS-Transistor 12 zeichnet sichdadurch aus, dass sich die aktive Halbleiterschicht 18 indem Teil 28 der Driftregion 26, 28, in demdie aktive Halbleiterschicht 18 dicker ist als im Source-Gebiet 20,tiefer in die Trägerschicht 14 ausdehntals im Source-Gebiet 20. Dadurch weist die aktive Halbleiterschicht 18 aneiner Oberfläche,also auf der Seite, die der Trägerschicht 14 nichtzugewandt ist, eine planare Struktur auf.
    [0052] Der Übergangvon einer ersten Dicke d1 der aktiven Halbleiterschicht 18 indem Source-Gebiet 20 zueiner zweiten Dicke d2 in dem Teil 28, der Driftregion 26,28,in dem die aktive Halbleiterschicht 18 dicker ist als imSource-Gebiet 20, kann sprungartig erfolgen. In der 1 istjedoch eine Ausgestaltung dargestellt, bei der ein Übergangvon der ersten Dicke d1 zu der zweiten Dicke d2 stetig erfolgt.Bevorzugt erfolgt der Übergangparallel zu einer (111)-Kristallebeneder aktiven Halbleiterschicht 18, die zum Beispiel ausSilizium aus Ausgangsmaterial besteht.
    [0053] ZurVerbesserung seiner elektrischen Eigenschaften kann das aktive Halbleitermaterialin dem Teil 28 der Driftregion 26, 28,in dem die aktive Halbleiterschicht 18 dicker ist als indem Source-Gebiet 20, einen lateralen Dotierstoffkonzentrationsgradientenaufweisen.
    [0054] Source-Gebiete 20 undDrain-Gebiet 24 werden an der Oberfläche des SOI-VVafers 10 durchmit einem Dielektrikum gefüllteGrabenstrukturen 34, zum Beispiel durch mit Siliziumdioxidgefüllteflach STI-Gräben(STI = shallow trench insulation) dielektrisch voneinander isoliert.
    [0055] ImFolgenden wird unter Bezug auf die 2 bis 7 einAusführungsbeispieleines erfindungsgemäßen Verfahrenserläutert.Dabei zeigt 2 einen SOI-Wafer 10 alsStartmaterial. Der SOI-Wafer besteht zum größten Teil aus einer Trägerschicht 14 ausHalbleitermaterial, bevorzugt aus Silizium. Auf der Trägerschicht 14 isteine vergrabene Oxidschicht 16, beispielsweise aus Siliziumdioxidangeordnet, die von einer dünnenHalbleiterschicht 18 aus aktivem Halbleitermaterial, beispielsweiseaus schwach p-dotiertem einkristallinen Silizium besteht. Die dünne Halbleiterschicht 18 besitztzunächst über derganzen Breite des SOI-Wafers 10 die gleiche Dicke d1 undwird von einer dünnenOxidschicht 32 geschützt. EineHartmaske 36, beispielsweise aus Siliziumnitrid, definierteine Öffnung 38,in der in einem Ätzschritt einGraben erzeugt wird.
    [0056] 3 zeigtein möglichesErgebnis des Ätzschrittes.Ein Graben 40 durchschneidet die Oxidschicht, 32,die aktive Halbleiterschicht 18 und die Oxidschicht 16 understreckt sich in die Tiefe der Trägerschicht 14.
    [0057] Anschließend werdenWände 42 undBoden 44 des Grabens mit einem sogenannten Liner-Oxid belegt. Untereinem Liner-Oxid versteht man eine dünne Oxidschicht. Auf das Liner-Oxid wird durch einenchemical vapor deposition Schritt (CVD) eine dickere Oxidschicht 46 miteinem Boden 48 und seitlichen Spacern 50 abgeschieden.Die Spacer 50 werden dann im Bereich der Schnittfläche desGrabens 40 mit den überder Trägerschichtliegenden Schichten 16, 18, 32, und 36 entfernt,beispielsweise durch einen Ätzprozess.Dabei erfolgt die Entfernung der Spacer 50 nur so weit,dass die Oxidschicht 16 des SOI-Wafers in Bereichen 52 mitden Spacern 50 eine durchgehende dielektrische Isolierungder Trägerschicht 14 gegendarüberund im Graben 40 liegende Bereiche ergibt. Das Ergebnisdieser Schrittfolge ist in der 4 dargestellt.
    [0058] Durchdas Entfernen der Spacer 50 in der Schnittfläche zwischender aktiven Halbleiterschicht 18 und dem Graben 40 werdenSaatflächen 54 in Formvon Kristallebenen der einkristallinen Halbleiterschicht 18 erzeugt.
    [0059] Ausgehendvon diesen Saatflächenoder Saatöffnungenerfolgt anschließendein Ausfüllen desGrabens 40 mit aktivem Halbleitermaterial durch einen ELO-Prozessshritt.Das Ergebnis dieses Prozessschrittes ist in der 5 dargestellt.Das epitaktische Wachstum wird solange aufrechterhalten, bis dasaus den Saatöffnungen 54 herauswachsende Halbleitermaterial 56 denganzen Graben ausfüllt. Einedabei entstehende Wachstumsfuge 58 ist insbesondere beieiner symmetrischen Struktur, wie sie in den Figuren dargestelltist, unproblematisch.
    [0060] Während derEpitaxie kann eine Dotierung erfolgen, die gleichmäßig istoder aber ein laterales Dotierstoffkonzentrationsprofil aufweist.Bei dem Epitaxieschritt enstehende Epitaxiepilze 60 werdenanschließendentfernt, beispielsweise durch chemisch-mechanisches Polieren (CMP).
    [0061] DasErgebnis eines solchen CMP-Schrittes ist in der 6 dargestellt. 6 stelltdas Ausgangsprodukt füreine Realisierung eines DMOS-Transitors 12 in dem SOI-Wafer 10 dar.Dieses Ausgangsprodukt zeichnet sich durch eine aktive Halbleiterschichtmit Bereichen 56, 62 verschiedener Dicke d2, d1aus. Die Bereiche 62 sind Teilbereiche der Halbleiterschicht 18 undin der 4 dargestellt.
    [0062] Durchweitere, bekannte Prozessschritte wird eine MOS-Transistorstruktur,wie sie in 7 dargestellt ist, mit einemSource-Gebiet 20, einem Gate-Bereich 22, einemDrain-Gebiet 24 und einer Driftregion 26, 28 indem SOI-Wafer 10 erzeugt, wobei ein Teil 26 derDriftregion 26, 28 in der ursprünglichendünnenaktiven Halbleiterschicht 18 und der übrige Teil 28 derDriftregion 26, 28 in dem mit aktivem Halbleitermaterial 56 gefüllten Graben 40 liegt.
    [0063] Wiebereits erwähnt,bestehen die Source-Gebiete 20 und das Drain-Gebiet 24 beieiner Realisierung des MOS-Transistors als NMOS-Transistor aus starkdotierten, n-leitenden Zonen in dem schwach dotierten p-leitendenAusgangsmaterial der aktiven Halbleiterschicht 18. DerBuchstabe P steht fürdie schwache p-Dotierung des Ausgangsmaterials. Die Teil-Driftregionen 26 mitder Dicke d1 und 28 mit der Dicke d2 sind elektrisch miteinanderverbunden und ansonsten dielektrisch isoliert. Trotz der unterschiedlicheneinkristallinen Siliziumschichtdicken d1 und d2 ist die Oberfläche desDMOS-Transistors weitgehend planar.
    [0064] DasSource-Gebiet 20, die Driftregion 26, 28 undder Drain-Bereich 24 werden in der aktiven Halbleiterschicht 18 durchlateral unterschiedliche Dutierstoffkonzentrationen definiert. Dadurchwird ein planarer SOI-Wafer füreine BCDMOS Schaltung bereitgestellt, dessen aktive Halbleiterschicht 18 zumindestin einem Teil 28 der Driftregion 26, 28 dickerist als im Source-Gebiet 20, wobei die aktive Halbleiterschichtdurchgehend von der darunter liegenden Trägerschicht 14 durcheine durchgehende Oxidschicht 16 dielektrisch isoliertist.
    [0065] BeiBCDMOS-Strukturen mit vertikaler „Silicon on insulator"-Isolierung (SOI)kann bei solchen SOI-Wafern die aktive Siliziumdicke im Niederspannungs-CMOS-Teilsehr dünnsein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen.In der höherenSpannungen ausgesetzten DMOS-Driftregion ist dagegen eine dickereaktive Siliziumschicht vorhanden sein, die die Spannungsfestigkeitzu erhöht.
    权利要求:
    Claims (13)
    [1] MOS-Transistor (12) mit einem Source-Gebiet (20),einem Gate-Bereich (22), einem Drain-Gebiet (24)und einer Driftregion (26, 28) in einem SOI-Wafer(10), wobei der SOI-Wafer (10) eine Trägerschicht (14)aufweist, die eine isolierende Zwischenschicht (16) trägt und wobeidie isolierende Zwischenschicht eine aktive Halbleiterschicht (18)trägt,in der lateral unterschiedliche Dotierstoffkonzentrationen das Source-Gebiet(20), die Driftregion (26, 28) und den DrainBereich (24) definieren, und wobei die aktive Halbleiterschicht(18) zumindest in einem Teil der Driftregion (26, 28)dicker ist als im Source-Gebiet (20), dadurch gekennzeichnet,dass die aktive Halbleiterschicht (18) in vertikaler Richtungvollständigdurch die isolierende Zwischenschicht (16) von der Trägerschicht(18) getrennt ist.
    [2] MOS-Transistor (12) nach Anspruch 1, dadurchgekennzeichnet, dass sich die aktive Halbleiterschicht (18)in dem Teil (28) der Driftregion (26, 28),in dem die aktive Halbleiterschicht dicker ist als im Source-Gebiet,tiefer in die Trägerschicht(14) ausdehnt als im Source-Gebiet (20).
    [3] MOS-Transistor (12) nach Anspruch 2, dadurchgekennzeichnet, dass die aktive Halbleiterschicht (18)an einer Oberflächeeine planare Struktur aufweist.
    [4] MOS-Transistor (12) nach wenigstens einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass ein Übergang von einer ersten Dicke (d1)der aktiven Schicht (18) in dem Source-Gebiet (20)zu einer zweiten Dicke (d2) in dem Teil (28) der Driftregion(26, 28), in dem die aktive Halbleiterschicht(18) dicker ist als im Source-Gebiet (20), sprungartig erfolgt.
    [5] MOS-Transistor (12) nach wenigstens einem derAnsprüche1 bis 3, dadurch gekennzeichnet, dass ein Übergang von einer ersten Dicke(d1) der aktiven Schicht (18) in dem Source-Gebiet (20)zu einer zweiten Dicke (d2) in dem Teil (28) der Driftregion (26, 28),in dem die aktive Halbleiterschicht (18) dicker ist alsim Source-Gebiet(20), stetig erfolgt.
    [6] MOS-Transistor (12) nach Anspruch 5, dadurchgekennzeichnet, dass der stetige Übergang parallel zu einer (111)-Kristallebeneder aktiven Halbleiterschicht (18) erfolgt.
    [7] MOS-Transistor (12) nach wenigstens einem dervorhergehenden Ansprüche,dadurch gekennzeichnet, dass aktives Halbleitermaterial (56)in dem Teil (28) der Driftregion (26, 28),in dem die aktive Halbleiterschicht (18) dicker ist alsin dem Source-Gebiet (20), einen lateralen Dotierstoffkonzentrationsgradientenaufweist.
    [8] MOS-Transistor (12) nach einem der vorhergehendenAnsprüche,gekennzeichnet durch zumindest bereichsweise einkristallines Siliziumals Ausgangsmaterial deri aktiven Halbleiterschicht (18).
    [9] Verfahren zur Herstellung einer MOS-Transistorstrukturmit einem Source-Gebiet (20), einem Gate-Bereich (22),einem Drain-Gebiet (24) und einer Driftregion (26, 28)in einem SOI-Wafer (10), wobei der SOI-Wafer (10)eine Trägerschicht(14) aufweist, die eine isolierende Zwischenschicht (16)trägt undwobei die isolierende Zwischenschicht (16) eine aktiveHalbleiterschicht (18) trägt, in der lateral unterschiedlicheDotierstoffkonzentrationen das Source-Gebiet (20), dieDriftregion (26, 28) und den Drain-Bereich (24)definieren, und wobei die aktive Halbleiterschicht (18)zumindest in einem Teil (28) der Driftregion dicker istals im Source-Gebiet, dadurch gekennzeichnet, dass in einem alsStartmate (26, 28) dienenden SOI-Wafer (10)mit einer aktiven Schicht (18) erster Dicke (d1) ein Graben(40) erzeugt wird, der eine anfänglich planare isolierende Zwischenschicht(16) durchschneidet, eine isolierenden Zwischenschicht(46) auf Wände(42) und Boden (44) des Grabens (40)aufgebracht wird, die isolierende Zwischenschicht (46)wenigstens in einem Bereich der Wände (42), der dieaktive Schicht (18) schneidet, entfernt wird und der Graben(40) mit einer aktiven Halbleiterschicht (56)gefülltwird, die dicker als die aktive Halbleiterschicht (18)im Source-Gebiet (20) ist.
    [10] Verfahren nach Anspruch 9, dadurch gekennzeichnet,dass das Füllendes Grabens (40) durch selektives epitaktisches, laterales Überwachsen(epitaxial lateral overgrowth ELO) erfolgt.
    [11] Verfahren nach Anspruch 10, dadurch gekennzeichnet,dass Bereiche der Wände(42) des Grabens (40), die die aktive Schicht(18) schneiden, als Saatöffnungen (54) für das selektiveepitaktische Überwachsendienen.
    [12] Verfahren nach wenigstens einem der Ansprüche 9 bis11, dadurch gekennzeichnet, dass der ganze Graben (40)durch das epitaktische Wachstum ausgefüllt wird und dass beim Wachstumentstehende Epitaxie-Pilze (60) durch chemisch-mechanisches Polierensoweit entfernt werden, dass eine weitgehend planare Oberfläche derMOS-Transistor-Strukturentsteht.
    [13] Verfahren nach wenigstens einem der Ansprüche 10 bis12, dadurch gekennzeichnet, dass während der selektiven Epitaxiedie Dotierung verändertwird.
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    US20050167706A1|2005-08-04|
    CN1652321A|2005-08-10|
    US7601568B2|2009-10-13|
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