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    Eine Leitbahn (117) wird in einer ersten Isolierschicht (114) ausgebildet. Eine zweite Isolierschicht (118) wird an der Oberfläche der Leitbahn (117) und der ersten Isolierschicht (114) ausgebildet. Ein Via (139) erstreckt sich durch die zweite Isolierschicht (118) zum Kontaktieren von zumindest der oberen Oberfläche der Leitbahn (117). Das Via (139) erstreckt sich darüber hinaus in die erste Isolierschicht (114) zum Kontaktieren von zumindest einem oberen Abschnitt (140) von zumindest einer Seitenwand der Leitbahn (117). Die Seitenwand der Leitbahn (117) kann einen nach außen sich erstreckenden Hakenbereich aufweisen, so dass ein Abschnitt des Vias unterhalb des Hakenbereichs der Leitbahn liegt, wodurch ein Einrastbereich innerhalb des Vias in der Nähe des Hakenbereichs der Leitbahn ausgebildet wird.
    公开号:DE102004005697A1
    申请号:DE102004005697
    申请日:2004-02-05
    公开日:2004-08-26
    发明作者:Andy Cowley；Erdem Kaltalioglu；Michael Stetter
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-768
    专利说明:
    [0001] Die vorliegende Erfindung beziehtsich auf eine widerstandsfähigeVia-Struktur und ein zugehörigesHerstellungsverfahren und insbesondere auf eine widerstandsfähige Via-Strukturfür Halbleitervorrichtungen,welche zwischen Leitbahnen in benachbarten Metallisierungsebeneneiner integrierten Schaltung mit Mehrfachschichtaufbau ausgebildet wird.
    [0002] In der Halbleitertechnologie istfür dieWeiterentwicklung von integrierten Schaltungen (IC, integrated circuits)eine Erhöhungder Integrationsdichte bzw. ein sogenanntes device scaling von großer Bedeutung.Ein derartiges scaling bzw. eine Reduzierung der Abmessungen verbessertnämlichdie Leistungsmerkmale einer Schaltung insbesondere durch Erhöhung einerSchaltungs-Geschwindigkeit, wobei ferner eine funktionale Komplexität der integrierten Schaltungansteigt. Die Anzahl von Halbleiterbauelementen bzw. Schaltelementenpro Baustein (Chip) wurde hierbei von Jahr zu Jahr erhöht. Alsdie integrierten Schaltungen lediglich eine kleine Anzahl von Bauelementenpro Baustein aufwiesen, konnten die Bauelemente sehr leicht in einereinzigen Ebene miteinander verbunden werden. Da jedoch immer mehr Bauelementein einem Baustein untergebracht werden müssen und sich eine Schaltungs-Geschwindigkeitwesentlich erhöhthat, besteht zunehmend die Notwendigkeit einer Mehrebenen- oderMehrschichten-Verdrahtung.
    [0003] In einem Mehrebenen-Verdrahtungssystem wirddie fürdie Verbindungsleitungen benötigteFlächeauf zwei oder mehrere Ebenen aufgeteilt, wodurch sich eine aktiveBauelement-Fraktionalfläche erhöht und somiteine erhöhteBaustein-Funktionsdichte realisiert werden kann. Die Realisierungeines Mehrebenen-Verdrahtungsprozesses in einem Herstellungsverfahrenerhöhtjedoch die Komplexitätdes Herstellungsprozesses. Üb licherweisewerden die aktiven Bauelemente (z.B. Transistoren, Dioden, Kondensatorenund andere Bauteile) in unteren Schichten während eines Wafer-Herstellungsprozessesrealisiert, der üblicherweiseals „FrontEnd Of the Line" (FEOL)bezeichnet wird. Nachdem die aktiven Bauelemente in diesem FEOLhergestellt wurden, werden die Mehrebenen-Verbindungen üblicherweisein einem Zeitrahmen des Herstellungsprozesses realisiert, der alssogenannter „BackEnd Of the Line" (BEOL)bezeichnet wird.
    [0004] Da Halbleiterbauelemente weiterhinverkleinert werden (shrink) ergeben sich verschiedene Herausforderungenfür Mehrebenen-Verbindungsprozesse.So wird beispielsweise die Verzögerungszeit vonintegrierten Schaltungen durch die große RC-Zeitverzögerung vonVerbindungsleitungen begrenzt, wenn eine minimale Strukturgröße unterbeispielsweise einen Mikrometer verringert wird. Die Halbleiterindustriebeschreitet daher den Weg in Richtung einer Verwendung von unterschiedlichen Materialienund Herstellungsprozessen zum Verbessern der Mehrebenen-Verbindungen.
    [0005] Währendin der Vergangenheit Verbindungsleitungen bzw. Leitbahnen üblicherweiseaus Aluminium hergestellt wurden, geht neuerdings ein Trend in Richtungeiner Verwendung von Kupfer fürdie Verbindungsleitungen, da seine Leitfähigkeit größer ist als die von Aluminium.Ferner wurde seit vielen Jahren als Isoliermaterial zum Isolierender Leitbahnen Siliziumdioxid verwendet. Siliziumdioxid weist eine dielektrischeKonstante (k) von ca. 4,0 oder mehr auf, wobei die dielektrischeKonstante k auf einer Skala basiert, bei der 1,0 die dielektrischeKonstante von Vakuum darstellt. Neuerdings werden jedoch in der Halbleiterindustriesogenannte „low-k"-dielektrische Materialien(z.B. Materialien mit einer dielektrischen Konstante k kleiner odergleich 3,6) fürderartige Isoliermaterialien bzw. Isolierschichten verwendet. DieserWechsel sowohl des elektrisch leitenden Materials als auch des Isoliermaterials,welches in Mehrebenen-Verbindungsaufbauten verwen det wird, bedeuteteine großeHerausforderung und verursacht daher eine Änderung in den Herstellungsprozessen.
    [0006] Kupfer ist ein bevorzugtes Materialfür Leitbahnen,da es eine höhereLeitfähigkeitaufweist als Aluminium. Die RC-Zeitverzögerung (Widerstand/Kapazität) von Kupfer-Leitbahnenkann jedoch problematisch werden, sofern sogenannte „low-k"-dielektrische Materialienzur Verringerung einer kapazitiven Kopplung und zur Verringerungeiner RC-Zeitverzögerungzwischen Verbindungsleitungen verwendet werden. Einige der verwendeten „low-k"-Isoliermaterialienweisen organische Spin-on-Materialienauf, die zum Entfernen einer Flüssigkeitoder eines Lösungsmittelserhitzt werden müssen.Derartige „low-k"-Isoliermaterialien haben oftmals einenhohen thermischen Ausdehnungskoeffizienten (CTE, Coefficient ofThermal Extension) im Vergleich zu Metallen wie beispielsweise Kupfer.Einige „low-k"-dielektrische Materialienhaben demzufolge einen CTE-Wert im Bereich von 70 ppm/Grad Celsiusim Vergleich zum CTE-Wert von Kupfer, der bei ca. 11 ppm/Grad Celsiusliegt.
    [0007] Ferner werden Halbleiterwafer während ihrer Verarbeitungeinem häufigenTemperaturzyklus bzw. -wechsel unterworfen. Wenn ein Bauelementeine Vielzahl von Schichten füreine Metallisierung und dielektrische Materialien aufweist, so mussdieser Erwärmungsschrittzum Entfernen der Lösungsmittel für die Materialschichtenmit der geringen dielektrischen Konstante mehrmals wiederholt werden(beispielsweise muss jede Schicht ausgeheilt werden), wodurch sichProbleme ergeben. Die Fehlanpassung der thermischen Ausdehnungskoeffizientenzwischen den metallischen Leitbahnen und den „low-k"-dielektrischen Isolierschichten resultiertin einer stärkerenAusdehnung fürdie „low-k"-dielektrischen Isolierschichtengegenüberder Kupfer-Leitbahnen. Diese CTE-Fehlanpassung verursacht thermomechanischenStress bzw. eine thermo-mechanische Beanspruchung oder Spannung,die zu erhöhtenWiderständen,Via-Delaminationenbzw. Ablösungenund elektrischen Unterbrechungen sowie Öffnungen führt, die insbesondere dortauftreten, wo Vias darunter liegende Leitbahnen berühren, wodurchsich eine verringerte Ausbeute ergibt. Ein Via stellt hierbei eineDurchgangskontaktierung zwischen zwei Leitbahnen bzw. Leitbahnebenendar.
    [0008] Der Erfindung liegt daher die Aufgabezu Grunde eine widerstandsfähigeVia-Struktur mit verbesserten Eigenschaften sowie ein zugehöriges Herstellungsverfahrenzu schaffen.
    [0009] Diese Aufgabe wird erfindungsgemäß dadurchgelöst,dass ein Via eine darunter liegende Leitbahn kontaktiert, wobeiman eine erhöhteFestigkeit, Widerstandsfähigkeitund einen stabilen elektrischen Widerstand zu metallischen Verbindungsschichtenin einer Halbleitervorrichtung mit Mehrschichtaufbau erhält. DasVia weist hierbei absichtlich einen Offset bzw. eine Verschiebungzu einer darunter liegenden Leitbahn auf. Ein Abschnitt des Isoliermaterialswird in der Näheder oberen Kante der Leitbahn entfernt, so dass das Via einen Seitenabschnittder Leitbahn an der oberen Kante berührt bzw. kontaktiert. Dieserhöhteine Oberfläche,so dass sich fürdas Via ein größerer Oberflächenbereichzum Kontaktieren der Leitbahn ergibt, wodurch die Festigkeit derVerbindung erhöhtwird. In einem Ausführungsbeispielweist die Leitbahn einen nach außen ragenden Hakenbereich auf,wodurch beim Ausbilden des Vias ein Einrastbereich innerhalb des Viasin der Nähedes Hakenbereichs der Leitbahn ausgebildet wird, der eine Festigkeitder Struktur weiter erhöht.
    [0010] Gemäß einem bevorzugten Ausführungsbeispielder vorliegenden Erfindung wird bei einem Verfahren zur Herstellungeiner Halbleitervorrichtung zunächstein Werkstückvorbereitet, eine erste Isolierschicht an der Oberfläche desWerkstücksangeordnet und die erste Isolierschicht mit einem Leitbahnmusterversehen. Das Leitbahnmuster wird mit einem elektrisch leitendenMaterial zum Ausbilden von zumindest einer Leitbahn innerhalb derersten Isolierschicht aufgefüllt.Die Leitbahn weist hierbei eine obere Oberfläche und zumindest eine Sei tenwand auf.An der Oberflächeder ersten Isolierschicht und der zumindest einen Leitbahn wirdanschließendeine zweite Isolierschicht angeordnet. Ein Abschnitt der zweitenIsolierschicht wird hierbei derart entfernt, dass zumindest einAbschnitt der oberen Oberfläche derLeitbahn freigelegt wird. Ein Abschnitt der ersten Isolierschichtwird ferner zum Freilegen von zumindest einem oberen Abschnitt derzumindest einen Seitenwand der Leitbahn freigelegt, wobei das Entfernendes Abschnitts der zweiten Isolierschicht und das Entfernen desAbschnitts der ersten Isolierschicht das Ausbilden einer Via-Öffnung darstellt.Die Via-Öffnungwird mit einem elektrisch leitenden Material zum Ausbilden einesVias aufgefüllt,wobei das Via zumindest einen Abschnitt der oberen Oberfläche derLeitbahn und zumindest einen oberen Abschnitt der zumindest einenSeitenwand der Leitbahn berührt.
    [0011] Gemäß einem weiteren bevorzugtenAusführungsbeispielder vorliegenden Erfindung wird in einem Verfahren zum Ausbildeneines Vias in einer Halbleitervorrichtung zunächst ein Werkstück vorbereitet,eine erste Isolierschicht an der Oberfläche des Werkstücks angeordnetund eine Hartmaske an der Oberflächeder ersten Isolierschicht ausgebildet. Die Hartmaske und die ersteIsolierschicht werden strukturiert bzw. darin ein Muster ausgebildet,wobei die strukturierten Abschnitte der Hartmaske und der erstenIsolierschicht Seitenwändeaufweisen. Ein erster elektrisch leitenden Liner bzw. eine Einlagewird zumindest an der Oberflächeder Seitenwändeder strukturierten Hartmaske und der ersten Isolierschicht ausgebildet,wobei ein erstes elektrisch leitendes Material an der Oberfläche desersten elektrisch leitenden Liners ausgebildet wird, wodurch ein Abschnittdes ersten elektrisch leitenden Liners und ein Abschnitt des erstenelektrisch leitenden Materials zumindest eine Leitbahn aufweisen.Die Leitbahn weist eine obere Oberfläche und zumindest eine Seitenwandauf, wobei die zumindest eine Seitenwand der Leitbahn einen nachaußenragenden Hackenbereich aufweist. Eine Abdeckschicht wird an derOberflächeder ersten Isolierschicht und des ersten elektrisch leitenden Linersausgebildet, und eine zweite Isolierschicht an der Oberfläche derAbdeckschicht angeordnet. Ein Abschnitt der zweiten Isolierschicht undein Abschnitt der Abdeckschicht werden zum Freilegen von zumindesteinem Abschnitt der oberen Oberfläche der Leitbahn entfernt.Ferner wird zumindest ein Abschnitt der Hartmaske zum Freilegenvon zumindest einem oberen Abschnitt der zumindest einen Seitenwandder Leitbahn entfernt, wobei das Entfernen des Abschnitts der Hartmaskeund das Entfernen des Abschnitts der ersten Isolierschicht die Ausbildungeiner Via-Öffnungdarstellen. Ein zweiter elektrisch leitender Liner wird über zumindestder zweiten Isolierschicht ausgebildet, und ein zweites elektrischleitendes Material an der Oberflächedes zweiten Liners ausgebildet, wobei ein Abschnitt des zweitenelektrisch leitenden Liners und ein Abschnitt des zweiten elektrischleitenden Materials innerhalb der Via-Öffnung das eigentliche Viadarstellen. Das Via berührtzumindest einen Abschnitt der oberen Oberfläche der Leitbahn und zumindesteinen oberen Abschnitt der zumindest einen Seitenwand der Leitbahn,wobei ein Abschnitt des zweiten leitenden Materials des Vias unterhalbdes Leitbahn-Hakenbereichs zum Ausbilden eines Einrastbereichesinnerhalb des Vias in der Nähedes Leitbahn-Hakenbereichsangeordnet ist.
    [0012] Gemäß einem weiteren bevorzugtenAusführungsbeispielder vorliegenden Erfindung weist eine Halbleitervorrichtung einWerkstück,eine an der Oberflächedes Werkstücksangeordnete erste Isolierschicht und zumindest eine innerhalb derersten Isolierschicht ausgebildete Leitbahn auf, wobei die Leitbahneine obere Oberflächeund zumindest eine Seitenwand besitzt. Die zumindest eine Seitenwand derLeitbahn weist einen nach außenragenden Hakenbereich auf. Eine zweite Isolierschicht wird oberhalbder Leitbahn und der ersten Isolierschicht angeordnet, wobei zumindestein Via innerhalb der zweiten Isolierschicht oberhalb der Leibahnausgebildet wird und das Via mit zumindest einem Abschnitt der oberenOberflächeder Leit bahn und zumindest einem oberen Abschnitt der zumindesteinen Seitenwand der Leitbahn in Berührung steht.
    [0013] Ein weiteres bevorzugtes Ausführungsbeispielder vorliegenden Erfindung beschreibt eine Halbleitervorrichtungmit einem Werkstück,einer an der Oberflächedes Werkstücksausgebildeten ersten Isolierschicht und einer Hartmaske, die oberhalbder ersten Isolierschicht ausgebildet ist. Abschnitte der erstenIsolierschicht und Abschnitte der ersten Hartmaske weisen jeweilsSeitenwändeauf. Zumindest eine Leitbahn wird innerhalb der ersten Isolierschicht undder Hartmaske ausgebildet. Die Leitbahn weist eine an der Oberfläche vonzumindest den Seitenwändender Abschnitte der ersten Isolierschicht und der Abschnitte derHartmaske angeordnete Einlage bzw. einen Liner auf. Die Leitbahnweist ferner ein Füllmaterialbestehend aus Kupfer auf, welches an der Oberfläche des Liners angeordnet ist.Die Leitbahn weist eine obere Oberfläche und zumindest eine Seitenwandauf. Eine Abdeckschicht wird an der Oberfläche von zumindest der Hartmaskeund eine zweite Isolierschicht bestehend aus einem dielektrischenMaterial mit kleiner Dielektrizitätskonstante (low-k) wird ander Oberflächeder Abdeckschicht abgebildet. Ein Via wird derart ausgebildet, dasses sich durch die zweite Isolierschicht und die Abdeckschicht erstrecktbzw. darüberhinaus ragt, um zumindest einen Abschnitt der oberen Oberfläche derLeitbahn anzustoßen,wobei das Via durch zumindest die Hartmaske ragt, um zumindest einenoberen Abschnitt der zumindest einen Seitenwand der Leitbahn anzustoßen.
    [0014] Die Vorteile der erfindungsgemäßen Ausführungsbeispielesind eine verringerte Delaminierung bzw. Vermeidung einer Schichtspaltung,Verringerung einer Bruchgefahr und Vermeidung von zwischen Viasund darunter liegenden Leitbahnen auftretenden Öffnungen während einer thermischen Ausdehnungin Mehrebenen-Verbindungsstrukturen aufGrund von verschiedenen Materialien mit verschiedenen thermischenAusdehnungskoeffizienten. Ein vorsätzliches Ausbilden eines Offsetsbzw. Verschieben des Vias zu einer darunter liegenden Leitbahn ergibteine erhöhteOberflächefür dieLeitbahn und die Via-Verbindung, wodurch eine Festigkeit und Widerstandsfähigkeitder Verbindungsstruktur insbesondere während eines Temperaturzyklusverbessert werden kann. Die Verriegelungs-Offset-Vias gemäß der vorliegendenErfindung ermöglicheneine dauerhafte und widerstandsfähigeStruktur, die den wiederkehrenden thermischen Veränderungenstandhalten, denen ein Wafer bei hohen Temperaturen ausgesetzt wird,um beispielsweise Isoliermaterialien mit geringer Dielektrizitätskonstanteauszuheilen, und auch währendanderer Prozessschritte. Daraus ergeben sich verbesserte Ausbeutenund verringerte elektrische Widerstandswerte für vertikale Zwischenverbindungeninnerhalb eines Wafers.
    [0015] Das vorstehend Genannte zeigt dieMerkmale und technischen Vorteile der erfindungsgemäßen Ausführungsbeispielelediglich auf allgemeine Art und Weise, weshalb die nachfolgendedetaillierte Beschreibung der Erfindung verständlicher ist. ZusätzlicheMerkmale und Vorteile der Ausführungsbeispiele dervorliegenden Erfindung, wie sie auch in den Ansprüchen zufinden sind, werden nachfolgend beschrieben. Selbstverständlich stellendie spezifischen Ausführungsbeispielelediglich eine Basis für etwaigeModifikationen oder Designänderungenhinsichtlich alternativer Strukturen oder Herstellungsverfahrenzur Realisierung der vorliegenden Erfindung dar.
    [0016] Die Erfindung wird nachstehend anhandvon Ausführungsbeispielenunter Bezugnahme auf die Zeichnung näher beschrieben.
    [0017] Es zeigen:
    [0018] 1 eineSchnittansicht einer herkömmlichenintegrierten Schaltung mir Mehrebenen-Aufbau, wobei ein Via eineVerbindung zu einer darunter liegenden Leitbahn der verschiedenenelektrisch leitenden Schichten darstellt;
    [0019] 2 bis 5 Schnittansichten eineserfindungsgemäßen Aufbauseiner integrierten Schaltung gemäß einembevorzugten Ausführungsbeispielzur Veranschaulichung wesentlicher Herstellungsschritte in verschiedenenStufen, wobei ein Via absichtlich einen Offset zu einer darunterliegenden Leitbahn aufweist und das die Leitbahn umgebende Isoliermaterialzur Erhöhungeines Oberflächenbereichsdes Vias zur Leitbahn füreine mechanische Verbindung überätzt ist;
    [0020] 6 einweiteres erfindungsgemäßes Ausführungsbeispiel,wobei die Via-Breite größer alsdie Breite der darunter liegenden Leitbahn ist, wodurch ein Offsetan beiden Seiten der Leitbahn entsteht;
    [0021] 7 einFlussdiagramm zur Veranschaulichung eines bevorzugten erfindungsgemäßen Herstellungsverfahrensfür einVia;
    [0022] 8 eineSchnittansicht eines weiteren erfindungsgemäßen Ausführungsbeispiels, wobei die Leitbahneinen Hakenbereich aufweist, der sich nach außen in einen überätzten Bereichder die Leitbahn umgebenden Isolierschicht erstreckt, wodurch eine Einrastbereichoder ein verzahnter Bereich des Vias zur Leitbahn ausgebildet wird;und
    [0023] 9 eineteilvergrößerte Schnittansichtdes Hakenbereichs der Leitbahn und des Einrastbereichs des Vias,wie er unterhalb des Hakenbereichs ausgebildet ist.
    [0024] Die vorliegende Erfindung wird nachfolgend anhandvon Ausführungsbeispielenin einem spezifischen Zusammenhang, genauer gesagt einer Halbleitervorrichtungmit einer Mehrebenen-Verbindungsstruktur,welche Kupfer aufweist, beschrieben. Die Erfindung bezieht sichselbstverständlichauch auf andere Halbleitervorrichtungen mit einem Mehrschichtaufbauund Mehrebenen-Verbindungen, welche andere Materialien wie beispielsweiseAluminium oder andere Metalle sowie Halbleitermaterialien wie beispielsweisePolysilizium aufweisen.
    [0025] Nach der folgenden Diskussion vonProblemen bei herkömmlichenVia-Strukturen erfolgt eine Beschreibung der bevorzugten Ausführungsbeispiele undderen Vorteile. Der Begriff „Via" wird nachfolgend für einenAbschnitt eines elektrisch leitenden Materials verwendet, z.B. einStöpseloder eine Leitung, der zwischen elektrisch leitenden Schichten einerintegrierten Halbleiterschaltung (IC) zur Realisierung eines elektrischenund mechanischen Pfads zur Stromleitung während eines Betriebs der integrierten Schaltungverwendet wird. Nachfolgend wird lediglich ein Via und eine Leitbahnin einer jeweiligen Figur dargestellt, obwohl eine Vielzahl vonVias und Leitbahnen innerhalb einer Isolierschicht vorhanden sein können. Fernerist lediglich eine Zwischenverbindungsebene dargestellt, obwohldie obere Oberflächedes Vias mit einer anschließendausgebildeten Leitbahn in einer benachbarten Verbindungsschicht verbundensein kann.
    [0026] 1 zeigteine Schnittansicht einer herkömmlichenintegrierten Schaltung mit Mehrebenen-Struktur 10, wobeiein Via 20 eine Verbindung zu einer darunter liegendenLeitbahn 16 in einer elektrisch leitenden Schicht bzw.Ebene darstellt. Zum Ausbilden der Mehrebenen-Struktur 10 wirdzunächsteine erste Isolierschicht 14 an der Oberfläche einesSubstrats oder Werkstücks 12 ausgebildet.Die Isolierschicht 14 wird unter Verwendung von lithographischenVerfahren gemustert bzw. strukturiert, wodurch eine Öffnung für zumindesteine Leitbahn 16 ausgebildet wird. Ein elektrisch leitendesMaterial wird an der Oberflächeder Isolierschicht 14 ausgebildet, wodurch die Leitbahnöffnung aufgefüllt wird.Das überstehendeelektrisch leitende Material wird von der oberen Oberfläche derIsolierschicht 14 zum Ausbilden einer Leitbahn 16 ineinem sogenannten Single-Damascene-Prozess entfernt.
    [0027] Damascene-Prozesse werden üblicherweise dannverwendet, wenn das Material der Leitbahnen beispielsweise Kupferaufweist. Alternativ kann die Leitbahn 16 durch Abscheidungvon elekt risch leitendem Material an der Oberfläche des Substrats 12 einerStrukturierung und Wegätzenvon nicht benötigtenBereichen des elektrisch leitenden Materials zum Ausbilden der Leitbahn 16 ausgebildetwerden, wobei abschließenddie erste Isolierschicht 14 an der Oberfläche derLeitbahn 16 ausgebildet bzw. abgeschieden wird.
    [0028] Eine zweite Isolierschicht 18 wirdan der Oberflächeder Leitbahn 16 und der Isolierschicht 14 ausgebildetund vorzugsweise abgeschieden. Ein Via 20 kann in der zweitenIsolierschicht 18 mittels eines Damascene-Prozesses ausgebildetwerden, wie er vorstehend fürdie Leitbahn 16 beschrieben wurde. Alternativ kann dasVia 20 durch Abscheidung eines elektrisch leitenden Materials,Strukturierung und Ätzungdes elektrisch leitenden Materials gefolgt von einer Abscheidungdes zweiten Isoliermaterials 18 ebenfalls ausgebildet werden.
    [0029] Sobald ein signifikanter Unterschiedim thermischen Ausdehnungskoeffizienten CTE des Materials für das Via 20 unddem Material fürdie zweite Isolierschicht 18 vorliegt, treten Problemein der Via-Verbindungsstruktur auf. Wenn beispielsweise das Materialder zweiten Isolierschicht 18 einen höheren thermischen AusdehnungskoeffizientenCTE aufweist als das Material des Vias 20, so wird sichbeim Erwärmender Struktur 10 die zweite Isolierschicht 18 mehrausdehnen als das Via 20. Dies verursacht Scherspannungenbzw. Schubspannungen auf das Via 20, welche zum Ausbildeneines Hohlraums bzw. Voids 22 zwischen dem Via 20 undder Leitbahn 16 führenkönnen.Alternativ kann ein teilweiser Hohlraum oder ein (nicht dargestellter)Haarriss zwischen dem Via 20 und der Leitbahn 16 ausgebildetwerden.
    [0030] Dies ist insbesondere dann problematisch, wennein sogenanntes „low-k"-dielektrisches Material für die zweiteIsolierschicht 18 verwendet wird, da diese Materialien üblicherweiseeinen wesentlich höherenthermischen Ausdehnungskoeffizienten CTE aufweisen als elektrischleitende Materialien wie bei spielsweise Kupfer. Der thermische Ausdehnungskoeffizientfür Kupferist beispielsweise 16 bis 17 ppm/Grad Celsius, während im Vergleich hierzu das bekannte „low-k"-dielektrische MaterialSiLKTM einen thermischen Ausdehnungskoeffizientenvon 60 bis 70 ppm/Grad Celsius aufweist. Die weiteren Isolierschichtenin dem Mehrebenen-Verbindungsstapel, wie z.B. die erste Isolierschicht 14,könnenebenso „low-k"-dielektrische Materialienaufweisen. In der Prozessfolge werden nach jeder Abscheidung einer Materialschichtmit jeweils geringer Dielektrizitätskonstante die organischenSpin-on-Materialien zum Entfernen des Lösungsmittels erwärmt bzw.aufgeheizt. Demzufolge werden die unteren Isolierschichten, beispielsweisedie zuerst abgeschiedenen, sechs mal oder noch öfter auf beispielsweise 400 GradCelsius erwärmtbzw. aufgeheizt. Diese thermischen Zyklen verursachen eine größere Ausdehnung der „low-k"-Isolierschicht 18 gegenüber demleitenden Via 20, wodurch Kräfte nach oben und nach untenvom Via 20 überdie darunter liegende Leitbahn 16 hinaus in (nicht dargestellte)Leitbahnen bzw. Leitbahnebenen ausgeübt werden.
    [0031] Jedes Mal wenn der Wafer bzw. dieStruktur 10 erwärmtwird, dehnt sich das Material fürdie „low-k"-dielektrische Isolierschicht 14 und 18 mehr ausals das Material des Vias 20 und der Leitbahn 16. Diethermische Fehlanpassung zwischen dem Via 20 und der dielektrischenSchicht bzw. zweiten Isolierschicht 18 verursacht ein Ansteigendes Widerstands im elektrisch leitenden Pfad, der durch die Leitbahn 16 unddas Via 20 hergestellt wird. Insbesondere der Übergangvon der oberen Oberflächeder Leitbahn 16 zu der Bodenoberfläche des Vias 20 wirdauf Grund der Ausdehnung der zweiten Isolierschicht 18 besondersbeansprucht, wodurch sich eine teilweise oder vollständige Trennungdes Vias 20 von der oberen Oberfläche der Leitbahn 16 ergibt,die schließlich zueiner „Offen"-Bedingung in derelektrischen Verbindung oder einer unterbrochenen elektrischen Verbindungresultiert. Darüberhinaus kann dieser thermo-mechanische Stress bzw. diese thermomechanischeSpannung ebenfalls einen elektrischen Widerstand vergrößern, wodurchsich eine verringerte Herstellungsausbeute oder mögliche Fehlerwährendeines Tests oder eines späterenGebrauchs in der Halbleitervorrichtung ergeben.
    [0032] Diese herkömmlichen Probleme einer Via-Ablösung, einerverringerten Ausbeute und eines erhöhten Widerstands der Leitbahnenwerden durch die vorliegende Erfindung verringert oder beseitigt.
    [0033] 2 bis 5 zeigen Schnittansichteneiner Struktur einer integrierten Schaltung gemäß einem bevorzugten Ausführungsbeispielder vorliegenden Erfindung zur Veranschaulichung wesentlicher Herstellungsschritte,wobei ein Via 139 (siehe 5) vorsätzlich einenOffset zu einer darunter liegenden Leitbahn 117 aufweistbzw. hierzu verschoben ist und das Material der ersten Isolierschicht 114 aneiner oberen Seitenwand der Leitbahn zum Vergrößern einer Oberfläche zwischendem Via und der Leitbahn insbesondere hinsichtlich seiner mechanischenVerbindung überätzt ist.
    [0034] Zurückkehrend zu 2 wird zunächst ein Werkstück 112 vorbereitet.Das Werkstück 112 bestehtvorzugsweise aus Siliziumoxid, welches beispielsweise an der Oberfläche eineseinkristallinen Siliziumsubstrats angeordnet ist oder daran anstößt. DasWerkstück 112 kanndarüberhinaus andere elektrisch leitende, nicht leitende oder halbleitende Schichtensowie andere Halbleiterbauelemente wie z.B. Transistoren, Diodenusw. aufweisen. Ferner könnenVerbindungshalbleiter wie beispielsweise GaAs, InP, Si/Ge, SiC usw.alternativ an Stelle von Silizium verwendet werden.
    [0035] Eine erste Isolierschicht 114 wirdan der Oberflächedes Werkstücks 112 angeordnetund vorzugsweise abgeschieden. Die erste Isolierschicht 114 weistvorzugsweise ein sogenanntes „low-k"-dielektrisches Material(Dielektrikum mit geringer Dielektrizitätskonstante) auf, welches beispielsweise eineDielektrizitätskonstantek von 3,6 oder weniger aufweist. Die erste Isolierschicht 114 weistvorzugsweise ein organisches Spin-on-Material wie beispielsweisePolyimid auf. Marken fürderartige Materialien sind beispielsweise Dow Chemical CorporationsSiLKTM und AlliedSignal Inc.'s FlareTM.Alternativ könnenauch nicht „low-k" Dielektrika wiebeispielsweise Siliziumdioxid (SiO2) und/oderSiliziumnitrid (Si3N4)verwendet werden. Wenn sogenannte „low-k"-dielektrische Materialien verwendetwerden, so muss beispielsweise nach dem Aufbringen bzw. Spin-ondes Materials ein Temperaturschritt bei ca. 400 Grad Celsius aufden Wafer angewendet werden, um die vorhandenen Lösungsmittelzu entfernen.
    [0036] Anschließend wird die erste Isolierschicht 114 strukturiertbzw. gemustert und geätzt,wobei Abschnitte der ersten Isolierschicht 114 zum Ausbilden von Öffnungenfür einespätereLeitbahn 116 entfernt werden. Ein erstes elektrisch leitendesMaterial 116 wird an der Oberfläche der ersten Isolierschicht 114 zumAuffüllender Leitbahn-Öffnungenausgebildet und vorzugsweise abgeschieden. Überragende bzw. überstehendeAbschnitte des ersten elektrisch leitenden Materials 116 werdenvon der oberen Oberfläche derersten Isolierschicht 114 beispielsweise unter Verwendungeines chemisch-mechanischen Polierverfahrens (CMP, chemical mechanicalpolishing) entfernt, wodurch zumindest eine Leitbahn 117 ausgebildetwird.
    [0037] Ein optionaler erster elektrischleitender Liner bzw. eine Einlagenschicht 132 kann vordem Ausbilden bzw. Abscheiden des ersten elektrisch leitenden Materials 116 vorabausgebildet bzw. abgeschieden werden. Der erste elektrisch leitendeLiner 132 ist vorzugsweise konformal, d.h. er weist einegleiche Schichtdicke auf, und besteht beispielsweise aus einer einzigenSchicht von Ta, TaN, WN, TiN usw. Das erste elektrisch leitendeMaterial 116 weist vorzugsweise Kupfer auf, obwohl auchAluminium oder andere Metalle und Kombinationen hiervon ebenso verwendetwerden können.Wenn das erste elektrisch leitende Material 116 Kupferaufweist, so wird vorzugsweise ein Liner 132 zur Vermeidungeiner Diffusion von Kupfer in das darunter liegende Werkstück 112 undin die erste Isolierschicht 114 verwendet. Der erste elektrischleitende Liner kann ebenfalls eine bi-Schicht bzw. Doppelschichtmit einer Barrierenschicht und einer Keimschicht aufweisen. DieBarrierenschicht kann hierbei aus den gleichen Materialien bestehen,wie vorstehend fürdie einzige Schicht des ersten elektrisch leitenden Liners 132 beispielhaftbeschrieben wurde. Die Keimschicht kann beispielsweise eine Kupferlegierungaufweisen und kann alternativ auch andere Materialien beinhalten.Die Keimschicht dient im Wesentlichen dem Füllprozess für das erste elektrisch leitendeMaterial, insbesondere wenn ein Plattierverfahren zum Abscheidendes ersten elektrisch leitenden Materials 116 verwendet wird.
    [0038] Die erste Leitbahn 117 wirdvorzugsweise mittels eines Damascene- oder Dual-Damascene-Prozesseshergestellt. Die erste Leitbahn 117 enthält eineobere Oberflächeund zumindest eine Seitenwand. Ferner kann die erste Leitbahn 117 beispielsweiseein langes, dünnesRechteck darstellen, welches sich in und aus der Zeichenoberfläche herauserstreckt. Die erste Leitbahn 117 kann ein hohes (nichtdargestelltes) Seitenverhältnis(aspect ratio) aufweisen; z.B. ist das Verhältnis von vertikaler Höhe der Leitbahn 117 zurhorizontalen Breite gleich oder größer dem Verhältnis 10: 1. Die erste Leitbahn 117 enthält beispielsweise den Liner 132 unddas erste elektrisch leitende Material 116.
    [0039] Gemäß 3 wird anschließend eine zweite Isolierschicht 118 ander Oberflächeder Leitbahn 117 und an der Oberfläche der ersten Isolierschicht 114 ausgebildetund vorzugsweise abgeschieden. Die zweite Isolierschicht 118 weistvorzugsweise ein sogenanntes „low-k"-dielektrisches Materialmit einer Dielektrizitätskonstantevon 3,6 oder weniger auf, wobei es eine Temperung bzw. Erwärmung vonbis zu beispielsweise 400 Grad Celsius benötigt um Lösungsmittel zu entfernen. Alternativkann die zweite Isolierschicht 118 ein herkömmlichesDie lektrikum aufweisen wie beispielsweise Siliziumdioxid und/oderSiliziumnitrid.
    [0040] Die zweite Isolierschicht 118 wirdmittels eines lithographischen Verfahrens z.B. mit einer Maske strukturiert.Gemäß 3 wird hierbei ein Fotoresist 124 ander Oberflächeder zweiten Isolierschicht 118 ausgebildet bzw. abgeschiedenund Abschnitte des Fotoresists 124 belichtet. Die Abschnittedes Fotoresists 124 werden daraufhin entfernt, wodurcheine Via-Strukturbzw. ein Via-Muster 126 entsteht.
    [0041] Unter Verwendung des auf der zweitenIsolierschicht 118 verbleibenden Fotoresists 124 werden Abschnitte 128 derzweiten Isolierschicht 118 zum Ausbilden von Via-Öffnungen 134 (siehe 4) in der zweiten Isolierschicht 118 entfernt.Die Via-Öffnungen 134 werdenvorzugsweise mittels eines reaktiven Ionenätzens (RIE, reactive ion etching)ausgebildet. Der Ätz-Verfahrensschrittweist vorzugsweise ein prädominantesanisotropes Ätzenauf, in dem das Ätzmitteloder -gas im Wesentlichen senkrecht zur Oberfläche des Wafers gerichtet ist,um im Wesentlichen vertikale Seitenwände innerhalb der zweiten Isolierschicht 118 zuerzeugen. Ein anisotropes Ätzverfahrenverwendet vorzugsweise die Platzierung einer Fotomaske über derfreigelegten zweiten Isolierschicht 118, wobei der WaferSauerstoff, Stickstoff oder einer Kombination hiervon ausgesetztwird. Alternativ kann CHF3 mit einem geringenAnteil von O2 ebenfalls verwendet werden.Der Fotoresist 124 kann als Teilschritt des Ätzverfahrensganz oder teilweise zusätzlichzum Entfernen eines Abschnitts der zweiten Isolierschicht 118 entferntwerden.
    [0042] In einem Ausführungsbeispiel wird das Ätzverfahrengestoppt, wenn die obere Oberflächeder darunter liegenden Leitbahn 117 erreicht ist. In diesemAusführungsbeispielwird der Wafer einem zweiten Ätzverfahrenbzw. Ätzschrittausgesetzt, um auch einen Abschnitt 130 der ersten Isolierschicht 114 in derNähe einesoberen Abschnitts der zumindest einen Seitenwand der Leitbahn 117 zuentfernen, wodurch die in 4 dargestellteStruktur füreine Via-Öffnung 134 ausgebildetwird. Der zweite Ätzschrittkann beispielsweise ein Sputter-Ätzverfahren aufweisen,welches darüberhinaus die Via-Öffnung 134 vordem Abscheiden des elektrisch leitenden Materials für das Viareinigt. Das zweite Ätzverfahren istebenfalls vorzugsweise anisotrop, wobei in einem Ausführungsbeispieldas zweite Ätzverfahrenauch einen ausreichend hohen isotropen Anteil aufweist, um beispielsweiseeinen Abschnitt 252 der ersten Isolierschicht 214 unterhalbeines Hakenbereichs 254 der Leitbahn 217 zu entfernen(siehe 7 und 8; nicht in 4 dargestellt).
    [0043] Wieder zurückkehrend zu 4 wird das Ätzverfahren in einem anderenAusführungsbeispiel nichtgestoppt, wenn die obere Oberflächeder darunter liegenden Leitbahn 117 erreicht ist. Vielmehrwird das Ätzverfahrenfortgeführt,um einen Abschnitt 130 der ersten Isolierschicht 114 inder Näheeines oberen Abschnitts von zumindest einer Seitenwand der Leitbahn 117 zuentfernen, wodurch die Via-Öffnung 134 gemäß 4 entsteht. Wiederum istdieses Ätzverfahrenvorzugsweise anisotrop, wobei in einem Ausführungsbeispiel das Ätzverfahrenauch einen ausreichend hohen isotropen Anteil aufweisen kann, umbeispielsweise einen Abschnitt 252 der ersten Isolierschicht 214 unterhalbeines Hakenbereichs 254 der Leitbahn 214 zu entfernen(siehe 7 und 8; nicht in 4 dargestellt).
    [0044] Das Entfernen eines Abschnitts derersten Isolierschicht 114 zum Ausbilden der Via-Öffnung 134 weistvorzugsweise ein Entfernen von zumindest 10 nm (100 Angström) unterhalbder oberen Oberflächeder ersten Isolierschicht 114 auf. Ferner wird beim Entfernendes Abschnitts 130 der ersten Isolierschicht 114 vorzugsweise5 bis 15% der Dicke der ersten Isolierschicht 114 unterhalbder oberen Oberflächeder ersten Isolierschicht entfernt. Gemäß einem Ausführungsbeispielder vorliegenden Erfindung werden keine Teilbereiche der Leitbahn 117 während des Ätzverfahrensbeim Entfernen der Abschnitte 128 und 130 in denersten und zweiten Isolierschichten 114 und 118 entfernt.
    [0045] Als Nächstes wird die Via-Öffnung 134 miteinem elektrisch leitenden Material zum Ausbilden eines Vias 139 gemäß 5 aufgefüllt. Die Via-Öffnung 134 kannzunächstmit einer optionalen zweiten elektrisch leitenden Einlagenschichtbzw. einem zweiten elektrisch leitenden Liner 136 gefüllt bzw.beschichtet werden und anschließenddie verbleibende Via-Öffnung 134 miteinem zweiten elektrisch leitenden Material 138 zum Ausbildendes Vias 139 aufgefülltwerden, welches den Liner 136 und das Füllmaterial 138 aufweist.Das Via 139 ist demzufolge derart ausgebildet, dass einmechanischer und elektrischer Kontakt mit zumindest einem Abschnittder oberen Oberflächeder Leitbahn 117 hergestellt wird bzw. das Via daran anstößt. DasVia 139 bildet darüberhinaus einen mechanischen und elektrischen Kontakt mit zumindesteinem oberen Abschnitt von zumindest einer Seitenwand der Leitbahn 117 ausbzw. stößt an diesean, wie es in 5 beispielsweise durchden Bereich 140 dargestellt ist.
    [0046] Das Via 139 beinhaltet insbesondere,wenn das zweite elektrisch leitende Material 138 Kupfer aufweist,einen zweiten elektrisch leitenden Liner 136, wodurch eineDiffusion von Kupfer in die erste und zweite Isolierschicht 114 und 118 verhindertwird. Der optionale zweite elektrisch leitende Liner 136 wirdvorzugsweise mittels eines konformalen Abscheideprozesses abgeschieden,wodurch man einen konformalen Liner oder eine Diffusionsbarriere 136 entlangder inneren Wändeder Via-Öffnung 134 erhält. Derelektrisch leitende Liner 136 weist vorzugsweise CVD-abgeschiedenes(chemical vapor deposition) Titannitrid auf. Alternativ kann derelektrisch leitende Liner 136 TaN, WN, ein hochschmelzendesMetall oder andere Barrierenschichten aufweisen, die beispielsweiseunter Verwendung eines CVD-Verfahrens oder eines stromlosen Plattierverfahrenskonformal abgeschieden werden können. DerLiner 136 kann eine bi-Materialschicht bzw. Doppelschichtaufweisen, die beispielsweise eine Barrierenschicht und eine konformaleKeimschicht aufweist, wobei vorzugsweise für die Keimschicht Kupfer, Aluminiumoder andere Metalle und Kombinationen hiervon verwendet werden.Die Keimschicht kann beispielsweise unter Verwendung eines CVD-Verfahrensabgeschieden werden.
    [0047] Die verbleibende Via-Öffnung 134 wirdmit einem zweiten elektrisch leitenden Material 138 aufgefüllt beispielsweiseunter Verwendung eines Elektroplattier-Verfahrens oder eines stromlosenPlattier-Füllverfahrens,wodurch ein hohlraum-freies (void free) Via 139 ausgebildetwird, wobei ein Abschnitt innerhalb der zweiten Isolierschicht 118 undein weiterer Abschnitt innerhalb der ersten Isolierschicht 114 liegt.Das zweite elektrisch leitende Material 138 weist vorzugsweiseKupfer, Aluminium oder andere Metalle oder Kombinationen hiervonauf. Das zweite elektrisch leitende Material 138 kann auchmittels CVD-Verfahren oder (nicht-konformaler) physikalischer Dampfabscheideverfahren(PVD, physical vapor deposition) abgeschieden werden, die von einem Reflow-Prozessgefolgt werden.
    [0048] Das Via 139 wird absichtlichzu der zumindest einen Ecke bzw. Kante der darunter liegenden Leitbahn 117 versetztbzw. mit einem Offset beaufschlagt. Dieser Offset erlaubt das Überätzen derersten Isolierschicht 114 und erzeugt ein Via, welches über dieobere Kante der Leitbahn reicht (z.B. Überlappbereich). Beispielsweiseliegt der Betrag des horizontalen Offsets (,z.B. der Betrag, umden das Via 139 gegenüberder äußerstenrechten Kante der Leitbahn 117 gemäß 5 fehlausgerichtet ist,) in einem Bereichvon 10 bis 35% der Breite des Vias 139, wobei vorzugsweiseder Betrag des horizontalen Offsets 10 bis 25% der Breite des Viasbeträgt.
    [0049] In den Ausführungsbeispielen der vorliegendenErfindung gemäß 2 bis 5 wird die erste Isolierschicht 114 inder Nähe derLeitbahn 117 absichtlich überätzt. Dieses Überätzen derersten Isolierschicht 114 resultiert in einem erhöhten Oberflächenbetragfür eineOberflächedes Vias 139 zum Berührenbzw. Anstoßenan die Leitbahn 117. In der Schnittansicht gemäß 5 wird beispielsweise dieseBerührungs-Oberfläche zwischender Leitbahn 117 und dem Via 139 um den Bereich 140 vergrößert, dereiner Längedes vertikalen Abschnitts des Vias 139 entspricht, dersich in die erste Isolierschicht 114 erstreckt. Diese erhöhte vertikaleOberfläche 140 erhöht den mechanischenund elektrischen Verbindungsbereich zwischen der Leitbahn 117 unddem Via 139, wodurch eine Möglichkeit zur Ausbildung vonHohlräumenzwischen dem Via 139 und der Leitbahn 117 sowieeine Trennung verringert wird.
    [0050] Es sei ferner darauf hingewiesen,dass üblicherweisedie Leitbahn 117 eine länglicherechteckige Form aufweist. Der zusätzliche vertikale Oberflächenbereich 140 wirddaher um die Längeder Leitbahn 117 und dem Via 139 multipliziert,welche beispielsweise auch eine zylindrische Form aufweisen kann(die Via-Breite ist hierbei visuell in und aus der Zeichnungsoberfläche herausfortzusetzen).
    [0051] Das dargestellte Via 139 weisteine horizontale Breite auf, die in etwa gleich groß zur horizontalenBreite der darunter liegenden Leitbahn 117 ist. Die Breitedes Vias 139 kann jedoch kleiner als die Breite der Leitbahn 117 seinoder alternativ kann die Breite des Vias 139 größer alsdie Breite der Leitbahn 117 sein. Wenn die Breite des Vias 139 größer istals die Breite der Leitbahn 117, dann kann das Via 139 sichin die erste Isolierschicht 114 auf beiden Seiten in derNähe deroberen Bereiche der gegenüberliegenden Seitenwändeder Leitbahn 117 erstrecken, wodurch ein noch größerer Oberflächenbereich,z.B. an den Bereichen 140 gemäß 6, ausgebildet werden kann und sich diemechanische und elektrische Verbindung zwischen dem Via 139 undder Leitbahn 117 weiter verbessert.
    [0052] Das zum Auffüllen der Via-Öffnung verwendeteelektrisch leitende Material kann ein Material mit einem erstenthermischen Ausdehnungskoeffizienten (CTE, coefficient of thermalextension) darstellen. Der erste thermische Ausdehnungskoeffizientkann beispielsweise 20 ppm/Grad Celsius oder darunter aufweisen.Die zweite Isolierschicht 118 kann ein Material mit einemzweiten thermischen Ausdehnungskoeffizienten CTE aufweisen, wobeider zweite thermische Ausdehnungskoeffizient größer ist als der erste thermischeAusdehnungskoeffizient. Der zweite thermische Ausdehnungskoeffizientkann beispielsweise 50 ppm/Grad Celsius oder darüber aufweisen. Die weiterenIsolierschichten der Mehrebenen-Verbindungsstruktur, wie beispielsweisedie erste Isolierschicht 114, können ebenfalls ein Material mitdem zweiten thermischen Ausdehnungskoeffizienten aufweisen. In gleicherWeise könnendie weiteren elektrisch leitenden Schichten der Mehrebenen-Verbindungsstruktur,wie beispielsweise die Leitbahn 117, ebenfalls ein Materialmit dem ersten thermischen Ausdehnungskoeffizienten aufweisen.
    [0053] Eine (nicht dargestellte) drittedielektrische Schicht, die vorzugsweise eine „low-k"-dielektrische Schicht aufweist, kannan der Oberflächedes Vias 139 und an der oberen Oberfläche der zweiten Isolierschicht 118 abgeschiedenwerden. Die dritte dielektrische Schicht kann ebenfalls zum Entfernenvon Lösungsmittelnerhitzt werden und anschließendmit einem elektrisch leitenden Muster bzw. mit Leitbahnen versehenwerden, um das Via 139 zu kontaktieren. Alternativ kannjedoch auch ein nicht-„low-k"-Dielektrikum wiebeispielsweise Siliziumdioxid und/oder Siliziumnitrid für die drittedielektrische Schicht verwendet werden. Eine zweite Leitbahn oderein Leitbahnbereich kann daraufhin innerhalb der dritten dielektrischenSchicht und oberhalb des Vias 139 ausgebildet werden, wobeidas Via 139 zum Verbinden der darüber liegenden zweiten Leitbahn mitder Leitbahn 117 in der darunter liegenden ersten Isolierschicht 114 verwendetwird. Ein optionaler elektrisch leitender Liner kann wiederum vordem Ausbilden der zweiten Leitbahn ausgebildet bzw. abgeschiedenwerden. Die darüberliegende zweite Leitbahn innerhalb der dritten Isolierschicht weistvorzugsweise das gleiche metallische Material auf wie die ersteLeitbahn 117, wie z.B. Kupfer, Aluminium oder eine Kombinationhiervon. Eine Vielzahl, beispielsweise 6 bis 8, weiterer Leitbahnenmit jeweils einem Via 139, der absichtlich zur darunterliegenden Leitbahn versetzt ist bzw. einen Offset aufweist oder überhängend istund die darunter liegende Isolierschicht überätzt wird, kann auf diese Weisegemäß der vorliegendenErfindung übereinanderangeordnet werden, wodurch man eine widerstandsfähige Mehrebenen-Verbindungsstrukturerhält.
    [0054] 7 zeigtein Flussdiagramm 160 zur Veranschaulichung eines Herstellungsverfahrenszum Ausbilden eines widerstandsfähigenVias 139 gemäß den Ausführungsbeispielender vorliegenden Erfindung. Zunächstwird in einem Schritt 162 eine Leitbahn 117 innerhalb einerersten Isolierschicht 114 und in einem Schritt 164 einezweite Isolierschicht 118 an der Oberfläche der Leitbahn 117 undder ersten Isolierschicht 114 ausgebildet bzw. angeordnet. AlsNächsteswird gemäß Schritt166 in einem Ausführungsbeispielein Zwei-Stufen-Ätzprozesszum Ausbilden der Via-Öffnung 134 durchgeführt. Indiesem Ausführungsbeispielwird zunächstdie zweite Isolierschicht 118 mit der Via-Öffnung 134 strukturiert,wobei ein Abschnitt der zweiten Isolierschicht 118 entferntwird. Anschließendwird in einem Schritt 168 ein Abschnitt 130 der erstenIsolierschicht 114 entfernt. Gemäß einem Schritt 170 wird ineinem weiteren Ausführungsbeispielein einziger Ätzprozess zumAusbilden der Via-Öffnung 134 sowohlin der zweiten Isolierschicht 118 als auch in der erstenIsolierschicht 114 durchgeführt. Die zweite Isolierschicht 118 wirdmit der Via-Öffnung 134 strukturiert,wobei der Abschnitt 128 der zweiten Isolierschicht 118 und derAbschnitt 130 der ersten Isolierschicht 114 ineinem Schritt entfernt wird. Die Via-Öffnung 134 wird anschließend ineinem Schritt 172 mit elektrisch leitendem Material zum Ausbildendes Vias 139 aufgefüllt,wie es in 5 dargestelltist, wobei in einem Schritt 174 nachfolgende Prozessschritte aufden Wafer angewendet werden.
    [0055] 8 zeigteine Schnittansicht eines weiteren bevorzugten Ausführungsbeispielsder vorliegenden Erfindung, wobei eine Leitbahn 217 einenHakenbereich 254 (hook region) aufweist, der sich nach außen hinzu dem überätzten Bereicheiner Isolierschicht 244 erstreckt, die die Leitbahn umgibt.Auf diese Weise ergibt sich die Ausbildung eines verkeilten Bereichs 248 (keyedregion) des Vias 239 zur Leitbahn 217. DieserAufbau wird vorzugsweise unter Verwendung von ähnlichen Herstellungsschritten und ähnlichenHerstellungsmaterialien durchgeführt, wiesie vorstehend anhand der Ausführungsbeispiele gemäß 2 bis 5 beschrieben wurden. In 8 ist jedoch eine optionale Hartmaskenschicht 244 als Isolierschichtund eine Abdeckschicht 246 dargestellt.
    [0056] Vorzugsweise weist die erste Isolierschicht 214 unddie zweite Isolierschicht 218 ein „low-k"-dielektrisches Material wie beispielsweiseein organisches Zwischendielektrikum (ILD, inter level dielectric)auf oder derartige Materialien wie sie anhand der 2 bis 5 beschriebenwurden. Die Hartmaske 244 wird an der Oberfläche derersten Isolierschicht 214 vor dem Ausbilden der Öffnung für die Leitbahn 217 ausgebildet.Die Hartmaske 244 weist beispielsweise ein dielektrischesMaterial wie Siliziumnitrid oder Siliziumdioxid auf.
    [0057] Die Leitbahn 217 weist Seitenwände auf, welchesich leicht verjüngenbzw. in Richtung zum Boden der Leitbahnstruktur konisch zulaufen,wodurch sich ein Hakenbereich 254 am äußeren oberen Abschnitt derSeitenwand der Leitbahn 217 wie dargestellt ergibt. DerHakenbereich 254 erstreckt sich von der Leitbahn 217 wegin Richtung zur Hartmaske 244 oder der ersten Isolierschicht 214 nachaußen.
    [0058] Die Leitbahn 217 weist insbesonderebei Verwendung von Kupfer vorzugsweise einen ersten elektrisch leitendenLiner 232 und ein erstes elektrisch leitendes Füllmaterial 216 auf.Der erste elektrisch leitende Liner 232 kann eine bi-Schichtbzw. Doppelschicht bestehend aus einer Barrierenschicht und einerKeimschicht aufweisen, wie sie bereits anhand der Ausführungsbeispielegemäß 2 bis 5 beschrieben wurde.
    [0059] Nach dem Ausbilden der Leitbahn 217 kann ander Oberflächeder Leitbahn 217 und der Hartmaske 244 (oder oberhalbder ersten Isolierschicht 214, sofern keine Hartmaske 244 verwendetwird) eine optionale dielektrische Abdeckschicht 246 (cap layer)ausgebildet bzw. abgeschieden werden, die vorzugsweise SiN und alternativein Material mit dem Markennamen BLoKTM oderandere dielektrische Diffusionsbarrieren aufweisen. Die dielektrischeAbdeckschicht 246 ist eventuell nicht erforderlich, wenn alsLeitbahn 217 beispielsweise Aluminium verwendet wird. Wenndie Leitbahn 217 jedoch Kupfer aufweist, so wird vorzugsweiseeine Abdeckschicht 246 verwendet.
    [0060] Die zweite Isolierschicht 218 wirdan der Oberflächeder Abdeckschicht 246 ausgebildet bzw. abgeschieden, wobeianschließenddie Via-Öffnung inder zweiten Isolierschicht 218, der Abdeckschicht 246 undder Hartmaske 244 ausgebildet wird (nicht in 8 dargestellt; siehe 4). Vorzugsweise erstrecktsich das Via um zumindest 10 nm (100 Angström) unter die obere Oberfläche derHartmaske 244. Insbesondere kann sich das Via um ca. 20bis 40% einer Dicke der Hartmaske 244 unterhalb der oberenOberflächeder Hartmaske erstrecken. Alternativ kann sich die Via-Öffnung ebenfallsdurch die optionale Hartmaske 244 vollständig bisin die erste Isolierschicht 214 erstrecken, was jedochnicht dargestellt ist. Wenn keine Hartmaske 244 verwendet wird,dann wird beim Entfernen eines Abschnitts der ersten Isolierschicht 214 zumAusbilden der Via-Öffnung 234 vorzugsweise10 nm (100 Angström)unterhalb der oberen Oberflächeder ersten Isolierschicht 214 Material entfernt. Fernerkann beim Entfernen eines Abschnitts der ersten Isolierschicht 214 vorzugsweise5 bis 15% einer Dicke der ersten Isolierschicht 214 unterhalb deroberen Oberflächeder ersten Isolierschicht 214 entfernt werden. Gemäß 8 werden ferner ein zweiterelektrisch leitender Liner 236 und ein zweites elektrischleitendes Material 283 innerhalb der Via-Öffnung zumAusbilden des Vias 239 abgeschieden.
    [0061] Wie im Ausführungsbeispiel dargestelltist und anhand der 2 bis 5 beschrieben wurde, ist dasVia 239 wiederum absichtlich in horizontaler Richtung zurLeitbahn 217 derart versetzt bzw. weist es einen Offsetderart auf, dass Isoliermaterial in der Nähe des oberen Abschnitts derSeitenwand der Leitbahn 217, in diesem Fall zumindest dieHartmaske 240, überätzt wird.Der zum Entfernen von zumindest der Hartmaske 244 verwendete Ätzprozessist zumindest teilweise isotrop in diesem Ausführungsbeispiel, wodurch sichergestelltwerden kann, dass ein Abschnitt der Hartmaske 244 unterhalbdes Hakenbereichs 254 der Leitbahn entfernt werden kann.Das Via 239 kann ferner absichtlich über-dimensioniert sein, wodurchein Überhangbzw. Überlappauch an der gegenüberliegendenSeitenwand der Leitbahn 217 zusätzlich ausgebildet werden kann(in 8 nicht dargestellt;siehe 6).
    [0062] Die 9 zeigteine vergrößerte Teil-Schnittansichtdes verkeilten Bereichs 248, der den Hakenbereich 254 derLeitbahn 217 und den Einrastbereich 252 des Vias 239 aufweist,welcher unterhalb des Hakenbereichs 254 der Leitbahn ausgebildetist. Vorteilhafterweise wird der Einrastbereich 252 benachbartin der Näheund unterhalb des Hakenbereichs 254 der Leitbahn 217 ausgebildet,wodurch ein mechanisch verkeilter Bereich mit hoher Widerstandsfähigkeitausgebildet wird. In diesem verkeilten Bereich 248 werdenin vorteilhafter Weise der Hakenbereich 254 der Leitbahnund der Einrastbereich 252 des Vias mechanisch miteinanderin Eingriff gebracht, so dass thermische Spannungen, welche aufdie Struktur wirken, eine Trennung oder Ablösung der Leitbahn 217 vomVia 239 zuverlässigverhindern. Der Hakenbereich 254 ist derart in den Einrastbereich 252 eingepasst,dass sich das Via 234 nicht bewegen kann. Unabhängig voneiner Ausdehnung oder einem Zusammenziehen der umgebenden Isoliermaterialien 218, 246, 244 und/oder 214 istdas Via 239 in Bezug zur Leitbahn 217 stabilisiert.
    [0063] Es sei darauf hingewiesen, dass,obwohl der Via-Einrastabschnitt 252 gemäß 8 und 9 innerhalbder Hartmaske 240 ausgebildet ist, dieser Einrastbereich 252 alternativsich auch bis in die erste Isolierschicht 214 erstreckenkann. Ferner kann der Einrastbereich 252 vollständig innerhalbder ersten Isolierschicht 214 liegen, wenn beispielsweisekeine Hartmaske 244 verwendet wird.
    [0064] Die Ausführungsbeispiele der vorliegenden Erfindungermöglichensomit technische Vorteile dahingehend, dass eine Via-Verbindungsstruktursowie ein zugehörigesHerstellungsverfahren zum Verbinden von Leitbahnen in einer Mehrebenen-integrierten Schaltungausgebildet wird, die eine verbesserte mechanische Festigkeit aufweist.Das Via 139 bzw. 239 sowie das zugehörige Herstellungsverfahrenverhindern eine Delamination bzw. Schichtablösung, eine Trennung sowie dasEntstehen von Bruch und Öffnungenzwischen den Vias 139, 239 und den darunter liegendenLeitbahnen 117, 217 während einer thermischen Ausdehnungbei mehrfacher Erwärmung,wobei ein Wafer extremen Temperaturen ausgesetzt ist, um z.B. Lösungsmittelder Isoliermaterialien mit geringer Dielektrizitätskonstante zu entfernen, während einerSchichtabscheidung, einer abschließenden Ausheilung oder einerDielektrika-Temperung. Die Verwendung der vorgeschlagenen Via-Struktursowie des zugehörigenHerstellungsverfahrens resultiert in einer verbesserten Ausbeuteund verringerten elektrischen Widerstandswerten der vertikalen Verbindungeninnerhalb des Wafers. Der unterschneidende Abschnitt des Vias 139, 239,der sich in die erste Isolierschicht 114, 214, 244 erstrecktliefert einen größeren Oberflächenbereich 140, 240 für das Via,wodurch dieses mechanisch und elektrisch besser mit der darunterliegenden Leitbahn verbunden werden kann und thermische Ausdehnungsko effizientenstabilisiert werden. Der Hakenbereich 254 der Leitbahn 217 resultiertin der Ausbildung eines Einrastbereichs 252 des Vias 239,wodurch ein verkeilter Bereich 248 ausgebildet werden kann.Gemäß der vorliegendenErfindung ergeben sich dadurch auch verbesserte elektrische Zuverlässigkeiteneiner vertikalen Kette von Leitbahnen 117, 217 sowieVias 139, 239.
    [0065] Die Ausführungsbeispiele der vorliegenden Erfindungwurden anhand einer einfachen Damascene-Struktur beschrieben. Siegilt jedoch in gleicher Weise fürDual-Damascene-Anwendungen.
    [0066] Obwohl die Ausführungsbeispiele der vorliegendenErfindung und ihre Vorteile sehr detailliert beschrieben wurden,könneneine Vielzahl von Änderungen,Ersetzungen und Abweichungen hiervon vorgenommen werden. Insbesonderekönnenselbstverständlichdie beschriebenen Schaltungen, Schaltungselemente und Strommessarchitektureninnerhalb des im Anspruchsbegehren beanspruchten Schutzumfangs variiertwerden.
    [0067] In gleicher Weise ist die vorliegendeErfindung nicht auf die beschriebenen Herstellungsverfahren undProzesse beschränkt,sondern umfasst in gleicher Weise auch alternative Herstellungsverfahrenund Prozesse oder Schritte zum Realisieren gleicher oder ähnlicherSchichten bzw. Elemente.
    [0068] Eine Leitbahn wird in einer erstenIsolierschicht ausgebildet. Eine zweite Isolierschicht wird an derOberflächeder Leitbahn und der ersten Isolierschicht ausgebildet. Ein Viaerstreckt sich durch die zweite Isolierschicht zum Kontaktierenvon zumindest der oberen Oberflächeder Leitbahn. Das Via erstreckt sich darüber hinaus in die erste Isolierschichtzum Kontaktieren von zumindest einem oberen Abschnitt von zumindesteiner Seitenwand der Leitbahn. Die Seitenwand der Leitbahn kanneinen nach außensich erstreckenden Hakenbereich aufweisen, so dass ein Abschnittdes Vias unterhalb des Hakenbereichs der Leitbahn liegt, wodurchein Einrastbereich innerhalb des Vias in der Nähe des Hakenbereichs der Leitbahnausgebildet wird.
    权利要求:
    Claims (29)
    [1] Verfahren zur Herstellung einer Via-Struktur mitden Schritten: Vorbereiten eines Werkstücks (112); Ausbildeneiner ersten Isolierschicht (114) an der Oberfläche desWerkstücks(112); Ausbilden eines Leitbahnmusters innerhalb derersten Isolierschicht (114); Auffüllen des Leitbahnmusters miteinem elektrisch leitenden Material zum Ausbilden von zumindesteiner Leitbahn (117) innerhalb der ersten Isolierschicht (114),wobei die Leitbahn (117) zumindest eine obere Oberfläche undzumindest eine Seitenwand aufweist; Ausbilden einer zweitenIsolierschicht (118) an der Oberfläche der ersten Isolierschicht(114) und der zumindest einen Leitbahn (117); Entferneneines Abschnitts (128) der zweiten Isolierschicht (118)zum Freilegen von zumindest einem Abschnitt der oberen Oberfläche derLeitbahn (117); Entfernen eines Abschnitts (130)der ersten Isolierschicht (114) zum Freilegen von zumindesteinem oberen Abschnitt (140) der zumindest einen Seitenwandder Leitbahn (117), wobei das Entfernen des Abschnitts(128) der zweiten Isolierschicht (118) und desAbschnitts (130) der ersten Isolierschicht (114)eine Via-Öffnung(134) ausbildet; und Auffüllen der Via-Öffnung (134)mit elektrisch leitendem Material zum Ausbilden eines Vias (139),wobei das Via (139) zumindest den Abschnitt an der oberen Oberfläche derLeitbahn (117) und zumindest den oberen Abschnitt (140)der zumindest einen Seitenwand der Leitbahn (117) berührt.
    [2] Verfahren nach Patentanspruch 1, dadurch gekennzeichnet,dass die Leitbahn (117) zumindest eine Seitenwand mit einemnach außenragenden Hakenbereich (254) aufweist, wobei das Auffüllen der Via-Öffnung (134)mit dem elektrisch leitenden Material ein Ausbilden eines elektrischleitenden Materials unterhalb des Hakenbereichs (254) derLeitbahn (217) darstellt, wodurch ein Einrastbereich (252)innerhalb des Vias (239) in der Nähe des Hakenbereichs (254)der Leitbahn (217) ausgebildet wird.
    [3] Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet,dass das Entfernen eines Abschnitts (130) der ersten Isolierschicht(114) und das Ausbilden der Via-Öffnung (134) in einemeinzigen Ätzschrittdurchgeführtwird.
    [4] Verfahren nach Patentanspruch 3, dadurch gekennzeichnet,dass der Ätzschrittein reaktives Ionenätzendarstellt.
    [5] Verfahren nach einem der Patentansprüche 1 bis4, dadurch gekennzeichnet, dass vor dem Auffüllen der Via-Öffnung (134)ein Sputter-Ätzverfahren durchgeführt wird.
    [6] Verfahren nach Patentanspruch 5, dadurch gekennzeichnet,dass das Sputter-Ätzverfahrenden Abschnitt (130) der ersten Isolierschicht (114)entfernt.
    [7] Verfahren nach einem der Patentansprüche 1 bis6, dadurch gekennzeichnet, dass das Entfernen des Abschnitts (130)der ersten Isolierschicht (114) ein Entfernen von zumindest10 nm der ersten Isolierschicht (114) darstellt.
    [8] Verfahren nach einem der Patentansprüche 1 bis7, dadurch gekennzeichnet, dass die erste Isolierschicht (114)eine erste Dicke aufweist, wobei beim Entfernen des Abschnitts (130)der ersten Isolierschicht (114) 5 bis 15% der ersten Dickeder ersten Isolierschicht (114) entfernt werden.
    [9] Verfahren nach einem der Patentansprüche 1 bis8, dadurch gekennzeichnet, dass das Auffüllen der Via-Öffnung (134)mit elektrisch leitendem Material ein Auffüllen der Via-Öffnung miteinem Material mit einem ersten thermischen Ausdehnungskoeffizientendarstellt, wobei beim Ausbilden der zweiten Isolierschicht (118)ein Material mit einem zweiten thermischen Ausdehnungskoeffizientenausgebildet wird, und der zweite thermische Ausdehnungskoeffizientgrößer istals der erste thermische Ausdehnungskoeffizient.
    [10] Verfahren nach Patentanspruch 9, dadurch gekennzeichnet,dass der erste thermische Ausdehnungskoeffizient kleiner oder gleich20 ppm/Grad Celsius und/oder der zweite thermische Ausdehnungskoeffizientgrößer odergleich 50 ppm/Grad Celsius ist.
    [11] Verfahren nach Patentanspruch 9, dadurch gekennzeichnet,dass die erste Isolierschicht (114) ein Material aufweist,welches im Wesentlichen den zweiten thermischen Ausdehnungskoeffizientenaufweist.
    [12] Verfahren nach einem der Patentansprüche 1 bis11, dadurch gekennzeichnet, dass beim Ausbilden der zweiten Isolierschicht(118) ein „low-k"-Dielektrikum miteiner Dielektrizitätskonstantekleiner oder gleich 3,6 verwendet wird, wobei das Material der Leitbahn(117) Kupfer oder Aluminium aufweist.
    [13] Verfahren nach einem der Patentansprüche 1 bis12, dadurch gekennzeichnet, dass beim Ausbilden der zumindest einenLeitbahn (117) die erste Isolierschicht (114)mit einer Öffnungfür zumindesteine Leitbahn strukturiert wird, ein erster elektrisch leitenderLiner (132) derart an der Oberfläche der Isolierschicht abgeschiedenwird, dass der erste elektrisch leitende Liner (132) die Öffnung beschichtet,und die Öffnungan der Oberflächedes ersten elektrisch leitenden Liners (132) mit einemersten elektrisch leitenden Füllmaterial(116) aufgefülltwird; und wobei das Auffüllender Via-Öffnung(134) ein Abscheiden eines zweiten elektrisch leitendenLiners (136) an der Oberfläche der Via-Öffnung (134)und ein Auffüllen derVia-Öffnungan der Oberflächedes zweiten elektrisch leitenden Liners (136) mit einemzweiten elektrisch leitenden Füllmaterial(138) darstellt.
    [14] Verfahren nach Patentanspruch 13, dadurch gekennzeichnet,dass das erste elektrisch leitende Füllmaterial (116) oderdas zweite elektrisch leitende Füllmaterial(138) mittels eines Plattier-Verfahrens aufgefüllt wird.
    [15] Verfahren nach einem der Patentansprüche 1 bis14, dadurch gekennzeichnet, dass beim Ausbilden der Via-Öffnung (134)die Isolierschichten (114, 118) einem anisotropen Ätzverfahrenausgesetzt werden.
    [16] Verfahren nach einem der Patentansprüche 1 bis15, dadurch gekennzeichnet, dass nach dem Ausbilden der ersten Isolierschicht(214) eine Hartmaske (244) und/oder eine Abdeckschicht(246) an der Oberflächedes ersten Isolierschicht (214) ausgebildet wird, wobeibeim Strukturieren auch die Hartmaske (244) und/oder dieAbdeckschicht (246) mit dem Leitbahn-Muster strukturiertwird.
    [17] Via-Struktur mit: einem Werkstück (212); einerersten Isolierschicht (114; 214), die an der Oberfläche desWerkstücks(112; 212) ausgebildet ist; zumindest einerLeitbahn (117; 217), die innerhalb der erstenIsolierschicht (114; 214) ausgebildet ist, wobeidie Leitbahn (117; 217) eine obere Oberfläche undzumindest eine Seitenwand aufweist; einer zweiten Isolierschicht(118; 218), die an der Oberfläche der Leitbahn (117; 217)und der ersten Isolierschicht (114; 214) ausgebildetist; und zumindest einem Via (139; 239),welches innerhalb der zweiten Isolierschicht (118; 218)an der Oberflächeder Leitbahn (117; 217) ausgebildet ist, wobei dasVia (139; 239) zumindest einen Abschnitt der oberenOberflächeder Leitbahn und zumindest einen oberen Abschnitt (140; 240)von zumindest einer Seitenwand der Leitbahn (117; 217)berührt.
    [18] Via-Struktur nach Patentanspruch 17, dadurch gekennzeichnet,dass die erste Isolierschicht (114; 214) eineobere Oberflächeaufweist, wobei sich das zumindest eine Via (139; 239)zumindest 10 nm unterhalb der oberen Oberfläche der ersten Isolierschicht(114; 214) erstreckt.
    [19] Via-Struktur nach einem der Patentansprüche 17 oder18, dadurch gekennzeichnet, dass die erste Isolierschicht (114, 214)eine erste Dicke und eine erste obere Oberfläche aufweist, wobei sich das zumindesteine Via (139; 239) um etwa 5 bis 15% der Dickeder ersten Isolierschicht (114; 214) unterhalb deroberen Oberflächeder ersten Isolierschicht erstreckt.
    [20] Via-Struktur mit: einem Werkstück (212); einerersten Isolierschicht (214), die an der Oberfläche desWerkstücks(212) ausgebildet ist; einer Hartmaske (244),die an der Oberflächeder ersten Isolierschicht (214) ausgebildet ist; zumindesteiner innerhalb der ersten Isolierschicht (214) und derHartmaske (244) ausgebildeten Leitbahn (217),wobei die Leitbahn zumindest eine obere Oberfläche und zumindest eine Seitenwandaufweist; einer Abdeckschicht (246), die an der Oberfläche der Hartmaske(244) ausgebildet ist; einer zweiten Isolierschicht(218), die an der Oberfläche der Abdeckschicht (246)ausgebildet ist; und zumindest einem Via (239), welchesdurch die zweite Isolierschicht (218) und die Abdeckschicht(246) bis zumindest einem Abschnitt der oberen Oberfläche derLeitbahn (217) reicht, wobei das zumindest eine Via (239)sich zumindest durch die Hartmaske (244) derart erstreckt,dass sie einen oberen Abschnitt (240) von zumindest einerSeitenwand der Leitbahn (217) berührt.
    [21] Via-Struktur nach Patentanspruch 20, dadurch gekennzeichnet,dass die Hartmaske (244) eine obere Oberfläche aufweist,wobei sich das zumindest eine Via (239) um zumindest 10nm unterhalb der oberen Oberflächeder Hartmaske (244) erstreckt.
    [22] Via-Struktur nach Patentanspruch 20, dadurch gekennzeichnet,dass die Hartmaske (244) eine erste Dicke und eine obereOberflächeaufweist, wobei sich das zumindest eine Via (239) um etwa20 bis 40% der Dicke der Hartmaske (244) unterhalb der oberenOberflächeder Hartmaske erstreckt.
    [23] Via-Struktur nach einem der Patentansprüche 17 bis22, dadurch gekennzeichnet, dass die Leitbahn (217) zumindesteine Seitenwand mit einem sich nach außen erstreckenden Hakenbereich(254) aufweist, wobei ein Abschnitt des zumindest einen Vias(239) unterhalb des Hakenbereichs (254) der Leitbahn(217) einen Einrastbereich (252) ausbildet, derinnerhalb des Vias in der Nähedes Hakenbereichs (254) der Leitbahn (217) liegt.
    [24] Via-Struktur nach einem der Patentansprüche 17 bis23, dadurch gekennzeichnet, dass das zumindest eine Via (139; 239)ein Material mit einem ersten ther mischen Ausdehnungskoeffizientenaufweist und die zweite Isolierschicht (118; 218)ein Material mit einem zweiten thermischen Ausdehnungskoeffizientenaufweist, wobei der zweite thermische Ausdehnungskoeffizient größer istals der erste thermische Ausdehnungskoeffizient.
    [25] Via-Struktur nach Patentanspruch 24, dadurch gekennzeichnet,dass der erste thermische Ausdehnungskoeffizient kleiner oder gleich20 ppm/Grad Celsius und/oder der zweite thermische Ausdehnungskoeffizientgrößer odergleich 50 ppm/Grad Celsius ist.
    [26] Via-Struktur nach einem der Patentansprüche 24 oder25, dadurch gekennzeichnet, dass die erste Isolierschicht (114; 214)ein Material aufweist, das im Wesentlichen einem Material mit demzweiten thermischen Ausdehnungskoeffizienten entspricht.
    [27] Via-Struktur nach einem der Patentansprüche 17 bis26, dadurch gekennzeichnet, dass die zweite Isolierschicht ein „low-k"-Dielektrikum miteiner Dielektrizitätskonstantekleiner oder gleich 3,6 aufweist, wobei die Leitbahn (117; 217)Kupfer oder Aluminium aufweist.
    [28] Via-Struktur nach einem der Patentansprüche 17 bis27, dadurch gekennzeichnet, dass die zumindest eine Leitbahn (117; 217)einen ersten elektrisch leitenden Liner (132; 232)und ein erstes elektrisch leitendes Füllmaterial (116; 216)aufweist, welches an der Oberflächedes ersten elektrisch leitenden Liners ausgebildet ist; und daszumindest eine Via (139; 239) einen zweiten elektrischleitenden Liner (136; 236) und ein zweites elektrischleitendes Füllmaterial(138; 238) aufweist, welches an der Oberfläche deszweiten elektrisch leitenden Liners ausgebildet ist.
    [29] Via-Struktur nach einem der Patentansprüche 17 bis28, dadurch gekennzeichnet, dass die zumindest eine Leitbahn (117; 217)eine zweite Seitenwand aufweist, wobei das zumindest eine Via (139; 239)auch einen oberen Abschnitt (140) der zweiten Seitenwandder Leitbahn (117) berührt.
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