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    • 专利摘要:
    Vorgestelltwird ein Verfahren zur Erzeugung von vertikal isolierten aktivenHalbleiterbereichen (12, 14) verschiedener Dicke (d1, d2) in einem SOI-Wafer(20), der eine isolierende Schicht (16) aufweist, auf der ersteaktive Halbleiterbereiche (12) mit einer ersten Dicke (d1) in einerSchicht (21) aktiven Halbleitermaterials angeordnet sind. Das Verfahrenzeichnet sich dadurch aus, dass zweite aktive Halbleiterbereiche(14) mit einer vergleichsweise kleineren Dicke (d2) durch epitaktisches,von Saatöffnungen(64, 66) in einer Grabenstruktur (40) ausgehendes Wachstum erzeugtwird. Durch Oxidschichten sind die zweiten Halbleiterbereiche (14)lateral und vertikal vollständigdielektrisch gegen die ersten Halbleiterbereiche (12) isoliert.
    公开号:DE102004005506A1
    申请号:DE200410005506
    申请日:2004-01-30
    公开日:2005-08-18
    发明作者:Franz Dietz；Volker Dr.-Ing. Dudek；Michael Dipl.-Phys. Dr. Graf
    申请人:Atmel Germany GmbH；
    IPC主号:H01L21-762
    专利说明:
    [0001] DieErfindung betrifft ein Verfahren zur Erzeugung von vertikal isoliertenaktiven Halbleiterbereichen verschiedener Dicke in einem SOI-Wafer,der eine isolierende Schicht aufweist, auf der erste aktive Halbleiterbereichemit einer ersten Dicke in einer Schicht aktiven Halbleitermaterialsangeordnet sind.
    [0002] Einsolches Verfahren ist aus der US6 204 098 bekannt. Nach dieser Schrift werden dieelektrischisolierte Inseln auf einem SOI-Substrat erzeugt. Die isoliertenInseln werden durch epitaktisches Aufwachsen gefüllt. Als Saat dient die aktiveSiliziumschicht des SOI-Wafers.Damit lassen sich nur isolierte Inseln gleicher Höhe erzeugen.Eine aktive Schicht innerhalb der Inseln besitzt eine erste, vergleichsweisegroßeDicke. Nach 6 dieserSchrift werden in den Inseln komplementäre MOS-Transistoren und außerhalbder Inseln vertikale DMOS-Transistorzellen erzeugt. Die vertikalenDMOS-Transistorzellen sind flacher als die dielektrisch isolierten Wannen.Die vertikalen DMOS-Transistorzellen sind nicht dielektrisch gegendas Substrat isoliert.
    [0003] Ausder EP 1 049 156 A1 isteine Struktur bekannt, bei der ein Trench mit Oxid umgeben ist.Der Trench wird durch einen ELO_Prozess (ELO = epitaxial lateralovergrowth) mit Hilfe einer Saat gefüllt, die im Boden des Trenchesdurch Öffnender Oxid-Schicht erzeugt wurde. Anschließend wird die Saat-Öffnung durcheinen Trench verschlossen. Dies ist eine aufwendige und platzraubendeStruktur.
    [0004] Untereiner BCDMOS-Technologie (BCDMOS = Bipolar-CMOS-DMOS) werden allgemeinintegrierte Schaltungen und deren Herstellungsverfahren verstanden,bei denen Hochspannungs-DMOS-Fähigkeitenmit Niederspannungs-CMOS und Bipolar-Eigenschaften auf einem Chipvereinigt werden. Ein Spannungswert von fünf Volt ist ein typisches Beispieleiner Niederspannung, währendunter einer Hochspannung in diesem Zusammenhang Werte von bis zumehr als hundert Volt verstanden werden. DMOS-Transistoren findenals Hochspannungsbauelemente Anwendung, wobei die Hochspannung zwischendem Drain-Bereichund dem Source-Bereich des Transistors angelegt werden kann. Für zukünftige Konzepteist es im Rahmen einer BCDMOS-Technologie unbedingt notwendig, diebesonderen Anforderungen sowohl des CMOS-Bereichs (geringe Leckströme) alsauch des DMOS-Bereichs (hohe Leistungen, hohe Spannungsfestigkeit,hohe Wärmeableitung)zu berücksichtigen.Um Leistungsverluste im CMOS-Teil zu vermeiden (Leckströme), parasitäre Kapazitäten zu verhindernund damit unter anderem das Verhalten der Transistoren zu verbessern,sind bei Silizium als Halbleitermaterial Schichtdicken im Bereichvon etwa 200 nm notwendig. Dem widerspricht jedoch das Verlangennach Smart-Power-Elementen (auf DMOS-Basis) mit hoher Spannungsfestigkeitund guter Wärmeableitung.Beide Forderungen führenzu Schichtdicken, die deutlich übereinem Mikrometer Dicke liegen.
    [0005] ImGegensatz zur Bipolartechnik gibt es bei MOS-Technologien einensystematischen Zugang zur Strukturverkleinerung durch Skalierungdes Längenmaßstabs für die Bauelementabmessungen. Wichtigeelektrische Eigenschaften von MOS-Transistoren hängen nicht von einzelnen Längen, sondernvom Quotienten aus Transistorweite und Kanallänge ab. Aufgrund dieser Abhängigkeitkönnenim Prinzip alle Längenund Weiten innerhalb einer Schaltung um einen gemeinsamen Skalierungsfaktor kverkleinert werden, ohne dass sich die elektrischen Eigenschaften ändern.
    [0006] Dasskalierende Verkleinern von Bauelementen in BCDMOS-Schaltungen mitvertikaler SOI-Isolierung wird jedoch durch die oben genannten,sich widersprechenden, Anforderungen beschränkt. Um Leckströme bei hohenTemperaturen zu minimieren, sollte im CMOS-Teil die aktive Siliziumdickesehr dünnsein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen.In der DMOS-Driftregion sollte die aktive Siliziumschicht dagegendicker sein, um die Spannungsfestigkeit zu erhöhen.
    [0007] Vordiesem Hintergrund besteht die Aufgabe der Erfindung in der Angabeeines Verfahrens zur Erzeugung von Halbleiterschichten verschiedenerDicke in einem SOI-Wafer, wobei die verschieden dicken Halbleiterschichtenin vertikaler Richtung dielektrisch gegen darunter liegende Schichtenund in lateraler Richtung dielektrisch voneinander isoliert sind.
    [0008] DieseAufgabe wird bei einem Verfahren der eingangs genannten Art dadurchgelöst,dass zweite aktive Halbleiterbereiche mit einer vergleichsweise kleinerenDicke durch folgende Schritte erzeugt werden: – teilweisesoder vollständigesBedecken des SOI-Wafers mit einer Schutzschicht, – inbedeckten Bereichen, Erzeugen einer Grabenstruktur, die die Schutzschichtdurchschneidet und die sich in die Tiefe der Schicht aktiven Halbleitermaterialserstreckt, – Bedeckender Grabenstruktur mit einer ersten Oxidschicht, – Erzeugenvon Spacern an Ränderninnerhalb der Grabenstruktur auf der ersten Oxidschicht, – Füllen derGrabenstruktur zwischen den Spacern mit einer zweiten Oxidschicht, – Erzeugenvon Saatöffnungendurch Entfernen der Spacer und der zwischen den Spacern und einemBoden der Grabenstruktur liegenden Bereiche der ersten Oxidschicht, – Reduzierender Dicke der zweiten Oxidschicht auf eine Restdicke, die kleinerals die Tiefe der Grabenstruktur ist, – Füllen derGrabenstruktur durch selektives, von den Saatöffnungen ausgehendes epitaxiales Wachstumvon Halbleitermaterial fürdie zweiten aktiven Halbleiterbereiche, – Planarisierender entstandenen Struktur und Reduzieren ihrer Dicke soweit, dassdie zweite aktive Halbleiterschicht nicht über Wände der Grabenstruktur hinausragt, – erneutes Öffnen derSaatöffnungenin der zweiten Halbleiterschicht und Versiegeln der geöffnetenSaatöffnungendurch eine oxidierenden Zwischenschicht, so dass die zweite Halbleiterschicht lateralund vertikal vollständigdieelektrisch gegen die erste Halbleiterschicht isoliert ist.
    [0009] Durchdiese Merkmale wird die Aufgabe vollkommen gelöst. Das vorgestellte Verfahrenerlaubt eine gleichzeitige Integration von Low-Power-CMOS und High-Power-DMOS("Ultra-Smart Power") auf unterschiedlichdicken Schichtdicken aktiven Halbleitermaterials. Durch die Verwendungeines SOI-Wafers lassen sich DMOS-Elemente auf dickem SOI-Substrat und CMOS-Elementeauf dünnem SOI-Substratmit einer gemeinsamen SOI-Technologieauf einem Wafer mit maximaler Packungsdichte integrieren. Das imRahmen dieses Verfahrens überwachsendeaktive Halbleitermaterial besitzt keine Verbindung zum Substrat,so dass eine vollständige Entkopplungder dünnenaktiven Halbleiterschichten vom Substrat erzielt wird. Ein weitererVorteil der Erfindung liegt darin, dass die Saatöffnungen der selektiven Epitaxielithografie-unabhängiggebildet werden, wodurch ein Platzgewinn und damit eine höhere Integrationsdichteerreicht wird. Insgesamt wird damit ein Verfahren vorgestellt, dassein Anwachsen von Leckströmen,wie es bei einer skalierenden Verringerung der Strukturbreite zuerwarten ist, verringert.
    [0010] Esist bevorzugt, dass die Grabenstruktur durch eine STI-Ätzung erzeugtwird.
    [0011] Beider „shallowtrench isolation"-Technologiewerden durch einen anisotropen ÄtzprozessGräbenzwischen den mit einer Nitridschutzschicht bedeckten aktiven Bereichenerzeugt und mit einem isolierenden Material wie Siliziumdioxid oderPolysilizium aufgefüllt.Mit der STI-Technologie lassen sich hohe Packungsdichten erzielen.
    [0012] Bevorzugtist auch, dass der Schritt des Erzeugens von Spacern an den Rändern innerhalbder Grabenstruktur auf der ersten Oxidschicht folgende Schritteumfasst: Bedecken der Grabenstruktur einschließlich innerer Wandbereicheder Grabenstruktur durch polykristallines Halbleitermaterial undanisotropes Wegätzendes polykristallinen Halbleitermaterials vom Boden der Grabenstruktur,so dass von dem polykristallinen Halbleitermaterial nur Spacer aus dempolykristallinen Halbleitermaterial an den inneren Wandbereichen übrig bleiben.
    [0013] Durchdas Bedecken der Grabenstruktur wird Material für die Spacer bereitgestellt.Ein Ätzprozesswird als anisotrop bezeichnet, wenn der Ätzangriff in bestimmten Raumrichtungenschneller abläuft alsin anderen Raumrichtungen. Als Folge einer in senkrechter Richtungschneller erfolgenden Ätzung bleibthier polykristallines Material bevorzugt an inneren Wandbereichender Grabenstruktur stehen und bildet damit die erwünschtenPoly-Spacer. Die Breite der so entstandenen Poly-Spacer definiertdie Weite der Saatöffnungder selektiven Epitaxie. Auf diese Weise können auch für Technologien mit geringer Strukturauflösung Saatöffnungenmit nahezu beliebig kleinem Ausmaß erzeugt werden. Dabei versteht manunter einer Saat eine Oberflächenstruktureines Einkristalls, an der sich Atome bei dem ELO-Prozess anlagernund dabei die Kristallorientierung des Einkristalls übernehmen.
    [0014] Fernerist bevorzugt, dass der Schritt des Füllens der Grabenstruktur zwischenden Spacern mit einer zweiten Oxidschicht eine Abscheidung von TEOS-Oxidumfasst.
    [0015] TEOSist die Abkürzungfür Tetraethylorthosilikat.Aus dieser Verbindung entsteht bei mittleren Temperaturen (bis ca.700° C)durch Zersetzung Siliziumdioxid. Bei diesem Prozess, der auch als TEOS-Pyrolysebezeichnet wird, entstehen hochwertige Oxidfilme, die sich zum Beispieldurch eine hohe Durchbruchfeldstärkeund eine konforme Kantenbedeckung auszeichnen.
    [0016] Bevorzugtist auch, dass der Schritt des Bedeckens des SOI-Wafers mit einerSchutzschicht folgende Schritte umfasst: Bedecken des SOI-Wafers miteiner ersten Oxidteilschicht; Bedecken der ersten Oxidteilschichtmit einer Nitridschicht; und Bedecken der Nitridschicht mit einerzweiten Oxidteilschicht.
    [0017] Durchdiese Schichtfolge ergibt sich eine sogenannte ONO (Oxid-Nitrid-Oxid)-Schicht.Die ONO-Schicht wird bei der Erzeugung der Grabenstruktur als Hartmaskeverwendet. Im Vergleich zu einer Lackmaske ergibt sich durch dieVerwendung einer solchen Hartmaske eine Verbesserung der Genauigkeit,mit der die Winkel und die Form der Seitenwände der Grabenstruktur erzeugtwerden. Darüber hinausverhindert die Nitridschicht beim späteren Bedecken der Grabenstrukturmit einer Oxidschicht eine unerwünschteOxidation von außerhalbder Grabenstruktur liegenden Bereichen der Oberfläche der Schichtaktiven Halbleitermaterials.
    [0018] Eineweitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dassdie Dicke der Schutzschicht durch planarisierendes Abtragen von Materialsoweit reduziert wird, dass die Nitridschicht frei liegt.
    [0019] Diefreiliegende Nitridschicht kann beim späteren chemisch-mechanischenPolierprozess als Polierstopp dienen und wird so gewissermaßen mehrfachgenutzt.
    [0020] Esist daher bevorzugt, dass der Schritt des Planarisierens der entstandenenStruktur so durchgeführtwird, dass die freiliegende Nitridschicht als Polierstopp erreichtwird.
    [0021] Aufdiese Weise wird das Abtragen von Oberflächenschichten mit einer sehrhohen Genauigkeit gesteuert.
    [0022] Bevorzugtist auch, dass die erste Oxidschicht, die die Grabenstruktur bedeckt,mit einer weiteren Schicht bedeckt wird, die beim späteren Reduzierender Dicke der zweiten Oxidschicht (Grabenfüllung) auf eine Restdicke,die kleiner als die Tiefe der Grabenstruktur ist, als Ätzstoppdient.
    [0023] DieseAusgestaltung hat den Vorteil, dass die gewünschte Restdicke mit einerhohen Genauigkeit herstellbar ist.
    [0024] Eineweitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dassparallel zum Öffnen derSaatöffnungenin der zweiten Halbleiterschicht epitaxial abgeschiedenes Halbleitermaterialin einem Bereich einer Wachstumsfuge entfernt wird, die beim epitaxialenWachstum entstanden ist.
    [0025] Durchdiese Ausgestaltung werden unerwünschteLeckströmeim späterenBetrieb vermieden.
    [0026] Bevorzugtist auch, dass als Halbleitermaterial Silizium verwendet wird.
    [0027] Eshat sich gezeigt, dass alle vorstehend genannten Ausgestaltungenmit der bekannten Siliziumtechnologie vereinbar sind und ihre jeweiligen Vorteilevoll entfalten können.
    [0028] WeitereVorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.
    [0029] Esversteht sich, dass die vorstehend genannten und die nachstehendnoch zu erläuternden Merkmalenicht nur in der jeweils angegebenen Kombination, sondern auch inanderen Kombinationen oder in Alleinstellung verwendbar sind, ohneden Rahmen der vorliegenden Erfindung zu verlassen.
    [0030] Ausführungsbeispieleder Erfindung sind in den Zeichnungen dargestellt und werden inder nachfolgenden Beschreibung nähererläutert.Es zeigen, jeweils in schematischer Form:
    [0031] 1 einenQuerschnitt durch einen SOI-Wafer mit Bereichen, die sich durchdie Dicke des aktiven Halbleitermaterials unterscheiden;
    [0032] 2 einenAusschnitt aus einem SOI-Wafer mit unterschiedlichen Dicken aktiverHalbleiterbereiche, wie er sich bei einem Ausführungsbeispiel des erfindungsgemäßen Verfahrensergibt;
    [0033] 3 einenAusschnitt aus einem SOI-Wafer nach ersten Verfahrensschritten,
    [0034] 4 denAusschnitt aus 3 nach einer Bildung von Spacern;
    [0035] 5 denAusschnitt aus 4 nach einer Planarisierung;
    [0036] 6 denAusschnitt aus 5 nach einem Entfernen der Spacer;
    [0037] 7 denAusschnitt aus 6 nach einem Freilegen von Saatöffnungen;
    [0038] 8 denAusschnitt aus 7 nach Ätzschritten und einem Epitaxieschritt;und
    [0039] 9 denAusschnitt aus 8 nach einer Definition aktiverBereiche durch Lithografie- und Ätzschritte.
    [0040] 1 zeigteinen Ausschnitt eines Querschnitts eines SOI-Wafers 10,der Bereiche 12, 14 mit aktivem Halbleitermaterialaufweist, die sich durch ihre Dicke unterscheiden. Der erste Bereich 12 weist einevergleichsweise großeDicke d1 auf und der zweite Bereich 14 weist eine vergleichsweisegeringere Dicke d2 auf. Die Bereiche 12, 14 sindin eine dielektrische Schicht 16 eingebettet, die sichauf einer Handhabungsschicht 18 erstreckt. Der zweite Bereich 14 eignetsich wegen seiner vergleichsweise geringen Dicke zur Realisierungvon CMOS-Elementen. Um Leckströmeund damit Leistungsverluste im zweiten Bereich 14 zu vermeidenund um parasitäre Kapazitäten zu verhindern,sollte die Dicke d2 zum Beispiel 200 nm betragen. Der erste Bereich 12 soll sichmit seiner vergleichsweise größeren Dicked1 zur Realisierung von DMOS-Transistoren mit hoher Spannungsfestigkeitund guter Wärmeableitungeignen. Diese gewünschtenEigenschaften erfordern eine Dicke d1, die deutlich über einemMikrometer liegt. 1 veranschaulicht damit eineSOI-Struktur, in der Halbleiterbereiche 12, 14 mitunterschiedlichen Dicken d1, d2 in lateraler und vertikaler Richtungvollständigdielektrisch isoliert sind.
    [0041] ImFolgenden wird unter Bezug auf die 2 bis 8 einVerfahren zur Erzeugung von aktiven Halbleiterschichten 12, 14,verschiedener Dicke d1, d2 in einem SOI-Wafer erläutert. Für ein besseres Verständnis derHerstellungsschritte zeigt 2 zunächst eintypisches Erzeugnis eines erfindungsgemäßen Verfahrens. Dabei bezeichnetdie Ziffer 20 einen SOI-Wafer,bei dem sich eine Schicht aktiven Halbleitermaterials 21 aufeiner isolierenden Schicht 16 erstreckt. Die isolierendeSchicht 16 ist in der Ausgestaltung nach 2 eine Zwischenschicht,die auf einer Trägerschichtoder Handhabungsschicht 18 angeordnet ist. Das aktive Halbleitermaterialweist Bereiche 12, 14 mit unterschiedlichen Dickend1, d2 auf. Die zweiten Bereiche 14 sind lateral und vertikalvollständigdurch eine dielektrische Trennstruktur 22 gegen die erstenBereiche 12 isoliert. In den flachen zweiten Bereichen 14 mitder Dicke d2 werden typischerweise Feldeffekttransistoren durchnachfolgende Dotierschritte und Kontaktierungen definiert. Zur Veranschaulichungist in 2 ein Drain-Bereich 24, einGate-Bereich 26 und ein Source-Bereich 28 dargestellt.In den ersten Bereichen 14, deren Schichtdicke d1 in derdargestellten Ausgestaltung der Gesamtdicke der aktiven Halbleiterschichtentspricht, könnenDMOS-Transistoren mit den geforderten Eigenschaften durch weitereDotierungsschritte und Kontaktierungsschritte erzeugt werden.
    [0042] Anhandder 3 werden einige Verfahrensschritte zur Erzeugungder Struktur nach der 2 erläuterte. Als Ausgangsproduktwird ein planarer SOI-Wafer 20 verwendet. Der zunächst noch planareSOI-Wafer 20 wird thermisch oxidiert, so dass auf seinerOberflächeeine erste Oxidteilschicht 32 von beispielsweise 50 nmDicke aufwächst.Auf dieser ersten Oxidteilschicht 32 wird anschließend eineNitridschicht 34 von beispielsweise 150 nm Dicke durcheinen Chemical Vapor Deposition (CVD)-Schritt abgeschieden. DieNitridschicht 34 wird mit einer zweiten Oxidteilschicht 36 bedeckt,die bevorzugt als TEOS-Oxid gebildet wird und zum Beispiel 50 nmdick ist. Die Schichtfolge aus erster Oxidteilschicht 32,Nitridschicht 36 und zweiter Oxidteilschicht 36 bildeteine auch als ONO-Mehrschichtdielektrikumbezeichnete Schutzschicht 38 auf dem SOI-Wafer 20.
    [0043] Anschließend wirdin dem SOI-Wafer 20 eine Grabenstruktur 40 erzeugt.Dies erfolgt bevorzugt durch eine photolithografische Definitionder Grabenfläche(Maskenschritt) auf der Schutzschicht 38 und einen anschließenden Ätzvorgang,der zum Beispiel ein reaktives Ionenätzen umfasst. Dabei werdenIonen aus einem Plasma durch ein elektrisches Feld beschleunigt.Beim Auftreffen der Ionen auf die definierte Grabenfläche werdenOberflächenatomeaus dem Gitter der aktiven Halbleiterschicht 21 herausgelöst, wobeidiesem physikalischen Sputtereffekt chemische Prozesse überlagertsein können.Durch fortwährendesAuftreffen von Ionen aus dem Plasma auf die definierte Grabenfläche entstehtsukzessive die Grabenstruktur 40, die zum Beispiel 300nm tief sein kann. Nach Abschluss des Ätzprozesses erfolgt eine sogenannteLineroxidation. Darunter versteht man das Aufbringen einer vergleichsweisedünnenersten Oxidschicht 42 von beispielsweise 100 nm Dicke auf dieBoden- und Seitenflächen 44 derGrabenstruktur 40. Optional kann nach der Lineroxidationeine weitere dünneSchicht 46 abgeschieden werden, die bei einem späteren Rückätzen weitererOxidschichten als Ätzstoppdient. Die dünneSchicht 46 kann zum Beispiel aus Nitrid bestehen. Auf dieseWeise wird die Restdicke der ersten Oxidschicht 42, diespäter eineBodenschicht der dielektrischen Trennstruktur 22 aus 2 bildenwird, genau definiert. Dies ist wegen potentiellen Substratkopplungenund einer damit verbundenen Beeinflussung von CMOS-Strukturen, diespäteroberhalb der Trennstruktur 22 aus 2 gebildetwerden, vorteilhaft. Als erster Schritt zur Erzeugung von Spacernwird die Grabenstruktur 40 einschließlich innerer Wandbereicheder Grabenstruktur 40 mit polykristallinem Halbleitermaterial 48 belegt, wobeidie Dicke dieser Belegung zum Beispiel 200 nm betragen kann.
    [0044] WeitereSchritte werden mit Bezug auf die 4 erläutert. Anschließend wirddas polykristalline Halbleitermaterial im mittleren Bereich derGrabenstruktur 40 anisotrop weggeätzt, wobei das Ätzen bevorzugtin Richtung des Bodens der Grabenstruktur 40 erfolgt. Aufgrundder Anisotropie bleiben von dem polykristallinen Halbleitermaterial 48 nurSpacer 50, 52 aus dem polykristallinen Halbleitermaterial 48 an deninneren Wandbereichen der Grabenstruktur 40 übrig. DieBreite 54 der Spacer 50, 52 definiertdie Weite der Saatöffnungenfür einenspäterenselektiven Epitaxieschritt. Auf diese Weise können auch für Technologien mit geringerStrukturauflösungSaatöffnungennahezu beliebiger Kleinheit erzeugt werden. Die so gebildete Strukturwird insbesondere zwischen den Spacern 50, 52 miteiner zweiten Oxidschicht 56, die bevorzugt als TEOS-Oxidgebildet wird, gefüllt.Die zweite Oxidschicht 56 besitzt zum Beispiel eine Dickevon 400 nm. Zum Füllender Grabenstruktur kann allgemein ein Oxid auf der Oberfläche desWafers abgeschieden werden. Weitere Schritte werden mit Bezug auf 5 erläutert. Anschließend wirdoptional das TEOS-Oxid der zweiten Oxidschicht 56 und dieaußerhalbder Grabenstruktur 40 unter dem TEOS-Oxid liegende ONO-Schutzschicht 38 zurückgeätzt unddie resultierende Oberflächedurch einen chemisch-mechanischen Polierschritt planarisiert. DasTEOS kann, muss aber nicht vor dem CMP-Schritt von Bereichen außerhalbder Grabenstruktur entfernt werden (sogenanntes Reverse Etch). Bevorzugtwird der Schritt des Planarisierens der entstandenen Struktur sodurchgeführt, dassdie Nitridschicht 34 als Polierstopp erreicht wird. DieDicke der Schutzschicht 38 wird daher durch Abtragen vonMaterial soweit reduziert, dass die Nitridschicht 34 freiliegt.
    [0045] Inweiteren Schritten werden zunächstdie Spacer 50, 52 durch einen isotropen Ätzschrittabgetragen. Anschließendwerden die zwischen den Spacern 50, 52 und derersten Oxidschicht 42 liegenden Bereiche 58, 60 derdünnenSchicht 46 durch einen anisotropen Ätzschritt vom Boden und vonden Seiten der Grabenstruktur 40 entfernt. 6 zeigt denWafer 20 nach einem Wegätzender Spacer 50, 56 und vor einem Wegätzen derBereiche 58, 60. Dabei bezeichnet die Ziffer 62 dennach diesen Schritten verbleibenden Teil der dünnen Ätzstoppschicht 46.
    [0046] WeitereVerfahrensschritte werden zunächst mitBezug auf die 7 erläutert. Zunächst wird durch einen anisotropen Ätzschrittder Rest der zweiten Oxidschicht 56 aus 6 undTeile 59, 61 der ersten Oxidschicht 42,,die nach dem Wegätzender Bereiche 58 und 60 frei liegen, entfernt.Die Teile 59 und 61 sind in der 6 dargestellt.Dabei dient der Rest 62 der dünnen Schicht 46 aus 6 als Ätzstopp.Durch das Wegätzendieser Teile 59, 61 entstehen Saatöffnungen 64 und 66,in denen eine Oberflächedes einkristallinen aktiven Halbleitermaterials der Schicht 21 freiliegt. Wegen der Anisotropie dieses Ätzschrittes bleiben Teile 68, 70 derersten Oxidschicht 42, die Wandbereiche der Grabenstruktur 40 bedecken,stehen.
    [0047] ImAnschluss daran wird durch einen weiteren, anisotropen, Ätzschrittder Rest 62 der Ätzstoppschicht 46 abgetragen.Durch diesen Schritt wird der unter dem Rest 62 der dünnen Schicht 46 liegende Teil 72 derersten Oxidschicht 42, der den Boden der Grabenstruktur 40 zwischenden Saatöffnungen 64 und 66 bedeckt,freigelegt. Weitere Verfahrensschritte werden mit Bezug auf die 8 erläutert. Anschließend erfolgtein Epitaxieschritt, in dem die Grabenstruktur 40 durchselektives, von den Saatöffnungen 64, 66 ausgehendesepitaktisches Wachstum von aktivem Halbleitermaterial gefüllt wird.Dadurch wird aktives Halbleitermaterial für die zweiten Bereiche 14 ausder 2 erzeugt. Aus 8 ist bereits ersichtlich,dass die bisher beschriebene Schrittfolge Bereiche mit unterschiedlicherDicke d1, d2 aktiven Halbleitermaterials in dem Wafer 20 erzeugt, die durch die Schicht 72 vertikal gegeneinander dieelektrischisoliert sind. Dabei kann die Dicke d2 durch Abtragen von epitaktischgewachsenem Material erreicht werden.
    [0048] Materialkann zum Beispiel durch einen weiteren chemisch-mechanischen Polierschrittabgetragen werden, bei dem die Reste der Nitridschicht 34 derONO-Schutzschicht 38 als Polierstopp dienen. Das Planarisierender entstanden Struktur und das Reduzieren ihrer Dicke erfolgt damitsoweit, dass verbleibendes aktives Halbleitermaterial nicht über Wände derGrabenstruktur hinausragt. Darüberhinaus wird das aktive Halbleitermaterial entlang der Wachstumsgrenze 74 derselektiven Epitaxie entfernt, um im späteren Betrieb Leckströme zu vermeiden.Gleichzeitig werden die Saatöffnungen 64, 66 derselektiven Epitaxie wieder geöffnetund anschließendmit Oxid 76 verschlossen, das auch spätere zweite Bereiche 14 aktivenHalbleitermaterials umgibt. Dies ist in der 9 dargestellt.Durch die bisher beschriebene Schrittfolge werden damit zweite Halbleiterbereiche 14 indem SOI-Wafer 20 erzeugt, die lateral und vertikal vollständig dieelektrischgegen die ersten Halbleiterbereiche 12 isoliert sind. Dabeierfolgt die dieelektische Trennung durch eine Trennstruktur 22,die sich aus den genannten Bereichen 68, 72, und 76 zusammensetzt.Aus dem in 8 dargestellten Wafer 20 kanndurch weitere, bekannte Verfahrensschritte ein Wafer 20,wie er in 2 dargestellt ist, erzeugt werden.
    [0049] DieBereiche 12, 14 können zum Beispiel durch einenweiteren Polierschritt geöffnetwerden.
    权利要求:
    Claims (10)
    [1] Verfahren zur Erzeugung von vertikal isolierten aktivenHalbleiterbereichen (12, 14) verschiedener Dicke(d1, d2) in einem SOI-Wafer (20), der eine isolierendeSchicht (16) aufweist, auf der erste aktive Halbleiterbereiche(12) mit einer ersten Dicke (d1) in einer Schicht (21)aktiven Halbleitermaterials angeordnet sind, dadurch gekennzeichnet,dass zweite aktive Halbleiterbereiche (14) mit einer vergleichsweisekleineren Dicke (d2) durch folgende Schritte erzeugt werden: teilweisesoder vollständigesBedecken des SOI-Wafers (20) mit einer Schutzschicht (38); inbedeckten Bereichen, Erzeugen einer Grabenstruktur (40),die die Schutzschicht (38) durchschneidet und die sichin die Tiefe der Schicht (21) aktiven Halbleitermaterialserstreckt; Bedecken der Grabenstruktur (40) mit einerersten Oxidschicht (42); Erzeugen von Spacern (50, 52)an Ränderninnerhalb der Grabenstruktur auf der ersten Oxidschicht (42); Füllen derGrabenstruktur (40) zwischen den Spacern (50, 52)mit einer zweiten Oxidschicht (56); Erzeugen von Saatöffnungen(64, 66) durch Entfernen der Spacer (50, 52)und der zwischen den Spacern (50, 52) und einemBoden der Grabenstruktur (40) liegenden Bereiche der erstenOxidschicht (42), und Reduzieren der Dicke der zweitenOxidschicht (56) auf eine Restdicke, die kleiner als die Tiefeder Grabenstruktur (40) ist; Füllen der Grabenstruktur (40)durch selektives, von den Saatöffnungen(64, 66) ausgehendes epitaxiales Wachstum vonHalbleitermaterial fürdie zweiten aktiven Halbleiterbereiche (14); Planarisierender entstanden Struktur und Reduzieren ihrer Dicke soweit, dassdie zweiten aktiven Halbleiterbereiche (14) nicht über Wände derGrabenstruktur (40) hinausragen; erneutes Öffnen derSaatöffnungen(64, 66) und Versiegeln der geöffneten Saatöffnungen(64, 66) durch eine isolierende Zwischenschicht(76), so dass die zweiten Halbleiterbereiche (14)lateral und vertikal vollständigdieelektrisch gegen die ersten Halbleiterbereiche (12)isoliert sind.
    [2] Verfahren nach Anspruch 1, dadurch gekennzeichnet,dass die Grabenstruktur (40) durch eine STI-Ätzung erzeugtwird.
    [3] Verfahren nach wenigstens einem der Ansprüche 1 bis2, dadurch gekennzeichnet, dass der Schritt des Erzeugens von Spacern(50, 52) an den Rändern innerhalb der Grabenstruktur(40) auf der ersten Oxidschicht (42) folgendeSchritte umfasst: Bedecken der Grabenstruktur (40) einschließlich innerer Wandbereicheder Grabenstruktur (40) durch polykristallines Halbleitermaterialund anisotropes Wegätzendes polykristallinen Halbleitermaterials vom Boden der Grabenstruktur(40), so dass von dem polykristallinen Halbleitermaterialnur Spacer (50, 52) aus dem polykristallinen Halbleitermaterial anden inneren Wandbereichen übrigbleiben.
    [4] Verfahren nach wenigstens einem der Ansprüche 1 bis3 dadurch gekennzeichnet, dass der Schritt des Füllens der Grabenstruktur (40)zwischen den Spacern (50, 52) mit einer zweitenOxidschicht (56) eine Abscheidung von TEOS-Oxid umfasst.
    [5] Verfahren nach wenigstens einem der Ansprüche 1 bis4, dadurch gekennzeichnet, dass der Schritt des Bedeckens des SOI-Wafers(20) mit einer Schutzschicht (38) folgende Schritteumfasst: Bedecken des SOI-Wafers (20) mit einer erstenOxidteilschicht (32); Bedecken der ersten Oxidteilschicht (32)mit einer Nitridschicht (34); und Bedecken der Nitridschicht(34) mit einer zweiten Oxidteilschicht (36).
    [6] Verfahren nach Anspruch 5, dadurch gekennzeichnet,dass die Dicke der Schutzschicht (38) durch planarisierendesAbtragen von Material soweit reduziert wird, dass die Nitridschicht(34) frei liegt.
    [7] Verfahren nach Anspruch 6, dadurch gekennzeichnet,dass der Schritt des Planarisierens der entstandenen Struktur sodurchgeführtwird, dass die Nitridschicht (34) als Polierstopp erreichtwird.
    [8] Verfahren nach wenigstens einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass die erste Oxidschicht (42)mit einer weiteren Schicht (46) bedeckt wird, die beimspäterenReduzieren der Dicke der zweiten Oxidschicht (56) auf eineRestdicke, die kleiner als die Tiefe der Grabenstruktur (40)ist, als Ätzstoppdient.
    [9] Verfahren nach wenigstens einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass parallel zum erneuten Öffnen derSaatöffnungen(64, 66) in der zweiten Halbleiterschicht epitaktischgewachsenes Halbleitermaterial fürdie zweiten aktiven Halbleiterbereiche (14) in einem Bereicheiner Wachstumsfuge (74) entfernt wird, die beim epitaxialenWachstum entstanden ist.
    [10] Verfahren nach wenigstens einem der vorhergehendenAnsprüche,gekennzeichnet durch eine Verwendung von Silizium als Halbleitermaterial.
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    同族专利:
    公开号 | 公开日
    US7001804B2|2006-02-21|
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    CN100339952C|2007-09-26|
    CN1649091A|2005-08-03|
    US20050170571A1|2005-08-04|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-08-18| OM8| Search report available as to paragraph 43 lit. 1 sentence 1 patent law|
    2007-11-22| 8110| Request for examination paragraph 44|
    2009-10-01| 8127| New person/name/address of the applicant|Owner name: ATMEL AUTOMOTIVE GMBH, 74072 HEILBRONN, DE |
    2009-12-24| 8320| Willingness to grant licences declared (paragraph 23)|
    2010-05-20| 8364| No opposition during term of opposition|
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    优先权:
    申请号 | 申请日 | 专利标题
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    CNB2005100055062A| CN100339952C|2004-01-30|2005-01-20|用于在soi晶片中产生不同厚度的有源半导体层的方法|
    US11/048,963| US7001804B2|2004-01-30|2005-01-31|Method of producing active semiconductor layers of different thicknesses in an SOI wafer|
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